CN1992070B - 缓冲器控制电路及其控制方法、以及半导体存储器件 - Google Patents

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Abstract

一种缓冲器控制电路、一种包括该缓冲器控制电路的用于存储模块的半导体存储器件以及该缓冲器控制电路的控制方法。该缓冲器控制电路包括第一控制信号发生器和第二控制信号发生器，所述第一控制信号发生器响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号，所述第二控制信号发生器响应所述内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号。因此，有可能减少由数据输入缓冲器引起的不必要的功率消耗。

Description

缓冲器控制电路及其控制方法、以及半导体存储器件
技术领域
本发明总地涉及一种半导体存储器件，并更具体地，涉及一种半导体存储器件的缓冲器控制电路及其控制方法。
背景技术
一般而言，半导体存储器件包括数据输入缓冲器，该数据输入缓冲器在写操作期间从外部器件接收数据并将外部输入数据输出到包括存储单元阵列的内部核心电路。当数据输入缓冲器被使能以执行接收外部输入数据的操作时，半导体存储器件的电流消耗突然上升。这是因为数据输入缓冲器通过具有相对高电阻值的外部传输线来接收外部输入数据。
为了减少由数据输入缓冲器的电流消耗，在除了数据输入缓冲器必须工作的时段之外的剩余时段期间，将数据输入缓冲器控制为被禁止是很重要的。为此，半导体存储器件包括缓冲器控制电路，以便通过生成控制信号来使能或禁止数据输入缓冲器。
以下将参考图1和2对相关技术中的缓冲器控制电路的构造和操作进行简短的描述。图1是相关技术中的半导体存储器件的缓冲器控制电路和数据I/O电路的框图。
数据输入缓冲器INB1至INBJ和数据I/O电路DATC1至DATCJ的数据输出缓冲器OUTB1至OUTBJ(J是整数)分别连接到I/O垫P1至PJ。例如，数据输入缓冲器INB1和数据输出缓冲器OUTB1可连接到I/O垫P1。数据输入缓冲器INB1至INBJ响应缓冲器控制信号ENDINDSB1来被使能或禁止。
优选地，当缓冲器控制信号ENDINDSB1被禁止时，数据输入缓冲器INB1至INBJ被使能。当数据输入缓冲器INB1至INBJ被使能时，它们通过I/O垫P1至PJ分别接收外部输入数据WDAT1至WDATJ，并分别输出内部输入数据INDAT1至INDATJ。数据输出缓冲器OUTB1至OUTBJ分别接收内部输出数据OUTDAT1至OUTDATJ，并将外部输出数据RDAT1至RDATJ分别输出到I/O垫P1至PJ。
同时，缓冲器控制电路10响应写等待时间(latency)信号WL1至WL3和内部控制信号CKEBCOM、RASIDLE、DOFFB1以及WTSTDB来生成缓冲器控制信号ENDINDSB1。更具体而言，缓冲器控制电路10在内部控制信号RASIDLE被禁止时禁止缓冲器控制信号ENDINDSB1，并在内部控制信号DOFFB1或内部控制信号RASIDLE被使能时使能缓冲器控制信号ENDINDSB1。
在包括缓冲器控制电路10的半导体存储器件的读操作期间，内部控制信号DOFFB1被使能，而数据输出缓冲器OUTB1至OUTBJ将外部输出数据RDAT1至RDATJ分别输出到I/O垫P1至PJ。结果，在控制信号RASIDLE被禁止的时段期间(即，在半导体存储器件的激活时段期间)，缓冲器控制电路10响应控制信号DOFFB1来使能缓冲器控制信号ENDINDSB1。然而，如果缓冲器控制电路10基于控制信号DOFFB1来生成缓冲器控制信号ENDINDSB1，电路设计者在设计缓冲器控制电路10时会遇到许多困难。
更详细而言，缓冲器控制电路10被设置成靠近数据输入缓冲器，以便快速地执行数据输入缓冲器的控制操作。然而，因为控制信号发生器必须接收控制电路块(未示出)的各种控制信号，所以生成控制信号DOFFB1的控制信号发生器(未示出)被设置成远离数据输入缓冲器。然而，随着半导体芯片由于半导体制造技术的发展而小型化，用于路由(routing)将控制信号DOFFB1从控制信号发生器传递到缓冲器控制电路10的信号线的设计工作变得更困难。
在缓冲器控制电路10基于控制信号DOFFB1来生成缓冲器控制信号ENDINDSB1的情形中，因为即使在数据输入缓冲器INB1至INBJ实际上不需要被驱动的时段期间，缓冲器控制电路10也工作，所以出现了问题。当包括缓冲器控制电路10的半导体存储器件应用于其中以与存储模块相同的方式在一个芯片上设置有多个半导体存储器件(即，存储列(memory rank))的半导体器件时，此问题可变得更为严重。
以下将参考图2描述当包括缓冲器控制电路10的半导体存储器件设置在存储模块中时缓冲器控制电路10的操作。假设存储模块包括第一至第U(U是整数)半导体存储器件(未示出)，它们中的每个都具有缓冲器控制电路10。还假设，在激活命令ACT被同时输入到第一至第U半导体存储器件且读命令READ1至READU被依次输入到第一至第U半导体存储器件之后，预充电命令PRECH同时输入到第一至第U半导体存储器件。
在图2中，芯片选择信号CSB1至CSBU是用于分别选择第一至第U半导体存储器件的信号，且内部控制信号DOFFB1至DOFFBU分别从第一至第U半导体存储器件生成。此外，缓冲器控制信号ENDINDSB1使能或禁止第一半导体存储器件的数据输入缓冲器INB1至INBJ。
如果激活命令ACT同时输入到第一至第U半导体存储器件，第一至第U半导体存储器件被分别激活。此后，如果读命令READ1至READU被分别依次输入到第一至第U半导体存储器件，第一至第U半导体存储器件依次进行读操作。这时，只当第一至第U半导体存储器件中的对应的那些将外部输出数据RDAT1至RDATJ输出到外界时，内部控制信号DOFFB1至DOFFBU分别被使能。应理解，为了简单，在图2中只示出了第一至第U半导体存储器件中的每个的外部输出数据RDAT1的时序图。
内部控制信号DOFFB1被使能，而第一半导体存储器件将外部输出数据RDAT1输出到外界。因而，第一半导体存储器件的缓冲器控制电路10在内部控制信号DOFFB1被使能的时段T1期间，使能缓冲器控制信号ENDINDSB1，且在时段T1之后再次禁止缓冲器控制信号ENDINDSB1。结果，第一半导体存储器件的数据输入缓冲器INB1至INBJ在时段T1期间被禁止，且在时段T1之后被再次使能。
第一半导体存储器件的数据输入缓冲器INB1至INBJ不必要在时段T2期间工作，在时段T2中，第二至第U半导体存储器件中的每个执行读操作。结果，存在一个问题：第一半导体存储器件的数据输入缓冲器INB1至INBJ在时段T2期间不必要地消耗功率。
还存在一个问题：其中第二至第U半导体存储器件中的每个的数据输入缓冲器INB1至INBJ在第二至第U半导体存储器件中的每个的读操作时段以外的时段期间不必要地消耗功率。当包括在存储模块中的半导体存储器件的数目增加时，此问题可能变得更为严重。
发明内容
本发明的一个实施例提供了一种缓冲器控制电路，其中可通过基于用于终止单元的控制信号生成缓冲器控制信号来减少由数据输入缓冲器所引起的不必要的功率消耗。
本发明的另一实施例提供了一种用于存储模块的半导体存储器件，其中可通过基于用于终止单元的控制信号生成缓冲器控制信号来减少由数据输入缓冲器所引起的不必要的功率消耗。
本发明的又另一实施例提供了一种缓冲器控制电路的控制方法，其中可通过基于用于终止单元的控制信号生成缓冲器控制信号来减少由数据输入缓冲器所引起的不必要的功率消耗。
根据本发明的一个方面，缓冲器控制电路包括第一控制信号发生器和第二控制信号发生器。第一控制信号发生器响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号。第二控制信号发生器响应内部缓冲器控制信号和终止控制来生成缓冲器控制信号。在包括终止单元和缓冲器控制电路的半导体存储器件的读操作期间，终止控制信号可被使能一预定时间。可通过输入到半导体存储器件的读命令和在半导体存储器件中设置的突发长度(burst length)和列地址选通(CAS)等待时间来决定该预定时间。终止单元可响应终止控制信号来被使能或禁止。
根据本发明的另一方面，一种用于存储模块的半导体存储器件包括：缓冲器控制电路、多个数据输入缓冲器以及多个终止单元。缓冲器控制电路响应写等待时间信号、内部控制信号和终止控制信号来生成缓冲器控制信号。多个数据输入缓冲器通过多个数据输入线分别连接到多个I/O垫。输入缓冲器在半导体存储器件的写操作期间，响应缓冲器控制信号，分别接收分别输入到多个I/O垫的外部输入数据，并将内部输入数据输出到包括核心电路的内部电路。多个终止单元分别连接到多个数据输入线，并响应终止控制信号来分别将多个数据输入线的阻抗匹配到预定值。
根据本发明的再另一方面，一种用于存储模块的半导体存储器件包括缓冲器控制电路、多个数据输入缓冲器以及多个终止单元。多个缓冲器控制电路分别响应写等待时间信号、内部控制信号和终止控制信号来分别生成多个缓冲器控制信号。多个数据输入缓冲器通过多个数据输入线分别连接到多个I/O垫。数据输入缓冲器在半导体存储器件的写操作期间，分别响应多个缓冲器控制信号，分别接收分别输入到多个I/O垫的外部输入数据，并将内部输入数据输出到包括核心电路的内部电路。此外，多个终止单元分别连接到多个数据输入线，并响应终止控制信号来分别将多个数据输入线的阻抗匹配到预定值。
根据本发明的再另一方面，提供了一种缓冲器控制电路的控制方法，该缓冲器控制电路控制用于存储模块的半导体存储器件中的至少一个数据输入缓冲器，所述存储模块包括至少一个数据输入缓冲器和至少一个终止单元，所述方法包括以下步骤：响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号；以及响应内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号；由此使能或禁止至少一个数据输入缓冲器。终止控制信号可控制至少一个终止单元的操作，并可在半导体存储器件的读操作期间被使能一预定时间。可通过输入到半导体存储器件的读命令和在半导体存储器件中设置的突发长度和CAS等待时间来决定该预定时间。
附图说明
当结合附图考虑时，通过参考以下的详细描述，对本发明的更进一步的理解和本发明的许多附加优点将易于显而易见，且本发明也会变得更好理解，在附图中相似的符号表示相同或相似的元件，其中：
图1是相关技术中的半导体存储器件的缓冲器控制电路和数据I/O电路的框图；
图2是图示相关于图1中所示的缓冲器控制电路的操作的信号的时序图；
图3是根据本发明一实施例的缓冲器控制电路的框图；
图4是根据本发明一实施例的图3中所示的缓冲器控制电路的一个详细电路图；
图5是根据本发明一实施例的图3中所示的缓冲器控制电路的另一个详细电路图；
图6是根据本发明一实施例的用于存储模块的半导体存储器件的框图；
图7是图示相关于根据本发明一实施例的图6中所示的缓冲器控制电路的操作的信号的时序图；
图8是根据本发明另一个实施例的用于存储模块的半导体存储器件的框图。
具体实施方式
现在将参考附图结合某些示范性实施例来详细地描述本发明。
图3是根据本发明一实施例的缓冲器控制电路的框图。参考图3，缓冲器控制电路100包括第一控制信号发生器110和第二控制信号发生器120。
第一控制信号发生器110响应写等待时间信号WL1至WL3以及内部控制信号CKEBCOM、RASIDLE和WTSTDB来生成内部缓冲器控制信号ENDISB。根据设置在包括缓冲器控制电路100的半导体存储器件(例如，SMD1)(参考图6)中的写等待时间，写等待时间信号WL1至WL3被分别使能或禁止。
术语“写等待时间”指的是一时间，该时间从写命令输入到半导体存储器件SMD1时开始，到当外部输入数据IDQ_1至IDQ_N(N为整数)分别输入到半导体存储器件SMD1的数据输入缓冲器IDB1至IDBN时为止。
例如，当写等待时间为1时(即，1tCK(1tCK＝1时钟周期))，写等待时间信号WL1被使能，且写等待时间信号WL2、WL3被禁止。此外，当写等待时间为2时(即，2tCK)，写等待时间信号WL2被使能，且写等待时间信号WL1、WL3被禁止。此外，当写等待时间为3时(即，3tCK)，写等待时间信号WL3被使能，且写等待时间信号WL1、WL2被禁止。
当半导体存储器件SMD1的内部时钟信号CLK被切换(toggle)时，内部控制信号CKEBCOM被使能。内部控制信号RASIDLE当激活命令ACT输入到半导体存储器件SMD1时与激活命令ACT(参考图7)同步地被禁止，当预充电命令PRECH1输入到半导体存储器件SMD1时与预充电命令PRECH1(参考图7)同步地被使能。
内部控制信号WTSTDB通过基于输入到半导体存储器件SMD1的写命令、以及在半导体存储器件SMD1中设置的突发长度和写等待时间的控制电路(未示出)来生成。更为具体地，控制电路响应写命令来禁止内部控制信号WTSTDB一时间，该时间由写等待时间和突发长度来决定。
这时，假设写命令输入到半导体存储器件SMD1的时间点是“A”，且内部控制信号WTSTDB从时间点A1开始被禁止的延迟时间是“ΔD”。在这种情形中，内部控制信号WTSTDB在时间点(A+ΔD+[(WL-1)×1tCK])被禁止，并在时间([(BL/2)+2]×1tCK)期间保持禁止。“WL”表示在半导体存储器件SMD1中设置的写等待时间，且“BL”表示在半导体存储器件SMD1中设置的突发长度。同时，“ΔD”表示一延迟时间，内部时钟信号CLK在该延迟时间异步地生成。因而，内部控制信号WTSTDB被禁止的时间点可根据“ΔD”来变化。
第二控制信号发生器120响应内部缓冲器控制信号ENDISB和终止控制信号ODTENB来生成缓冲器控制信号IDBCTLB。终止控制信号ODTENB被使能，同时其通过在读操作期间输入到半导体存储器件SMD1的读命令、以及在半导体存储器件SMD1中设置的突发长度和列地址选通(CAS)等待时间来决定。
更为具体地，假设在读命令输入到半导体存储器件SMD1之后与CAS等待时间一样多地延迟的时间点是“B”，终止控制信号ODTENB在时间点(B+[(CL-1)×1tCK])被使能，并然后在时间([(BL/2)+2]×1tCK)期间保持使能。终止控制信号ODTENB在时间[(BL/2)+2]×1tCK)期间保持使能的原因在于，外部输出数据(例如，ODQ1_1)(参考图6)可从半导体存储器件SMD1稳定地输出。
即，在终止单元ODT1被使能、而与数据输入缓冲器(例如，IDB1)(参考图6)一起共享I/O缓冲器IOP1的数据输出缓冲器ODB1将外部输出数据ODQ1_1输出到I/O缓冲器IOP1的情形中，数据输出缓冲器ODB1不能稳定地输出外部输出数据ODQ1_1。为此，优选地，终止控制信号ODTENB被使能的时间点比数据输出缓冲器ODB1输出外部输出数据ODQ1_1的时间点早一个时钟周期。还优选地，终止控制信号ODTENB被禁止的时间点比数据输出缓冲器ODB1完成外部输出数据ODQ1_1的输出操作的时间点迟一个时钟周期。
同时，响应终止控制信号ODTENB，包括在半导体存储器件SMD1中的终止单元ODT1至ODTN(参考图6)被使能或禁止。更为具体地，当终止控制信号ODTENB被使能时，终止单元ODT1至ODTN被禁止。
以下将参考图4和5更为详细地描述第一控制信号发生器110和第二控制信号发生器120的构造和操作。
参考图4，第一控制信号发生器110包括内部逻辑电路130、140以及选择输出电路150。
内部逻辑电路130响应写等待时间信号WL1至WL3来输出选择控制信号G1。更为具体地，当写等待时间信号WL1至WL3中的任何一个被使能时，内部逻辑电路130使能选择控制信号G1。
内部逻辑电路130包括NOR门131和反相器132。NOR门131响应写等待时间信号WL1至WL3来输出内部逻辑信号L1。反相器132将内部逻辑信号L1取反并将经取反的信号作为选择控制信号G1输出。可替选地，如图5中所示，内部逻辑电路130可使用OR门来实施。
内部逻辑电路140响应内部控制信号CKEBCOM、RASIDLE来生成控制逻辑信号G2。更为具体地，当内部控制信号CKEBCOM、RASIDLE中的一个被使能时，内部逻辑电路140使能控制逻辑信号G2。
内部逻辑电路140包括NOR门141和反相器142。NOR门141响应内部控制信号CKEBCOM、RASIDLE来输出内部逻辑信号L2。反相器142将内部逻辑信号L2取反并将经取反的信号作为控制逻辑信号G2输出。可替选地，如图5中所示，内部逻辑电路140可使用OR门来实施。
选择输出电路150包括选择电路160、170和锁存电路180。
选择电路160响应选择控制信号G1来接收控制逻辑信号G2，并将信号G2作为选择信号SEL输出。选择电路160包括反相器161、162。反相器161将选择控制信号G1取反，并输出经取反的选择控制信号G1B。反相器162可使用三态反相器来实施。响应选择控制信号G1和经取反的选择控制信号G1B，反相器162被使能或禁止。优选地，当选择控制信号G1被使能时，反相器162可被使能以接收控制逻辑信号G2，并将控制逻辑信号G2作为选择信号SEL输出。更为具体地，反相器162将控制逻辑信号G2取反，并将经取反的信号作为选择信号SEL输出。
选择电路170响应选择控制信号G1来接收内部控制信号WTSTDB，并将该信号作为选择信号SEL输出。选择电路170包括反相器171、172。反相器171将选择控制信号G1取反，并输出经取反的选择控制信号G1B。反相器172可以以与反相器162相似的方式使用三态反相器来实施。响应选择控制信号G1和经取反的选择控制信号G1B，反相器172被使能或禁止。优选地，当选择控制信号G1被禁止时，反相器172可被使能以接收内部控制信号WTSTDB，并将内部控制信号WTSTDB作为选择信号SEL输出。更详细地，反相器172将内部控制信号WTSTDB反相，并将经取反的信号作为选择信号SEL输出。优选地，当反相器162、172中的一个被使能时，反相器162、172中的另一个被禁止。从而，当选择电路160、170中的一个执行选择信号SEL的输出操作时，选择电路160、170中的另一个停止选择信号SEL的输出操作。
锁存电路180包括反相器181、182。锁存电路180将选择信号SEL锁存，并将所锁存的信号作为内部缓冲器控制信号ENDISB输出。结果，当写等待时间信号WL1至WL3中的任何一个被使能时，第一控制信号发生器110响应内部控制信号CKEBCOM、RASIDLE来输出内部缓冲器控制信号ENDISB。
此外，当所有的写等待时间信号WL1至WL3被禁止时(即，当在半导体存储器件中设置的写等待时间大于3时)，第一控制信号发生器110响应内部控制信号WTSTDB来输出内部缓冲器控制信号ENDISB。当如上所述写等待时间小于3时第一控制信号发生器110不使用内部控制信号WTSTDB的原因在于，内部控制信号WTSTDB在时间点(A+ΔD+[(WL-1)×1tCK])被禁止。这将在下面进行更为详细的描述。
由于半导体存储器件的工作频率增大，内部时钟信号CLK的周期减小。因而，外部数据输入到半导体存储器件的时间点变得更快。然而，由于时间ΔD是与内部时钟信号CLK异步的信号，内部控制信号WTSTDB被禁止的时间点慢于外部输入数据被输入的时间点。
因而，第一控制信号发生器110响应内部控制信号WTSTDB来输出内部缓冲器控制信号ENDISB，且第二控制信号发生器120响应内部缓冲器控制信号ENDISB来输出缓冲器控制信号IDBCTLB。从而，数据输入缓冲器响应缓冲器控制信号IDBCTLB被使能的时间点变得慢于外部输入数据被输入的时间点。
第二控制信号发生器120包括NOR门121和反相器122。NOR门121响应内部缓冲器控制信号ENDISB和终止控制信号ODTENB来输出内部逻辑信号L3。反相器122将内部逻辑信号L3取反，并将经取反的信号作为缓冲器控制信号IDBCTLB输出。可替选地，如图5中所示，第二控制信号发生器可使用OR门来实施。
如上所述，缓冲器控制电路100输出缓冲器控制信号IDBCTLB，使得数据输入缓冲器不仅在包括缓冲器控制电路100的半导体存储器件实际执行读操作的时段期间、而且在终止控制信号ODTENB被使能的时段(即，终止单元被使能的时段)期间被禁止。从而，缓冲器控制电路100可防止数据输入缓冲器的不必要的操作，由此减少了不必要的功率消耗。
图6是根据本发明一实施例的用于存储模块的半导体存储器件的框图。图6示出一实例，其中半导体存储器件SMD1至SMDK(K为整数)包括在一个存储模块中。半导体存储器件SMD1至SMDK具有相同的构造和操作，且以下只将半导体存储器件SMD1作为实例来进行描述。
半导体存储器件SMD1包括缓冲器控制电路100、内部电路200、数据I/O电路DIOC1至DIOCN(N为整数)，以及终止单元ODT1至ODTN(N为整数)。
缓冲器控制电路100包括第一控制信号发生器110和第二控制信号发生器120。第一控制信号发生器110和第二控制信号发生器120的构造和操作基本上相同于参考图3至5所描述的构造和操作。为了简单将省略对其的描述。
内部电路200包括核心电路(未示出)。数据I/O电路DIOC1至DIOCN中的每个包括数据输入缓冲器和数据输出缓冲器。例如，数据I/O电路DIOC1可包括数据输入缓冲器IDB1和数据输出缓冲器ODB1，且数据I/O电路DIOCN可包括数据输入缓冲器IDBN和数据输出缓冲器ODBN。数据输入缓冲器IDB1至IDBN分别通过数据输入线DIL1至DILN分别连接到I/O垫IOP1至IOPN。
在半导体存储器件SMD1的写操作期间，数据输入缓冲器IDB1至IDBN响应由缓冲器控制电路100所生成的缓冲器控制信号IDBCTLB1、分别接收分别输入到I/O垫IOP1至IOPN的外部输入数据IDQ1_1至IDQ1_N，并分别将内部输入数据ID1至IDN输出到内部电路200。
在半导体存储器件SMD1的读操作期间，数据输出缓冲器ODB1至ODBN从内部电路200分别接收内部输出数据OD1至ODN，并将外部输出数据ODQ1_1至ODQ1_N分别输出到I/O垫IOP1至IOPN。
终止单元ODT1至ODTN分别连接到数据输入线DIL1至DILN。终止单元ODT1至ODTN响应终止控制信号ODTENB来被使能或禁止。优选地，当终止控制信号ODTENB被禁止时，终止单元ODT1至ODTN可被使能。当终止单元ODT1至ODTN被使能时，它们分别将数据输入线DIL1至DILN的阻抗匹配到预设值，由此最小化了输入到半导体存储器件SMD1的外部输入数据IDQ1_1至IDQ1_N的失真。
电路设计者可使用各种类型的片上(on-die)终止(ODT)机制来作为半导体存储器件SMD1的终止单元ODT1至ODTN。例如，终止单元ODT1至ODTN中的每个可使用PMOS晶体管来实施。在此情形中，PMOS晶体管的电阻值可被设置为适于将数据输入线DIL1至DILN的阻抗中的一个匹配为设置值。
此外，在终止单元ODT1至ODTN中的每个使用PMOS晶体管来实施的情形中，虽然没有在图6中示出，但PMOS晶体管具有连接到内部电压VDDQ的源极和连接到数据输入线DIL1至DILN中一个的漏极。另外，PMOS晶体管具有终止控制信号ODTENB输入到其中的栅极。当终止控制信号ODTENB被禁止时，PMOS晶体管被接通以将内部电压VDDQ供给到数据输入线DIL1至DILN中的任何一个。相反地，当终止控制信号ODTENB被使能时，PMOS晶体管被关断。
以下参考图7将更为详细地描述一种允许缓冲器控制电路100控制数据输入缓冲器IDB1至IDBN中每个的操作的方法。在本实施例中，只将半导体存储器件SMD1的缓冲器控制电路100的操作作为实例来进行描述。
为了描述方便，假设在半导体存储器件SMD1至SMDK中的每个设置的CAS等待时间和写等待时间分别为2，且突发长度为4。还假设激活命令ACT同时输入到半导体存储器件SMD1至SMDK，且在读命令READ1至READK依次输入到半导体存储器件SMD1至SMDK后，预充电命令PRECHK同时输入到半导体存储器件SMD1至SMDK。
在图7中，芯片选择信号CSB1至CSBK(K是整数)是用于分别选择半导体存储器件SMD1至SMDK的信号。此外，半导体存储器件SMD1至SMDK被公共地施加有行地址选通(RAS)控制信号RASB、CAS控制信号CASB以及写使能信号WEB。
如果内部时钟信号CLK被切换，则内部控制信号CLEBCOM被使能。此后，如果全部的芯片选择信号CSB1至CSBK和RAS控制信号RASB变为逻辑低，且激活命令ACT同时输入到半导体存储器件SMD1至SMDK，则半导体存储器件SMD1至SMDK中的每个变为激活。
可替选地，激活命令ACT可选择性地输入到半导体存储器件SMD 1至SMDK中的一个或一部分。在此情形中，芯片选择信号CSB1至CSBK的中的一部分保持在逻辑高，这些信号对应于除必须被激活的半导体存储器件以外的剩余半导体存储器件。
当激活命令ACT输入到半导体存储器件SMD1时，对应于半导体存储器件SMD1的内部控制信号RASIDLE1被禁止。此后，内部控制信号RASIDLE1保持禁止，直到预充电命令PRECHK输入到半导体存储器件SMD1。
同时，由于在半导体存储器件SMD1中设置的写等待时间是2，写等待时间信号WL2被使能，且写等待时间信号WL1、WL3被禁止。结果，缓冲器控制电路100的第一控制信号发生器110响应内部控制信号RASIDLE1、WTSTDB1来生成内部缓冲器控制信号ENDISB1。由于内部控制信号RASIDLE1已被禁止，第一控制信号发生器110禁止内部缓冲器控制信号ENDISB1。终止控制信号ODTENB1被初始地禁止。从而，半导体存储器件SMD1的终止单元ODT1至ODTN响应终止控制信号ODTENB1而被使能。
缓冲器控制电路100的第二控制信号发生器120响应终止控制信号ODTENB1和内部缓冲器控制信号ENDISB1来禁止缓冲器控制信号IDBCTLB1。结果，半导体存储器件SMD1的数据输入缓冲器IDB1至IDBN响应缓冲器控制信号IDBCTLB1而被使能。
此后，如果当CAS控制信号CASB和芯片选择信号CSB1变为逻辑低且芯片选择信号CSB2至CSBK变为逻辑高时，读命令READ1同时输入到半导体存储器件SMD1至SMDK，则半导体存储器件SMD1执行读操作。这时，半导体存储器件SMD2至SMDK不执行读操作。
同时，终止控制信号ODTENB1在时间点TM被使能。此后，由于突发长度是4比特，终止控制信号ODTENB1在4tCK期间保持使能。半导体存储器件SMD1的第二控制信号发生器120响应终止控制信号ODTENB1来使能缓冲器控制信号IDBCTLB1。结果，半导体存储器件SMD1的数据输入缓冲器IDB1至IDBN响应缓冲器控制信号IDBCTLB1而被禁止。
当在4tCK后CAS控制信号CASB和芯片选择信号CSB2变为逻辑低且芯片选择信号CSB1、CSB3至CSBK变为逻辑高时，读命令READ2同时输入到半导体存储器件SMD1至SMDK。从而，半导体存储器件SMD2执行读操作，但半导体存储器件SMD1、SMD3至SMDK不执行读操作。
由于在4tCK后读命令READ2输入到半导体存储器件SMD1至SMDK，终止控制信号ODTENB1通过读命令READ2而保持使能。如图7中所示，由于半导体存储器件SMD1每3tCK接收读命令READ3至READK中的一个，终止控制信号ODTENB1保持使能一时间T11，并然后被禁止。
从而，半导体存储器件SMD1的第二控制信号发生器120使能缓冲器控制信号IDBCTLB1，直到半导体存储器件SMD1至SMDK的读操作全部完成(即，时间T12)，并然后响应终止控制信号ODTENB1禁止缓冲器控制信号IDBCTLB1。
结果，半导体存储器件SMD1的数据输入缓冲器IDB1至IDBN在时间T12期间保持禁止，并然后被使能。从而，在时间T12期间，可减少由数据输入缓冲器IDB1至IDBN的不必要的功率消耗。
此后，如果当RAS控制信号RASB、写使能信号WEB和芯片选择信号CSB1至CSBK变为逻辑低时，预充电命令PRECHK同时输入到半导体存储器件SMD1至SMDK，则半导体存储器件SMD1至SMDK执行预充电操作。当预充电命令PRECHK输入到半导体存储器件SMD1时，内部控制信号RASIDLE1被使能。
当内部控制信号RASIDLE1被使能时，第一控制信号发生器110使能内部缓冲器控制信号ENDISB1。第二控制信号发生器120响应内部缓冲器控制信号ENDISB1使能缓冲器控制信号IDBCTLB1。结果，响应缓冲器控制信号IDBCTLB1，半导体存储器件SMD1的数据输入缓冲器IDB1至IDBN被再次禁止。
可替选地，半导体存储器件SMD1至SMDK的预充电操作可选择性地逐一执行。在此情形中，图7中所示的预充电命令PRECH1至PRECHK分别决定半导体存储器件SMD1至SMDK的预充电操作时间。以下将对其进行更为详细的描述。
如果当RAS控制信号RASB、写使能信号WEB和芯片选择信号CSB1变为逻辑低时，预充电命令PRECHK同时输入到半导体存储器件SMD1至SMDK，则半导体存储器件SMD1执行预充电操作。同时，当预充电命令PRECHK输入到半导体存储器件SMD1至SMDK时，如图7中的虚线所示，芯片选择信号CSB2至CSBK变为逻辑高。从而，半导体存储器件SMD2至SMDK不执行预充电操作。此外，当预充电命令PRECH1输入到半导体存储器件SMD1时，如图7中的虚线所示，内部控制信号RASIDLE1被使能。
当内部控制信号RASIDLE1被使能时，第一控制信号发生器110使能内部缓冲器控制信号ENDISB1。第二控制信号发生器120响应内部缓冲器控制信号ENDISB1使能缓冲器控制信号IDBCTLB1。结果，缓冲器控制信号IDBCTLB1在时间点TM被使能，并然后如图7中虚线所示地保持使能。此后，半导体存储器件SMD2至SMDK的预充电操作以相似于半导体存储器件SMD1的预充电操作的方式来执行。
如上所述，在半导体存储器件SMD1中，缓冲器控制电路100响应终止控制信号ODTENB1来生成缓冲器控制信号IDBCTLB1。从而，可减少由数据输入缓冲器IDB1至IDBN的不必要的功率消耗。此外，靠近数据输入缓冲器IDB1至IDBN设置的缓冲器控制电路100采用终止控制信号ODTENB1来控制终止单元ODT1至ODTN。从而，设计者可容易地路由信号线SL，以便传递缓冲器控制电路100中的终止控制信号ODTENB1。
图8是根据本发明另一个实施例的用于存储模块的半导体存储器件的框图。除了一点以外，图8中所示的半导体存储器件SMD1至SMDK中的每个的构造和操作基本上相同于参考图6所描述的构造和操作。因此，在本实施例中将只对不同处进行描述。此外，在图8中，半导体存储器件SMD1至SMDK具有相同的构造和操作，且以下只将半导体存储器件SMD1作为实例来描述。
图8中所示的半导体存储器件SMD1的构造与图6中所示的构造的不同之处在于：用缓冲器控制电路BFC1至BFCN代替了缓冲器控制电路100。缓冲器控制电路BFC1至BFCN中的每个响应写等待时间信号WL1至WL3和内部控制信号CKEBCOM、RASIDLE1以及WTSTDB1来生成缓冲器控制信号IDBCTLB1至IDBCTLBN中的一个。结果，分别响应缓冲器控制信号IDBCTLB1至IDBCTLBN，数据输入缓冲器IDB1至IDBN被使能或禁止。
在分别根据缓冲器控制信号IDBCTLB1至IDBCTLBN来控制数据输入缓冲器IDB1至IDBN的情形中，如上所述，与图6中所示的数据输入缓冲器IDB1至IDBN相比较，数据输入缓冲器IDB1至IDBN可很快地被使能或禁止。这是因为：由于缓冲器控制电路BFC1至BFCN分别对应于数据输入缓冲器IDB1至IDBN地设置，所以缓冲器控制信号IDBCTLB1至IDBCTLBN到达数据输入缓冲器IDB1至IDBN所花费的延迟时间缩短。
如上所述，依照根据本发明的缓冲器控制电路、包括该缓冲器控制电路的用于存储模块的半导体存储器件、以及该缓冲器控制电路的控制方法，缓冲器控制信号基于用于终止单元的控制信号而生成。因此有可能减少由数据输入缓冲器所引起的不必要的功率消耗。
此外，可促进用于路由信号线的设计工作，该信号线用于传递用于缓冲器控制电路中的终止单元的控制信号。
尽管已结合目前被认为是实用的示例性实施例对本发明进行了描述，但应该理解，本发明不限于所公开的实施例，而相反，本发明意图涵盖包括在所附权利要求的精神和范围内的各种修改和等价设置。

Claims (33)

1.一种缓冲器控制电路，包括：
第一控制信号发生器，其响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号；以及
第二控制信号发生器，其响应所述内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号。
2.如权利要求1中所述的缓冲器控制电路，其中在包括终止单元和所述缓冲器控制电路的半导体存储器件的读操作期间，所述终止控制信号被使能一预定时间，
所述预定时间通过输入到所述半导体存储器件的读命令、以及在所述半导体存储器件中设置的突发长度和列地址选通等待时间来决定，以及
所述终止单元响应所述终止控制信号被使能或禁止。
3.如权利要求2中所述的缓冲器控制电路，其中所述写等待时间信号包括第一至第三写等待时间信号，以及
所述第一至第三写等待时间信号中的每个根据在所述半导体存储器件中设置的写等待时间来被使能或禁止。
4.如权利要求2中所述的缓冲器控制电路，其中所述内部控制信号包括第一至第三内部控制信号，
当所述半导体存储器件的内部时钟信号被切换时，所述第一内部控制信号被禁止，
当激活命令输入到所述半导体存储器件时，所述第二内部控制信号被禁止，且当预充电命令输入到所述半导体存储器件时，所述第二内部控制信号被使能，以及
所述第三内部控制信号基于输入到所述半导体存储器件的写命令、以及在所述半导体存储器件中设置的写等待时间和突发长度来生成。
5.如权利要求4中所述的缓冲器控制电路，其中所述第一控制信号发生器包括：
第一内部逻辑电路，其响应所述写等待时间信号来输出选择控制信号；
第二内部逻辑电路，其响应所述第一和第二内部控制信号来输出控制逻辑信号；
选择输出电路，其响应所述选择控制信号来选择所述控制逻辑信号和所述第三内部控制信号中的一个并将所选信号作为所述内部缓冲器控制信号输出。
6.如权利要求5中所述的缓冲器控制电路，其中所述第一内部逻辑电路包括：
或非门，其响应所述写等待时间信号来输出内部逻辑信号；以及
反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述选择控制信号输出。
7.如权利要求5中所述的缓冲器控制电路，其中所述第一内部逻辑电路是或门。
8.如权利要求5中所述的缓冲器控制电路，其中所述第二内部逻辑电路包括：
或非门，其响应所述第一和第二内部控制信号来输出内部逻辑信号；以及
反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述控制逻辑信号输出。
9.如权利要求5中所述的缓冲器控制电路，其中所述第二内部逻辑电路是或门。
10.如权利要求5中所述的缓冲器控制电路，其中所述选择输出电路包括：
第一选择电路，其响应所述选择控制信号接收所述控制逻辑信号并将所接收的控制逻辑信号作为选择信号输出；
第二选择电路，其响应所述选择控制信号接收所述第三内部控制信号并将所接收的内部控制信号作为选择信号输出；以及
锁存电路，其将所述选择信号锁存并将所锁存的信号作为所述内部缓冲器控制信号输出，
其中，当所述第一和第二选择电路中的一个执行所述选择信号的输出操作时，所述第一和第二选择电路中的另一个停止所述选择信号的输出操作。
11.如权利要求1中所述的缓冲器控制电路，其中所述第二控制信号发生器包括：
或非门，其响应所述内部缓冲器控制信号和所述终止控制信号来输出内部逻辑信号；以及
反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述缓冲器控制信号输出。
12.如权利要求1中所述的缓冲器控制电路，其中所述第二控制信号发生器是或门。
13.一种用于存储模块的半导体存储器件，包括：
缓冲器控制电路，其响应写等待时间信号、内部控制信号和终止控制信号来生成缓冲器控制信号；
多个数据输入缓冲器，通过多个数据输入线分别连接到多个I/O垫，其中所述数据输入缓冲器在所述半导体存储器件的写操作期间，响应所述缓冲器控制信号，分别接收分别输入到所述多个I/O垫的外部输入数据，并将内部输入数据输出到包括核心电路的内部电路；以及
多个终止单元，分别连接到所述多个数据输入线，并响应所述终止控制信号分别将所述多个数据输入线的阻抗匹配到预定值。
14.如权利要求13中所述的半导体存储器件，其中所述缓冲器控制电路包括第一控制信号发生器，其响应所述写等待时间信号和所述内部控制信号来生成内部缓冲器控制信号，以及
第二控制信号发生器，其响应所述终止控制信号和所述内部缓冲器控制信号来生成所述缓冲器控制信号。
15.如权利要求13中所述的半导体存储器件，其中在所述半导体存储器件的读操作期间，所述终止控制信号被使能一预定时间，
所述预定时间通过输入到所述半导体存储器件的读命令、以及在所述半导体存储器件中设置的突发长度和列地址选通等待时间来决定，以及
当所述终止控制信号被使能时，所述多个终止单元中的每个被禁止。
16.如权利要求13中所述的半导体存储器件，其中所述写等待时间信号包括第一至第三写等待时间信号，以及
所述第一至第三写等待时间信号中的每个根据在所述半导体存储器件中设置的写等待时间被使能或禁止。
17.如权利要求14中所述的半导体存储器件，其中所述内部控制信号包括第一至第三内部控制信号，
当所述半导体存储器件的内部时钟信号被切换时，所述第一内部控制信号被禁止，
当激活命令输入到所述半导体存储器件时，所述第二内部控制信号被禁止，且当预充电命令输入到所述半导体存储器件时，所述第二内部控制信号被使能，以及
所述第三内部控制信号基于输入到所述半导体存储器件的写命令、以及在所述半导体存储器件中设置的写等待时间和突发长度来生成。
18.如权利要求17中所述的半导体存储器件，其中所述第一控制信号发生器包括：
第一内部逻辑电路，其响应所述写等待时间信号来输出选择控制信号；
第二内部逻辑电路，其响应所述第一和第二内部控制信号来输出控制逻辑信号；以及
选择输出电路，其响应所述选择控制信号选择所述控制逻辑信号和所述第三内部控制信号中的一个并将所选信号作为所述内部缓冲器控制信号输出。
19.如权利要求18中所述的半导体存储器件，其中所述第一内部逻辑电路包括：
或非门，其响应所述写等待时间信号来输出内部逻辑信号；以及
反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述选择控制信号输出。
20.如权利要求18中所述的半导体存储器件，其中所述第二内部逻辑电路包括：
或非门，其响应所述第一和第二内部控制信号来输出内部逻辑信号；以及
反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述控制逻辑信号输出。
21.如权利要求18中所述的半导体存储器件，其中所述选择输出电路包括：
第一选择电路，其响应所述选择控制信号接收所述控制逻辑信号并将所接收的控制逻辑信号作为选择信号输出；
第二选择电路，其响应所述选择控制信号接收所述第三内部控制信号并将所接收的内部控制信号作为所述选择信号输出；以及
锁存电路，其将所述选择信号锁存，并将所锁存的信号作为所述内部缓冲器控制信号输出，
其中，当所述第一和第二选择电路中的一个执行所述选择信号的输出操作时，所述第一和第二选择电路中的另一个停止所述选择信号的输出操作。
22.如权利要求14中所述的半导体存储器件，其中所述第二控制信号发生器包括：
或非门，其响应所述内部缓冲器控制信号和所述终止控制信号来输出内部逻辑信号；以及
反相器，其将所述内部逻辑信号取反并将经取反的信号作为所述缓冲器控制信号输出。
23.如权利要求13中所述的半导体存储器件，进一步包括多个数据输出缓冲器，它们在所述半导体器件的读操作期间，从所述内部电路分别接收内部输出数据并将多个外部输出数据分别输出到所述多个I/O垫。
24.一种缓冲器控制电路的控制方法，所述缓冲器控制电路控制用于存储模块的半导体存储器件中的至少一个数据输入缓冲器，所述存储模块包括至少一个数据输入缓冲器和至少一个终止单元，所述方法包括以下步骤：
响应写等待时间信号和内部控制信号来生成内部缓冲器控制信号；以及
响应所述内部缓冲器控制信号和终止控制信号来生成缓冲器控制信号；由此使能或禁止所述至少一个数据输入缓冲器。
25.如权利要求24中所述的控制方法，其中所述终止控制信号控制至少一个终止单元的操作，并在所述半导体存储器件的读操作期间被使能一预定时间，以及
所述预定时间通过输入到所述半导体存储器件的读命令、以及在所述半导体存储器件中设置的突发长度和列地址选通等待时间来决定。
26.如权利要求24中所述的控制方法，其中所述写等待时间信号包括第一至第三写等待时间信号，以及
所述第一至第三写等待时间信号中的每个根据在所述半导体存储器件中设置的写等待时间被使能或禁止。
27.如权利要求24中所述的控制方法，其中所述内部控制信号包括第一至第三内部控制信号，
当所述半导体存储器件的内部时钟信号被切换时，所述第一内部控制信号被禁止，
当激活命令输入到所述半导体存储器件时，所述第二内部控制信号被禁止，且当预充电命令输入到所述半导体存储器件时，所述第二内部控制信号被使能，以及
所述第三内部控制信号基于输入到所述半导体存储器件的写命令、以及在所述半导体存储器件中设置的写等待时间和突发长度来生成。
28.如权利要求27中所述的控制方法，其中生成所述内部缓冲器控制信号的步骤包括以下步骤：
响应所述写等待时间信号来生成选择控制信号；
响应所述第一和第二内部控制信号来生成控制逻辑信号；以及
响应所述选择控制信号来选择所述控制逻辑信号和所述第三内部控制信号中的一个并将所选信号作为所述内部缓冲器控制信号输出。
29.如权利要求28中所述的控制方法，其中将所选信号作为所述内部缓冲器控制信号输出的步骤包括以下步骤：
响应所述选择控制信号来接收所述控制逻辑信号和所述第三内部控制信号中的一个并将所接收的信号作为所述选择信号输出；以及
将所述选择信号锁存，并将所锁存的信号作为所述内部缓冲器控制信号输出。
30.如权利要求24中所述的控制方法，其中在使能或禁止所述至少一个数据输入缓冲器的步骤中，当所述内部缓冲器控制信号和所述终止控制信号中的一个被使能时，所述缓冲器控制信号被使能，且当所述缓冲器控制信号被使能时，所述至少一个数据输入缓冲器被禁止。
31.一种用于存储模块的半导体存储器件，包括：
多个缓冲器控制电路，其分别响应写等待时间信号、内部控制信号和终止控制信号来分别生成多个缓冲器控制信号；
多个数据输入缓冲器，通过多个数据输入线分别连接到多个I/O垫，其中所述数据输入缓冲器在所述半导体存储器件的写操作期间，分别响应所述多个缓冲器控制信号，分别接收分别输入到所述多个I/O垫的外部输入数据，并将内部输入数据输出到包括核心电路的内部电路；以及，
多个终止单元，其分别连接到所述多个数据输入线，并响应所述终止控制信号来分别将所述多个数据输入线的阻抗匹配到预定值。
32.如权利要求31中所述的半导体存储器件，其中所述缓冲器控制电路包括第一控制信号发生器，其响应所述写等待时间信号和所述内部控制信号来生成内部缓冲器控制信号，以及
第二控制信号发生器，其响应所述终止控制信号和所述内部缓冲器控制信号来生成所述缓冲器控制信号。
33.如权利要求31中所述的半导体存储器件，其中在所述半导体存储器件的读操作期间，所述终止控制信号被使能一预定时间，
所述预定时间通过输入到所述半导体存储器件的读命令、以及在所述半导体存储器件中设置的突发长度和列地址选通等待时间来决定，以及
当所述终止控制信号被使能时，所述多个终止单元中的每个被禁止。
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