KR100925371B1 - 반도체 집적 회로의 테스트 회로 - Google Patents

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Abstract

테스트 회로를 개시한다. 개시된 본 발명의 테스트 회로는, 리드 동작시 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어부 및 상기 복수의 출력 버퍼용 제어 신호에 응답하여 데이터 입출력 핀의 일부를 마스킹하는 데이터 출력 버퍼를 포함하며, 상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만이다.
테스트, 데이터, 출력 버퍼

Description

반도체 집적 회로의 테스트 회로{Test Circuit of Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 반도체 집적 회로의 테스트 회로에 관한 것이다.
일반적으로 반도체 집적 회로의 입출력 모드는 입출력 핀의 수에 따라 그 수를 의미하는 X4 입출력 모드, X8 입출력 모드 및 X16 입출력 모드로 구성될 수 있다. 이러한 입출력 모드는 한번에 처리할 수 있는 데이터 대역폭(data bandwidth)을 결정할 수 있다.
이러한 반도체 집적 회로를 테스트시, 테스트 시간을 줄이기 위해 동시에 여러 개의 반도체 집적 회로를 병렬 테스트(parallel test)하게 된다. 이 경우 테스트되는 반도체 집적 회로의 구성에 따라 이에 대응하여 테스터의 입출력 핀이 할당되어야 한다. 즉, X32 입출력 모드의 반도체 집적 회로 하나를 테스트 할 경우, 이에 대응하여 테스터의 입출력 핀도 32개 할당되어야 한다. 그리하여, 한정된 테스터의 입출력 핀으로는 병렬 테스트하고자 하는 반도체 집적 회로의 수가 제한될 수 있다. 이로써, 병렬 테스트되는 반도체 집적 회로의 수가 적어지면 테스트 시간의 증가는 불가피하다. 만약, 병렬 테스트의 효율을 높이기 위해 내부 회로의 동작을X16 입출력 모드로 변경하여 입출력 핀을 압축하여 테스트하면 특정 입출력 핀에서의 불량은 검출하지 못한다는 어려운 점이 있다.
본 발명의 기술적 과제는 리드 동작시 테스터의 입출력 핀의 수를 감소시킬 수 있는 테스트 회로를 포함하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 회로는, 리드 동작시 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어부 및 상기 복수의 출력 버퍼용 제어 신호에 응답하여 데이터 입출력 핀의 일부를 마스킹하는 데이터 출력 버퍼를 포함하며, 상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 테스트 회로는, 리드 동작시 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 마스킹 제어부 및 상기 복수의 출력 버퍼용 제어 신호에 응답하여 출력 데이터의 경로가 제어되는 데이터 출력 버퍼를 포함하며, 상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀 그룹의 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만이다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 회로는 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 라이트 동작 및 리드 동작시에 데이터 입출력핀의 일부를 마스킹 할 수 있는 데이터 입출력 제어부를 포함하되, 상기 데이터 입출력 제어부는, 리드 동작시 상기 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어부 및 상기 복수의 출력 버퍼용 제어 신호에 응답하여 활성화 여부가 제어됨으로써 서로 다른 그룹의 데이터 입출력 핀을 선택적으로 마스킹하는 데이터 출력 버퍼를 포함한다. 이 때, 상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만이다.
본 발명의 일 실시예에 따르면 테스터의 입출력핀의 수를 제어하도록 반도체 집적 회로 동작시 출력되는 데이터를 두번 리드하도록 한다. 즉, 리드시에 각각 입출력핀을 소정 그룹 단위로 마스킹함으로써 두번에 걸쳐 데이터가 출력되도록 한다. 이로써 외부 테스터(tester)로부터 한번에 억세스되는 데이터 입출력핀의 수는 내부 회로 동작에 사용되는 데이터 입출력핀 수의 1/2이다. 그리하여, 한정된 자원의 테스터의 핀 수의 효율을 높일 수 있어서 원가 절감 효과가 있다. 또한, 병렬 테스트되는 반도체 집적 회로의 수를 늘일 수 있으므로 테스트 시간을 단축할 수 있고, 이로 인하여 생산성을 제고할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 테스트 회로를 포함하는 반도체 집적 회로의 블록도이다. 본 발명의 일 실시예에서는 X32 입출력 모드인 경우를 예시하기로 한다.
도 1을 참조하면, 반도체 집적 회로는 데이터 입출력 제어부(100), 입력 레지스터부(200), 메모리 셀 어레이(300) 및 파이프 래치부(400)를 포함한다.
우선, 본 발명의 일 실시예에 따른 데이터 입출력 제어부(100)는 통상의 라 이트 동작뿐 아니라 리드 동작시에도 데이터 입출력핀(DQ<0:31>)의 마스킹(masking)을 제어할 수 있다.
이러한 데이터 입출력 제어부(100)는 마스킹 제어부(130), 데이터 출력 버퍼(140) 및 데이터 입력 버퍼(150)를 포함한다.
마스킹 제어부(130)는 마스킹 신호 입력 버퍼(110) 및 출력 제어부(120)를 포함한다.
마스킹 신호 입력 버퍼(110)는 제 1 내지 제 4 마스킹 신호(DM<0:3>)를 버퍼링하여 마스킹 활성화 신호(DM_EN<0:3>)를 생성한다. 여기서, 제 1 내지 제 4 마스킹 신호(DM<0:3>) 또는 제 1 내지 제 4 마스킹 활성화 신호(DM_EN<0:3>)는 각각 1바이트(byte) 단위의 데이터 입출력핀을 마스킹하는 신호이다. 예를 들어, 제 1 마스킹 활성화 신호(DM_EN<0>)는 제 1 내지 제 8 데이터 입출력핀(DQ<0:7>)의 마스킹을, 제 2 마스킹 활성화 신호(DM_EN<1>)는 제 9 내지 제 16 데이터 입출력핀(DQ<8:15>)의 마스킹을 제어한다. 본 발명의 일 실시예에서는 32개의 데이터 입출력핀(DQ<0:31>)을 구비하므로, 이러한 핀들의 마스킹을 제어하는 마스킹 활성화 신호는 4개의 신호가 필요하다. 그러나, 이에 제한되는 것은 아니며 반도체 집적 회로의 구성이나 입출력 모드에 따라 달라질 수 있다. 또한, 설명의 편의상, 제 1 및 제 2 마스킹 신호(DM<0:1>), 제 3 및 제 4 마스킹 신호(DM<2:3>)로 구분하여 도시하였으나 특별한 의미를 갖는 것은 아니다. 다만, 외부 테스터(미도시)에서 두개의 마스킹 신호에 하나의 테스트 마스킹핀 채널(미도시)이 할당되는 것에 대응되도록 도시한 것이다. 이에 대한 자세한 설명은 후술하기로 한다. 한편, 제 1 내지 제 4 마스킹 신호(DM<0:3>)와 제 1 내지 제 4 마스킹 활성화 신호(DM_EN<0:3>)는 동일한 신호로 간주할 수 있음은 물론이다.
출력 제어부(120)는 제 1 내지 제 4 마스킹 활성화 신호(DM_EN<0:3>)에 응답하여 제 1 출력 버퍼용 및 제 2 출력 버퍼용 제어 신호(OUT_EN21, OUT_EN22)를 생성한다. 특히, 본 발명의 일 실시예에 따른 출력 제어부(120)는 테스트 모드시, 리드 명령에 응답하여 데이터 입출력핀(DQ<0:31>)을 선택적으로 마스킹하도록 제 1 출력 버퍼용 및 제 2 출력 버퍼용 제어 신호(OUT_EN21, OUT_EN22)를 생성한다. 이러한 제 1 출력 버퍼용 및 제 2 출력 버퍼용 제어 신호(OUT_EN21, OUT_EN22)는 데이터 출력 버퍼(140)의 활성화 여부를 제어하는 신호이다. 보다 구체적으로, 제 1 출력 버퍼용 제어 신호(OUT_EN21)는 데이터 출력 버퍼(140)의 16개의 데이터 입출력 핀(DQ<0:15>)의 마스킹을 제어한다. 또한, 제 2 출력 버퍼용 제어 신호(OUT_EN22)는 데이터 출력 버퍼(140)의 나머지 16개의 데이터 입출력 핀(DQ<16:31>)의 마스킹을 제어한다.
한편, 데이터 입력 버퍼(150)는 데이터 입출력핀(DQ<0:31>)으로부터 입력 데이터를 수신하여 버퍼링한다.
입력 레지스터부(200)는 버퍼링된 입력 데이터를 수신한다. 입력 레지스터부(200)는 직렬화된(serialize) 입력 데이터를 병렬화시켜(parallelize) 메모리 셀 어레이(300)에 제공한다. 이때, 입력 레지스터부(200)에 수신되는 입력 데이터는 통상의 라이트 마스킹 동작시와 같이 활성화된 제 1 내지 제 4 마스킹 신호(DM <0:3>)에 응답하여 마스킹될 수 있다.
메모리 셀 어레이(300)에 저장된 입력 데이터는 센스 앰프(미도시)에서 센싱되어 순차적으로 파이프 래치부(400)에 저장된다.
파이프 래치부(400)는 리드 명령에 응답하여 병렬화되어 수신된 데이터를 직렬화시켜 데이터 출력 버퍼(140)에 제공한다.
데이터 출력 버퍼(140)는 제 1 출력 버퍼용 및 제 2 출력 버퍼용 제어 신호(OUT_EN21, OUT_EN22)에 제어되어 출력 데이터를 입출력핀(DQ<0:31>)에 제공한다. 테스트 모드가 활성화 되고 리드 동작시, 본 발명의 일 실시예에 따른 데이터 출력 버퍼(140)는 데이터 입출력핀의 일부를 선택적으로 마스킹하도록 동작한다.
여기서, 본 발명의 테스트 모드를 지원하도록 제 1 내지 제 16 데이터 입출력핀은 제 1 데이터 핀 그룹(DQ<0:15>)으로, 제 17 내지 제 32 데이터 입출력핀은 제 2 데이터 핀 그룹(DQ<16:31>)으로 그룹핑하여 설명하기로 한다. 또한, 이와 대응되어 외부 테스터(미도시)는 제 1 및 제 2 데이터 핀 그룹(DQ<0:15>, DQ<16:31>)과 하나의 테스트 입출력핀 채널 그룹(예를 들어, DQ_CH<0:15>)으로 미리 연결되어 구비된 것으로 예시한다.
따라서, 본 발명의 일 실시예에 따른 데이터 출력 버퍼(140)는 테스트 모드시 리드 명령에 응답하되, 제 1 데이터 핀 그룹(DQ<0:15>) 또는 제 2 데이터 핀 그룹(DQ<16:31>)을 선택적으로 마스킹하여 한정된 외부의 테스트 입출력핀 그룹 채널을 사용한다. 이로써, 통상의 테스트 모드시보다 본 발명의 일 실시예에 따른 테스트 모드시 1/2 감소된 테스터의 입출력 채널을 이용함으로써 병렬 테스트의 효율을 높일 수 있다.
다음의 도면을 참조하여 테스트 모드에서 리드 동작시 데이터 출력 버퍼(140)를 제어하는 것에 대한 자세한 설명을 하기로 한다.
도 2는 도 1에 따른 출력 제어부(120)의 개념적인 블록도이다.
도 2를 참조하면, 출력 제어부(120)는 마스킹 신호 병합부(122) 및 출력 제어 신호 생성부(124)를 포함한다.
마스킹 신호 병합부(122)는 제 1 내지 제 4 마스킹 활성화 신호(DM_EN<0:3>)를 병합(merge)하여 제 1 및 제 2 리드 마스킹 신호(RDM<0:1>)를 생성한다. 예를 들어, 마스킹 신호 병합부(122)는 제 1 및 제 3 마스킹 활성화 신호(DM_EN<0,2>)를 병합하여 제 1 리드 마스킹 신호(RDM<0>)을 생성한다. 또한 마스킹 신호 병합부(122)는 제 2 및 제 4 마스킹 활성화 신호(DM<1,3>)를 병합하여 제 2 리드 마스킹 신호(RDM<1>)를 생성한다.
출력 제어 신호 생성부(124)는 테스트 모드 신호(TM), 제 1 내지 제 2 리드 마스킹 신호(RDM<0:1>) 및 제 1 출력 제어 신호(OUT_EN1)에 응답하여 제 1 출력 버퍼용 및 제 2 출력 버퍼용 제어 신호(OUT_EN21, OUT_EN22)를 생성한다.
여기서 제 1 리드 마스킹 신호(RDM<0>) 및 제 2 리드 마스킹 신호(RDM<1>)는 서로 배타적인 신호 레벨을 갖는 것으로 예시한다.
그리하여, 출력 제어 신호 생성부(124)는 테스트 모드 신호(TM), 제 1 리드 마스킹 신호(RDM<0>) 및 제 1 출력 제어 신호(OUT_EN1)가 모두 활성화되면 비활성화된 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공한다. 이와 동시에, 활성화된 제 2 출력 버퍼용 제어 신호(OUT_EN22)를 제공할 수 있다. 또는, 출력 제어 신호 생성부(124)는 테스트 모드 신호(TM), 제 1 출력 제어 신호(OUT_EN1) 및 제 2 리드 마스킹 신호(RDM<1>)에 응답하여 비활성화된 제 2 출력 버퍼용 제어 신호(OUT_EN22)를 제공함과 동시에 활성화된 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공할 수 있다.
한편, 여기서의 테스트 모드 신호(TM)는 MRS(Mode Register Set) 또는 TMRS(Test Mode Register Set)에 저장된 신호로 예시한다. 또한, 제 1 출력 제어 신호(OUT_EN1)는 리드 명령에 응답하여 활성화되는 신호이다. 보다 구체적으로, 제 1 출력 제어 신호(OUT_EN1)는 리드 명령에 응답하여 활성화되되, 첫번째 출력 데이터의 출력 시점보다 소정 시간 앞서 하이 레벨로 활성화되고, 마지막 출력 데이터의 출력 시점보다 소정 시간 이후에 로우 레벨로 비활성화되는 신호이다. 소정 시간은 예컨대, 클럭 주기의 한 클럭 주기일 수 있으나, 회로의 구성이나 스킴에 따라 달라질 수 있다. 다만, 출력 데이터의 안정성을 확보하도록 첫번째 데이터의 출력 시점보다 앞서 활성화되고 마지막 데이터의 출력 시점 이후에 비활성화되도록 제어되는 신호이면 가능하다.
도 3은 도 2에 따른 마스킹 신호 병합부(122)의 회로도이다.
도 3을 참조하면, 마스킹 신호 병합부(122)는 제 1 및 제 2 논리곱 게이트(AND1, AND2)를 포함한다. 제 1 논리곱 게이트(AND1)는 제 1 및 제 3 마스킹 활성화 신호(DM_EN<0,2>)를 병합하여 제 1 리드 마스킹 신호(RDM<0>)를 생성한다. 제 2 논리곱 게이트(AND2)는 제 2 및 제 4 마스킹 활성화 신호(DM_EN<1,3>)을 병합하여 제 2 리드 마스킹 신호(RDM<1>)를 생성한다.
전술한 바와 같이, 테스트 모드시에는 종래보다 감소된 외부 테스터의 장비 채널수를 사용하도록 연결된 것으로 예시한다. 즉, 예를 들어, 제 1 내지 제 4 마스킹 신호(DM<0:3>) 또는 제 1 내지 제 4 마스킹 활성화 신호(DM_EN<0:3>)에 대응되어 테스터의 마스킹 채널(예를 들어, DM_CH<0:1>)로 구비될 수 있다. 즉 제 1 및 제 3 마스킹 활성화 신호(DM_EN<0,2>)에 대응되어 테스터의 마스킹핀 채널(DM_CH<0>)이, 제 2 및 제 4 마스킹 신호(DM_EM<1,3>)에 대응되어 테스터의 마스킹핀 채널(DM_CH<1>)이 할당된 것으로 이해할 수 있다. 이 또한 종래의 마스킹 핀 할당 채널수 보다 1/2 감소된 채널이 할당되게 함으로써 병렬 테스트의 효율을 높일 수 있다.
따라서, 이에 대응되어 마스킹 신호 병합부(122)를 구비하여 병합된 제 1 및 제 2 리드 마스킹 신호(RDM<0:1>)를 생성하도록 한다. 따라서, 제 1 및 제 3 마스킹 활성화 신호(DM_EN<0,2>)는 테스터의 하나의 채널로부터 동일한 신호가 제공될 것이다. 또한, 제 2 및 제 4 마스킹 활성화 신호(DM_EN<1,3>)도 테스터의 또 다른 하나의 채널로부터 제공된 신호이므로 동일한 레벨의 신호이다. 따라서, 여기서는 제 1 및 제 3 마스킹 신호(DM_EN<0,2>) 또는 제 2 및 제 4 마스킹 신호(DM_EN<1,3>)에 대응되어 병합된 제 1 및 제 2 리드 마스킹 신호(RDM<0:1>)를 제공하도록 논리곱 게이트를 사용하는 것으로 예시하였으나 이에 제한되지 않음은 물론이다. 동일한 신호가 제공되므로 논리합 게이트를 사용하는것도 가능하다.
그리하여, 모두 하이 레벨의 제 1 및 제 3 마스킹 활성화 신호(DM_EN<0,2>)라면 하이 레벨의 활성화된 제 1 리드 마스킹 신호(RDM<0>)가 제공된다. 또는, 제 2 및 제 4 마스킹 신호(DM_EN<1,3>)가 모두 하이 레벨이라면 활성화된 제 2 리드 마스킹 신호(RDM<1>)가 제공된다. 전술한 대로, 제 1 및 제 2 마스킹 활성화 신호(DM_EN<0:1>)는 모두 16개의 데이터 핀의 마스킹을 제어할 수 있는 신호이다. 따라서, 제 1 리드 마스킹 신호(RDM<0>)가 이와 동일한 기능으로 16개의 데이터 핀의 마스킹을 제어할 수 있는 신호가 된다. 제 2 리드 마스킹(RDM<1>)에 대해서도 동일한 원리로 이해될 수 있을 것이다.
도 4는 도 2에 따른 출력 제어 신호 생성부(124)의 블록도이다.
도 4를 참조하면, 출력 제어 신호 생성부(124)는 제 1 데이터 핀 그룹 제어부(124a) 및 제 2 데이터 핀 그룹 제어부(124b)를 포함한다.
제 1 데이터 핀 그룹 제어부(124a)는 테스트 모드 신호(TM), 제 1 출력 제어 신호(OUT_EN1) 및 제 1 리드 마스킹 신호(RDM<0>)에 응답하여 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공한다. 이와 유사하게, 제 2 데이터 핀 그룹 제어부(124b)는 테스트 모드 신호(TM), 제 1 출력 제어 신호(OUT_EN1) 및 제 2 리드 마스킹 신호(RDM<1>)에 응답하여 제 2 출력 버퍼용 제어 신호(OUT_EN22)를 제공한다.
한편, 제 1 데이터 핀 그룹 제어부(124a) 및 제 2 데이터 핀 그룹 제어부(124b)가 다른 점은 수신하는 제 1 또는 제 2 리드 마스킹 신호(RDM<0:1>)에 따라 제공하는 출력 신호가 다를 뿐이다. 즉, 제 1 데이터 핀 그룹 제어부(124a)와 제 2 데이터 핀 그룹 제어부(124b)의 구조는 동일하므로 중복되는 설명을 피하도록 제 1 데이터 핀 그룹 제어부(124a)에 대해 구체적으로 설명하기로 한다.
도 5는 도 4에 따른 제 1 데이터 핀 그룹 제어부(124a)의 회로도이다.
도 5를 참조하면, 제 1 데이터 핀 그룹 제어부(124a)는 제 1 내지 제 2 인버터(INV1, INV2), 낸드 게이트(ND) 및 노어 게이트(NOR)를 포함한다.
낸드 게이트(ND)는 제 1 출력 제어 신호(OUT_EN1), 제 1 리드 마스킹 신호(RDM<0>) 및 테스트 모드 신호(TM)를 낸드 조합하여 제 2 인버터(INV2)에 제공한다. 그리하여, 노어 게이트(NOR)는 제 1 인버터(INV1)의 출력 신호 및 제 2 인버터(INV2)의 출력 신호를 조합하여 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공한다.
제 1 데이터 핀 그룹 제어부(124a)의 동작을 설명하하기로 한다.
우선, 리드 명령에 응답하여 데이터의 출력을 활성화시키는 제 1 출력 제어 신호(OUT_EN1)가 활성화된다. 또한, 테스트 모드이므로 테스트 모드 신호(TM)도 활성화된다. 이때, 제 1 리드 마스킹 신호(RDM<0>)가 활성화되면, 낸드 게이트(ND)는 모두 하이 레벨을 수신하므로 로우 레벨의 신호를 제공한다. 이후, 제 2 인버터(INV2)에 의해 하이 레벨을 노어 게이트(NOR)의 일측 단자에 제공한다. 따라서, 노어 게이트(NOR)의 동작 원리에 따라 로우 레벨의 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 제공된다.
만약, 테스트 모드이며 리드 명령시에, 제 1 리드 마스킹 신호(RDM<0>)가 비활성화된 로우 레벨이라면 낸드 게이트(ND)는 하이 레벨의 신호를 제공한다. 노어 게이트(NOR) 일측 단자에 제 2 인버터(INV2)에 의한 로우 레벨이, 타측 단자에는 제 1 인버터(INV1)에 의한 로우 레벨이 제공된다. 그리하여, 제 1 데이터 핀 그룹 제어부(124a)는 하이 레벨의 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공한다.
이번에는 노멀 모드인 경우의 동작을 설명하기로 한다. 이 경우에는 테스트 모드 신호(TM)가 로우 레벨이므로 낸드 게이트(ND)의 출력은 하이 레벨이 된다. 리드 명령시, 노어 게이트(NOR)는 양측 수신 단자 모두 로우 레벨을 수신하므로 하이 레벨의 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공한다.
이와 같이, 테스트 모드에서 리드 명령시 제 1 리드 마스킹 신호(RDM<0>)가 활성화되면 제 1 데이터 핀 그룹(도 1의 DQ<0:15> 참조)이 마스킹된다. 그리하여, 제 1 데이터 핀 그룹(도 1의 DQ<0:15> 참조)에 출력 데이터가 제공되는 것을 방지하도록 로우 레벨의 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 제공된다. 그러나, 테스트 모드에서 리드 명령시 제 1 리드 마스킹 신호(RDM<0>)가 비활성화되면 제 1 데이터 핀 그룹(도 1의 DQ<0:15> 참조)은 마스킹되지 않는다. 따라서, 제 1 데이터 핀 그룹(도 1의 DQ<0:15> 참조)에 출력 데이터가 제공되도록 제 1 출력 버퍼용 제어 신호(OUT_EN21)는 활성화된 하이 레벨의 신호가 제공된다. 한편, 노멀 모드시 리드 명령이 활성화될 경우에는, 활성화된 하이 레벨의 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 제공된다.
다시 말하면, 데이터 출력 버퍼(도 1의 140 참조)의 활성화 여부를 제어하는 것은 제 1 출력 버퍼용 제어 신호(OUT_EN21; 또는 제 2 출력 버퍼용 제어 신호(OUT_EN22))이다. 그리하여, 제 1 리드 마스킹 신호(RDM<0>)의 신호 레벨에 따라 제 1 데이터 핀 그룹(도 1의 DQ<0:15> 참조)의 마스킹 여부를 결정한다. 이에 응답하여 데이터 출력 버퍼(도 1의 140 참조)가 동작하도록 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 제공한다.
도 6은 도 1에 따른 데이터 출력 버퍼(140)의 블록도이다.
도 6을 참조하면, 데이터 출력 버퍼(140)는 제 1 출력 버퍼(142) 및 제 2 출력 버퍼(144)를 포함한다.
우선, 제 1 출력 버퍼(142)는 복수의 버퍼 유닛(미도시)이 구비되어 출력 데이터(DOUT) 및 제 1 출력 버퍼용 제어 신호(OUT_EN21)에 응답하여 제 1 데이터 핀 그룹(DQ<0:15>)을 제어한다. 즉, 제 1 출력 버퍼용 제어 신호(OUT_EN21)의 신호 레벨에 따라 출력 데이터(DOUT)의 출력 경로를 제공하거나 차단할 수 있다.
마찬가지로, 제 2 출력 버퍼(144)는 복수의 버퍼(미도시)가 구비되어, 출력 데이터(DOUT) 및 제 2출력 버퍼용 제어 신호(OUT_EN22)에 응답하여 제 2 데이터 핀 그룹(DQ<16:31>)을 제어한다. 즉, 제 2출력 버퍼용 제어 신호(OUT_EN22)의 레벨에 따라 출력 데이터(DOUT)의 출력 경로를 제공하거나 차단할 수 있다.
즉, 제 1 및 제 2 출력 버퍼(142, 144)가 데이터(DOUT)를 제공하는 구성 및 동작 원리는 동일하되, 각각 제 1 출력 버퍼용 또는 제 2 출력 버퍼용 제어 신호(OUT_EN21, OUT_EN22)에 응답하는 것이 다르다. 그리하여, 이들 버퍼가 각각 제어하는 데이터 핀 그룹이 다를 뿐이다. 따라서, 중복되는 설명은 생략하기로 하며, 제 2 출력 버퍼(144)의 구성 및 동작 설명은 제 1 출력 버퍼(142)를 설명하는 것으로 대신하기로 한다.
도 7은 도 6에 따른 제 1 출력 버퍼(142)의 상세한 회로도이다. 제 1 출력 버퍼(142)는 각각의 데이터 핀(DQ<0:15>)과 대응되는 복수개의 버퍼 유닛이 구비되나 설명의 편의상 하나의 데이터 핀(예컨대, DQ<0>)과 연결되는 버퍼 유닛으로 설 명하기로 한다.
도 7을 참조하면, 제 1 출력 버퍼(142)는 제어부(141), 풀업부(PU) 및 풀다운부(PD)를 포함한다.
우선, 제어부(141)는 출력 데이터(DOUT) 및 제 1 출력 버퍼용 제어 신호(OUT_EN21)에 응답하여 풀업부(PU) 및 풀다운부(PD)의 활성화 여부를 제어한다. 이러한 제어부(141)는 풀업 제어부(141a) 및 풀다운 제어부(141b)를 포함한다.
보다 구체적으로 설명하면, 풀업 제어부(141a)는 제 1 출력 버퍼용 제어 신호(OUT_EN21) 및 출력 데이터(DOUT)에 응답하여 풀업부(PU)의 활성화 여부를 제어한다. 풀업 제어부(141a)는 낸드 게이트(ND)를 포함한다. 낸드 게이트(ND)는 하이 레벨의 활성화된 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 수신하면 출력 데이터(DOUT)의 신호 레벨에 따라 풀업부(PU)의 활성화 여부를 제어한다. 그러나, 낸드 게이트(ND)가 로우 레벨의 비활성화된 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 수신하면 출력 데이터(DOUT)의 신호 레벨과는 상관없이 하이 레벨의 신호를 출력한다. 따라서, 이후 풀업부(PU)를 비활성화시킨다.
풀다운 제어부(141b)는 제 1 출력 버퍼용 제어 신호(OUT_EN21) 및 출력 데이터(DOUT)에 응답하여 풀다운부(PD)의 활성화 여부를 제어한다. 풀다운 제어부(141b)는 인버터(IV) 및 노어 게이트(NOR)를 포함한다. 인버터(IV)는 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 반전하여 노어 게이트(NOR)의 일측에 제공한다. 노어 게이트(NOR)는 출력 데이터(DOUT) 및 제 1 출력 버퍼용 제어 신호(OUT_EN21)의 반전된 레벨을 논리 조합한다. 따라서, 풀다운 제어부(141b)는 하이 레벨의 활성화 된 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 수신하면 출력 데이터(DOUT)의 신호 레벨에 따라 풀다운부(PD)의 활성화 여부를 제어한다. 그러나, 풀다운 제어부(141b)가 로우 레벨의 비활성화된 제 1 출력 버퍼용 제어 신호(OUT_EN21)를 수신하면 출력 데이터(DOUT)의 신호 레벨과는 상관없이 로우 레벨의 신호를 출력한다. 따라서, 이후 풀다운부(PD)를 비활성화시킨다.
풀업부(PU)는 풀업 제어부(141a)의 출력 신호에 응답하여 활성화된다. 풀업부(PU)는 PMOS 트랜지스터(PM)를 포함한다. 그리하여, 풀업 제어부(141a)로부터 로우 레벨의 신호가 수신되면 PMOS 트랜지스터(PM)가 턴온되어 하이 레벨의 신호를 제 1 데이터 핀(DQ<0>)에 제공한다. 만약, 풀업 제어부(141a)로부터 하이 레벨의 신호가 수신되면 PMOS 트랜지스터(PM)는 턴오프되어 제 1 데이터 핀(DQ<0>)에 신호가 제공되지 못한다.
풀다운부(PD)는 풀다운 제어부(141b)의 출력 신호에 응답하여 활성화된다.
풀다운부(PD)는 NMOS 트랜지스터(NM)를 포함한다. 그리하여, 풀다운 제어부(141b)로부터 하이 레벨의 신호가 수신되면 NMOS 트랜지스터(NM)가 턴온되어 로우 레벨의 신호를 제 1 데이터 핀(DQ<0>)에 제공한다. 만약, 풀다운 제어부(141b)로부터 로우 레벨의 신호가 수신되면 NMOS 트랜지스터(NM)는 턴오프되어 제 1 데이터 핀(DQ<0>)에 신호들이 제공되지 못한다.
도 7을 계속 참조하여, 제 1 출력 버퍼(142)의 동작을 설명하기로 한다.
제 1 출력 버퍼용 제어 신호(OUT_EN21)가 활성화된 경우를 설명하기로 한다. 이 경우에는 출력 데이터(DOUT)의 신호 레벨에 따라 풀업부(PU) 또는 풀다운부(PD) 가 턴온된다. 구체적으로, 출력 데이터(DOUT)가 하이 레벨이면, 낸드 게이트(ND)가 로우 레벨을 제공하므로 PMOS 트랜지스터(PM)가 턴온된다. 이로써, 제 1 데이터 핀(DQ<0>)에 하이 레벨의 신호가 제공될 것이다. 하지만, 출력 데이터(DOUT)가 로우 레벨이면, 노어 게이트(NOR)가 하이 레벨을 제공하므로, NMOS 트랜지스터(NM)가 턴온된다. 그리하여, 제 1 데이터 핀(DQ<0>)에 로우 레벨의 신호가 제공된다.
이와 반대로, 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 비활성화된 로우 레벨인 경우를 설명하기로 한다. 이 경우에는, 일측 수신단자에 로우 레벨을 수신한 낸드 게이트(ND)는 하이 레벨을 제공한다. 그리하여 PMOS 트랜지스터(PM)는 턴오프된다. 또한, 일측 수신단자에 하이 레벨을 수신한 노어 게이트(NOR)는 로우 레벨을 제공한다. 따라서, NMOS 트랜지스터(NM) 또한 턴오프된다. 이로써, 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 비활성화된 경우에는 제 1 데이터 핀 그룹(DQ<0:15>)으로는 데이터가 출력될 수 없다. 전술한 바와 같이, 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 비활성화되는 경우는 제 1 리드 마스킹 신호(RDM<0>)가 활성화될 경우이다. 따라서, 제 1 리드 마스킹 신호(RDM<0:1>)가 활성화되면 제 1 출력 버퍼(142)가 비활성화되어 제 1 데이터 핀(DQ<0>)이 마스킹되는 것이다.
도 8은 도 1에 따른 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 나타낸 타이밍 다이어그램이다.
도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 설명하기로 한다. 입출력되는 데이터의 버스트 렝쓰(Burst Length;BL)는 4인 경우로 예시한다.
TMRS(Test Mode Register Set)에 의해 활성화된 테스트 모드 신호(TM)가 제공되어 테스트 모드로 진입한다.
라이트 명령(WT)시 제 1 데이터 핀 그룹(DQ<0:15>) 및 제 2 데이터 핀 그룹(DQ<16:31>)을 통하여 입력 데이터(D0, D1, D2, D3)가 입력된다. 이후, 첫번째 리드 명령시, 제 1 및 제 2 마스킹 신호(DM<0:1>)가 하이 레벨로 활성화된다. 이에 응답하여 제 1 리드 마스킹 신호(RDM<0>)가 활성화된다. 한편, 리드 명령(RD)에 응답하여 소정 시간 후 제 1 출력 제어 신호(OUT_EN1)가 활성화된다. 따라서, 테스트 모드 신호(TM), 제 1 출력 제어 신호(OUT_EN1), 제 1 리드 마스킹 신호(RDM<0>)가 모두 활성화된 하이 레벨이므로 제 1 출력 버퍼용 제어 신호(OUT_EN21)가 로우 레벨이 된다. 따라서, 제 1 데이터 핀 그룹(DQ<0:15>)은 마스킹되어 제 1 고임피던스(○1Hi-Z) 구간을 갖는다. 이 때는 제 2 데이터 핀 그룹(DQ<16:31>)으로만 출력 데이터(D0, D1, D2, D3)가 제공될 수 있다.
하지만, 두번째 리드 명령(RD)에 응답하여 제 2 리드 마스킹 신호(RDM<1>)가 활성화된다. 이때 첫번째 리드시 활성화된 제 1 출력 제어 신호(OUT_EN1)는 두번째 리드 명령에 의해 계속 활성화된 구간을 유지한다. 따라서, 테스트 모드 신호(TM), 제 1 출력 제어 신호(OUT_EN1), 제 2 리드 마스킹 신호(RDM<1>)가 모두 활성화된 하이 레벨이므로 제 2 출력 버퍼용 제어 신호(OUT_EN22)가 로우 레벨이 된다. 따라서, 제 2 데이터 핀 그룹(DQ<16:31>)이 마스킹되어 제 2 고임피던스(○2Hi-Z) 구간을 갖는다. 이 때는 제 1 데이터 핀 그룹(DQ<0:15>)으로만 출력 데이터(D0, D1, D2, D3)가 제공될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 테스터에 할당되는 데이터 출력핀의 수를 제어하도록 리드시 데이터 출력핀을 두번에 나누어 제어하도록 한다. 즉, 그룹핑된 두개의 데이터 핀 그룹에 대해 각각 두번에 나누어 마스킹함으로써 두번에 걸쳐 데이터를 출력하도록 한다. 이로써 한정된 자원인 테스터의 핀 수의 효율을 높일 수 있어서 원가 절감 효과가 있다. 또한, 생산 시간을 단축할 수 있으므로 생산성을 제고할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 출력 제어부의 블록도,
도 3은 도 2에 따른 마스킹 신호 병합부의 회로도,
도 4는 도 2에 따른 출력 제어 신호 생성부의 블록도,
도 5는 도 4에 따른 제 1 데이터 핀 그룹 제어부의 회로도,
도 6은 도 1에 따른 데이터 출력 버퍼의 블록도,
도 7은 도 6에 따른 제 1 출력 버퍼의 회로도, 및
도 8은 도 1에 따른 테스트 회로의 동작을 나타낸 타이밍 다이어그램이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 데이터 입출력 제어부 130 : 마스킹 제어부
140 : 데이터 출력 버퍼 200 : 입력 레지스터부
300 : 메모리 셀 어레이 400 : 파이프 래치부

Claims (20)

  1. 리드 동작시 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어부; 및
    상기 복수의 출력 버퍼용 제어 신호에 응답하여 데이터 입출력 핀의 일부를 마스킹하는 데이터 출력 버퍼를 포함하며,
    상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만인 테스트 회로.
  2. 제 1항에 있어서,
    상기 출력 제어부는,
    상기 복수의 데이터 마스킹 신호에 응답하여 복수의 리드용 마스킹 신호를 생성하는 마스킹 신호 병합부; 및
    상기 복수의 리드용 마스킹 신호에 응답하여 이에 각각 대응되는 상기 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어 신호 생성부를 포함하는 테스트 회로.
  3. 제 2항에 있어서,
    상기 출력 제어 신호 생성부는 상기 복수의 리드용 마스킹 신호 중 어느 하나의 신호가 활성화되면 이에 대응되는 비활성화된 상기 출력 버퍼용 제어 신호를 제공하는 테스트 회로.
  4. 제 1항에 있어서,
    상기 테스트 회로는 상기 복수의 출력 버퍼용 제어 신호에 대응되어 연결되는 서로 다른 그룹의 상기 데이터 입출력 핀을 더 포함하며,
    상기 데이터 출력 버퍼는 서로 다른 그룹의 상기 데이터 입출력 핀과 각각 대응되어 연결된 복수의 출력 버퍼를 포함하는 테스트 회로.
  5. 제 4항에 있어서,
    상기 복수의 출력 버퍼용 제어 신호 중 어느 하나의 신호가 비활성화되면 이에 대응되어 연결된 그룹의 상기 데이터 입출력핀이 마스킹되는 테스트 회로.
  6. 리드 동작시 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 마스킹 제어부; 및
    상기 복수의 출력 버퍼용 제어 신호에 응답하여 서로 다른 데이터 입출력 핀 그룹을 통해 출력 데이터의 경로가 제어되는 데이터 출력 버퍼를 포함하며,
    상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀 그룹의 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만인 테스트 회로.
  7. 제 6항에 있어서,
    상기 마스킹 제어부는,
    상기 복수의 데이터 마스킹 신호를 소정 그룹으로 병합하여 서로 다른 그룹의 상기 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어부를 포함하는 테스트 회로.
  8. 제 7항에 있어서,
    상기 출력 제어부는,
    상기 복수의 데이터 마스킹 신호에 응답하여 복수의 리드용 마스킹 신호를 생성하는 마스킹 신호 병합부; 및
    상기 복수의 리드용 마스킹 신호에 응답하여 이에 각각 대응되는 상기 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어 신호 생성부를 포함하는 테스트 회로.
  9. 제 8항에 있어서,
    상기 출력 제어 신호 생성부는 상기 복수의 리드용 마스킹 신호 중 어느 하나의 신호가 활성화되면 이에 대응되는 비활성화된 상기 출력 버퍼용 제어 신호를 제공하는 테스트 회로.
  10. 제 6항에 있어서,
    상기 테스트 회로는 상기 복수의 출력 버퍼용 제어 신호에 대응되어 연결되는 서로 다른 그룹의 상기 데이터 입출력 핀을 더 포함하며,
    상기 데이터 출력 버퍼는 서로 다른 그룹의 상기 데이터 입출력 핀과 각각 대응되어 연결된 복수의 출력 버퍼를 포함하는 테스트 회로.
  11. 제 10항에 있어서,
    상기 복수의 출력용 제어 신호 중 어느 하나의 신호가 비활성화되면 이에 대응되어 연결된 상기 어느 하나의 출력 버퍼가 비활성화되어 상기 출력 데이터의 경로를 차단하는 테스트 회로.
  12. 제 6항에 있어서,
    상기 마스킹 제어부는,
    복수의 상기 데이터 마스킹 신호를 버퍼링하여 복수의 데이터 마스킹 활성화 신호를 생성하는 마스킹 신호 입력 버퍼를 더 포함하는 테스트 회로.
  13. 테스트 모드 신호가 활성화되면, 복수의 데이터 마스킹 신호에 응답하여 라이트 동작 및 리드 동작시에 데이터 입출력핀의 일부를 마스킹 할 수 있는 데이터 입출력 제어부를 포함하되,
    상기 데이터 입출력 제어부는,
    리드 동작시 상기 복수의 데이터 마스킹 신호에 응답하여 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어부; 및
    상기 복수의 출력 버퍼용 제어 신호에 응답하여 활성화 여부가 제어됨으로써 서로 다른 그룹의 데이터 입출력 핀을 선택적으로 마스킹하는 데이터 출력 버퍼를 포함하며,
    상기 출력 버퍼용 제어 신호에 응답하는 상기 데이터 입출력 핀의 수는 노말 동작시의 전체 데이터 입출력 핀의 수 미만인 테스트 회로.
  14. 제 13항에 있어서,
    상기 출력 제어부는,
    상기 복수의 데이터 마스킹 신호에 응답하여 복수의 리드용 마스킹 신호를 생성하는 마스킹 신호 병합부; 및
    상기 복수의 리드용 마스킹 신호에 응답하여 이에 각각 대응되는 상기 복수의 출력 버퍼용 제어 신호를 생성하는 출력 제어 신호 생성부를 포함하는 테스트 회로.
  15. 제 14항에 있어서,
    상기 출력 제어 신호 생성부는,
    상기 서로 다른 그룹의 핀을 제어하도록 각각의 상기 리드용 마스킹 신호에 대응되어 동작하는 복수개의 데이터 핀 그룹 제어부를 포함하는 테스트 회로.
  16. 제 15항에 있어서,
    상기 각각의 데이터 핀 그룹 제어부는,
    해당 상기 리드용 마스킹 신호, 리드 명령에 의해 활성화되는 제 1 출력 제어 신호 및 상기 테스트 모드 신호에 응답하여 이에 대응되는 각각의 출력 버퍼용 제어 신호를 생성하는 테스트 회로.
  17. 제 16항에 있어서,
    상기 각각의 데이터 핀 그룹 제어부는,
    상기 병합된 리드용 마스킹 신호, 상기 제 1 출력 제어 신호 및 상기 테스트 모드 신호가 모두 활성화되면 비활성화된 상기 출력 버퍼용 제어 신호를 생성하는 테스트 회로.
  18. 제 17항에 있어서,
    상기 데이터 핀 그룹 제어부는,
    상기 리드용 마스킹 신호가 비활성화되거나 상기 테스트 모드 신호가 비활성화되면 활성화된 상기 출력 버퍼용 제어 신호를 제공하는 테스트 회로.
  19. 제 13항에 있어서,
    상기 테스트 회로는 상기 복수의 출력 버퍼용 제어 신호에 대응되어 연결되는 서로 다른 그룹의 상기 데이터 입출력 핀을 더 포함하며,
    상기 데이터 출력 버퍼는 서로 다른 그룹의 상기 데이터 입출력 핀과 각각 대응되어 연결된 복수의 출력 버퍼를 포함하는 테스트 회로.
  20. 제 19항에 있어서,
    상기 각각의 출력 버퍼는,
    상기 출력 버퍼용 제어 신호의 신호 레벨에 따라 출력 데이터의 출력 경로를 제공하거나 차단함으로써, 이와 연결된 상기 데이터 입출력 핀을 제어하는 테스트 회로.
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