KR100845810B1 - 웨이퍼 번인 테스트 회로 - Google Patents

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김육희
안선모
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주식회사 하이닉스반도체
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Abstract

웨이퍼 번인 테스트 회로를 개시한다. 개시된 본 발명의 웨이퍼 번인 테스트 회로는, 일정 주기의 어드레스 신호에 응답하여 어드레스 토글 신호를 생성하는 어드레스 토글 신호 생성부, 웨이퍼 번인 모드 활성화 신호, 상기 어드레스 신호 및 상기 어드레스 신호 중 하나인 리셋 결정 신호를 수신하여 리셋 신호를 생성하는 리셋 신호 생성부, 상기 어드레스 토글 신호 및 상기 리셋 신호를 수신하여 리프레쉬 테스트 모드 신호를 생성하는 리프레쉬 테스트 모드 신호 생성부, 상기 어드레스 토글 신호 및 상기 리프레쉬 테스트 모드 신호를 수신하여 리프레쉬 주기 신호를 생성하는 리프레쉬 주기 신호 생성부를 포함한다.
웨이퍼 번인 모드, 스트레스, 리프레쉬 주기 신호

Description

웨이퍼 번인 테스트 회로{Wafer Burn-In Test Circuit}
본 발명은 웨이퍼 번인 테스트 회로에 관한 것으로서, 보다 구체적으로는 리프레쉬 주기 신호를 생성함으로써, 스트레스를 인가하는 웨이퍼 번인 테스트 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자의 제조가 완료되면, 번인(burn-in) 테스트 과정을 수행하여 반도체 메모리 소자에 대한 초기 불량을 스크린하여 신뢰성을 향상시킨다.
보다 자세히 설명하면, 불량 반도체 메모리 소자를 초기에 가려내기 위한 스크린 테스트(screen test)로서, 주로 번인 테스트(burn-in test)를 이용한다. 번인 테스트는 웨이퍼 상태에서 하는 웨이퍼 번인 테스트(wafer burn-in test)와 패키지 상태에서 하는 패키지 번인 테스트(package burn-in test)가 있다.
이러한 웨이퍼 번인 테스트는 메모리 셀의 워드라인을 활성화시킨 후 고온 및 고전압의 조건에서 일정 시간 이상 스트레스를 인가하는 정적 스트레스를 이용 함으로써 초기에 생길 수 있는 잠재적 결함을 노출시키는 테스트이다. 그러나, 이러한 웨이퍼 번인 테스트로는 초기의 불량을 효과적으로 스크린하기가 어려울 수 있다. 즉, 웨이퍼 번인 테스트 모드에서도 패키지 번인 테스트와 같이 메모리 셀의 최악의 동작 조건을 주는 테스트 모드가 요구된다.
본 발명의 기술적 과제는 웨이퍼 번인 모드에서 리프레쉬 주기 신호를 생성하여 다이나믹 스트레스를 인가할 수 있는 웨이퍼 번인 테스트 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 웨이퍼 번인 테스트 회로는, 일정 주기의 어드레스 신호에 응답하여 어드레스 토글 신호를 생성하는 어드레스 토글 신호 생성부, 웨이퍼 번인 모드 활성화 신호, 상기 어드레스 신호 및 상기 어드레스 신호 중 하나인 리셋 결정 신호를 수신하여 리셋 신호를 생성하는 리셋 신호 생성부, 상기 어드레스 토글 신호 및 상기 리셋 신호를 수신하여 리프레쉬 테스트 모드 신호를 생성하는 리프레쉬 테스트 모드 신호 생성부, 상기 어드레스 토글 신호 및 상기 리프레쉬 테스트 모드 신호를 수신하여 리프레쉬 주기 신호를 생성하는 리프레쉬 주기 신호 생성부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로는, 웨이퍼 번인 모드에서, 일정 주기의 어드레스 신호에 응답하는 어드레스 토글 신호 및 상기 어드레스 토글 신호에 응답하여 리프레쉬 테스트 모드 구간을 정의하는 리프레쉬 테스트 모드 신호를 수신함으로써, 상기 리프레쉬 테스트 모드 신호가 활성화되는 구간동안 상기 어드레스 토글 신호의 주기로 리 프레쉬 주기 신호를 생성하는 리프레쉬 주기 신호 생성부를 포함한다.
본 발명에 따르면 웨이퍼 번인 모드에서도 리프레쉬 주기 신호를 생성시킬 수 있다. 즉, 소정 주기로 발생하는 어드레스 토글 신호를 이용하여 리프레쉬 주기가 활성화되는 구간을 생성하고, 소정 활성화 구간 동안 어드레스 토글 신호의 주기로 발생하는 리프레쉬 주기 신호를 이용해서 모든 뱅크의 워드라인의 액티브 프리차지 상태를 반복시킬 수 있다. 이로써, 어드레스 토글 신호를 생성하는 간단한 방식을 이용하여 웨이퍼 번인 모드에서도 다이나믹(dynamic) 스트레스를 인가할 수 있으므로, 반도체 메모리 소자의 초기 불량을 스크린하는데 효과적일 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로의 블록도이다. 도 1을 참조하여, 웨이퍼 번인 테스트 회로의 구성을 간략히 설명하기로 한다.
웨이퍼 번인 테스트 회로는, 웨이퍼 번인 테스트 모드 블록(500) 및 리프레쉬 신호 생성부(100)를 포함한다. 웨이퍼 번인 테스트 모드 블록(500)은, 어드레스 토글 신호 생성부(200), 리셋 신호 생성부(300) 및 리프레쉬 테스트 모드 신호 생성부(400))를 포함한다.
우선, 어드레스 토글 신호 생성부(200)는 임의의 어드레스 신호(A<0:3>)를 수신하여 어드레스 토글 신호(WATD)를 생성한다.
리셋 신호 생성부(300)는 어드레스 신호(A<0:3>) 및 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)를 수신하여 리셋 신호(RESET)를 생성한다.
리프레쉬 테스트 모드 신호 생성부(400)는 어드레스 토글 신호(WATD) 및 리셋 신호(RESET)에 응답해서 리프레쉬 테스트 모드 신호(TM_AREFW)를 생성한다.
리프레쉬 신호 생성부(100)는 어드레스 토글 신호(WATD), 리프레쉬 웨이퍼 번인 테스트 모드 신호(TM_AREFW) 및 노멀 리프레쉬 주기 신호(REF)를 수신하여 리프레쉬 주기 신호(PSRFZ)를 생성한다.
이에 대한 자세한 설명은 다음의 도면을 참조하여 설명하기로 한다.
도 2는 도 1에 따른 리프레쉬 주기 신호 생성부(100)의 회로도이다. 도 2를 참조하면, 리프레쉬 주기 신호 생성부(100)는 제 1 및 제 2 신호 제공부로서의 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함한다.
보다 구체적으로, 리프레쉬 주기 신호(PSRFZ)는 제 2 낸드 게이트(ND2)에 수신된 일정 주기를 갖는 노멀 리프레쉬 주기 신호(REF) 또는 일정 주기를 갖는 테스트 리프레쉬 주기 신호(ref2)에 응답하여 생성될 수 있다. 여기서, 노멀 리프레쉬 주기 신호(REF)는 노멀 모드일 경우 외부에서 제공되는 리프레쉬 명령어에 의해 동기되어 생성되되, 리프레쉬 카운터에 의해 소정의 리프레쉬 주기를 갖는 신호로 예시하기로 한다. 한편, 테스트 리프레쉬 주기 신호(ref2)는 본 발명의 일 실시예에 따라 제 1 낸드 게이트(ND1)에 수신된 리프레쉬 테스트 모드 신호(TM_AREFW) 및 어드레스 토글 신호(WATD)에 응답하여 생성된다. 보다 자세히 설명하면, 테스트 리프 레쉬 주기 신호(ref2)는 리프레쉬 테스트 모드 신호(TM_AREFW)의 활성화 구간 동안 수신되는 어드레스 토글 신호(WATD)의 주기로 발생된다. 그러나, 테스트 리프레쉬 주기 신호(ref2)의 신호 위상은 어드레스 토글 신호(WATD)와 반전된 논리 레벨을 갖는 신호이다. 여기서, 신호의 위상이 서로 반전되는 것은 중요한 의미를 갖지 않는다. 다만, 웨이퍼 번인 모드에서도 리프레쉬 주기 신호(PSRFZ)가 생성되도록 활성화 구간을 정의하고, 그 구간 동안 스트레스를 인가하도록 소정 주기의 테스트 리프레쉬 주기 신호(ref2)를 생성하는 것에 의미가 있다.
즉, 본 발명의 일 실시예에 따르면, 리프레쉬 주기 신호(PSRFZ)는 노멀 모드에서 리프레쉬 명령어에 의한 노멀 리프레쉬 주기 신호(REF)에 의해 생성될뿐 아니라 웨이퍼 번인 모드의 소정 구간 동안에서도 테스트 리프레쉬 주기 신호(ref2)에 의해 리프레쉬 주기 신호(PSRFZ)를 생성할 수 있다. 따라서, 웨이퍼 번인 모드에서의 리프레쉬 주기 신호(PSRFZ)는 어드레스 토글 신호(WATD)에 응답하므로, 스트레스를 인가하기에 적절한 주기의 어드레스 토글 신호(WATD)를 인가함으로써 이러한 스트레스 주기를 결정할 수 있다. 이에 대한 자세한 설명은 도 2를 참조하여 설명하기로 한다.
도 3a는 어드레스 토글 신호 생성부(200)의 블록도이다. 도 3b 내지 도 3c는 제어 신호 생성부(210) 및 펄스 생성부(220)의 회로도이다. 도 3a 내지 도 3c를 참조하여 어드레스 토글 신호(WATD)의 생성에 대해 보다 자세히 설명하기로 한다.
어드레스 토글 신호 생성부(200)는 제어 신호 생성부(210) 및 펄스 생성부(220)를 포함한다.
이러한 어드레스 토글 신호 생성부(200)는 임의의 어드레스 신호(A<0:3>)를 수신하여 제어 신호(OUT1)를 제공하고, 제어 신호(OUT1)에 응답하여 어드레스 토글 신호(WATD)를 생성한다.
우선, 제어 신호 생성부(210)는 제 1 내지 제 2 노어 게이트(NOR1, NOR2), 낸드 게이트(ND) 및 지연부(211)를 포함한다. 또한, 지연부(211)는 제 1 내지 제 2 인버터(IV1, IV2)를 포함한다.
제어 신호 생성부(210)는 주기적으로 신호의 레벨이 천이 (transition)되는, 즉 주기적으로 토글(toggle)되는 어드레스 신호(A<0:3>)중 어느 하나에 응답하여 활성화되어 제어 신호(OUT1)를 제공한다. 여기서, 복수의 어드레스 신호(A<0:3>)는 다양한 테스트 모드를 실시할 수 있도록 테스트 모드를 결정하는 어드레스로 예시하나 이에 제한되는 것은 아니다.
구체적으로, 제어 신호 생성부(210)의 구성을 설명하면, 제 1 노어 게이트(NOR1)는 제 1 내지 제 2 어드레스 신호(A0, A1)를 수신하여 조합하고, 제 2 노어 게이트(NOR2)는 제 3 내지 제 4 어드레스 신호(A2, A3)를 수신하여 조합한다. 제 1 내지 제 2 노어 게이트(NOR1, NOR2)에 의해 노어 게이팅된 신호가 낸드 게이트(ND)에 수신된다. 낸드 게이트(ND)에 의해 낸드 게이팅된 신호인 노드 a의 신호는 지연부(211)를 경유하여 제어 신호(OUT1)로 제공된다.
여기서 설명의 편의상, 제어 신호 생성부(210)는 제 1 내지 제 4 어드레스 신호(A<0:3>) 중 제 1 내지 제 3 어드레스 신호(A<0:2>)가 일정 주기를 갖고 수신되는 것으로 예시한다. 다시 말하면, 제 1 내지 제 3 어드레스 신호(A<0:2>)가 서 로 쉬프트된 위상을 갖지 않도록 한다. 예컨대, 제 1 내지 제 3 어드레스 신호(A<0:2>)가 100ns의 동일 주기 및 동일 위상의 신호일 수 있다. 그러나 이에 제한되지 않으며, 제 1 어드레스 신호(A0)는 100ns의 주기로 토글되는 신호이고, 제 2 내지 제 3 어드레스 신호(A<1:2>)는 고정된 하이 레벨(fixed high level) 또는 고정된 로우 레벨(fixed low level)의 신호일 수도 있음은 물론이다. 한편, 본 발명의 일 실시예에서는 제 4 어드레스 신호(A4)를 리셋 모드를 결정할 수 있는 리셋 결정 신호로서, 초기에는 비활성화된 로우 레벨로 유지되는 신호로 예시한다.
따라서, 본 발명의 제어 신호 생성부(210)는 동일 주기 및 동일 위상의 제 1 내지 제 3 어드레스 신호(A<0:2>) 및 로우 레벨의 비활성화된 제 4 어드레스 신호(A4)를 수신하여 응답하도록 예시하나, 이에 제한되지 않고 일정 주기로 생성되는 제 1 내지 제 3 어드레스 신호(A<0:2>)중 하나에 응답하도록 할 수도 있다.
계속해서 도 3b를 참조하여 제어 신호 생성부(210)의 동작을 설명하면, 노어 게이팅 동작에 따라 제 1 노어 게이트(NOR1)의 출력단에는 제 1 및 제 2 어드레스 신호(A<0:1>)의 반전된 신호가 제공된다. 노어 게이팅 동작에 따라 제 2 노어 게이트(NOR2)의 출력단에는 비활성화된 제 4 어드레스 신호(A3)에 의해 제 3 어드레스 신호(A2)의 반전된 신호가 제공된다. 그리하여, 이러한 제 1 및 제 2 노어 게이트(NOR1, NOR2)의 출력 신호가 낸드 게이트(ND)에 수신되면 낸드 게이팅 동작에 따라 제 1 내지 제 3 어드레스 신호(A<0:2>)와 동일한 주기 및 동일 위상의 신호가 노드 a에 제공될 수 있다.
따라서, 제어 신호(OUT1)는 제 1 내지 제 3어드레스 신호(A<0:2>) 중 어느 하나의 어드레스 신호에 응답하여 제공될 수 있다.
펄스 생성부(220)는 제어 신호(OUT1)를 수신하여 펄스 신호로서 생성한다.
도 3c 에 도시된 바와 같이, 펄스 생성부(220)는 지연부(221), 낸드 게이트(ND), 다수의 인버터(IV1, IV2)를 포함한다.
우선, 낸드 게이트(ND)는 제어 신호(OUT1) 및 지연부(221)를 통해 반전 지연된 제어 신호(OUT1)를 수신하여 낸드 게이팅 동작 한다. 이후, 낸드 게이트(ND)에 의해 제공되는 신호가 다수의 인버터(IV1, IV2)를 경유하여 어드레스 토글 신호(WATD)를 생성한다. 여기서, 어드레스 토글 신호(WATD)의 펄스 폭에 따라 지연부(221)를 구성하는 지연 소자의 수나 사이즈가 달라질 수 있다. 즉, 펄스 생성부(220)는 제어 신호(OUT1)를 수신하되, 제어 신호(OUT1)와 동일 주기를 가지며 소정의 펄스폭을 갖는 펄스 신호를 생성하면 가능하다.
이와 같이, 어드레스 토글 신호(WATD)는 임의의 어드레스 신호(A<0:2>)중 주기를 갖고 입력되는 어드레스 신호(A<0:2>) 중 어느 하나의 신호에 응답하여 생성되며, 그 신호의 주기와 동일 주기로 토글하되 소정의 펄스폭을 갖는 신호로서 생성된다.
한편, 복수의 어드레스 신호(A<0:3>)를 이용하여 리셋 신호(RESET)를 생성하는 것을 설명하기로 한다.
도 4a는 리셋 신호 생성부(300)의 회로도, 도 4b는 도 4a에 따른 타이밍도를 나타낸다.
우선, 도 4a를 참조하면 리셋 신호 생성부(300)는 제 1 내지 제 2 낸드 게이 트(ND1, ND2) 및 인버터(IV)를 포함한다.
리셋 신호 생성부(300)는 제 1 내지 제 3 어드레스 신호(A<0:2>, 제 4 어드레스 신호(A3) 및 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)를 수신하여 리셋 신호(RESET)를 생성한다.
보다 구체적으로, 제 1 낸드 게이트(ND1)는 제 1 내지 제 3 어드레스 신호(A<0:2>, 제 4 어드레스 신호(A3) 및 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)를 수신한다. 이 때, 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)는 웨이퍼 번인 모드가 되면 활성화된 하이 레벨로 제공되는 신호이다. 또한, 제 4 어드레스 신호(A3)는 리셋 모드를 결정할 수 있는 신호로서, 리셋 상황이 되면 활성화되어 제공되는 신호이다. 예를 들어, 웨이퍼 번인 테스트 모드를 리셋하거나, 또는 다른 활성화된 테스트 모드를 리셋시키고자 할 때 활성화된 하이 레벨의 제 4 어드레스 신호(A3)를 제공할 수 있다.
제 2 낸드 게이트(ND2)는 제 1 낸드 게이트(ND1)에서 제공하는 신호 및 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)를 수신하여 낸드 게이팅 동작에 의한 신호를 인버터(IV)에 제공한다.
웨이퍼 번인 테스트 모드에서의 리셋 신호 생성부(300)의 동작을 설명하기로 한다.
웨이퍼 번인 테스트 모드일 경우, 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)는 활성화된 하이 레벨의 신호로서 제공된다.
한편, 제 1 낸드 게이트(ND1)의 일측 입력 단자에는 전술한 바와 같이, 동일 주기를 갖고 입력 되는 제 1 내지 제 3 어드레스 신호(A<0:2>)가 수신된다. 또한, 다른 입력 단자에는 리셋 모드를 결정할 수 있는 활성화된 하이 레벨의 구간을 갖는 제 4 어드레스 신호(A3)가 수신된다. 그리하여, 모든 입력 단자에 하이 레벨을 수신하는 구간 동안, 제 1 낸드 게이트(ND1)의 낸드 게이팅 동작에 의해 노드 b에는 로우 레벨의 신호가 제공된다. 제 2 낸드 게이트(ND1)에는 역시 활성화된 하이 레벨의 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI) 및 노드 b의 로우 레벨의 신호가 수신된다. 이 신호는 인버터(IV)를 경유하여 로우 레벨의 활성화된 리셋 신호(RESET)가 된다.
한편, 웨이퍼 번인 테스트 모드가 아닐 경우, 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)는 비활성화된 로우 레벨의 신호로서 제공된다. 그리하여, 로우 레벨의 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)를 수신한 제 1 낸드 게이트(ND1) 및 제 2 낸드 게이트(ND2)의 낸드 게이팅 동작에 의해 로우 레벨의 활성화된 리셋 신호(RESET)를 제공한다.
이와 같이, 웨이퍼 번인 테스트 모드 구간 동안, 리셋 신호 생성부(300)는 리셋을 결정하는 리셋 어드레스 신호로서의 제 4 어드레스 신호(A3)가 하이 레벨의 활성화된 구간동안 로우 레벨의 활성화된 구간을 갖는 리셋 신호(RESET)를 제공한다. 또는 웨이퍼 번인 테스트 모드가 아닐 경우, 리셋 신호 생성부(300)는 비활성화된 웨이퍼 번인 테스트 모드 활성화 신호(TM_WBI)에 응답하여 로우 레벨의 리셋 신호(RESET)를 제공한다.
도 4b는 이러한 리셋 신호 생성부(300)의 동작을 나타낸다.
시간 t0-t1 구간을 설명하기로 한다.
전술한 바와 같이, 제 1 내지 제 3 어드레스 신호(A<0:2>)가 동일 주기로 입력되고, 제 4 어드레스 신호(A3)가 리셋 결정 어드레스인 경우를 예시하기로 한다. 또한, 웨이퍼 번인 테스트 모드는 계속 활성화되는 경우를 예시한다.
리셋 결정 어드레스 신호인 제 4 어드레스 신호(A3)의 활성화된 레벨에 응답하여, 로우 레벨의 활성화된 구간을 갖는 리셋 신호(RESET)를 제공한다. 이러한 리셋 신호(RESET)에 동기되어, 즉 리셋 신호(RESET)의 폴링 에지에 트리거되어 이전에 수행되던 테스트 모드를 리셋할 수 있다.
시간 t1-t2 구간을 설명하기로 한다.
리셋 결정 어드레스 신호인 제 4 어드레스 신호(A3)의 비활성화된 레벨에 응답하여, 하이 레벨의 비활성화된 구간을 갖는 리셋 신호(RESET)를 제공한다. 즉, 이 구간 동안은 비활성화된 리셋 신호(RESET)를 제공하므로, 수행되던 테스트 모드가 계속 수행될 수 있다.
시간 t2-t3 구간은 전술한 t0-t1 구간처럼 리셋 결정 어드레스 신호인 제 4 어드레스 신호(A3)가 활성화되므로, 로우 레벨의 활성화된 리셋 신호(RESET)를 제공한다. 마찬가지로, 활성화된 리셋 신호(RESET)에 동기되어 수행되던 테스트 모드가 있다면 리셋될 수 있다.
다음 도 5a는 리프레쉬 테스트 모드 신호 생성부(400)의 블록도를, 도 5b는 도 5a에 따른 회로도를, 도 5c는 도 5a에 따른 타이밍도를 나타낸다.
도 5a 및 도 5b를 참조하면, 리프레쉬 테스트 모드 신호 생성부(400)는 어드 레스 토글 신호(WATD) 및 리셋 신호(RESET)에 응답해서 리프레쉬 테스트 모드 신호(TM_AREFW)를 생성한다.
리프레쉬 테스트 모드 신호 생성부(400)는 플립플롭(410) 및 지연부(420)를 포함한다.
우선, 플립플롭(410)은 NAND 형 플립플롭으로서, 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함한다. 지연부(420)는 제 2 및 제 3인버터(INV2, INV3)를 포함한다.
그리하여, 제 1 낸드 게이트(ND1)는 제 1 인버터(INV1)를 경유해 반전된 어드레스 토글 신호(WATD)를 수신한다. 만약, 하이 레벨의 어드레스 토글 신호(WATD)가 제공되면, 제 1 인버터(INV1)에 의해 로우 레벨로 반전되어 제 1 낸드 게이트(ND1)에 수신된다. 따라서, 노드 c는 하이 레벨이 되고, 제 2 낸드 게이트(ND2)의 입력 단자에 수신된다. 한편, 리셋 신호(RESET) 신호가 비활성화된 하이 레벨일 경우, 제 2 낸드 게이트(ND2)는 로우 레벨의 신호를 제공함으로써 노드 c는 계속 하이 레벨로 래치된다. 노드 c의 신호는 지연부(420)를 경유해 하이 레벨의 리프레쉬 테스트 모드 신호(TM_AREFW)를 제공한다.
그러나, 비활성화된 하이 레벨을 유지하다가 활성화된 로우 레벨로 천이되는 리셋 신호(RESET)가 수신되면, 제 2 낸드 게이트(ND2)의 낸드 게이팅 동작에 의한 하이 레벨의 신호가 제 1 낸드 게이트(ND1)의 입력 단자로 제공된다. 그리하여, 제 1 낸드 게이트(ND1)는 반전된 어드레스 토글 신호(WATD) 및 하이 레벨의 신호를 수신한다. 이로써, 플립플롭(410)은 어드레스 토글 신호(WATD)의 로우 레벨 일때 응 답하여 노드 c는 로우 레벨로 되어 래치한다. 따라서, 리프레쉬 테스트 모드 신호(TM_AREFW)는 활성화된 리셋 신호(RESET)에 응답하여 어드레스 토글 신호(WATD)의 로우 레벨을 래치함으로써, 로우 레벨의 신호로 제공된다.
다시 말하면, 리프레쉬 테스트 모드 신호 생성부(400)는 활성화된 리셋 신호(RESET)가 수신되기 전까지는, 어드레스 토글 신호(WATD)의 하이 레벨에 응답하여, 하이 레벨을 유지하는 리프레쉬 테스트 모드 신호(TM_AREFW)를 제공한다. 이후, 리프레쉬 테스트 모드 신호 생성부(400)는 활성화된 리셋 신호(RESET)를 수신하면, 어드레스 토글 신호(WATD)의 로우 레벨에 응답하여 로우 레벨의 리프레쉬 테스트 모드 신호(TM_AREFW)를 제공한다.
도 5c를 참조하면, 리프레쉬 테스트 모드 신호(TM_AREFW)는 활성화된 리셋 신호(RESET) 이후에 수신되는 어드레스 토글 신호(WATD)의 하이 레벨에 응답하여 활성화된 하이 레벨을 유지한다. 그리하여, 이후 활성화된 리셋 신호(RESET) 신호에 응답하여, 수신되는 어드레스 토글 신호(WATD)의 로우 레벨을 래치함으로써 로우 레벨로 천이된다.
도 6은 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로의 동작을 나타낸 회로도이다.
도 1 내지 도 6을 참조하여 웨이퍼 번인 테스트 회로의 동작을 설명하면, 복수의 어드레스 신호(A<0:3>) 중 제 1 내지 제 3 어드레스 신호(A<0:2>)는 동일 위상과 동일 주기로 제공된다. 한편, 리셋 결정 어드레스 신호는 전술한 바와 같이, 제 4 어드레스 신호(A3)로 예시한다.
그리하여, 제 1 내지 제 3 어드레스 신호(A<0:2>)에 응답하며, 소정의 펄스폭을 갖는 어드레스 토글 신호(WATD)가 생성된다.
웨이퍼 번인 테스트 모드에서는, t0-t1 구간에서와 같이 제 1 내지 제 4 어드레스 신호(A<0:3>)가 모두 하이 레벨로 일치할 때, 리셋 결정 어드레스 신호(A3)에 의해 리셋 신호(RESET)가 활성화되어 로우 레벨을 제공한다. 이러한 리셋 신호(RESET)에 의해 이전에 수행되던 테스트 모드는 리셋된다.
시간 t1-t2 구간을 설명하면, 전술한 바와 같이, 활성화된 리셋 신호(RESET) 이후 활성화되는 어드레스 토글 신호(WATD)의 라이징 에지에 트리거되어 리프레쉬 테스트 모드 신호(TM_AREFW)가 활성화되고, 시간 t2-t3 구간 동안 래치부(도 5b의 410 참조)에 의해 활성화 상태를 유지한다.
즉, 다이나믹 스트레스를 인가하고자 하는 소정의 구간 동안 활성화된 리프레쉬 테스트 모드 신호(TM_AREFW)를 생성할 수 있다. 그리하여, 리프레쉬 테스트 모드 신호(TM_AREFW)가 활성화되는 구간 동안 어드레스 토글 신호(WATD)에 응답하여 리프레쉬 주기 신호(PSRFZ)를 생성할 수 있다.
이러한 리프레쉬 주기 신호(PSRFZ)는 각 뱅크(Bank0-3), (여기서는 4 뱅크로 예시한다)의 모든 워드라인을 구동시킬 수 있다. 즉, 시간 t2-t3 구간동안 리프레쉬 주기 신호(PSRFZ)의 주기로 워드라인을 액티브(active) 상태와 프리차지(precharfge) 상태를 반복시키면서 워드라인에 다이나믹 스트레스를 인가할 수 있다.
종래의 웨이퍼 번인 모드에서는, 워드라인을 활성화시킨 상태에서 고온 및 고전압을 인가하는 정적 스트레스를 인가할 수 있었다. 그러나, 본 발명의 일 실시예에 따르면, 웨이퍼 번인 모드에서 어드레스 토글 신호(WATD)에 응답하는 리프레쉬 주기 신호(PSRFZ)를 생성함으로써 다이나믹 스트레스를 인가할 수 있다. 즉, 패키지 번인 테스트와 같이 메모리 셀의 워드라인에 대해 액티브 상태와 프리차지 상태가 반복되는 동작 조건을 인가함으로써, 웨이퍼 번인 모드에서도 메모리 셀에 대해 다이나믹 스트레스를 인가할 수 있다.
시간 t3-t4 구간 에서 활성화된 리셋 신호(RESET)가 수신되면, 리셋 신호(RESET)의 폴링 에지에 트리거되어 리프레쉬 테스트 모드 신호(TM_AREFW)가 비활성화된 로우 레벨로 천이한다. 이로써, 모든 뱅크(Bank0-3)의 워드라인을 활성화 시키거나 비활성화시키는 반복적인 스트레스 인가 동작을 멈추도록 한다.
이상과 같이, 본 발명의 실시예에 따르면, 웨이퍼 번인 모드에서 다이나믹한 스트레스를 인가하도록 리프레쉬 주기 신호를 생성시켜 모든 뱅크의 워드라인의 활성화 및 비활성화 동작을 반복시킨다. 즉, 원하는 주기로 논리 레벨이 천이되는 어드레스 신호로써 어드레스 토글 신호를 생성한다. 그리하여, 이러한 어드레스 토글 신호에 활성화되고 리셋 신호에 의해 비활성화되는 리프레쉬 테스트 모드 신호를 생성한다. 따라서, 리프레쉬 테스트 모드 신호가 활성화되는 구간 동안 어드레스 토글 신호의 주기로 생성되는 리프레쉬 주기 신호를 생성함으로써 모든 뱅크의 워드라인에 대해 다이나믹 스트레스를 인가할 수 있다. 따라서, 웨이퍼 번인 모드에서도 정적인 스트레스뿐 아니라 소정의 주기로 활성화 및 비활성화 반복 동작을 통한 다이나믹한 스트레스를 인가함으로써 웨이퍼 상태에서의 초기 불량을 효과적으 로 스크린할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로의 개념적인 블록도,
도 2는 도 1에 따른 리프레쉬 주기 신호 생성부의 회로도,
도 3a 내지 도 3c는 도 1에 따른 어드레스 토글 신호 생성부의 블록도 및 상세 회로도,
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 리셋 신호 생성부의 회로도 및 타이밍도,
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 리프레쉬 테스트 모드 신호 생성부의 블록도, 회로도 및 타이밍도, 및
도 6은 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로의 동작을 설명하는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 리프레쉬 주기 신호 생성부 200 : 어드레스 토글 신호 생성부
300 : 리셋 신호 생성부
400 : 리프레쉬 테스트 모드 신호 생성부

Claims (16)

  1. 일정 주기의 어드레스 신호에 응답하여 어드레스 토글 신호를 생성하는 어드레스 토글 신호 생성부;
    웨이퍼 번인 모드 활성화 신호, 상기 어드레스 신호 및 상기 어드레스 신호 중 하나인 리셋 결정 신호를 수신하여 리셋 신호를 생성하는 리셋 신호 생성부;
    상기 어드레스 토글 신호 및 상기 리셋 신호를 수신하여 리프레쉬 테스트 모드 신호를 생성하는 리프레쉬 테스트 모드 신호 생성부; 및
    상기 어드레스 토글 신호 및 상기 리프레쉬 테스트 모드 신호를 수신하여 리프레쉬 주기 신호를 생성하는 리프레쉬 주기 신호 생성부를 포함하는 웨이퍼 번인 테스트 회로.
  2. 제 1항에 있어서,
    상기 어드레스 토글 신호 생성부는,
    상기 어드레스 신호를 수신하여 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 제어 신호에 응답하여 소정 펄스폭을 갖는 상기 어드레스 토글 신호를 생성하는 펄스 생성부를 포함하는 웨이퍼 번인 테스트 회로.
  3. 제 2항에 있어서,
    상기 제어 신호 생성부는 상기 어드레스 신호의 주기에 응답함으로써, 상기 어드레스 신호와 동일 주기를 갖는 상기 제어 신호를 생성하는 웨이퍼 번인 테스트 회로.
  4. 제 2항에 있어서,
    상기 펄스 생성부는 지연 소자를 포함하는 지연부를 포함하는 웨이퍼 번인 테스트 회로.
  5. 제 1항에 있어서,
    상기 리셋 신호 생성부는, 상기 웨이퍼 번인 모드 활성화 신호가 활성화되는 동안 활성화된 상기 리셋 결정 신호에 동기되어 활성화된 상기 리셋 신호를 생성하는 웨이퍼 번인 테스트 회로.
  6. 제 5항에 있어서,
    상기 웨이퍼 번인 모드 활성화 신호는 웨이퍼 번인 모드가 활성화되는 동안 활성화된 하이 레벨을 유지하는 웨이퍼 번인 테스트 회로.
  7. 제 1항에 있어서,
    상기 리프레쉬 테스트 모드 신호 생성부는,
    상기 어드레스 토글 신호 및 상기 리셋 신호의 레벨에 응답하여 상기 어드레스 토글 신호의 레벨을 래치하는 플립 플롭을 포함하는 웨이퍼 번인 테스트 회로.
  8. 제 1항에 있어서,
    상기 리프레쉬 테스트 모드 신호 생성부는 상기 리셋 신호가 수신되기 전까지 상기 어드레스 토글 신호의 하이 레벨에 응답하여 활성화 상태를 유지하다가, 활성화된 상기 리셋 신호를 수신하면 상기 어드레스 토글 신호의 로우 레벨에 응답하여 비활성화되는 상기 리프레쉬 테스트 모드 신호를 생성하는 웨이퍼 번인 테스트 회로.
  9. 제 1항에 있어서,
    상기 리프레쉬 주기 신호 생성부는 노멀 리프레쉬 주기 신호를 수신하는 것을 포함하며,
    상기 어드레스 토글 신호 및 상기 리프레쉬 테스트 모드 신호에 응답하여 테스트 리프레쉬 주기 신호를 생성하는 제 1 신호 제공부; 및
    상기 노멀 리프레쉬 주기 신호 또는 상기 테스트 리프레쉬 주기 신호에 응답하여 상기 리프레쉬 주기 신호를 생성하는 제 2 신호 제공부를 포함하는 웨이퍼 번인 테스트 회로.
  10. 제 9항에 있어서,
    상기 테스트 리프레쉬 주기 신호 생성부는 상기 리프레쉬 테스트 모드 신호가 활성화되는 구간 동안 상기 어드레스 토글 신호에 응답함으로써, 상기 어드레스 토글 신호와 동일 주기의 상기 리프레쉬 주기 신호를 생성하는 것을 포함하는 웨이퍼 번인 테스트 회로.
  11. 제 5항에 있어서,
    상기 노멀 리프레쉬 주기 신호는 외부에서 제공하는 리프레쉬 명령에 의해 생성되는 것을 포함하는 웨이퍼 번인 테스트 회로.
  12. 웨이퍼 번인 모드에서, 일정 주기의 어드레스 신호에 응답하는 어드레스 토글 신호 및 상기 어드레스 토글 신호에 응답하여 리프레쉬 테스트 모드 구간을 정의하는 리프레쉬 테스트 모드 신호를 수신함으로써, 상기 리프레쉬 테스트 모드 신호가 활성화되는 구간동안 상기 어드레스 토글 신호의 주기로 리프레쉬 주기 신호를 생성하는 리프레쉬 주기 신호 생성부를 포함하는 웨이퍼 번인 테스트 회로.
  13. 제 12항에 있어서,
    상기 리프레쉬 주기 신호 생성부는 노멀 리프레쉬 주기 신호를 수신하는 것을 포함하며,
    상기 어드레스 토글 신호 및 상기 리프레쉬 테스트 모드 신호에 응답하여 테스트 리프레쉬 주기 신호를 생성하는 제 1 신호 제공부; 및
    상기 노멀 리프레쉬 주기 신호 또는 상기 테스트 리프레쉬 주기 신호에 응답하여 상기 리프레쉬 주기 신호를 생성하는 제 2 신호 제공부를 포함하는 테스트 회 로.
  14. 제 13항에 있어서,
    상기 테스트 리프레쉬 주기 신호는 상기 리프레쉬 테스트 모드 신호가 활성화되는 구간 동안 상기 어드레스 토글 신호에 응답함으로써, 상기 어드레스 토글 신호와 동일 주기로 생성되는 것을 포함하는 테스트 회로.
  15. 제 13항에 있어서,
    상기 노멀 리프레쉬 주기 신호는 외부에서 제공하는 리프레쉬 명령에 의해 생성되는 것을 포함하는 테스트 회로.
  16. 제 12항에 있어서,
    상기 리프레쉬 테스트 모드 신호는 상기 어드레스 토글 신호에 응답하여 활성화 상태를 유지하다가 테스트 모드를 리셋시키는 기 설정된리셋 신호에 응답하여 비활성화되는 신호인 테스트 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200133631A (ko) * 2019-05-20 2020-11-30 삼성전자주식회사 내부 테스트 인에이블 신호를 이용하는 반도체 장치의 웨이퍼 레벨 테스트 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201225529A (en) * 2010-12-03 2012-06-16 Fortune Semiconductor Corp Test mode controller and electronic apparatus with self-testing thereof
JP6223837B2 (ja) * 2014-01-14 2017-11-01 株式会社東芝 プラント監視システムの試験支援装置、その試験支援方法及びその試験支援プログラム
JP2017157258A (ja) * 2016-03-01 2017-09-07 力晶科技股▲ふん▼有限公司 セルフリフレッシュ制御装置及び揮発性半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910020730A (ko) * 1990-05-11 1991-12-20 아오이 죠이치 다이나믹메모리장치 및 그 번인방법
KR940006150A (ko) * 1992-06-12 1994-03-23 사또오 후미오 반도체 기억장치
KR100272939B1 (ko) 1996-12-05 2000-12-01 다니구찌 이찌로오, 기타오카 다카시 반도체 기억장치
KR100302617B1 (ko) 1999-09-01 2001-11-01 김영환 번인 테스트 회로
KR20060119066A (ko) * 2005-05-18 2006-11-24 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 액세스 회로
KR20070002838A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006150B1 (ko) 1991-05-27 1994-07-08 이광실 해정장치
KR100206710B1 (ko) 1996-09-23 1999-07-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트 회로
KR100220950B1 (ko) 1996-11-06 1999-09-15 김영환 웨이퍼 번인회로
KR100279239B1 (ko) 1998-08-29 2001-02-01 김윤 합성수지모노필라멘트의제조방법
US6707796B1 (en) * 1999-05-07 2004-03-16 Nortel Networks Limited System device and method for reducing forwarding states in a communication system
JP2001076500A (ja) * 1999-06-28 2001-03-23 Mitsubishi Electric Corp 半導体記憶装置
DE10057275C1 (de) * 2000-11-18 2002-06-06 Infineon Technologies Ag Schaltung und Verfahren zum Auffrischen von Speicherzellen in einem DRAM
KR100402103B1 (ko) 2001-09-20 2003-10-17 주식회사 하이닉스반도체 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로
KR100413242B1 (ko) 2001-12-20 2004-01-03 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드 회로
KR100441870B1 (ko) 2002-06-29 2004-07-27 주식회사 하이닉스반도체 웨이퍼 번인 테스트용 디코딩 회로
KR100529033B1 (ko) * 2003-05-23 2005-11-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
JP2005303163A (ja) 2004-04-15 2005-10-27 Nec Electronics Corp バーンイン用ウェハ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910020730A (ko) * 1990-05-11 1991-12-20 아오이 죠이치 다이나믹메모리장치 및 그 번인방법
KR940006150A (ko) * 1992-06-12 1994-03-23 사또오 후미오 반도체 기억장치
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
KR100272939B1 (ko) 1996-12-05 2000-12-01 다니구찌 이찌로오, 기타오카 다카시 반도체 기억장치
KR100302617B1 (ko) 1999-09-01 2001-11-01 김영환 번인 테스트 회로
KR20060119066A (ko) * 2005-05-18 2006-11-24 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 액세스 회로
KR20070002838A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200133631A (ko) * 2019-05-20 2020-11-30 삼성전자주식회사 내부 테스트 인에이블 신호를 이용하는 반도체 장치의 웨이퍼 레벨 테스트 방법
US11867751B2 (en) 2019-05-20 2024-01-09 Samsung Electronics Co., Ltd. Wafer level methods of testing semiconductor devices using internally-generated test enable signals
KR102657584B1 (ko) * 2019-05-20 2024-04-15 삼성전자주식회사 내부 테스트 인에이블 신호를 이용하는 반도체 장치의 웨이퍼 레벨 테스트 방법

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