KR100282975B1

KR100282975B1 - 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치

Info

Publication number: KR100282975B1
Application number: KR1019980028332A
Authority: KR
Inventors: 미키오 사쿠라이
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-11-13
Filing date: 1998-07-14
Publication date: 2001-03-02
Also published as: KR19990044769A

Abstract

본 발명의 동기형 반도체 기억 장치에 있어서의 액트 신호 발생 회로는 액트 명령 래치 회로, 액트 명령 출력 회로 및 액트 명령 제어 회로를 구비한다. 액트 명령 래치 회로는 외부로부터 수신한 활성 명령 정보를 래치한다. 액트 명령 출력 회로는 인에이블 신호 ACTEN에 응답하여, 뱅크를 활성화시키는 액트 개시 신호 ZACT를 출력한다. 액트 명령 제어 회로는 테스트 모드에 있어서의 외부 제어 신호 /RAS의 레벨 변화에 응답하여, 인에이블 신호 ACTEN의 레벨을 변화시킨다. 이 결과, 활성 명령 정보를 지연시켜 뱅크에 전달하는 것이 가능해진다.

Description

워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치

본 발명은 외부 클럭 신호에 응답하여 동작을 실행하는 동기형 반도체 기억 장치에 관한 것으로, 특히 고속의 성능 시험을 실현하기 위한 구성에 관한 것이다.

고속 액세스를 목적으로 하여 개발된 동기형 반도체 기억 장치는, 데이터의 판독 또는 기입에 필요한 동작(명령)이, 모두 외부로부터 안정된 주기로 인가되는 클럭(외부 클럭 신호)에 동기하여 실행된다.

여기서, 종래의 동기형 반도체 기억 장치에 대하여 도 31을 참조하면서 설명한다.

도 31에 도시된 종래의 동기형 반도체 기억 장치(9000)는, 제어 신호 버퍼(1), 내부 클럭 발생 회로(2), 어드레스 버퍼(3), 모드 세트 설정 회로(4), 프리차지 신호 발생 회로(12), 액트 신호 발생 회로(13) 및 복수의 뱅크(도 31에 있어서는 B0, B1, B2 및 B3)를 포함한다.

뱅크 B0, B1, B2 및 B3은 각각 행(row)계 제어 회로(6), 워드 드라이버(7), 메모리 셀 어레이(9), 센스 앰프 및 IO 게이트를 포함한다. 도 31에 있어서는, 센스 앰프와 IO 게이트를 1개의 블럭(8)으로 나타내고 있다. 각각의 뱅크는, 독립적으로 워드선의 활성화, 데이터의 판독, 데이터의 기입 및 워드선의 비활성화를 실행할 수 있다.

메모리 셀 어레이(9)는, 행렬 형상으로 배치된 복수의 메모리 셀 M을 포함하고, 메모리 셀 M의 각각은 행 방향으로 대응하여 마련된 워드선 WL과 열 방향으로 대응하여 마련된 비트선쌍 BL, /BL의 교점에 접속되어 있다. 내부 클럭 발생 회로(2)는 외부 클럭 신호 CLK를 취입하여, 내부 동작을 제어하는 내부 클럭 신호 CLK0을 출력한다.

제어 신호 버퍼(1)는 입력 초단(初段)(16) 및 버퍼(17)를 구비한다. 입력 초단(16)은 외부 제어 신호(외부 로우 어드레스 스트로브 신호 /RAS, 외부 컬럼 어드레스 스트로브 신호 /CAS, 외부 기입 인에이블 신호 /WE, 외부 칩 선택 신호 /CS 등)를 수신한다. 버퍼(17)는 입력 수단(16)의 출력을 취입하여, 내부 클럭 신호 CLK0에 동기해 대응하는 내부 제어 신호(RAS, CAS, WE, CS 등)를 출력한다.

어드레스 버퍼(3)는 외부로부터 수신한 어드레스 신호 A를 취입하여, 내부 어드레스 신호를 출력한다. 어드레스 신호 A는, 행 어드레스 신호 X와 열 어드레스 신호 Y가 시분할적(時分割的)으로 다중화되어 인가된다. 또한, 어드레스 버퍼(3)는 도시하지 않은 뱅크 어드레스 디코더를 구비하여, 어드레스 신호 A를 디코드해서, 대응하는 뱅크를 지정하는 뱅크 디코드 신호 BK(또는 이것을 반전한 ZBK)를 출력한다.

액트 신호 발생 회로(13)는, 외부로부터 입력되는 액트 커맨드에 응답하여, 지정된 뱅크의 행계 제어 회로(6)를 제어하는 액트 개시 신호 ZACT(도 31에 있어서는, ZACT(0), ZACT(1), ZACT(2), ZACT(3))를 출력한다.

프리차지 신호 발생 회로(12)는, 외부로부터 입력되는 프리차지 커맨드에 응답하여, 지정된 뱅크의 행계 제어 회로(6)를 제어하는 프리차지 개시 신호 ZPRE(도 31에 있어서는, ZPRE(0), ZPRE(1), ZPRE(2), ZPRE(3))를 출력한다.

행계 제어 회로(6)의 각각은, 대응하는 액트 개시 신호 ZACT를 수신하면, 대응하는 비트선을 프리차지하기 위한 프리차지 신호를 비활성화 상태로, 또한 워드 드라이버(7)를 활성화하는 워드 드라이버 활성화 신호를 활성 상태로, 또한 센스 앰프를 활성화하는 센스 앰프 활성화 신호를 활성 상태로 각각 출력한다.

이 결과, 메모리 셀 어레이(9)를 구성하는 비트선쌍 BL, /BL은 프리차지 상태로부터 개방되어, 워드선 WL이 H 레벨로 상승한다. 그리고, 메모리 셀 M에 축적된 데이터가 센스 앰프에서 증폭된다.

또한, 행계 제어 회로(6)의 각각은, 대응하는 프리차지 개시 신호 ZPRE를 수신하면, 워드 드라이버 활성화 신호를 비활성 상태로, 센스 앰프 활성화 신호를 비활성 상태로, 또한 비트선 프리차지 신호를 활성화 상태로 각각 출력한다. 이 결과, 메모리 셀 어레이(9)에 포함되는 워드선 WL의 전위가 L 레벨로 하강하여, 센스 앰프가 비활성 상태로 되고, 비트선쌍 BL 및 /BL은 프리차지 전위 Vb1로 프리차지된다.

외부로부터 판독 커맨드가 입력되면, 센스 앰프에 의해 래치되어 있는 데이터가 IO 게이트로 전달되고, 또한 증폭되어 데이터 입출력 단자로부터 출력된다.

또한, 외부로부터 기입 커맨드가 입력되면, 데이터 입출력 단자로부터 입력된 데이터가 IO 게이트 및 센스 앰프를 거쳐서 해당하는 메모리 셀 M에 기입된다.

또, 모드 세트 설정 회로(4)는 외부 신호에 응답하여 특정한 모드가 설정되었는지 여부를 검출하는 회로로서, 제어 신호 버퍼(1) 및 어드레스 버퍼(3)로부터 수신한 신호(예를 들면, 모드 레지스트 세트 명령 + H 레벨의 어드레스 신호 ADD7)에 응답하여 테스트 모드 신호를 출력한다. 또한, 외부 테스트 모드 PAD를 직접 제어하여 테스트 모드 신호를 세트하는 방법도 있다.

다음에, 종래의 동기형 반도체 기억 장치(9000)의 동작의 일례에 대하여, 타이밍차트인 도 32의 (a) 내지 (f)를 참조하면서 설명한다.

도 32에 있어서, (a)는 외부 클럭 신호 CLK를, (b)는 외부 제어 신호 /CS를, (c)는 외부 제어 신호 /RAS를, (d)는 외부 제어 신호 /CAS를, (e)는 외부 제어 신호 /WE를, 그리고 (f)는 어드레스 신호 A를 각각 나타내고 있다. 여기서, 칩 선택 신호 /CS는, 복수의 칩 중에서 동작시킬 칩을 선택하기 위한 제어 신호로서, 이하의 커맨드 입력시에 있어서는 L 레벨의 활성 상태로 된다.

우선, 활성 명령에 의해 워드선을 활성화시키는 동작에 대하여 설명한다. 이 경우, 액트 커맨드 ACT를 입력(외부 제어 신호 /CS, /RAS를 L 레벨로 설정하고, 외부 제어 신호 /CAS 및 /WE를 H 레벨로 설정)한다.

시각 t1에 있어서의 외부 클럭 신호 CLK의 상승 시점에서, 이들 외부 제어 신호와 행 어드레스 신호 X가 취입된다. 그리고, 액트 신호 발생 회로(13)로부터 출력되는 액트 개시 신호 ZACT에 근거하여, 대응하는 뱅크의 워드선이 활성화되고, 메모리 셀 M의 데이터가 센스 앰프로 판독된다.

다음에, 판독 명령에 있어서의 동작에 대하여 설명한다. 이 경우, 판독 커맨드 READ를 입력(외부 제어 신호 /CS, /CAS를 L 레벨로 설정하고, 외부 제어 신호 /RAS 및 /WE를 H 레벨로 설정)한다.

다음 외부 클럭 신호 CLK의 상승 시점(시각 t2)에서, 이들 외부 제어 신호와 열 어드레스 신호 Y가 취입된다. 이 결과, 센스 앰프에 판독된 데이터가 I/O선을 거쳐서 도시하지 않은 출력 버퍼에 취입되어 외부로 출력된다.

다음에, 프리차지 명령에 의해 워드선을 비활성화시키는 동작에 대하여 설명한다. 이 경우, 프리차지 커맨드 PRE를 입력(외부 제어 신호 /CS, /RAS, /WE를 L 레벨로 설정하고, 외부 제어 신호 /CAS를 H 레벨로 설정)한다.

시각 t3에 있어서의 외부 클럭 신호 CLK의 상승 시점에서, 이들 외부 제어 신호와 뱅크 어드레스 신호 BK가 취입된다. 그리고, 프리차지 신호 발생 회로(12)로부터 출력되는 프리차지 개시 신호 ZPRE에 근거하여, 대응하는 워드선이 비활성화된다.

또한, 다음 외부 클럭 신호 CLK의 상승 시점(시각 t4)에서, 액트 커맨드 ACT를 입력하면, 대응하는 워드선이 활성화되어 메모리 셀 M의 데이터가 센스 앰프로 판독된다.

그런데, 이 센스 앰프의 활성화 시각 t1과 판독 시각 t2의 간격은, 메모리 셀의 성능을 알 수 있는 파라미터가 된다(이하, 이 간격을 tRCD 기간이라고 칭함). 예를 들면, 용량이 대단히 작은 메모리 셀에서는, 센스 앰프에서의 센스 시간이 통상의 메모리 셀 M의 경우에 비해서 많이 필요하기 때문에, tRCD 기간을 변화시킴으로써 메모리 셀의 불량을 조기에 발견하는 것이 가능해진다.

또한, 워드선이 비활성화되는 시각 t3과 다시 활성화되는 시각 t4와의 간격은, 비트선의 등화(equalize) 타이밍의 효과를 아는 데에 있어서 중요한 타이밍으로 된다(이하, 이 간격을 tRP 기간이라고 칭함). 예를 들면, 워드선을 하강시킨 후 비트선이 충분히 등화되지 않은 동안에 다음 워드선의 활성화가 시작되면, 비트선에 잔류하는 이전 데이터에 의해 새롭게 워드선을 활성화함으로써 판독되는 메모리 정보가 파괴되어 버릴 우려가 있기 때문이다. 통상 tRCD 기간 및 tRP 기간은 20㎱ 확보할 것이 요구되고 있다.

그런데, 이와 같이 구성되는 동기형 반도체 기억 장치의 성능을 시험하는 경우에는, 테스터로부터 외부 클럭 신호와 커맨드를 공급한다. 예를 들면, 가장 엄격한 조건하에서 한계 성능을 시험하고자 하는 경우에는, 도 32에 도시하는 바와 같이 연속된 외부 클럭 신호(테스터가 공급하는 클럭 신호)의 에지에서 커맨드를 입력한다. 이에 따라, 최단(最短)의 tRCD 및 tRP 기간이 실현되고, 이 상태에서의 동작 특성을 측정함으로써 한계 성능의 시험이 가능해진다.

그러나, 종래의 동기형 반도체 기억 장치(9000)로의 커맨드 입력 타이밍은, 항상 테스터로부터 공급되는 클럭 신호의 주파수에 의해 결정된다. 따라서, tRCD 및 tRP 기간은, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용한 경우, 테스터의 한계 성능(200㎱ 정도)에 의존(상한 200㎱ 정도)하게 되어, 특히 고속으로 동작하는 장치의 한계 성능을 측정하는 것이 곤란하게 된다고 하는 문제가 있었다.

그래서, 본 발명의 목적은 이러한 문제를 해결하기 위하여 이루어진 것으로서, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 사용한 경우에 있어서도, 외부로부터 임의로 워드선의 활성화 및 비활성화를 제어하여 성능 시험을 실행할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 사용한 경우에 있어서도, 고속으로 성능 시험을 실행할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치(1000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 2는 본 발명의 실시예 1에 있어서의 액트 신호 발생 회로(100)의 구체적 구성의 일례를 나타내는 회로도,

도 3의 (a) 내지 (f)는 도 2에 도시하는 액트 신호 발생 회로(100.1)의 동작을 설명하기 위한 타이밍차트,

도 4는 본 발명의 실시예 1에 있어서의 액트 신호 발생 회로(100)의 다른 구체적 구성의 일례를 나타내는 회로도,

도 5의 (a) 내지 (d)는 도 4에 도시하는 액트 신호 발생 회로(100.2)의 동작을 설명하기 위한 타이밍차트,

도 6의 (a) 내지 (e)는 본 발명의 실시예 1에 있어서, 액트 인에이블 신호 ACTEN의 레벨을 외부 제어 신호 DQM에 의해 제어한 경우의 동작을 설명하기 위한 타이밍차트,

도 7은 본 발명의 실시예 1에 있어서의 액트 신호 발생 회로(100)의 다른 구체적 구성의 일례를 나타내는 회로도,

도 8은 본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치(2000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 9는 본 발명의 실시예 2의 프리차지 신호 발생 회로(110)의 구체적 구성의 일례를 나타내는 회로도,

도 10의 (a) 내지 (e)는 도 9에 도시하는 프리차지 신호 발생 회로(110.1)의 동작을 설명하기 위한 타이밍차트,

도 11은 본 발명의 실시예 2에 있어서의 프리차지 신호 발생 회로(110)의 다른 구체적 구성의 일례를 나타내는 회로도,

도 12는 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치(3000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 13의 (a) 내지 (e)는 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치(3000)의 동작을 설명하기 위한 타이밍차트,

도 14는 본 발명의 실시예 4에 있어서의 동기형 반도체 기억 장치(4000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 15는 본 발명의 실시예 4에 있어서의 액트 신호 발생 회로(120)의 구체적 구성의 일례를 나타내는 회로도,

도 16의 (a) 내지 (c)는 도 15에 도시하는 액트 신호 발생 회로(120.1)의 동작을 설명하기 위한 타이밍차트,

도 17은 본 발명의 실시예 4에 있어서의 액트 신호 발생 회로(120)의 다른 구성의 일례를 나타내는 회로도,

도 18의 (a) 내지 (d)는 도 17에 도시하는 액트 신호 발생 회로(120.2)의 동작을 설명하기 위한 타이밍차트,

도 19는 본 발명의 실시예 5에 있어서의 동기형 반도체 기억 장치(5000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 20은 본 발명의 실시예 5에 있어서의 프리차지 신호 발생 회로(130)의 구체적 구성의 일례를 나타내는 회로도,

도 21의 (a) 내지 (c)는 도 20에 도시하는 프리차지 신호 발생 회로(130.1)의 동작을 설명하기 위한 타이밍차트,

도 22는 본 발명의 실시예 5에 있어서의 프리차지 신호 발생 회로(130)의 다른 구성의 일례를 나타내는 회로도,

도 23의 (a) 내지 (d)는 도 22에 도시하는 프리차지 신호 발생 회로(130.2)의 동작을 설명하기 위한 타이밍차트,

도 24는 본 발명의 실시예 6에 있어서의 동기형 반도체 기억 장치(6000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 25는 본 발명의 실시예 7에 있어서의 동기형 반도체 기억 장치(7000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 26은 본 발명의 실시예 7에 있어서의 내부 클럭 발생 회로(150)의 구체적 구성의 일례를 나타내는 회로도,

도 27의 (a) 내지 (d)는 본 발명의 실시예 7에 있어서의 내부 클럭 발생 회로(150)의 동작을 설명하기 위한 타이밍차트,

도 28은 본 발명의 실시예 8에 관한 동기형 반도체 기억 장치(8000)의 전체 구성의 일례를 나타내는 개략 블럭도,

도 29는 본 발명의 실시예 8에 있어서의 액트 신호 발생 회로(160)의 구체적 구성의 일례를 나타내는 회로도,

도 30의 (a) 내지 (d)는 본 발명의 실시예 8에 있어서의 액트 신호 발생 회로(160)의 동작을 설명하기 위한 타이밍차트,

도 31은 종래의 동기형 반도체 기억 장치(9000)의 주요부의 구성을 나타내는 개략 블럭도,

도 32의 (a) 내지 (f)는 도 31에 도시하는 종래의 동기형 반도체 기억 장치(9000)의 동작의 일례를 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1 : 제어 신호 버퍼 2, 150 : 내부 클럭 발생 회로

3 : 어드레스 버퍼 4 : 모드 세트 설정 회로

6 : 행계 제어 회로 7 : 워드 드라이버

8 : 센스 앰프 9 : 메모리 셀 어레이

16 : 입력 초단 17 : 버퍼

12, 110, 130 : 프리차지 신호 발생 회로

13, 100, 120, 160 : 액트 신호 발생 회로

1000∼9000 : 동기형 반도체 기억 장치

본 발명에 따른 동기형 반도체 기억 장치에 있어서는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와, 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 회로와, 외부로부터 입력되는 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하고, 검출 결과로서 테스트 모드 신호를 출력하는 테스트 모드 검출 회로와, 내부 클럭 신호에 동기하여 입력되는 워드선을 활성화하는 활성 명령을 검출하여, 워드선을 활성화시키는 활성 개시 신호를 출력하는 활성 제어 회로를 구비하며, 활성 제어 회로는, 테스트 모드 신호에 응답하여, 활성 개시 신호를 상기 활성 명령의 입력 타이밍보다 지연시켜 대응하는 뱅크에 출력한다.

따라서, 본 발명의 주된 이점은, 워드선을 활성화하는 타이밍을 지연시킬 수 있는 회로를 구비함으로써, 외부 클럭 신호에 의존하지 않고, 워드선의 활성 타이밍을 임의로 변화시키는 것이 가능하다는 점이다.

이에 따라, 고속 동작을 실행하는 칩에 대하여 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용한 경우에도, 칩의 성능 시험을 실행할 수 있다.

본 발명에 관한 동기형 반도체 기억 장치는, 활성 명령 정보를 래치하는 수단과, 테스트 모드에 있어서 외부 신호에 의해 래치한 활성 명령 정보를 뱅크에 출력하는 타이밍을 제어하는 수단을 구비한다.

본 발명에 관한 동기형 반도체 기억 장치는 활성 명령 정보를 출력하는 수단과, 테스트 모드에 있어서 이 출력되는 활성 명령 정보를 지연시키는 수단을 구비한다.

본 발명에 관한 동기형 반도체 기억 장치는, 테스트 모드에 있어서 외부 신호 그 자체를 활성 명령 정보로 한다.

이러한 결과, 테스트 모드에 있어서 외부로부터의 제어에 의해 직접적으로 워드선의 활성 타이밍을 조정할 수 있으며, 노멀 모드에 있어서는 통상의 타이밍에서 동작을 실행할 수 있다.

본 발명에 관한 동기형 반도체 기억 장치는 내부 클럭 신호의 하강 시점에서 활성 명령 정보의 지연이 개시되기 때문에, 지연단의 수를 감소시킬 수 있다.

본 발명의 다른 국면에 따르면, 동기형 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와, 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 회로와, 외부로부터 입력되는 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하고, 검출 결과로서 테스트 모드 신호를 출력하는 테스트 모드 검출 회로와, 내부 클럭 신호에 동기하여 입력되는 상기 워드선을 비활성화하는 비활성 명령을 검출하여, 상기 워드선을 비활성화시키는 비활성 개시 신호를 출력하는 비활성 제어 회로를 구비하며, 비활성 제어 회로는, 테스트 모드 신호에 응답하여, 비활성 개시 신호를 비활성 명령의 입력 타이밍보다 지연시켜 대응하는 뱅크에 출력한다.

따라서, 본 발명의 주된 이점은, 워드선을 비활성화하는 타이밍을 지연시킬 수 있는 회로를 구비함으로써, 외부 클럭 신호에 의존하지 않고, 워드선의 비활성화 타이밍을 임의로 변화시키는 것이 가능하다는 점이다.

또한 이에 따라, 고속 동작을 실행하는 칩에 대하여 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용한 경우에도, 칩의 성능 시험을 실행할 수 있다.

본 발명에 관한 동기형 반도체 기억 장치는 비활성 명령 정보를 래치하는 수단과, 테스트 모드에 있어서 외부 신호에 의해 래치한 비활성 명령 정보를 뱅크에 출력하는 타이밍을 제어하는 수단을 구비한다.

본 발명에 관한 동기형 반도체 기억 장치는 비활성 명령 정보를 출력하는 수단과, 테스트 모드에 있어서 이 출력되는 비활성 명령 정보를 지연시키는 수단을 구비한다.

본 발명에 관한 동기형 반도체 기억 장치는, 테스트 모드에 있어서, 외부 신호 그 자체를 비활성 명령 정보로 한다.

이러한 결과, 테스트 모드에 있어서 외부로부터의 제어에 의해 직접적으로 워드선의 비활성 타이밍을 조정할 수 있으며, 노멀 모드에 있어서는 통상의 타이밍에서 동작을 실행할 수 있다.

본 발명에 관한 동기형 반도체 기억 장치는, 내부 클럭 신호의 하강 시점에서 비활성 명령 정보의 지연이 개시되기 때문에, 지연단의 수를 감소시킬 수 있다.

본 발명의 다른 국면에 따르면, 동기형 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와, 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 회로와, 외부로부터 입력되는 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하고, 검출 결과로서 테스트 모드 신호를 출력하는 테스트 모드 검출 회로와, 내부 클럭 신호에 동기하여 입력되는 워드선을 활성화하는 활성 명령을 검출하여, 워드선을 활성화시키는 활성 개시 신호를 출력하는 활성 제어 회로와, 내부 클럭 신호에 동기하여 입력되는 워드선을 비활성화하는 비활성 명령을 검출하여, 워드선을 비활성화시키는 비활성 개시 신호를 출력하는 비활성 제어 회로를 구비하며, 활성 제어 회로는, 테스트 모드 신호에 응답하여, 활성 개시 신호를 활성 명령의 입력 타이밍보다 지연시켜 대응하는 뱅크에 출력하고, 비활성 제어 회로는, 테스트 모드 신호에 응답하여, 비활성 개시 신호를 비활성 명령의 입력 타이밍보다 지연시켜 대응하는 상기 뱅크에 출력한다.

따라서, 본 발명의 주된 이점은, 워드선을 활성화/비활성화하는 타이밍을 지연시킬 수 있는 회로를 구비함으로써, 외부 클럭 신호에 의존하지 않고 워드선의 활성 타이밍/비활성 타이밍을 임의로 변화시키는 것이 가능하다는 점이다.

본 발명에 관한 동기형 반도체 기억 장치는, 활성 명령 정보, 비활성 명령 정보를 래치하여, 테스트 모드에서 외부 신호에 응답하여 활성 명령 정보, 비활성 명령 정보를 출력하는 타이밍을 제어할 수 있다.

본 발명에 관한 동기형 반도체 기억 장치는, 테스트 모드에 있어서 활성 명령 정보, 비활성 명령 정보를 지연시켜 출력하는 수단을 구비한다.

본 발명에 관한 동기형 반도체 기억 장치는, 테스트 모드에 있어서 외부 신호 그 자체를 활성 명령 정보, 비활성 명령 정보로 한다.

이러한 결과, 테스트 모드에 있어서 외부로부터의 제어에 의해 직접적으로 워드선의 활성, 비활성 타이밍을 조정할 수 있으며, 노멀 모드에 있어서는 통상의 타이밍에서 동작을 실행할 수 있다.

본 발명에 관한 동기형 반도체 기억 장치는, 내부 클럭 신호의 하강 시점에서 활성 명령 정보, 비활성 명령 정보의 지연이 개시되기 때문에, 지연단의 수를 감소시킬 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

발명의 실시예

(실시예 1)

본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서, 뱅크의 활성화 타이밍을 임의로 제어하는 것을 가능하게 하는 것이다.

본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치(1000)의 전체 구성에 대하여 도 1을 이용하여 설명한다.

종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 부호 또는 동일한 기호를 부여하고, 그 설명을 생략한다.

도 1에 나타내는 동기형 반도체 기억 장치(1000)가, 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 액트 신호 발생 회로(13) 대신에, 액트 개시 신호 ZACT를 지연시켜 출력할 수 있는 액트 신호 발생 회로(100)를 구비한 점이다.

액트 신호 발생 회로(100)는, 외부로부터 입력되는 액트 커맨드 ACT에 근거하여 활성 명령 정보를 래치한다. 그리고, 테스트 모드에 있어서는, 특정한 외부 신호에 근거하여, 래치된 활성 명령 정보가 뱅크에 전달되는 타이밍을 조정한다. 또한, 테스트 모드 이외의 경우(노멀 모드)에는, 종래와 같이 액트 커맨드 ACT에 응답하여 활성 명령 정보를 뱅크에 전달한다.

이 결과, 동기형 반도체 기억 장치(1000)는, 테스트 모드에 있어서, 종래의 동기형 반도체 기억 장치(9000)에서의 활성 타이밍보다 지연된 타이밍에서 뱅크를 활성화시키는 것이 가능해진다.

또, 모드 세트 설정 회로(4)는, 본 발명의 실시예 1에 있어서는, 특정한 테스트 모드를 검출한 결과로서 테스트 모드 신호 ZMS1을 출력한다.

다음에, 본 발명의 실시예 1에 있어서의 액트 신호 발생 회로(100)의 구체적 구성의 일례에 대하여 도 2를 이용하여 설명한다.

도 2에 도시하는 액트 신호 발생 회로(이하, 액트 신호 발생 회로(100.1)라고 칭함)는, NAND 회로(22), 액트 명령 래치 회로(24.0, 24.1, 24.2, 24.3), 액트 명령 출력 회로(26) 및 액트 명령 제어 회로(28.1)를 구비한다.

NAND 회로(22)는, 도 1에 나타내는 버퍼(17)로부터 출력되는 내부 제어 신호에 응답하여, 외부로부터 액트 커맨드 ACT가 입력된 것을 검출한다. 그리고, 검출 결과로서, 액트 명령 신호 ZACTF를 출력한다. 액트 명령 래치 회로(24.0, 24.1, 24.2, 24.3)는 뱅크 B0, B1, B2, B3의 각각에 대응하여 마련된다(이하 총칭적으로, 액트 명령 래치 회로(24)라고 칭함). 액트 명령 래치 회로(24)는 대응하는 뱅크에 대한 활성 명령 정보를 유지한다.

액트 명령 출력 회로(26)는, 후술하는 액트 인에이블 신호 ACTEN에 응답하여, 유지하는 활성 명령 정보에 근거해 액트 개시 신호 ZACT를 출력한다. 액트 명령 제어 회로(28.1)는, 테스트 모드 신호 ZMS1 및 특정한 외부 신호(구체적으로는, 외부 제어 신호 /RAS)에 응답하여, 액트 명령 출력 회로(26)의 출력 동작을 인에이블 상태로 하는 액트 인에이블 신호 ACTEN을 출력한다.

다음에, NAND 회로(22)에 대하여 설명한다. NAND 회로(22)는, 내부 제어 신호 CS, RAS, ZCAS 및 ZWE를 입력으로 수신한다. 여기서, 내부 제어 신호 CS는 외부 제어 신호 /CS에 대응하는 역상(逆相)의 내부 신호이고, 내부 제어 신호 RAS는 외부 제어 신호 /RAS에 대응하는 역상의 내부 신호이다. 내부 제어 신호 ZCAS는 외부 제어 신호 /CAS에 대응하는 동상(同相)의 내부 신호이고, 내부 신호 ZWE는 외부 제어 신호 /WE에 대응하는 동상의 내부 신호이다.

액트 커맨드 ACT(내부 제어 신호 CS, RAS, ZCAS 및 ZWE가 모두 H 레벨)가 입력되면, L 레벨의 활성 상태에 있는 액트 명령 신호 ZACTF가 NAND 회로(22)로부터 출력된다. 그(액트 커맨드 ACT) 이외의 경우에는, H 레벨의 비활성 상태에 있는 액트 명령 신호 ZACTF가 NAND 회로(22)로부터 출력된다.

다음에, 액트 명령 래치 회로(24)의 구성에 대하여, 대표적인 예로서 뱅크 B0에 대응하는 액트 명령 래치 회로(24.0)를 이용하여 설명한다. 액트 명령 래치 회로(24.0)는, 논리 게이트(32, 33) 및 NAND 회로(34)를 구비한다.

논리 게이트(32)의 제 1 입력 노드는 NAND 회로(22)로부터 액트 명령 신호 ZACTF를 수신한다. 또한, 논리 게이트(32)의 제 2 입력 노드는 도 1에 도시한 어드레스 버퍼(3)로부터 대응하는 뱅크 디코드 신호 ZBK(0)를 수신한다. 논리 게이트(33)의 제 1 입력 노드는 논리 게이트(32)의 출력 신호를 수신한다. 또한, 논리 게이트(33)의 제 2 입력 노드는 NAND 회로(34)의 출력 신호를 수신한다. NAND 회로(34)의 제 1 입력 노드는 논리 게이트(33)의 출력 신호를 수신한다. NAND 회로(34)의 제 2 입력 노드는 도 1에 도시한 프리차지 신호 발생 회로(12)로부터 대응하는 프리차지 개시 신호 ZPRE(0)를 수신한다.

액트 명령 래치 회로(24.1, 24.2, 24.3)의 각각의 구성은, 액트 명령 래치 회로(24.0)와 동일하다. 액트 명령 래치 회로(24) 각각의 논리 게이트(33)의 출력 신호를, ACTF(0), ACTF(1), ACTF(2), ACTF(3)(총칭적으로, ACTF)라고 기재한다.

다음에 액트 명령 래치 회로(24)의 동작에 대하여, 액트 명령 래치 회로(24.0)를 대표적인 예로서 간단히 설명한다. 뱅크 B0을 지정하여 액트 커맨드 ACT가 입력된 경우, 각각 액트 명령 신호 ZACTF는 L 레벨의 활성 상태로 되고, 뱅크 디코드 신호 ZBK(0)는 L 레벨의 활성 상태로 된다. 이에 따라, 뱅크 B0에 대응하는 신호 ACTF(0)는 H 레벨의 활성 상태로 된다. 그 이후에는, 액트 명령 신호 ZACTF 및 뱅크 디코드 신호 ZBK(0)의 전위 레벨에 관계 없이, 신호 ACTF(0)는 H 레벨의 상태를 유지한다.

뱅크 B0 이외의 뱅크를 지정하여 액트 커맨드 ACT가 입력된 경우(액트 명령 신호 ZACTF는 L 레벨, 뱅크 디코드 신호 ZBK(0)는 H 레벨), 뱅크 B0에 대응하는 신호 ACTF(0)는 이전의 상태가 유지된다. 액트 커맨드 ACT 이외의 경우, 신호 ACTF(0)는 이전의 상태를 유지한다.

또, 프리차지 개시 신호 ZPRE는 래치한 활성 명령 정보를 리세트하기 위해서 이용한다. 구체적으로는, 예를 들면 뱅크 B0에 대응하는 프리차지 개시 신호 ZPRE(0)가 L 레벨의 활성 상태로 된 경우, 신호 ACTF(0)는 L 레벨의 비활성 상태(리세트 상태)로 된다.

다음에, 액트 명령 출력 회로(26)의 구성에 대하여 설명한다. 액트 명령 출력 회로(26)는 NAND 회로(42.0, 42.1, 42.2, 42.3)를 구비한다(이하, 총칭적으로 NAND 회로(42)라고 칭함). NAND 회로(42)의 각각은 뱅크 B0, …, B3의 각각에 대응하여 마련된다.

NAND 회로(42)의 각각의 제 1 입력 노드는, 대응하는 액트 명령 래치 회로(24)에서 유지되는 신호 ACTF를 수신한다. 또한, NAND 회로(42) 각각의 제 2 입력 노드는, 액트 명령 제어 회로(28)가 출력하는 액트 인에이블 신호 ACTEN을 수신한다. 그리고, NAND 회로(42)의 각각으로부터, 대응하는 뱅크의 활성화를 개시시키는 액트 개시 신호 ZACT가 출력된다.

액트 명령 출력 회로(26)의 동작에 대하여 간단히 설명한다. 액트 인에이블 신호 ACTEN이 L 레벨의 비활성 상태인 경우(테스트 모드), 액트 개시 신호 ZACT는 모두 H 레벨의 비활성 상태로 된다. 액트 인에이블 신호 ACTEN이 H 레벨의 활성 상태인 경우(노멀 모드, 테스트 모드)에는, 래치된 활성 명령 정보에 응답하여 H 레벨 또는 L 레벨의 액트 개시 신호 ZACT가 출력된다.

다음에, 액트 명령 제어 회로(28.1)에 대하여 설명한다. 액트 명령 제어 회로(28.1)는 논리 게이트(35, 36), NOR 회로(37), NAND 회로(38) 및 인버터 회로(39)를 구비한다.

논리 게이트(35)의 제 1 입력 노드는 액트 명령 신호 ZACTF를 수신한다. 또한, 논리 게이트(35)의 제 2 입력 노드는 도 1에 도시한 테스트 모드 설정 회로(4)로부터 테스트 모드 신호 ZMS1을 수신한다. 논리 게이트(36)의 제 1 입력 노드는 논리 게이트(35)의 출력 신호를 수신한다. 또한, 논리 게이트(36)의 제 2 입력 노드는 NAND 회로(38)의 출력 신호를 수신한다. NOR 회로(37)의 제 1 입력 노드는 테스트 모드 신호 ZMS1을 수신한다. 또한, NOR 회로(37)의 제 2 입력 노드는 신호 ZBRAS를 수신한다. 여기서, 신호 ZBRAS는 외부 제어 신호 /RAS에 대응하는 동상의 내부 신호로서, 도 1에 도시하는 입력 초단(16)으로부터 출력된다.

NAND 회로(38)의 제 1 입력 노드는 논리 게이트(36)의 출력 신호 S1을 수신한다. 또한, NAND 회로(38)의 제 2 입력 노드는 NOR 회로(37)의 출력 신호를 수신한다. 논리 게이트(35, 36), NOR 회로(37) 및 NAND 회로(38)는 래치 회로(40)를 구성한다. 래치 회로(40)는 테스트 모드(테스트 모드 신호 ZMS1이 L 레벨의 활성 상태)에 있어서, 신호 ZBRAS가 L 레벨이면 신호 ZACTF에 근거하여 내부 상태를 세트해 H 레벨의 신호 S1을 출력하고, 신호 ZBRAS가 H 레벨로 되면 L 레벨의 신호 S1을 출력한다. 노멀 모드에 있어서 신호 S1은 L 레벨이다.

인버터 회로(39)의 입력 노드는 논리 게이트(36)의 출력 노드와 접속된다. 인버터 회로(39)는, 신호 S1을 반전하여 액트 인에이블 신호 ACTEN을 출력한다. 따라서, 액트 인에이블 신호 ACTEN은, 노멀 모드에서는 H 레벨로 고정되고, 테스트 모드에서는 신호 ZBRAS에 따라 변화한다.

다음에, 테스트 모드에 있어서의 액트 신호 발생 회로(100.1)의 동작에 대하여, 타이밍차트인 도 3의 (a) 내지 (f)를 이용하여 설명한다.

도 3에 있어서, (a)는 액트 명령 신호 ZACTF를, (b)는 뱅크 디코드 신호 ZBK(0)를, (c)는 신호 ACTF(0)를, (d)는 액트 개시 신호 ZACT(0)를, (e)는 신호 ZBRAS를, (f)는 액트 인에이블 신호 ACTEN을 각각 나타내고 있다. 여기서, 테스트 모드에 있어서, 뱅크 B0에 대한 액트 커맨드 ACT가 외부로부터 입력된 것으로 한다.

도 3의 (a) 내지 (f)에 도시하는 바와 같이, 시각 t0에 있어서 액트 커맨드 ACT가 입력되면, 이에 따라 시각 t1에 있어서 액트 명령 신호 ZACTF가 L 레벨의 상태로 된다. 뱅크 B0이 지정(뱅크 디코드 신호 ZBK(0)가 L 레벨의 활성 상태)된 것을 수신하여, 신호 ACTF(0)가 H 레벨의 활성 상태로 된다. 또, 신호 ZBRAS는 L 레벨의 상태에 있다.

또한, 액트 명령 신호 ZACTF가 L 레벨의 상태로 된 시점에서, 액트 인에이블 신호 ACTEN이 L 레벨의 비활성 상태로 된다. 따라서, 래치된 활성 명령 정보는 각 뱅크에 전달되지 않는다.

계속해서, 외부로부터의 제어(외부 제어 신호 /RAS를 L 레벨로부터 H 레벨로 상승시킴)에 의해, 신호 ZBRAS를 H 레벨로 설정한다. 이것을 수신하여, 시각 t2에 있어서, 액트 인에이블 신호 ACTEN이 H 레벨의 활성 상태로 된다.

이 결과, 액트 명령 출력 회로(26)가 인에이블 상태로 되어, 지정된 뱅크 B0에 대해 L 레벨의 활성 상태에 있는 뱅크 개시 신호 ZACT(0)가 출력된다. 이것을 수신하여(실제의 액트 커맨드 ACT의 입력 시점보다 늦게), 뱅크 B0의 워드선 활성화가 개시된다.

다음 외부 클럭 신호의 입력 타이밍에 있어서 판독 혹은 기입 명령(READ/WRITE)이 입력된 경우(시각 t3), 시각 t2와 시각 t3의 간격이 tRCD 기간으로 된다.

즉, 동기형 반도체 기억 장치(1000)는, 액트 신호 발생 회로(100.1)를 구비함으로써 뱅크로의 활성 명령 정보의 전달을 조정할 수 있으므로, 실제로 액트 커맨드 ACT가 입력된 시점보다 뱅크의 활성 타이밍을 충분히 지연시키는 것이 가능해진다. 노멀 모드의 경우, 액트 인에이블 신호 ACTEN은 H 레벨의 활성 상태에 있기 때문에, 외부로부터 입력되는 액트 커맨드 ACT의 입력 타이밍에 근거하여, 뱅크의 각각에 대하여 대응하는 뱅크 개시 신호 ZACT가 출력된다.

또, 도 2에 있어서는, 외부 제어 신호 /RAS의 레벨에 따라 뱅크 개시 신호 ZACT가 대응하는 행계 제어 회로에 전달되는 것을 조정하고 있지만, 이것에 한정되지 않고 외부 제어 신호 /CAS, CKE, DQM 등이어도 무방하다.

다음에, 본 발명의 실시예 1에 있어서의 액트 신호 발생 회로(100)의 다른 구체적 구성의 일례에 대하여 도 4를 이용하여 설명한다.

도 4에 있어서, 도 2에 도시한 액트 신호 발생 회로(100.1)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 4에 도시한 액트 신호 발생 회로(이하, 액트 신호 발생 회로(100.2)라고 칭함)는, 액트 명령 제어 신호(28.1) 대신에 액트 명령 제어 회로(28.2)를 구비한다.

액트 명령 제어 회로(28.2)는 논리 게이트(45, 46), NOR 회로(47), NAND 회로(48) 및 인버터 회로(44, 49)를 구비한다. 논리 게이트(45, 46), NOR 회로(47), NAND 회로(48) 및 인버터 회로(44)는 래치 회로(50)를 구성한다. 논리 게이트(45)의 제 1 입력 노드는 액트 명령 신호 ZACTF를 수신한다. 또한, 논리 게이트(45)의 제 2 입력 노드는 테스트 모드 신호 ZMS1을 수신한다. 논리 게이트(46)의 제 1 입력 노드는 논리 게이트(45)의 출력 신호를 수신한다. 또한, 논리 게이트(46)의 제 2 입력 노드는 NAND 회로(48)의 출력 신호를 수신한다. 인버터 회로(44)의 입력 노드는 도 1에 나타내는 입력 초단(16)으로부터 신호 ZBCAS를 수신하여, 이것을 반전시켜 출력한다. 여기서, 신호 ZBCAS는 외부 제어 신호 /CAS에 대응하는 동상의 내부 신호이다.

NOR 회로(47)의 제 1 입력 노드는 테스트 모드 신호 ZMS1을 수신한다. 또한, NOR 회로(47)의 제 2 입력 노드는 인버터 회로(44)의 출력 신호를 수신한다. NAND 회로(48)의 제 1 입력 노드는 논리 게이트(46)의 출력 신호를 수신한다. 또한, NAND 회로(48)의 제 2 입력 노드는 NOR 회로(47)의 출력 신호를 수신한다. 인버터 회로(49)는 논리 게이트(46)의 출력 신호를 반전시켜 액트 인에이블 신호 ACTEN을 출력한다.

액트 신호 발생 회로(100.2)는, 테스트 모드(테스트 모드 신호 ZMS1이 L 레벨의 활성 상태)에 있어서의 외부 제어 신호 /CAS의 변화에 따라, 활성 명령 정보를 뱅크에 전달하는 타이밍을 조정한다. 또, 노멀 모드에서는, 종래와 마찬가지로 액트 커맨드 ACT에 응답하여 활성 타이밍이 결정된다.

다음에, 테스트 모드에 있어서의 액트 신호 발생 회로(100.2)의 동작에 대하여, 타이밍차트인 도 5의 (a) 내지 (d)를 이용하여 설명한다.

도 5에 있어서, (a)는 외부 제어 신호 /RAS를, (b)는 외부 제어 신호 /CAS를, (c)는 액트 인에이블 신호 ACTEN을, (d)는 신호 ZBCAS를 각각 나타내고 있다. 여기서, 테스트 모드에 있어서 뱅크 B0에 대한 액트 커맨드 ACT가 외부로부터 입력된 것으로 한다.

도 5의 (a) 내지 (d)에 도시하는 바와 같이, 액트 커맨드 ACT가 입력된 시점(시각 t0)에서 외부 제어 신호 /CAS가 H 레벨이기 때문에, 이에 따라 시각 t1에서 액트 인에이블 신호 ACTEN이 L 레벨의 비활성 상태로 된다. 따라서, 래치된 활성 명령 정보는 각 뱅크에 전달되지 않는다.

계속해서, 외부로부터의 제어(외부 제어 신호 /CAS를 H 레벨로부터 L 레벨로 설정함)에 의해 신호 ZBCAS를 L 레벨로 설정한다. 이에 따라, 시각 t2에 있어서, 액트 인에이블 신호 ACTEN이 H 레벨의 활성 상태로 된다.

이 결과, 액트 명령 출력 회로(26)가 인에이블 상태로 되어, 지정된 뱅크 B0에 대해 L 레벨의 활성 상태에 있는 뱅크 개시 신호 ZACT(0)가 출력된다. 이것을 수신하여(실제의 액트 커맨드 ACT 입력 시점보다 늦게), 뱅크 B0의 활성화가 개시된다.

즉, 동기형 반도체 기억 장치(1000)는, 액트 신호 발생 회로(100.2)를 구비하는 것에 의해서도, 뱅크로의 활성 명령 정보 전달을 조정할 수 있으므로, 실제로 액트 커맨드 ACT가 입력된 시점보다 뱅크의 활성 타이밍을 충분히 지연시키는 것이 가능해진다.

한편, 노멀 모드의 경우, 액트 인에이블 신호 ACTEN은 H 레벨의 활성 상태에 있기 때문에, 외부로부터 입력된 액트 커맨드 ACT의 입력 타이밍에 근거하여 뱅크의 각각 대해 대응하는 뱅크 개시 신호 ZACT가 출력된다.

또, 액트 명령 제어 회로(28.2)에 있어서의 인버터 회로(44) 및 논리 게이트 대신에, 신호 ZBCAS에 의해 원샷의 펄스를 발생함으로써 래치 회로(50)를 리세트하도록 구성하여도 무방하다.

또, 액트 인에이블 신호 ACTEN의 레벨을, 데이터의 출력을 정지시키는 제어 신호(판독 마스크 신호)인 외부 제어 신호 DQM에 의해 제어하는 것도 가능하다.

도 6의 (a) 내지 (e)는, 본 발명의 실시예 1에 있어서 액트 인에이블 신호 ACTEN의 레벨을 외부 제어 신호 DQM에 의해 제어한 경우의 동작을 설명하기 위한 타이밍차트이다. 도 6에 있어서, (a)는 외부 제어 신호 /RAS를, (b)는 외부 제어 신호 /CAS를, (c)는 외부 제어 신호 DQM을, (d)는 신호 BDQM을, (e)는 액트 인에이블 신호 ACTEN을 각각 나타내고 있다. 신호 BDQM은 외부 제어 신호 DQM에 대응하는 동상의 내부 신호로서, 도 1의 입력 초단(16)으로부터 출력된다. 여기서, 테스트 모드 신호 ZMS1이 L 레벨의 활성 상태(테스트 모드)에 있는 것으로 한다.

외부 제어 신호 DQM의 H 레벨로의 상승(신호 BDQM의 H 레벨로의 상승)에 응답하여, 액트 인에이블 신호 ACTEN이 L 레벨로부터 H 레벨로 상승하도록 구성한다.

이 결과, 도 6의 (a) 내지 (e)에 도시하는 바와 같이 액트 커맨드 ACT가 입력된 시점(시각 t0)에 있어서, 외부 제어 신호 DQM이 L 레벨(신호 BDQM이 L 레벨)이기 때문에, 액트 인에이블 신호 ACTEN은 L 레벨의 비활성 상태로 된다(시각 t1). 따라서, 이 시점에서는, 래치된 활성 명령 정보가 아직은 각 뱅크에 전달되지 않는다.

계속해서, 외부로부터의 제어(외부 제어 신호 DQM을 H 레벨로 상승시킴)에 의해 신호 BDQM을 H 레벨로 설정한다. 이에 따라, 시각 t2에 있어서, 액트 인에이블 신호 ACTEN이 H 레벨의 활성 상태로 된다. 이 결과, 액트 커맨드 ACT의 입력 시점보다 늦게 뱅크 B0의 활성화가 개시된다.

또, 이 경우, 내부적으로는 외부 제어 신호 DQM에 대응하는 내부 제어 신호를 L 레벨로 고정시켜 두고, 판독(기입) 마스크가 부가되지 않도록 한다.

다음에, 본 발명의 실시예 1에 있어서의 액트 신호 발생 회로(100)의 다른 구체적 구성의 일례에 대하여 도 7을 이용하여 설명한다.

도 7에 있어서, 도 2에 나타내는 액트 신호 발생 회로(100.1)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 7에 나타내는 액트 신호 발생 회로(이하, 액트 신호 발생 회로(100.3)라고 칭함)는, 제어 유닛(52.0, 52.1, 52.2, 52.3)을 구비한다. 제어 유닛(52.0, 52.1, 52.2, 52.3)은 각각 뱅크 B0, …, B3에 대하여 마련된다(이하, 총칭적으로 제어 유닛(52)이라고 칭함).

제어 유닛(52)의 각각은, 대응하는 액트 명령 래치 회로(24) 및 대응하는 액트 명령 출력 회로(26)를 구성하는 NAND 회로(42)와, 액트 명령 제어 회로(228)를 구비한다.

액트 명령 제어 회로(228)는 논리 게이트(245, 246), NOR 회로(247), NAND 회로(248) 및 인버터 회로(249)를 구비한다.

액트 명령 제어 회로(228)는, 도 2에 나타내는 액트 명령 제어 회로(28.1)와 동일한 구성으로 되어 있지만, 도 2에 도시하는 논리 게이트(35)와 달리, 논리 게이트(245)는 제 1 입력 노드에 액트 명령 신호 ZACTF를, 제 2 입력 노드에 대응하는 뱅크 디코드 신호 ZBK를, 그리고 제 3 입력 노드에 테스트 모드 신호 ZMS1을 수신한다. 이에 따라, 액트 명령 제어 회로(228)는 각각 대응하는 뱅크 디코드 신호에 응답하여, 외부 신호에 근거해 액트 인에이블 신호 ACTEN의 전위 레벨을 제어하게 된다.

즉, 액트 신호 발생 회로(100.3)는 뱅크의 각각에 대응하여, 활성 명령을 래치하는 회로(액트 명령 래치 회로(24))를 구비함과 동시에, 활성 명령 정보의 전달을 제어하는 제어 회로(액트 명령 제어 회로(228))를 구비하고 있다. 이와 같이 구성함으로써, 어떤 임의의 뱅크가 활성화되어 있는 상태에서, 독립적으로 다른 뱅크의 tRCD 기간을 제어할 수 있다.

이상과 같이, 본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치는, 실제로 액트 커맨드 ACT가 입력된 시점보다 늦게 뱅크를 활성화시킬 수 있게 되고, 그 결과, tRCD 기간은 종래의 tRCD 기간보다 단축되게 된다. 따라서, 고속 동작을 실행하는 메모리에 대해서도, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 시험하는 것이 가능해진다.

(실시예 2)

본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서 뱅크의 비활성화 타이밍을 임의로 제어하는 것을 가능하게 하는 것이다.

본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치(2000)에 대하여, 도 8을 이용하여 설명한다.

도 8에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 기호 및 동일한 부호를 부여하고, 그 설명을 생략한다. 도 8에 도시한 동기형 반도체 기억 장치(2000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 프리차지 신호 발생 회로(12) 대신에 프리차지 개시 신호를 지연시켜 출력할 수 있는 프리차지 신호 발생 회로(110)를 구비한다는 점에 있다.

프리차지 신호 발생 회로(110)는, 테스트 모드에 있어서는 특정한 외부 신호에 근거하여 프리차지 명령 정보가 뱅크에 전달되는 타이밍을 조정한다. 또한, 테스트 모드 이외의 경우(노멀 모드)에는, 종래와 마찬가지로 프리차지 커맨드에 응답하여 프리차지 명령 정보를 뱅크에 전달한다.

이 결과, 동기형 반도체 기억 장치(2000)에서는, 테스트 모드에 있어서 종래의 동기형 반도체 기억 장치(9000)에서의 비활성 타이밍보다 지연된 타이밍에서 뱅크를 비활성화시키는 것이 가능해진다.

또, 모드 세트 설정 회로(4)는, 본 발명의 실시예 2에 있어서 특정한 테스트 모드를 검출한 결과로서, 테스트 모드 신호 ZMS2를 출력한다.

다음에, 본 발명의 실시예 2에 있어서의 프리차지 신호 발생 회로(110)의 구체적 구성의 일례에 대하여 도 9를 이용하여 설명한다.

도 9에 도시하는 프리차지 신호 발생 회로(이하, 프리차지 신호 발생 회로(110.1)라고 칭함)는, NAND 회로(54), 인버터 회로(56), 프리차지 명령 출력 회로(60) 및 프리차지 명령 제어 회로(62)를 구비한다.

NAND 회로(54) 및 인버터 회로(56)는, 도 8에 도시하는 버퍼(17)로부터 출력되는 내부 제어 신호에 따라서, 외부로부터 프리차지 커맨드가 입력된 것을 검출한다. 그리고, 검출 결과로서 프리차지 명령 신호 PRECF를 출력한다. 프리차지 명령 출력 회로(60)는, 후술하는 프리차지 인에이블 신호 ZPEN에 응답하여, 각각의 뱅크에 대한 프리차지 명령 정보에 근거해, 대응하는 프리차지 개시 신호 ZPRE를 출력한다.

프리차지 명령 제어 회로(62)는, 테스트 모드 신호 ZMS2 및 특정한 외부 신호(구체적으로는, 외부 제어 신호 /WE)에 응답하여, 프리차지 명령 출력 회로(60)의 동작을 인에이블 상태로 하는 프리차지 인에이블 신호 ZPEN을 출력한다.

다음에, NAND 회로(54) 및 인버터 회로(56)에 대하여 설명한다.

NAND 회로(54)는 내부 제어 신호 CS, RAS, ZCAS, WE를 입력으로 수신한다. 여기서, 내부 제어 신호 WE는 외부 제어 신호 /WE에 대응하는 역상의 내부 신호이다.

프리차지 커맨드 PRE가 입력되면(내부 제어 신호 CS, RAS, ZCAS 및 WE가 모두 H 레벨), NAND 회로(54)로부터 L 레벨의 신호가 출력되고, 이에 따라 인버터 회로(56)로부터 H 레벨의 활성 상태에 있는 프리차지 명령 신호 PRECF가 출력된다.

그(프리차지 커맨드 PRE) 이외의 경우에는, NAND 회로(54)로부터 H 레벨의 신호가 출력되고, 이에 따라 인버터 회로(56)로부터 L 레벨의 비활성 상태에 있는 프리차지 명령 신호 PRECF가 출력된다.

다음에, 프리차지 명령 출력 회로(60)에 대하여 설명한다.

프리차지 명령 출력 회로(60)는 NAND 회로(74.0, 74.1, 74.2, 74.3)를 구비한다(이하, 총칭적으로 NAND 회로(74)라고 칭함). NAND 회로(74)는 각각, 뱅크 B0, …, B3에 대응하여 마련된다.

NAND 회로(74) 각각의 제 1 입력 노드는 프리차지 명령 신호 PRECF를 수신한다. 또한, 제 2 입력 노드는 대응하는 뱅크 디코드 신호 BK를 수신한다. 또한, 제 3 입력 노드가 테스트 모드 신호 ZMS2를 수신한다.

테스트 모드(테스트 모드 신호 ZMS2가 L 레벨의 활성 상태)에 있어서, 모든 NAND 회로(74)의 출력은 H 레벨로 된다.

노멀 모드(테스트 모드 신호 ZMS2가 H 레벨의 비활성 상태)의 경우에는, 지정된 뱅크에 대응하는 NAND 회로(74)로부터 L 레벨의 신호가 출력되고, 그 밖의 NAND 회로(74)로부터는 H 레벨의 신호가 출력된다.

프리차지 명령 출력 회로(60)는 또한, 논리 게이트(75.0, 75.1, 75.2, 75.3) 및 인버터 회로(76.0, 76.1, 76.2, 76.3)를 구비한다(이하, 총칭적으로 논리 게이트(75), 인버터 회로(76)라고 칭함). 논리 게이트(75) 및 인버터 회로(76)는, 각각 뱅크 B0, …, B3에 대응하여 마련된다.

논리 게이트(75) 각각의 제 1 입력 노드는, 대응하는 NAND 회로(74)의 출력 신호를 수신한다. 또한, 각각의 제 2 입력 노드는, 후술하는 프리차지 명령 제어 회로(62)가 출력하는 프리차지 인에이블 신호 ZPEN을 수신한다. 인버터 회로(76)의 각각은, 대응하는 논리 게이트(75)의 출력 신호를 수신하여, 대응하는 프리차지 개시 신호 ZPRE를 출력한다.

프리차지 명령 출력 회로(60)의 동작에 대하여 간단히 설명한다.

프리차지 인에이블 신호 ZPEN이 H 레벨의 비활성 상태인 경우(노멀 모드, 테스트 모드), 인버터 회로(76) 각각의 출력은 대응하는 NAND 회로(74)의 출력 신호에 따라 변화한다. 테스트 모드에 있어서는, 대응하는 NAND 회로(74)의 출력 신호가 H 레벨이기 때문에, 대응하는 인버터 회로(76)로부터는 H 레벨의 비활성 상태의 프리차지 개시 신호 ZPRE가 출력된다.

프리차지 인에이블 신호 ZPEN이 L 레벨의 활성 상태에 있는 경우(테스트 모드), 논리 게이트(75)의 각각의 출력 신호는 H 레벨로 되고, 인버터 회로(76)의 각각으로부터 출력되는 프리차지 개시 신호 ZPRE는 모두 L 레벨의 활성 상태로 된다.

다음에, 프리차지 명령 제어 회로(62)에 대하여 설명한다.

프리차지 명령 제어 회로(62)는, 논리 게이트(65, 66), NOR 회로(67), NAND 회로(68), 인버터 회로(64, 69) 및 원샷 펄스 발생 회로(72)를 구비한다.

인버터 회로(64)는 프리차지 명령 신호 PRECF를 수신한다. 논리 게이트(65)의 제 1 입력 노드는 인버터 회로(64)의 출력 신호를 수신한다. 또한, 논리 게이트(65)의 제 2 입력 노드는 테스트 모드 신호 ZMS2를 수신한다. 논리 게이트(66)의 제 1 입력 노드는 논리 게이트(65)의 출력 신호를 수신한다. 또한, 논리 게이트(66)의 제 2 입력 노드는 NAND 회로(68)의 출력 신호를 수신한다. NOR 회로(67)의 제 1 입력 노드는 테스트 모드 신호 ZMS2를 수신한다. 또한, NOR 회로(67)의 제 2 입력 노드는 도 8에 도시하는 입력 초단(16)으로부터 신호 ZBWE를 수신한다. 여기서, 신호 ZBWE는 외부 제어 신호 /WE에 대응하는 동상의 내부 신호이다.

NAND 회로(68)의 제 1 입력 노드는 논리 게이트(66)의 출력 신호 S2를 수신한다. 또한, NAND 회로(68)의 제 2 입력 노드는 NOR 회로(67)의 출력 신호를 수신한다.

논리 게이트(65, 66), NOR 회로(67), NAND 회로(68) 및 인버터 회로(64)는 래치 회로(70)를 구성한다. 래치 회로(70)는, 테스트 모드에 있어서 신호 ZBWE가 L 레벨일 경우, 신호 PRECF에 대응하여 H 레벨의 신호 S2를 출력하고, 신호 ZBWE가 H 레벨로 되면, L 레벨의 신호 S2를 출력한다. 노멀 모드에 있어서, 신호 S2는 H 레벨로 고정된다.

원샷 펄스 발생 회로(72)는 논리 게이트(66)의 출력 신호 S2를 수신한다. 원샷 펄스 발생 회로(72)는 신호 S2의 하강에 응답하여 H 레벨의 원샷 펄스를 출력한다. 인버터 회로(69)는 원샷 펄스 발생 회로(72)로부터 출력되는 펄스를 반전시켜 L 레벨의 프리차지 인에이블 신호 ZPEN을 출력한다.

다음에, 테스트 모드에 있어서의 프리차지 신호 발생 회로(110.1)의 동작에 대하여, 타이밍차트인 도 10의 (a) 내지 (e)을 이용하여 설명한다.

도 10에 있어서, (a)는 프리차지 명령 신호 PRECF를, (b)는 신호 S2를, (c)는 프리차지 인에이블 신호 ZPEN을, (d)는 신호 ZBWE를, (e)는 프리차지 개시 신호 ZPRE를 각각 나타내고 있다. 또, 테스트 모드 신호 ZMS2가 L 레벨의 활성 상태(테스트 모드)에 있는 것으로 한다.

도 10의 (a) 내지 (e)에 도시하는 바와 같이, 프리차지 커맨드 PRE가 입력된 시점(시각 t0)에서 신호 ZBWE가 L 레벨이므로, 이에 따라 시각 t1에서 신호 S2가 H 레벨로 상승한다. 프리차지 인에이블 신호 ZPEN이 H 레벨을 유지하기 때문에, 프리차지 명령 정보는 각 뱅크에 전달되지 않는다.

시각 t2에 있어서, 외부로부터의 제어(외부 제어 신호 /WE를 H 레벨로 상승시킴)에 의해 신호 ZBWE를 H 레벨로 설정한다. 이것을 수신하여, 신호 S2는 L 레벨 상태로 된다. 또한, 신호 S2의 하강에 응답하여, 원샷 펄스 발생 회로(72)로부터 L 레벨의 펄스가 발생한다. 이 결과, 시각 t3에 있어서, 프리차지 인에이블 신호 ZPEN이 L 레벨의 활성 상태로 된다. 이 결과, 모든 프리차지 개시 신호 ZPRE가 L 레벨의 활성화 상태로 된다.

이것을 수신하여(실제의 프리차지 커맨드 PRE의 입력 시점보다 늦게), 각각의 뱅크의 비활성화가 개시된다.

또한, 프리차지 인에이블 신호 ZPEN이 계속해서 H 레벨의 비활성 상태로 됨에 따라, 프리차지 개시 신호 ZPRE가 H 레벨의 비활성 상태로 된다. 이것을 수신하여 모든 프리차지 개시 신호 ZPRE가 H 레벨의 비활성 상태로 된다.

다음 외부 클럭 신호 CLK의 입력 타이밍에 있어서 액트 커맨드 ACT가 입력된 경우(시각 t4), 시각 t3과 시각 t4의 간격이 tRP 기간으로 된다.

즉, 동기형 반도체 기억 장치(2000)는, 프리차지 신호 발생 회로(110.1)를 구비함으로써 프리차지 명령 정보의 뱅크로의 전달을 조정할 수 있으므로, 실제로 프리차지 커맨드 PRE가 입력된 시점보다 뱅크의 비활성 타이밍을 충분히 지연시키는 것이 가능해진다.

노멀 모드의 경우에는, 외부로부터 입력되는 프리차지 커맨드 PRE의 입력 타이밍에 근거하여 프리차지 개시 신호 ZPRE가 출력된다.

또, 도 9에 있어서는, 외부 제어 신호 /WE를 이용하여, 프리차지 개시 신호가 대응하는 행계 제어 회로로 전달되는 것을 조정하고 있지만, 이것에 한정되는 것이 아니라, 외부 제어 신호 /CAS, CKE, DQM 등의 신호를 이용하더라도 마찬가지의 목적을 달성할 수 있다.

다음에, 본 발명의 실시예 2에 있어서의 프리차지 신호 발생 회로(110)의 다른 구체적 구성의 일례에 대하여 도 11을 이용하여 설명한다.

도 11에 있어서, 도 9에 도시한 프리차지 신호 발생 회로(110.1)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 11에 도시하는 프리차지 신호 발생 회로(이하, 프리차지 신호 발생 회로(110.2)라고 칭함)는, NAND 회로(54), 인버터 회로(56) 및 제어 유닛(78.0, 78.1, 78.2, 78.3)을 구비한다. 제어 유닛(78.0, 78.1, 78.2, 78.3)은 각각 뱅크 B0, …, B3에 대응하여 마련된다(이하, 총칭적으로 제어 유닛(78)이라고 칭함).

제어 유닛(78)의 각각은, 대응하는 NAND 회로(74), 대응하는 논리 게이트(75), 대응하는 인버터 회로(76) 및 프리차지 명령 제어 회로(262)를 구비한다.

프리차지 명령 제어 회로(262)는, 논리 게이트(345, 346), NOR 회로(347), NAND 회로(348) 및 원샷 펄스 발생 회로(349)를 구비한다.

프리차지 명령 제어 회로(262)는, 도 9에 도시하는 프리차지 명령 제어 회로(62)와 마찬가지의 구성으로 되어 있지만, 도 9에 도시하는 논리 게이트(65)와 달리, 논리 게이트(345)는 제 1 입력 노드에서 대응하는 뱅크 디코드 신호 BK를 반전시킨 신호(ZBK)를, 제 2 입력 노드에서 프리차지 명령 신호 PRECF의 반전 신호를, 그리고 제 3 입력 노드에서 테스트 모드 신호 ZMS2를 수신한다. 이에 따라, 프리차지 명령 제어 회로(262)는, 각각 대응하는 뱅크 디코드 신호에 응답하여 외부 신호에 근거해 프리차지 인에이블 신호 ZPREN의 전위 레벨을 제어하게 된다.

즉, 프리차지 신호 발생 회로(110.2)는, 뱅크의 각각에 대응하여 프리차지 명령의 전달을 조정하는 회로를 구비함으로써, 어떤 특정한 뱅크가 활성화되어 있는 상태에서, 독립적으로 다른 뱅크의 tRP 기간을 제어하는 것이 가능해진다.

이상과 같이, 본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치에 있어서는, 실제로 프리차지 커맨드 PRE가 입력된 시점보다 늦게 뱅크를 비활성화시키는 것이 가능해지고, 그 결과 tRP 기간은 종래의 tRP 기간보다 단축된다. 따라서, 고속 동작을 실행하는 메모리에 대해서도, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 시험하는 것이 가능해진다.

(실시예 3)

본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서 뱅크의 활성, 비활성화 타이밍을 임의로 제어하는 것을 가능하게 하는 것이다.

본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치(3000)에 대하여, 도 12를 이용하여 설명한다.

도 12에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 기호 및 동일한 부호를 부여하고, 그 설명을 생략한다.

도 12에 도시하는 동기형 반도체 기억 장치(3000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 프리차지 신호 발생 회로(12) 대신에 프리차지 신호 발생 회로(110)를 구비하는 것과, 액트 신호 발생 회로(13) 대신에 액트 신호 발생 회로(100)를 구비한다는 점에 있다.

동기형 반도체 기억 장치(3000)에 있어서의 액트 신호 발생 회로(100)는 실시예 1에서 설명한 바와 같이, 대응하는 뱅크로의 활성 명령 정보의 전달을 조정하는 것을 가능하게 한다. 또한, 프리차지 신호 발생 회로(110)는, 실시예 2에서 설명한 바와 같이, 뱅크로의 프리차지 명령 정보의 전달을 조정하는 것을 가능하게 한다.

다음에, 테스트 모드에 있어서의 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치(3000)의 동작에 대하여, 타이밍차트인 도 13의 (a) 내지 (e)을 이용하여 설명한다.

도 13에 있어서, (a)는 외부 제어 신호 /RAS를, (b)는 외부 제어 신호 /CAS를, (c)는 외부 제어 신호 /WE를, (d)는 액트 개시 신호 ZACT를, (e)는 프리차지 개시 신호 ZPRE를 각각 나타내고 있다. 또, 테스트 모드 신호 ZMS1 및 ZMS2는 모두 L 레벨의 활성 상태에 있는(테스트 모드) 것으로 한다.

도 13의 (a) 내지 (e)에 도시하는 바와 같이 시각 t1에 있어서 액트 커맨드 ACT가 입력되면, 종래에 있어서 액트 개시 신호 ZACT는 시각 t1a에서 L 레벨의 활성 상태로 된다(점선). 이에 반하여, 본 발명의 실시예 3에 있어서는, 외부로부터의 제어(외부 제어 신호 /RAS를 시각 t1b에서 L 레벨로부터 H 레벨로 상승시킴)에 의해 시각 t1c에서 액트 개시 신호 ZACT가 L 레벨의 활성화 상태로 된다(실선).

또한, 시각 t3에 있어서, 프리차지 커맨드 PRE가 입력되면, 종래에 있어서 프리차지 개시 신호 ZPRE는 시각 t4a에서 L 레벨의 활성 상태로 된다(점선). 이에 반하여, 본 발명의 실시예 3에 있어서는, 외부로부터의 제어(외부 제어 신호 /WE를 시각 t4b에서 L 레벨로부터 H 레벨로 상승시킴)에 의해, 시각 t4c에 있어서 프리차지 개시 신호 ZPRE가 L 레벨의 활성 상태로 된다(실선). 또, 이것을 수신하여 액트 개시 신호 ZACT가 H 레벨로 상승한다.

이상과 같이, 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치(3000)는, 실제로 액트 커맨드 ACT가 입력된 시점보다 늦게 뱅크를 활성화시키는 것이 가능해지고, 또한 실제로 프리차지 커맨드 PRE가 입력된 시점보다 늦게 뱅크를 비활성화시키는 것이 가능하기 때문에, 고속 동작을 실행하는 메모리에 대해서도 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 시험하는 것이 가능해진다.

(실시예 4)

본 발명의 실시예 4에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서 뱅크의 활성화 타이밍을 제어하는 것을 가능하게 하는 것이다.

본 발명의 실시예 4에 있어서의 동기형 반도체 기억 장치(4000)에 대하여, 도 14를 이용하여 설명한다.

도 14에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명은 생략한다.

도 14에 도시하는 동기형 반도체 기억 장치(4000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 액트 신호 발생 회로(13) 대신에 지연단을 갖는 액트 신호 발생 회로(120)를 구비한다는 점이다.

액트 신호 발생 회로(120)는, 테스트 모드에 있어서는 외부로부터 입력되는 액트 커맨드 ACT에 대응하는 활성 명령 정보를 지연단을 통과시켜 출력한다. 테스트 모드 이외의 경우(노멀 모드)에는 종래와 마찬가지로 액트 커맨드 ACT에 응답하여 활성 명령 정보를 뱅크에 전달한다.

이 결과, 동기형 반도체 기억 장치(4000)는, 테스트 모드에 있어서는 종래의 동기형 반도체 기억 장치(9000)에 있어서의 활성 타이밍보다 지연된 타이밍에서 뱅크를 활성화시키는 것이 가능해진다.

또, 모드 세트 설정 회로(4)는, 외부 신호에 근거해 특정한 테스트 모드가 설정된 것을 검출하고, 테스트 모드 신호 ZMS1을 출력하는 것으로 한다.

다음에, 본 발명의 실시예 4에 있어서의 액트 신호 발생 회로(120)의 구체적 구성의 일례에 대하여 도 15를 이용하여 설명한다.

도 15에 있어서의 액트 신호 발생 회로(이하, 액트 신호 발생 회로(120.1)라고 칭함)는 종래의 액트 신호 발생 회로(13) 및 제어 유닛(85.0, 85.1, 85.2, 85.3)을 구비한다(이하, 총칭적으로 제어 유닛(85)이라고 칭함). 제어 유닛(85)의 각각은, 뱅크 B0, …, B3에 대응하여 마련된다. 이하, 간단히 하기 위해, 종래의 액트 신호 발생 회로(13)가 출력하는 액트 개시 신호를 액트 개시 신호 KZACT(0), KZACT(1), KZACT(2) 및 KZACT(3)라고 기재한다.

제어 유닛(85)의 구성에 대하여, 대표적으로 제어 유닛(85.0)을 이용하여 설명한다. 제어 유닛(85.0)은 인버터 회로(80, 93), NAND 회로(81), 지연단(82) 및 스위치 회로(83, 84)를 구비한다.

인버터 회로(80)는, 액트 신호 발생 회로(13)로부터 출력되는 대응하는 액트 개시 신호 KZACT(0)를 입력으로 수신하여, 이것을 반전시킨다. NAND 회로(81)의 제 1 입력 노드는, 인버터 회로(93)를 거쳐서 테스트 모드 신호 ZMS1을 반전시킨 신호를 수신하고, 제 2 입력 노드는 인버터 회로(80)의 출력 신호를 수신한다.

지연단(82)은, NAND 회로(81)의 출력 신호를 지연시켜 출력한다. 스위치 회로(83)는, 테스트 모드 신호 ZMS1에 응답하여, 지연단(82)으로부터 출력되는 신호를 출력한다. 한편, 스위치 회로(84)는, 테스트 모드 신호 ZMS1에 응답하여, 대응하는 액트 개시 신호 KZACT(0)를 출력한다. 스위치 회로(84) 또는 스위치 회로(83) 중 어느 한쪽으로부터 출력되는 신호가 최종적인 액트 개시 신호 ZACT로서 대응하는 뱅크에 출력된다.

구체적으로는, 테스트 모드(예를 들면, 테스트 모드 신호 ZMS1이 L 레벨의 활성 상태)에 있어서는, 스위치 회로(83)에 의해, 지연된 신호가 액트 개시 신호 ZACT(0)로서 출력된다. 한편, 노멀 모드(테스트 모드 이외)의 경우에는, 스위치 회로(84)에 의해 액트 개시 신호 KZACT(0)가 그대로 액트 개시 신호 ZACT(0)로서 출력된다.

스위치 회로(83, 84)는, 예를 들면 전송 게이트로 구성할 수 있다.

다음에, 테스트 모드에 있어서의 액트 신호 발생 회로(120.1)의 동작에 대하여, 타이밍차트인 도 16의 (a) 내지 (c)를 이용하여 설명한다.

도 16에 있어서, (a)는 외부 클럭 신호 CLK를, (b)는 액트 개시 신호 KZACT(0)를, (c)는 최종적인 액트 개시 신호 ZACT(0)를 나타낸다. 또, 테스트 모드 신호 ZMS1은 L 레벨의 활성 상태(테스트 모드)에 있는 것으로 한다.

도 16의 (a) 내지 (c)에 도시하는 바와 같이, 시각 t0에 있어서 액트 커맨드 ACT가 입력되면, 시각 t1에 있어서, 지정된 뱅크(뱅크 B0으로 함)에 대응하는 액트 개시 신호 KZACT(0)가 H 레벨로부터 L 레벨 상태로 변화한다. 지연단(82)에 의해 액트 개시 신호 KZACT(0)가 지연된다. 이에 따라, 시각 t2에 있어서, L 레벨의 활성 상태에 있는 최종적인 액트 개시 신호 ZACT(0)가 발생한다. 이것을 수신하여, 실제의 액트 커맨드 ACT의 입력 시점보다 늦게 뱅크 B0의 활성화가 개시된다.

다음 외부 클럭 신호 CLK의 입력 타이밍에 있어서 판독 또는 기입 명령(READ/WRITE)이 입력된 경우(시각 t3), 시각 t2으로부터 시각 t3의 간격이 tRCD 기간으로 된다.

또한, 본 발명의 실시예 4에 있어서의 액트 신호 발생 회로(120)의 다른 구체적 구성의 일례에 대하여 도 17을 이용하여 설명한다.

도 17에 도시한 액트 신호 발생 회로(이하, 액트 신호 발생 회로(120.2)라고 칭함)는 종래의 액트 신호 발생 회로(13) 및 제어 유닛(91.0, 91.1, 91.2, 91.3)을 구비한다. 제어 유닛(91.0, 91.1, 91.2, 91.3)(이하, 총칭적으로 제어 유닛(91)이라고 칭함)은 뱅크 B0, …, B3의 각각 대응하여 마련된다.

제어 유닛(91)의 구성에 대하여, 대표적으로 제어 유닛(91.0)을 이용하여 설명한다. 제어 유닛(91.0)은 인버터 회로(86), 래치 회로(87), 지연단(88) 및 스위치 회로(89, 90)를 구비한다.

인버터 회로(86)는, 대응하는 액트 개시 신호 KZACT(0)를 입력으로 수신하여, 이것을 반전시켜 출력한다. 래치 회로(87)는 테스트 모드 신호 ZMS1 및 내부 클럭 신호 CLK0에 근거하여, 인버터 회로(86)의 출력 신호를 래치한다. 지연단(88)은 래치 회로(87)의 출력 신호 S3을 지연시켜 출력한다. 스위치 회로(89)는 테스트 모드 신호 ZMS1에 근거하여, 지연단(88)으로부터 출력되는 신호를 출력한다. 스위치 회로(90)는, 테스트 모드 신호 ZMS1에 근거하여, 액트 개시 신호 KZACT(0)를 출력한다. 스위치 회로(89) 또는 스위치 회로(90) 중 어느 한쪽으로부터 출력되는 신호가 최종적인 액트 개시 신호 ZACT(0)으로서 대응하는 뱅크 B0에 출력된다.

구체적으로는, 테스트 모드(예를 들면, 테스트 모드 신호 ZMS1이 L 레벨)에 있어서는, 스위치 회로(89)에 의해, 지연단(88)으로부터 출력되는 신호가 액트 개시 신호 ZACT(0)로서 출력된다. 한편, 노멀 모드(테스트 모드 이외)의 경우에는, 스위치 회로(90)를 거쳐서, 액트 개시 신호 KZACT(0) 그 자체가 최종적인 액트 개시 신호 ZACT(0)로서 출력된다.

다음에, 테스트 모드에 있어서의 액트 신호 발생 회로(120.2)의 동작에 대하여 타이밍차트인 도 18의 (a) 내지 (d)을 이용하여 설명한다.

도 18에 있어서, (a)는 외부 클럭 신호 CLK를, (b)는 액트 개시 신호 KZACT(0)를, (c)는 최종적인 액트 개시 신호 ZACT(0)를, (d)는 래치 회로(87)의 출력 신호 S3을 각각 나타내고 있다. 또, 테스트 모드 신호 ZMS1은 L 레벨의 활성 상태(테스트 모드)에 있는 것으로 한다.

도 18의 (a) 내지 (d)에 도시하는 바와 같이 시각 t0에 있어서 액트 커맨드 ACT가 입력되면, 시각 t1에 있어서, 지정된 뱅크(뱅크 B0으로 함)에 대응하는 액트 개시 신호 KZACT(0)가 H 레벨로부터 L 레벨 상태로 변화한다. 외부 클럭 신호 CLK(또는, 내부 클럭 신호 CLK0)가 H 레벨로부터 L 레벨로 하강하는 시점(시각 t2)에 있어서, 래치 회로(87)는 인버터 회로(86)로부터 출력되는 신호를 래치하여 출력한다. 또한, 래치한 신호가 지연단(88)에 의해 지연된다. 이에 따라, 실제로 액트 커맨드 ACT가 입력된 시점보다 늦게(시각 t3), L 레벨의 최종적인 액트 개시 신호 ZACT(0)가 출력되게 된다.

다음 외부 클럭 신호 CLK(또는, 내부 클럭 신호 CLK0)의 상승 타이밍에 있어서 판독 또는 기입 명령(READ/WRITE)이 지정된 경우(시각 t4), 시각 t3과 시각 t4의 간격이 tRCD 기간으로 된다.

즉, 동기형 반도체 기억 장치(4000)는 액트 신호 발생 회로(120)를 구비하는 것에 의해 활성 명령 정보의 전달을 조정할 수 있으므로, 실제로 액트 커맨드 ACT가 입력된 시점보다 뱅크의 활성 타이밍을 충분히 지연시키는 것이 가능해진다.

또한 액트 신호 발생 회로(120.2)는, 내부 클럭 신호의 하강 타이밍을 트리거로 하여 지연을 개시하기 때문에, 액트 신호 발생 회로(120.1)에 비해 필요한 지연단의 양을 적게 할 수 있다.

이상과 같이, 본 발명의 실시예 4에 있어서의 동기형 반도체 기억 장치에 있어서는, 실제로 액트 커맨드 ACT가 입력된 시점보다 늦게 뱅크를 활성화시키는 것이 가능해지고, 그 결과 tRCD 기간은 종래의 tRCD 기간보다 단축된다. 따라서, 고속 동작을 실행하는 메모리에 대해서도 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 시험하는 것이 가능해진다.

(실시예 5)

본 발명의 실시예 5에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서 뱅크의 비활성화 타이밍을 제어하는 것을 가능하게 하는 것이다.

본 발명의 실시예 5에 있어서의 동기형 반도체 기억 장치(5000)에 대하여, 도 19를 이용하여 설명한다.

도 19에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명은 생략한다.

도 19에 도시하는 동기형 반도체 기억 장치(5000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 프리차지 신호 발생 회로(12) 대신에 지연단을 갖는 프리차지 신호 발생 회로(130)를 구비한다는 점이다.

프리차지 신호 발생 회로(130)는, 테스트 모드에 있어서는, 외부로부터 입력되는 프리차지 커맨드 PRE에 대응하는 프리차지 명령 정보를 지연단을 통과시켜 출력한다. 테스트 모드 이외의 경우(노멀 모드)에는, 종래와 마찬가지로 프리차지 커맨드 PRE에 응답하여 프리차지 명령 정보를 뱅크에 전달한다.

이 결과, 동기형 반도체 기억 장치(5000)는, 테스트 모드에 있어서는, 종래의 동기형 반도체 기억 장치(9000)에 있어서의 비활성 타이밍보다 지연된 타이밍에서 뱅크를 비활성화시키는 것이 가능해진다.

또, 모드 세트 설정 회로(4)는, 외부 신호에 근거하여 특정한 테스트 모드가 설정된 것을 검출하고, 테스트 모드 신호 ZMS2를 출력하는 것으로 한다.

다음에, 본 발명의 실시예 5에 있어서의 프리차지 신호 발생 회로(130)의 구체적 구성의 일례에 대하여 도 20을 이용하여 설명한다.

도 20에 있어서의 프리차지 신호 발생 회로(이하, 프리차지 신호 발생 회로(130.1)라고 칭함)는 종래의 프리차지 신호 발생 회로(12) 및 제어 유닛(185.0, 185.1, 185.2, 185.3)을 구비한다(이하, 총칭적으로 제어 유닛(185)이라고 칭함). 제어 유닛(185)의 각각은, 뱅크 B0, …, B3에 대응하여 마련된다. 이하, 간단히 하기 위하여, 종래의 프리차지 신호 발생 회로(12)가 출력하는 프리차지 개시 신호를 프리차지 개시 신호 KZPRE(0), KZPRE(1), KZPRE(2) 및 KZPRE(3)라고 기재한다.

제어 유닛(185)의 구성에 대하여, 대표적으로 제어 유닛(185.0)을 이용하여 설명한다. 제어 유닛(185.0)은 인버터 회로(180, 94), NAND 회로(181), 지연단(182) 및 스위치 회로(183, 184)를 구비한다.

인버터 회로(180)는 프리차지 신호 발생 회로(12)로부터 출력되는 대응하는 액트 개시 신호 KZPRE(0)를 입력으로 수신하여 이것을 반전시킨다. NAND 회로(181)의 제 1 입력 노드는, 인버터 회로(94)를 거쳐서 테스트 모드 신호 ZMS2를 반전시킨 신호를 수신하고, 제 2 입력 노드는 인버터 회로(180)의 출력 신호를 수신한다.

지연단(182)은 NAND 회로(181)의 출력 신호를 지연시켜 출력한다. 스위치 회로(183)는 지연단(182)으로부터 출력되는 신호를 수신한다. 스위치 회로(184)는 대응하는 프리차지 개시 신호 KZPRE(0)를 수신한다. 테스트 모드(예를 들면, 테스트 모드 신호 ZMS2가 L 레벨의 활성 상태)에 있어서는, 스위치 회로(183)에 의해, 지연된 신호가 프리차지 개시 신호 ZPRE(0)로서 출력된다. 한편, 노멀 모드(테스크 모드 이외)의 경우에는, 스위치 회로(184)에 의해 프리차지 개시 신호 KZPRE(0)가 그대로 프리차지 개시 신호 ZPRE(0)로서 출력된다.

스위치 회로(183, 184)는, 예를 들면 전송 게이트로 구성할 수 있다.

다음에, 테스트 모드에 있어서의 프리차지 신호 발생 회로(130.1)의 동작에 대하여, 타이밍차트인 도 21의 (a) 내지 (c)를 이용하여 설명한다.

도 21에 있어서, (a)는 외부 클럭 신호 CLK를, (b)는 프리차지 개시 신호 KZPRE(0)를, (c)는 최종적인 프리차지 개시 신호 ZPRE(0)를 나타낸다. 또, 테스트 모드 신호 ZMS2는 L 레벨의 활성 상태(테스트 모드)에 있는 것으로 한다.

도 21의 (a) 내지 (c)에 도시하는 바와 같이 시각 t0에 있어서 프리차지 커맨드 PRE가 입력되면, 시각 t1에 있어서, 지정된 뱅크(뱅크 B0으로 함)에 대응하는 프리차지 개시 신호 KZPRE(0)가 H 레벨로부터 L 레벨 상태로 변화한다. 지연단(182)에 의해 프리차지 개시 신호 KZPRE(0)가 지연된다. 이에 따라, 시각 t2에 있어서, L 레벨의 활성 상태에 있는 최종적인 프리차지 개시 신호 ZPRE(0)가 발생한다.

이것을 수신하여, 실제로 프리차지 커맨드 PRE의 입력 시점보다 늦게 뱅크 B0의 비활성화가 개시된다.

다음 외부 클럭 신호 CLK의 입력 타이밍에 있어서 액트 커맨드 ACT가 입력된 경우(시각 t3), 시각 t2로부터 시각 t3의 간격이 tRP 기간으로 된다.

또한, 본 발명의 실시예 5에 있어서의 프리차지 신호 발생 회로(130)의 다른 구체적 구성의 일례에 대하여 도 22를 이용하여 설명한다.

도 22에 도시하는 프리차지 신호 발생 회로(이하, 프리차지 신호 발생 회로(130.2)라고 칭함)는 종래의 프리차지 신호 발생 회로(12) 및 제어 유닛(191.0, 191.1, 191.2, 191.3)을 구비한다. 제어 유닛(191.0, 191.1, 191.2, 191.3)(이하, 총칭적으로 제어 유닛(191)이라고 칭함)은 뱅크 B0, …, B3의 각각 대응하여 마련된다.

제어 유닛(191)의 구성에 대하여, 대표적으로 제어 유닛(191.0)을 이용하여 설명한다. 제어 유닛(191.0)은 인버터 회로(186), 래치 회로(187), 지연단(188) 및 스위치 회로(189, 190)를 구비한다.

인버터 회로(186)는 대응하는 프리차지 개시 신호 KZPRE(0)를 입력으로 수신하여, 이것을 반전시켜 출력한다. 래치 회로(187)는 테스트 모드 신호 ZMS2 및 내부 클럭 신호 CLK0에 근거하여, 인버터 회로(186)의 출력 신호를 래치한다.

지연단(188)은 래치 회로(187)의 출력 신호 S13을 지연시켜 출력한다. 스위치 회로(189)는 지연단(188)으로부터 출력되는 신호를 수신한다. 스위치 회로(190)는 프리차지 개시 신호 KZPRE(0)를 수신한다. 테스트 모드(예를 들면, 테스트 모드 신호 ZMS1이 L 레벨)에 있어서는, 스위치 회로(189)에 의해, 지연단(188)으로부터 출력되는 신호가 프리차지 개시 신호 ZPRE(0)로서 출력된다. 한편, 노멀 모드(테스트 모드 이외)의 경우에는, 스위치 회로(190)에 의해, 프리차지 개시 신호 KZPRE(0) 그 자체가 최종적인 프리차지 개시 신호 ZPRE(0)로서 출력된다.

다음에, 테스트 모드에 있어서의 프리차지 신호 발생 회로(130.2)의 동작에 대하여 타이밍차트인 도 23의 (a) 내지 (d)을 이용하여 설명한다.

도 23에 있어서, (a)는 외부 클럭 신호 CLK를, (b)는 프리차지 개시 신호 KZPRE(0)를, (c)는 최종적인 프리차지 개시 신호 ZPRE(0)를, (d)는 래치 회로(187)의 출력 신호 S13을 각각 나타내고 있다. 또, 테스트 모드 신호 ZMS2는 L 레벨의 활성 상태(테스트 모드)에 있는 것으로 한다.

도 23의 (a) 내지 (d)에 도시하는 바와 같이 시각 t0에 있어서 프리차지 커맨드 PRE가 입력되면, 시각 t1에 있어서, 대응하는 뱅크의 프리차지 개시 신호 KZPRE(0)가 L 레벨로 하강한다. 외부 클럭 신호 CLK(또는 내부 클럭 신호 CLK0)가 H 레벨로부터 L 레벨로 하강하는 시점(시각 t2)에 있어서, 래치 회로(187)는 인버터 회로(186)로부터 출력되는 신호를 래치하여 출력한다. 또한, 래치한 신호가 지연단(188)에 의해 지연된다. 이에 따라, 실제로 프리차지 커맨드 PRE가 입력된 시점보다 지연되어(시각 t3), L 레벨의 최종적인 프리차지 개시 신호 ZPRE(0)가 출력되게 된다.

다음 외부 클럭 신호 CLK의 상승 타이밍에 있어서 프리차지 커맨드 PRE가 입력된 경우(시각 t4), 시각 t3과 시각 t4의 간격이 tRP 기간으로 된다.

즉, 동기형 반도체 기억 장치(5000)는, 프리차지 신호 발생 회로(130)를 구비하는 것에 의해 프리차지 명령 정보의 전달을 조정할 수 있으므로, 실제로 프리차지 커맨드 PRE가 입력된 시점보다 뱅크의 비활성 타이밍을 충분히 지연시키는 것이 가능해진다.

또한, 프리차지 신호 발생 회로(130.2)는, 내부 클럭 신호의 하강 타이밍을 트리거로 하여 지연을 개시하기 때문에, 프리차지 신호 발생 회로(130.1)에 비해 필요한 지연단의 양을 적게 할 수 있다.

이상과 같이, 본 발명의 실시예 5에 있어서의 동기형 반도체 기억 장치에 있어서는, 실제로 프리차지 커맨드 PRE가 입력된 시점보다 지연시켜 뱅크를 비활성화시키는 것이 가능해지고, 그 결과 tRP 기간이 종래의 tRP 기간보다 단축된다. 따라서, 고속 동작을 실행하는 메모리에 대해서도, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 시험하는 것이 가능해진다.

(실시예 6)

본 발명의 실시예 6에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서, 뱅크의 활성, 비활성화 타이밍을 임의로 제어하는 것을 가능하게 하는 것이다.

본 발명의 실시예 6에 있어서의 동기형 반도체 기억 장치(6000)에 대하여, 도 24를 이용하여 설명한다.

도 24에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 기호 및 동일한 부호를 부여하고, 그 설명을 생략한다. 도 24에 도시하는 동기형 반도체 기억 장치(6000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 프리차지 신호 발생 회로(12) 대신에 프리차지 신호 발생 회로(130)를 구비하는 것과, 액트 신호 발생 회로(13) 대신에 액트 신호 발생 회로(120)를 구비한다는 점이다.

동기형 반도체 기억 장치(6000)에 있어서의 액트 신호 발생 회로(120)는, 실시예 4에서 설명한 바와 같이, 대응하는 뱅크로의 활성 명령 정보의 전달을 조정하는 것을 가능하게 한다. 또한, 프리차지 신호 발생 회로(130)는, 실시예 5에서 설명한 바와 같이, 뱅크로의 프리차지 명령 정보의 전달을 조정하는 것을 가능하게 한다.

이 결과, 본 발명의 실시예 6에 있어서의 동기형 반도체 기억 장치(6000)에 있어서는, 실제로 액트 커맨드 ACT가 입력된 시점보다 지연시켜 뱅크를 활성화시키는 것이 가능해지고, 또한 실제로 프리차지 커맨드 PRE가 입력된 시점보다 지연시켜 뱅크를 비활성화시키는 것이 가능해지기 때문에, 고속 동작을 실행하는 메모리에 대해서도 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 시험하는 것이 가능해진다.

(실시예 7)

본 발명의 실시예 7에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서, 외부 클럭 신호와 더불어 다른 외부 신호에 근거하여, 고주파수의 내부 클럭 신호를 발생하는 것을 가능하게 하는 것이다.

우선, 본 발명의 실시예 7에 관한 동기형 반도체 기억 장치(7000)의 전체 구성의 일례를 도 25를 이용하여 설명한다.

도 25에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 25에 도시하는 동기형 반도체 기억 장치(7000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 내부 클럭 발생 회로(2) 대신에 종래의 내부 클럭 신호의 체배의 주파수(multiple of the frequency)의 내부 클럭 신호 CLKN을 출력하는 내부 클럭 발생 회로(150)를 구비한다는 점이다.

모드 세트 설정 회로(4)는, 외부 신호에 응답하여, 특정한 테스트 모드가 설정되었는지 여부를 검출해서 테스트 모드 신호 ZMS를 출력하는 것으로 한다.

내부 클럭 발생 회로(150)는, 테스트 모드 신호 ZMS에 응답하여, 통상의 내부 클럭 신호(이하, 간단히 하기 위하여 CLK1이라고 기재함)보다 높은 주파수의 내부 클럭 신호 CLKN을 생성하여 출력한다.

다음에, 본 발명의 실시예 7에 있어서의 내부 클럭 발생 회로(150)의 구체적 구성의 일례에 대하여 도 26을 이용하여 설명한다.

도 26에 있어서의 내부 클럭 발생 회로(150)는 내부 클럭 발생 회로(2.1, 2.2)와, 테스트 모드 클럭 발생 회로(152) 및 스위치 회로(154)를 포함한다. 내부 클럭 발생 회로(2.1, 2.2)는 종래의 내부 클럭 발생 회로(2)와 마찬가지의 구성으로 되어 있으며, 입력한 클럭 신호에 대하여 위상 동기(또는 위상 동기 및 주파수 동기)한 클럭 신호를 출력한다.

테스트 모드 클럭 발생 회로(152)는, 외부 클럭 신호 CLK와 외부 제어 신호의 하나인 외부 클럭 인에이블 신호 CKE에 근거해, 테스트 모드 신호 ZMS에 응답하여 클럭 신호 CLK3을 출력한다. 내부 클럭 발생 회로(2.1)는 외부 클럭 신호 CLK를 취입하여 내부 클럭 신호 CLK1을 출력한다. 내부 클럭 발생 회로(2.2)는 클럭 신호 CLK3을 취입하여 내부 클럭 신호 CLK2를 출력한다.

스위치 회로(154)는 테스트 모드 신호 ZMS에 응답하여 내부 클럭 신호 CLK1 또는 내부 클럭 신호 CLK2 중 어느 하나를 내부 클럭 신호 CLKN으로서 출력한다. 동기형 반도체 기억 장치(7000)는 이 내부 클럭 신호 CLKN에 근거하여 동작한다.

테스트 모드 클럭 발생 회로(152)의 구체적 구성을 설명한다. 테스트 모드 클럭 발생 회로(152)는, EXOR 회로(200), 원샷 펄스 발생 회로(202, 204), 인버터 회로(206) 및 논리 게이트(208)를 구비한다.

EXOR 회로(200)는 외부 클럭 신호 CLK와 외부 클럭 인에이블 신호 CKE의 배타적 논리합을 취한다. 원샷 펄스 발생 회로(202)는 EXOR 회로(200)가 출력하는 신호 S4의 상승 타이밍에서 L 레벨의 원샷 펄스를 발생한다. 또한, 원샷 펄스 발생 회로(204)는 EXOR 회로(200)의 출력 신호 S4의 L 레벨로의 하강 타이밍에서 H 레벨의 원샷 펄스를 발생한다.

인버터 회로(206)는 원샷 펄스 발생 회로(204)의 출력을 반전시켜 출력한다. 논리 게이트(208)는 원샷 펄스 발생 회로(202)의 출력 신호 및 인버터 회로(206)의 출력 신호를 입력으로 수신하여 클럭 신호 CLK3을 출력한다.

다음에, 테스트 모드에 있어서의 내부 클럭 발생 회로(150)의 동작을 타이밍차트인 도 27의 (a) 내지 (d)을 이용하여 설명한다.

도 27에 있어서, (a)는 외부 클럭 신호 CLK를, (b)는 외부 클럭 인에이블 신호 CKE를, (c)는 EXOR 회로(200)의 출력 신호 S4를, (d)는 내부 클럭 신호 CLKN을 각각 나타내고 있다. 또, 테스트 모드(예를 들면, 테스트 모드 신호 ZMS가 L 레벨의 활성화 상태)에 있는 것으로 한다.

외부 클럭 신호 CLK는, 시각 ti×4(단, i는 0 이상의 정수)에 있어서 L 레벨로부터 H 레벨로 상승하고, 시각 ti×4+2에 있어서 H 레벨로부터 L 레벨로 하강한다. 이에 반하여 외부 클럭 인에이블 신호 CKE는, 시각 ti×4+1(단, i는 0 이상의 정수)에 있어서 L 레벨로부터 H 레벨로 상승하고, 시각 ti×4+3에 있어서 H 레벨로부터 L 레벨로 하강하는 것으로 한다.

EXOR 회로(200)는 외부 클럭 신호 CLK와 외부 클럭 인에이블 신호 CKE의 레벨 변화의 타이밍차(差)를 발생시킨다. 따라서, EXOR 회로(200)로부터 출력되는 신호는 시각 ti×2에 있어서 L 레벨로부터 H 레벨로 상승하고, 시각 ti×2+1에 있어서 H 레벨로부터 L 레벨로 하강한다.

이에 따라, 원샷 펄스 발생 회로(202, 204)로부터 각각 시각 ti×2, 시각 ti×2+1에 있어서 펄스가 발생하고, 이것을 수신하는 내부 클럭 발생 회로(2.2)로부터 외부 클럭 신호 CLK의 2배의 주파수의 내부 클럭 신호 CLK2가 출력된다. 스위치 회로(154)는 내부 클럭 신호 CLK2를 내부 클럭 신호 CLKN으로서 출력한다. 또 이 경우, 내부적으로는 외부 클럭 인에이블 신호 CKE를 입력하는 핀의 전압을 고정 전위로 한다.

이상과 같이, 동기형 반도체 기억 장치(7000)는 외부 클럭 신호 CLK의 레벨 변화의 타이밍에 대하여 외부 클럭 인에이블 신호 CKE의 레벨 변화 타이밍을 제어함으로써, 종래의 내부 클럭 신호의 체배의 주파수의 내부 클럭 신호 CLKN을 생성할 수 있고, 그 결과 tRCD 기간, tRP 기간을 용이하게 단축할 수 있다.

(실시예 8)

본 발명의 실시예 8에 있어서의 동기형 반도체 기억 장치는, 테스트 모드에 있어서, 외부 신호에 근거하여 보다 직접적으로 뱅크의 활성화를 조정하는 것을 가능하게 하는 것이다.

본 발명의 실시예 8에 관한 동기형 반도체 기억 장치(8000)의 전체 구성의 일례를 도 28을 이용하여 설명한다.

도 28에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 28에 도시하는 동기형 반도체 기억 장치(8000)가 종래의 동기형 반도체 기억 장치(9000)와 다른 점은, 액트 신호 발생 회로(13) 대신에 액트 신호 발생 회로(160)를 구비한다는 점이다.

모드 세트 설정 회로(4)는, 외부 신호에 응답하여, 특정한 테스트 모드가 설정되었는지 여부를 검출해 테스트 모드 신호 ZMS1을 출력하는 것으로 한다.

액트 신호 발생 회로(160)는, 테스트 모드에 있어서는, 외부로부터 입력되는 액트 커맨드 ACT에 대응하는 활성 명령 정보를 지연시켜 출력한다. 테스트 모드 이외의 경우(노멀 모드)에는, 종래와 마찬가지로 액트 커맨드 ACT에 응답하여 활성 명령 정보를 뱅크에 전달한다.

다음에, 본 발명의 실시예 8에 있어서의 액트 신호 발생 회로(160)의 구체적 구성의 일례에 대하여 도 29를 이용하여 설명한다.

도 29에 도시하는 액트 신호 발생 회로(160)는 NAND 회로(22), 액트 명령 래치 회로(24.0, 24.1, 24.2, 24.3) 및 액트 명령 출력 회로(210.0, 210.1, 210.2, 210.3)를 구비한다.

NAND 회로(22) 및 액트 명령 래치 회로(24)에 대해서는 실시예 1에서 설명한 바와 같다. 액트 명령 출력 회로(210.0, 210.1, 210.2, 210.3)는 각각 뱅크 B0, B1, B2, B3에 대응하여 마련된다(이하, 총칭적으로 액트 명령 출력 회로(210)라고 칭함).

액트 명령 출력 회로(210)는 테스트 모드 신호 ZMS1 및 특정한 외부 신호(구체적으로는, 외부 제어 신호 DQM)에 응답하여 액트 개시 신호 ZACT를 출력한다.

다음에, 액트 명령 출력 회로(210)의 구성에 대하여 액트 명령 출력 회로(210.0)를 이용하여 설명한다.

액트 명령 출력 회로(210.0)는 NAND 회로(161, 162, 163) 및 인버터 회로(164, 165, 166, 167)를 구비한다.

인버터 회로(166)는 도 28에 도시하는 입력 초단(16)으로부터 신호 BDQM을 수신하여, 이를 반전시켜 출력한다.

인버터 회로(167)는, 인버터 회로(166)의 출력 신호를 입력으로 수신하여, 이를 반전시켜 출력한다. NAND 회로(163)의 제 1 입력 노드는, 인버터 회로(165)를 거쳐서, 테스트 모드 신호 ZMS1을 반전시킨 신호를 수신하고, 제 2 입력 노드는 인버터 회로(167)의 출력 신호를 수신한다.

NAND 회로(161)의 제 1 입력 노드는 대응하는 액트 명령 래치 회로(24)에 의해 유지되는 신호 ACTF(0)를 수신하고, 제 2 입력 노드는 테스트 모드 신호 ZMS1을 수신한다. NAND 회로(162)의 제 1 입력 노드는 NAND 회로(161)의 출력 신호를 수신하고, 제 2 입력 노드는 NAND 회로(163)의 출력 신호를 수신한다. 인버터 회로(164)는 NAND 회로(164)의 출력 신호를 수신한다. 각각의 인버터 회로(164)로부터 대응하는 액트 개시 신호 ZACT가 출력된다.

다음에, 테스트 모드에 있어서의 액트 신호 발생 회로(160)의 동작을 타이밍차트인 도 30의 (a) 내지 (d)를 이용하여 설명한다.

도 30에 있어서, (a)는 외부 제어 신호 /RAS를, (b)는 외부 제어 신호 /CAS를, (c)는 외부 제어 신호 DQM을, (d)는 액트 개시 신호 ZACT(0)를 각각 나타내고 있다. 또, 테스트 모드 신호 ZMS1이 L 레벨의 활성화 상태(테스트 모드)에 있는 것으로 한다.

도 30에 도시하는 바와 같이 액트 커맨드 ACT가 입력된 시점(시각 0)에서, 외부 제어 신호 DQM이 L 레벨이기 때문에, 액트 개시 신호 ZACT는 출력되지 않는다.

계속해서, 외부로부터의 제어(외부 제어 신호 DQM을 L 레벨로부터 H 레벨로 설정함)에 의해 신호 BDQM을 H 레벨로 설정한다. 이에 따라, 시각 t1에 있어서 액트 개시 신호 ZACT(0)가 L 레벨의 활성 상태로 된다.

이 결과, 실제의 액트 커맨드 ACT의 입력 시점보다 지연되어, 뱅크 B0의 활성화가 개시된다.

다음 외부 클럭 신호의 입력 타이밍에 있어서 판독 혹은 기입 명령(READ/WRITE)이 입력된 경우(시각 t2), 시각 t1과 시각 t2의 간격이 tRCD 기간으로 된다. 또, 이 경우, 내부적으로는 외부 제어 신호 DQM에 대한 내부 제어 신호를 L 레벨로 고정시켜 두고, 판독(기입) 마스크가 부가되지 않도록 한다.

한편, 노멀 모드의 경우에는, 외부로부터 입력된 액트 커맨드 ACT의 입력 타이밍에 근거하여 뱅크 각각에 대하여 대응하는 뱅크 개시 신호 ZACT가 출력된다.

이상과 같이, 본 발명의 실시예 8에 있어서의 동기형 반도체 기억 장치에 있어서는, 보다 직접적으로 액트 커맨드 ACT가 입력된 시점보다 지연시켜 뱅크를 활성화시키는 것이 가능해지고, 그 결과 tRCD 기간이 종래의 tRCD 기간보다 단축된다. 따라서, 고속 동작을 실행하는 메모리에 대해서도 저속의 클럭 신호밖에 공급할 수 없는 테스터를 이용하여 테스트하는 것이 가능해진다.

또, 이상의 설명에 있어서는 활성 명령 정보를 전달하는 타이밍의 조정에 대하여 설명하였지만, 프리차지 명령 정보를 전달하는 타이밍의 조정에도 적용이 가능하다.

또한, 외부 제어 신호 DQM을 이용하여, 액트 개시 신호가 대응하는 행계 제어 회로로의 전달을 조정하고 있지만, 이것에 한정되는 것이 아니라, 그 밖의 외부 신호를 이용하더라도 마찬가지의 목적을 달성할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 저속의 클럭 신호밖에 공급할 수 없는 테스터를 사용한 경우에 있어서도, 외부로부터 임의로 워드선의 활성화 및 비활성화를 제어하여 성능 시험을 실행할 수 있으며, 또한 고속으로 성능 시험을 실행할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와,

외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 수단과,

외부로부터 입력되는 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하고, 검출 결과로서 테스트 모드 신호를 출력하는 테스트 모드 검출 수단과,

상기 내부 클럭 신호에 동기하여 입력되는 상기 워드선을 활성화하는 활성 명령을 검출하여, 상기 워드선을 활성화시키는 활성 개시 신호를 출력하는 활성 제어 수단을 포함하되,

상기 활성 제어 수단은,

상기 테스트 모드 신호에 응답하여, 상기 활성 개시 신호를 상기 활성 명령의 입력 타이밍보다 지연시켜 대응하는 상기 뱅크에 출력하는 동기형 반도체 기억 장치.
행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와,

외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 수단과,

외부로부터 입력되는 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하고, 검출 결과로서 테스트 모드 신호를 출력하는 테스트 모드 검출 수단과,

상기 내부 클럭 신호에 동기하여 입력되는 상기 워드선을 비활성화하는 비활성 명령을 검출하여, 상기 워드선을 비활성화시키는 비활성 개시 신호를 출력하는 비활성 제어 수단을 포함하되,

상기 비활성 제어 수단은,

상기 테스트 모드 신호에 응답하여, 상기 비활성 개시 신호를 상기 비활성 명령의 입력 타이밍보다 지연시켜 대응하는 상기 뱅크에 출력하는 동기형 반도체 기억 장치.
행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와,

외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 수단과,

외부로부터 입력되는 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하고, 검출 결과로서 테스트 모드 신호를 출력하는 테스트 모드 검출 수단과,

상기 내부 클럭 신호에 동기하여 입력되는 상기 워드선을 활성화하는 활성 명령을 검출하여, 상기 워드선을 활성화시키는 활성 개시 신호를 출력하는 활성 제어 수단과,

상기 내부 클럭 신호에 동기하여 입력되는 상기 워드선을 비활성화하는 비활성 명령을 검출하여, 상기 워드선을 비활성화시키는 비활성 개시 신호를 출력하는 비활성 제어 수단을 포함하되,

상기 활성 제어 수단은,

상기 테스트 모드 신호에 응답하여, 상기 활성 개시 신호를 상기 활성 명령의 입력 타이밍보다 지연시켜 대응하는 상기 뱅크에 출력하고,

상기 비활성 제어 수단은,

상기 테스트 모드 신호에 응답하여, 상기 비활성 개시 신호를 상기 비활성 명령의 입력 타이밍보다 지연시켜 대응하는 상기 뱅크에 출력하는 동기형 반도체 기억 장치.