KR100338084B1 - 데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치 - Google Patents

데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치 Download PDF

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Abstract

반도체메모리장치는, 최소 tCAS 및 최소 tCP중의 하나에 대응하는, 즉 CASB의 저전위상태와 고전위상태 중의 하나로 있는 데이터판독타이밍에서 판독데이터를 래치할 수 있는 래치신호발생회로를 구비한다. 이 반도체메모리장치는 서로 다른 데이터판독동작사이클들을 가지며, 어드레스신호가 입력되는 디코더와, 메모리셀들로 구성된 메모리셀어레이와, 메모리셀들중에서 디코더에 의해 선택된 하나로부터 출력된 데이터를 래치하는 D래치회로와, D래치회로로부터 출력되는 데이터를 출력하는 출력버퍼와, 그리고 D래치회로에 사용되는 클럭신호로서, 각 판독동작사이클에서 유효한 데이터래치타이밍을 갖는 클럭신호를 발생하는 래치신호발생회로를 구비한다.

Description

데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치{Semiconductor memory device having circuit for controlling data-output timing}
본 발명은 반도체메모리장치에 관한 것으로서, 보다 상세하게는, 내부적으로 현재의 데이터출력모드를 검출하여 데이터의 출력타이밍을 제어하는 회로를 구비한 반도체메모리장치에 관한 것이다.
본 발명은 일본에 출원번호 평10-263569호를 우선권주장한다.
최근, 반도체메모리장치의 속도는 더욱 고속화되고 있다. 고속페이지모드라 불리우는 일반적인 종래기술에서는, 부논리CAS(컬럼어드레스스트로브)(이하, CASB로 기재)신호의 클로킹동작이 수행되어 동일 워드라인으로 전송된 데이터를 판독한다. 고속페이지모드에서, CASB신호의 강하(또는 하강)타이밍에서 데이터가 외부출력핀으로 출력되고, CASB신호의 상승타이밍에서 출력데이터가 리셋되고 외부출력핀이 하이임피던스(즉, 'HI-Z')상태로 설정된다. 그러나, 출력데이터의 리셋동작(CASB신호가 상승할 때)이 상당한 시간을 필요로 하기 때문에, CASB신호의 고전위상태는 고속페이지모드의 속도를 증가시키기 위해 긴 시간동안 유지되어야 한다.
상술한 문제점을 해결하기 위해, EDORAM(Extended Data-Out RAM)이 개발되었다. EDORAM의 페이지모드사이클에서, CASB신호의 상승타이밍에서 데이터리셋동작은 수행되지 않고 CASB신호의 다음 사이클의 강하까지 데이터가 유지된다. 그러므로, CASB신호의 고전위기간을 최소화할 수 있기 때문에, 상당히 고속화될 수 있다. 따라서, EDORAM은 현재 반도체메모리장치의 가장 일반적인 형태이다.
이하, 도 4를 참조하여 EDORAM의 내부동작을 설명한다.
어드레스신호(Ai)는 메모리셀어레이(101)내의 메모리셀을 선택하도록 디코더(100)로 입력되며, 의도하는 데이터가 판독되고 D래치회로(102)에 의해 래치된다. 다음에, D래치회로(102)로부터의 출력이 출력버퍼(104)를 통해 출력된다. D래치회로(102)에서, 래치동작은 래치신호발생회로(1)로부터 출력되는 신호(AD)의 반전신호인 신호(DL)를 사용하여 제어된다.
또한, 이 구성에서, CASB신호가 강하될 때, 고속페이지모드에서는 판독데이터가 메모리셀어레이(101)로부터 출력된다. 그러나, 이 경우, 그러한 강하 CASB신호가 지연소자를 통해 지연되고 신호(AD)로서의 기능을 한다. AD는 판독데이터를 래치하는 데 사용되는 신호(DL)로 반전된다. CASB신호의 전위가 다음 번에 상승하는 경우에도, CASB신호와 동기하는 신호(DL)는 계속해서 데이터를 래치시킨다. 또한, EDORAM은 'CASB 프리챠지액세스타임(즉, tACP)모드'(고속페이지모드의 장치에는 제공되지 않는다)라 불리는 특정한 액세스규정을 가지고 있다. 따라서, CASB신호의 상승시 데이터판독동작을 개시하도록 새로운 어드레스가 요구된다. 그러므로, 데이터래치부(102)는 내부의 판독데이터출력선과 데이터출력버퍼(104)의 사이에 위치되어야만 한다. 다음 CASB신호 강하시, 다음의 판독데이터를 출력하도록 상기 래치신호는 비활성화되고 래치상태가 종료된다.
여기서, EDORAM은 tAA(즉,어드레스액세스타임)모드, 상술한 tACP(즉, CASB프리챠지액세스타임)모드, 그리고, tCAC(즉, CAS액세스타임)모드 등의 다양한 출력모드들을 가진다.
tAA모드에서는, CASB신호의 강하타이밍과 동기하여 컬럼어드레스가 결정된다.
tCAC모드에서는, 컬럼어드레스가 결정되고 데이터판독동작이 내부적으로 수행되어 데이타가 출력가능한 상태로 된 후에, CASB강하가 이루어진다. 즉, 이 tCAC모드의 데이터판독동작에서, CASB신호의 강하가 잠시동안 대기상태로 된다.
tACP모드에서는, CASB신호의 전위가 상승할 때, 컬럼어드레스가 결정되어, 데이터판독에서의 액세스속도가 결정된다.
이하, 도 5 및 도 6을 참조하여 종래의 EDORAM의 정상동작 및 비정상적 동작을 설명한다.
데이터판독동작의 타이밍을 나타내는 각 타이밍챠트에서, CASB신호, 어드레스신호(Ai), 래치신호발생회로로부터의 출력신호(AD), 신호(AD)의 반전인 신호(DL)가 포함된다.
도 6은 비교적 저속사이클에서의, 정상동작의 파형을 나타낸다. 이 경우에, tAA는 tCAS(CASB의 저전위상태)보다 짧다. 이러한 경우에, 신호(DL)를 사용하여 출력데이터를 래치 및 보지하는 것이 가능하다. 그러나, 더욱 고속화되어 도 5에 도시된 바와 같이 tCAS가 tAA보다 짧게 되는 경우에는, 데이터출력에 앞서 신호(DL)가 활성화된다. 따라서, 출력이 래치될 수 없다.
여기에서, 속도를 증가시키기 위하여 CASB의 저전위상태(즉, tCAS기간)와 고전위상태(즉, 프리챠지기간, tCP)가 모두 목적으로 된다. tCAS가 20ns 이상인 경우에는, 도 6에 도시된 바와 같이 동작이 정상적으로 수행되지만, tCAS가 20ns미만이면, tAA사이클에서, 도 5에 도시된 바와 같이 판독데이터가 출력되기 전에 tCP상태가 되기 때문에, 데이터가 래치될 수 없다. 상술한 상황을 해결하기 위하여 래치타이밍이 내부적으로 제어되는 경우(여기에서는, 지연시킴)에는, 짧은 tCP사이클에서는 래치신호가 발생되지 않을 가능성이 있다.
상술한 문제점을 고려하여, 본 발명의 목적은, 최소 tCAS 및 최소 tCP중의 하나에 대응하는 판독타이밍으로 판독데이터를 래치시킬 수 있는 래치신호발생회로를 갖는 반도체메모리장치를 제공함에 있다. 동작속도가 더욱 증가함에 따라, 각 사이클에서의 데이터래치는 더욱 어려워질 것이다. 본 발명의 장치는 이러한 향후의 상황을 목표로 한다.
도 1은 본 발명에 따른 반도체메모리장치의 일반적인 구조를 나타내는 도면이다.
도 2는 반도체메모리장치의 tAA모드에서의 데이터판독동작의 타이밍챠트이다.
도 3은 반도체메모리장치의 tACP모드에서의 데이터판독동작의 타이밍챠트이다.
도 4는 종래의 반도체메모리장치의 일반적인 구조를 나타내는 도면이다.
도 5는 종래의 반도체메모리장치에서 비정상적인 데이터판독동작의 타이밍챠트이다.
도 6은 종래의 반도체메모리장치에서 정상적인 데이터판독동작의 타이밍챠트이다.
※도면의 주요부분에 대한 부호의 설명
1 : 래치신호발생회로 2,5,6 : 지연소자
3 : 배타적OR게이트 4,102 : D래치회로
7 : 선택회로 100 : 디코더
101 : 메모리셀어레이 103 : 인버터회로
104 : 출력버퍼
따라서, 본 발명은:
어드레스신호가 입력되는 디코더와;
복수개의 메모리셀로 구성된 매트릭스 메모리셀어레이와;
상기 메모리셀들 중에서 상기 디코더에 의해 선택된 하나로부터 출력된 데이터를 래치하는 D래치회로와;
상기 D래치회로로부터 출력되는 데이터를 출력하는 출력버퍼와; 그리고
상기 D래치회로에 사용되며, 각 판독동작사이클에서 유효한 데이터래치타이밍을 갖는 클럭신호를 발생하는 래치신호발생회로를 구비하는 서로 다른 데이터판독동작사이클을 갖는 반도체메모리장치를 제공한다.
전형적으로는, 반도체메모리장치의 종류는 EDORAM이고, 서로 다른 데이터판독동작사이클은 어드레스액세스타임(tAA)모드와 CASB프리챠지액세스타임(tACP)모드에서 나타나는 데이터판독동작사이클을 포함한다.
바람직하게는, 래치신호발생회로는 어드레스신호가 변화할 때, 외부 CASB신호의 상태를 검출함으로써 각 필요한 데이터판독타이밍을 검출하고, 검출된 결과에 따라 데이터래치에 적합한 시간을 결정하는 수단을 구비한다.
또한, 본 발명은, 어드레스신호가 입력되는 디코더와; 복수개의 메모리셀로 구성된 매트릭스 메모리셀어레이와; 상기 메모리셀들 중에서 상기 디코더에 의해 선택된 하나로부터 출력된 데이터를 래치하는 D래치회로와; 상기 D래치회로로부터 출력되는 데이터를 출력하는 출력버퍼와; 그리고 래치신호발생회로를 구비하고, 상기 래치신호발생회로는:
지연소자와 배타적OR게이트를 포함하며, 상기 어드레스신호가 변화할 때 원샷신호를 발생하는 어드레스천이검출회로와;
서로 다른 지연길이를 가지며, 외부 CASB신호가 입력되는 두 개의 지연소자와;
상기 원샷신호가 클럭신호로서 기능하고 상기 CASB신호가 입력되며, D래치회로로 구성된 동작모드검출회로와; 그리고
상기 동작모드검출회로로부터의 출력전위에 따라서 상기 두 개의 지연소자중 하나로부터의 출력을 선택하고, 각 판독동작사이클에서 유효한 데이터래치타이밍을 갖는 데이터래치신호를 발생하는 데이터 셀렉터를 구비하는 서로 다른 데이터판독동작사이클을 갖는 반도체메모리장치를 제공한다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 따른 반도체메모리장치의 일반적인 구조를 나타내는 도면이다. 이 장치는, 내부적으로 발생된 어드레스신호(Ai)가 입력되는 디코더(100)와, 메모리셀들로 구성된 (매트릭스)메모리셀어레이(101)와, 디코더에 의해 선택된 셀로부터 출력된 데이터(R)를 래치하는 D래치회로(102)와, 그 데이터를 출력하는 출력버퍼(104)와, D래치회로(102)에 사용되는 클럭신호를 발생하는 래치신호발생회로(1)를 구비한다. 여기서, 도 4에서 사용된 구성과 기본적으로 일치하는 구성에는 동일한 참조부호를 사용한다.
래치신호발생회로(1)는 다음의 내부 구조 및 동작을 갖는다. 내부의 어드레스신호(Ai)와 (어드레스신호(Ai)가 입력되는) 지연소자(2)로부터 출력된 신호는 배타적OR회로(3)로 입력된다. 이 회로(3)로부터 출력된 신호(AT)는 어드레스신호변화시 지연시간폭을 갖는 원샷(one-shot)신호로 된다. D래치회로(4)는 신호(AT)가 활성상태인 동안 CASB신호의 상태를 검출하여, 검출된 상태를 신호(MD)로서 보지한다. CASB신호는 서로 다른 지연길이(또는 시간)를 갖는 두 개의 지연소자들 (5 및 6)로 입력되고, 출력신호들(AD 및 BD)이 지연소자들(5 및6)로부터 각각 얻어진다. 소자(6)의 지연값은 tCAS와 tAA의 차이와 동일하거나 크고, 소자(5)의 지연값은 tCP이내이다. 이러한 지연값들은 각각의 스펙(specification)에서 결정된다.
출력들(AD 및 BD)중의 하나는, 상기 신호(MD)의 상태에 기초하여 출력들(AD 및 BD)중의 하나를 선택하는 선택회로(7)에 의해 출력신호(D)로서 선택된다. 신호(D)는 인버터회로(103)로 입력되고 이 인버퍼회로로부터 출력신호(DL)가 얻어진다. 이 신호(DL)는 판독데이터를 내부적으로 보지하는 데 사용되므로, 판독데이터(R)는 D래치회로(102)에 의해 보지된다.
다음에, 도 2 및 도 3을 참조하여 래치신호발생회로의 동작을 설명한다.
도 2의 타이밍도는, (i)20ns미만의 tCAS에서 tAA사이클에 있어서의 CASB의 파형, (ii)어드레스(Ai)의 파형, (iii)지연소자(2) 및 배타적OR게이트(3)을 포함하는 어드레스천이검출회로로부터 출력된 원샷출력신호(AT)의 파형, (iv)동작모드검출회로, 즉, D래치회로(4)로부터 출력된 신호(MD)의 파형, (v)CASB의 지연된 출력(BD)의 파형, (vi)CASB의 지연된 출력(AD)의 파형, (vii)동작모드를 선택하는 선택회로로부터 출력되는 신호(D)의 파형, (viii)D래치회로(102)에 사용되는 클럭신호(DL)의 파형, 그리고 (ix)데이터출력 'I/O'의 파형을 포함한다.
도 2에서, CASB의 강하와 동일한 시간에 어드레스 천이가 수행되면, 신호(AT)가 활성화되었을 때, CASB신호는 저전위를 가진다. 따라서, 신호(MD)도 저전위를 가지며 신호(BD)는 출력(D)으로서 전달된다.
도 3에 도시된 파형들을 참조하여, tCP가 최소값을 가질 때 수행되는, tACP사이클에서의 내부동작을 설명한다. tACP에서, CASB신호가 상승할 때, 어드레스가 변화고, 따라서, 신호(AT)가 활성화될 때, CASB신호는 고전위를 가진다. 따라서, 신호(MD)는 고전위를 가지며 신호(AD)는 출력(D)으로서 전달된다.
본 발명에 따르면, 어드레스가 변화되거나 절환될 때 CASB신호의 상태를 검출함으로써, 적절한 지연값을 선택한다. 여기서 선택가능한 지연시간은 사전에 독자적으로 및 설계적으로 서로 다른 데이터판독동작사이클로 할당된다. 따라서, tAA, tACP 및 tCAC모드등의 어느 동작모드에도, 판독데이터가 래치될 수 있고, 따라서 문제없이 래치된 상태가 종료될 수 있다.

Claims (4)

  1. 서로 다른 데이터판독동작사이클들을 갖는 반도체메모리장치에 있어서,
    어드레스신호가 입력되는 디코더;
    복수개의 메모리셀들로 구성된 매트릭스 메모리셀어레이;
    상기 메모리셀들 중에서 상기 디코더에 의해 선택된 하나로부터 출력된 데이터를 래치하는 D래치회로;
    상기 D래치회로로부터 출력되는 데이터를 출력하는 출력버퍼; 및
    상기 D래치회로에 사용되는 클럭신호로서, 각 데이터판독동작사이클에서 유효한 데이터래치타이밍을 갖는 클럭신호를 발생하는 래치신호발생회로를 포함하며,
    상기 래치신호발생회로는 상기 어드레스신호가 변화할 때, 외부 CASB신호의 상태를 검출함으로써 각 필요한 데이터판독타이밍을 검출하고, 검출된 결과에 따라 데이터래치에 적합한 시간을 결정하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 반도체메모리장치의 종류는 EDORAM이고, 상기 서로 다른 데이터판독동작사이클들은 어드레스액세스타임(tAA)모드와 CASB프리챠지액세스타임(tACP)모드에서 나타나는 데이터판독동작사이클을 포함하는 반도체메모리장치.
  3. 삭제
  4. 서로 다른 데이터판독동작사이클들을 갖는 반도체메모리장치에 있어서,
    어드레스신호가 입력되는 디코더;
    복수개의 메모리셀들로 구성된 매트릭스 메모리셀어레이;
    상기 메모리셀들 중에서 상기 디코더에 의해 선택된 하나로부터 출력된 데이터를 래치하는 D래치회로;
    상기 D래치회로로부터 출력되는 데이터를 출력하는 출력버퍼; 및
    래치신호발생회로를 구비하고, 상기 래치신호발생회로는,
    지연소자와 배타적OR게이트를 구비하며 상기 어드레스신호가 변화할 때 원샷신호를 발생하는 어드레스천이검출회로;
    서로 다른 지연길이들을 가지며, 외부 CASB신호가 입력되는 두 개의 지연소자들;
    상기 원샷신호가 클럭신호로서 기능하고 상기 CASB신호가 입력되며, D래치회로로 구성된 동작모드검출회로; 및
    상기 동작모드검출회로로부터의 출력의 전위에 따라 상기 두 개의 지연소자들 중 하나로부터의 출력을 선택하여, 각 판독동작사이클에서 유효한 데이터래치타이밍을 갖는 데이터래치신호를 발생하는 데이터선택기를 포함하는 반도체메모리장치.
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