JPH07201175A

JPH07201175A - 半導体装置

Info

Publication number: JPH07201175A
Application number: JP5354067A
Authority: JP
Inventors: Yoshinori Matsumoto; 美紀松本; Tsuratoki Ooishi; 貫時大石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】（修正有）【目的】データ出力バッファの動作にともない電源ノ
イズがクロック信号ＣＬＫに与える影響を抑制して、多
ビット構成のシンクロナスＤＲＡＭ等の信頼性を高め、
その電源電圧の低電圧化を推進する。【構成】データ出力バッファが動作状態とされること
による電源ノイズの発生期間を包含する所定期間だけノ
イズサプレス信号ＮＳＢを有効レベルつまりロウレベル
とするノイズサプレス生成回路と、ノイズサプレス信号
が無効レベルとされるときクロック信号ＣＬＫを内部ク
ロック信号ＩＣＫ１〜ＩＣＫ２として伝達し、有効レベ
ルとされるとき内部クロック信号のレベル変化を禁止し
て有効レベルに保持するセレクタラッチＳＬとを設け
る。ノイズサプレス生成回路は、ノイズサプレス信号が
有効レベルに変化するタイミングを設定する第１の遅延
回路ＤＥＬ１〜ＤＥＬ３と、ノイズサプレス信号のパル
ス幅を設定する第２の遅延回路ＤＥＬ４とを基本に構成
する。遅延回路ＤＥＬ１〜ＤＥＬ３は、レイテンシーモ
ードの出力遅延サイクル数Ｌ１〜Ｌ３に従って切り換え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、タイミング発生回路及びデータ出力バッファを備
える多ビット構成のシンクロナスＤＲＡＭ（ダイナミッ
ク型ランダムアクセスメモリ）に利用して特に有効な技
術に関するものである。

【０００２】

【従来の技術】その動作が外部から入力される所定のク
ロック信号に従って同期化されるいわゆるシンクロナス
ＤＲＡＭがある。シンクロナスＤＲＡＭは、上記クロッ
ク信号をもとに各部の動作を制御するための内部クロッ
ク信号を形成するタイミング発生回路と、選択されたメ
モリセルから出力された読み出し信号をデータ出力端子
を介して外部に出力するためのデータ出力バッファとを
備える。

【０００３】シンクロナスＤＲＡＭについては、例え
ば、１９９３年１月１８日、株式会社日立製作所発行の
『ＨＭ５２１６８００，ＨＭ５４１６８００シリーズ
データブック』に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のシンクロナスＤＲＡＭにおいて、タイミング発生回路
ＴＧは、例えば図６に示されるように、その一方の入力
端子に外部端子ＣＬＫを介して入力されるクロック信号
ＣＬＫを受けその他方の入力端子に内部制御信号ＰＤＭ
のインバータＶ１による反転信号を受けるナンド（ＮＡ
ＮＤ）ゲートＮＡ１と、その一方の入力端子に上記ナン
ドゲートＮＡ１の出力信号を受けその他方の入力端子に
内部制御信号ＰＤＭＤのインバータＶ２による反転信号
を受けるナンドゲートＮＡ２とを含む。内部制御信号Ｐ
ＤＭ及びＰＤＭＤは、シンクロナスＤＲＡＭがいわゆる
パワーダウン（低電力）モードとされるときハイレベル
とされ、通常の動作モードとされるときロウレベルとさ
れる。したがって、シンクロナスＤＲＡＭが通常の動作
モードとされる場合、クロック信号ＣＬＫはナンドゲー
トＮＡ１及びＮＡ２を経て内部クロック信号ＩＣＫ０と
なり、さらにインバータＶＤ及びＶＥならびにＶ４及び
Ｖ５を経て内部クロック信号ＩＣＫ１又はＩＣＫ２とな
る。これらの内部クロック信号は、シンクロナスＤＲＡ
Ｍの各部に供給され、その動作を制御するためのタイミ
ング信号として用いられる。

【０００５】ところが、その多ビット化及び低電圧化が
進むにしたがって、上記シンクロナスＤＲＡＭには次の
ような問題点が生じることが本願発明者等によって明ら
かとなった。すなわち、その多ビット化が進み、例えば
シンクロナスＤＲＡＭがいわゆる×１６ビット構成とさ
れて、１６個のデータ入出力端子Ｄ０〜Ｄ１５と同数の
データ出力バッファとを備える場合、これらのデータ出
力バッファが一斉に動作状態とされることによってシン
クロナスＤＲＡＭの電源供給経路に比較的大きな電源ノ
イズが発生する。これに対処するため、従来のシンクロ
ナスＤＲＡＭでは、データ出力バッファの電源供給経路
とその他の内部回路の電源供給経路を独立に設ける方法
が採られるが、これらの電源供給経路は結局パッケージ
の外側で共通結合されるため、電源ノイズは結果的にシ
ンクロナスＤＲＡＭの内部回路に伝達される。これらの
電源ノイズは、シンクロナスＤＲＡＭの動作電源が低電
圧化されるにしたがって大きな問題となり、図７に示さ
れるように、特にシンクロナスＤＲＡＭがＴＴＬ（トラ
ンジスタ・トランジスタ・ロジック）インタフェースと
されることで入力マージンの小さなクロック信号ＣＬＫ
に重畳され、特にクロック信号ＣＬＫの立ち下がり過渡
期に発生したノイズは内部クロック信号ＩＣＫ０〜ＩＣ
Ｋ２にパルス状のノイズを発生させる。この結果、内部
クロック信号を受ける各部の動作が不安定となり、これ
によってシンクロナスＤＲＡＭの信頼性が低下し、その
動作電源の低電圧化が制約を受けるものである。

【０００６】この発明の目的は、複数のデータ出力バッ
ファが動作状態とされることにともなう電源ノイズの特
にクロック信号等の入力回路に与える影響を抑制するこ
とにある。この発明の他の目的は、多ビット構成とされ
るシンクロナスＤＲＡＭ等の信頼性を高め、その動作電
源の低電圧化を推進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のデータ出力バッファを
備え多ビット構成とされるシンクロナスＤＲＡＭ等のタ
イミング発生回路に、複数のデータ出力バッファが同時
に動作状態とされることにともなう電源ノイズの発生期
間を包含する所定期間だけノイズサプレス信号を有効レ
ベルとするノイズサプレス信号生成回路と、ノイズサプ
レス信号が無効レベルとされるときクロック信号を実質
的な内部クロック信号として伝達しノイズサプレス信号
が有効レベルとされるとき内部クロック信号の直前の論
理レベルつまり有効レベルを保持するセレクタラッチと
を設けるとともに、ノイズサプレス信号生成回路を、実
質的にノイズサプレス信号が有効レベルに変化されるタ
イミングを設定するための第１の遅延回路と、実質的に
ノイズサプレス信号が有効レベルとされる期間を設定す
るための第２の遅延回路とを基本に形成し、第１の遅延
回路による遅延時間を、レイテンシーモードの出力遅延
サイクル数に応じて選択的に切り換える。

【０００９】

【作用】上記した手段によれば、複数のデータ出力バッ
ファが同時に動作状態とされることにともなう電源ノイ
ズによりクロック信号にノイズが重畳される場合でも、
これらのノイズが内部クロック信号に伝達されるのを防
止し、内部回路の誤動作を防止することができる。この
結果、多ビット構成とされるシンクロナスＤＲＡＭ等の
信頼性を高め、その動作電源の低電圧化を推進できる。

【００１０】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のシンクロナスＤＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラ
ンジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲ
ート型電界効果トランジスタの総称とする）集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板面上に形成される。

【００１１】図１において、この実施例のシンクロナス
ＤＲＡＭは、２個のバンクＢＡＮＫ０及びＢＡＮＫ１を
備え、これらのバンクのそれぞれは、そのレイアウト面
積の大半を占めて配置されるメモリアレイと、直接周辺
回路となるロウアドレスデコーダＲＤ，センスアンプＳ
Ａ及びカラムアドレスデコーダＣＤとを含む。

【００１２】ここで、バンクＢＡＮＫ０及びＢＡＮＫ１
を構成するメモリアレイＭＡＲＹのそれぞれは、図の垂
直方向に平行して配置される複数のワード線と、水平方
向に平行して配置される複数の相補ビット線とを含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多
数のダイナミック型メモリセルが格子状に配置される。

【００１３】バンクＢＡＮＫ０及びＢＡＮＫ１のメモリ
アレイＭＡＲＹを構成するワード線は、対応するロウア
ドレスデコーダＲＤにそれぞれ結合され、択一的に選択
状態とされる。ロウアドレスデコーダＲＤには、ロウア
ドレスバッファＲＢからその最上位ビットを除くｉビッ
トの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供給さ
れ、タイミング発生回路ＴＧから図示されない内部制御
信号ＲＧ０及びＲＧ１がそれぞれ供給される。また、ロ
ウアドレスバッファＲＢには、アドレス入力端子Ａ０〜
Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的
に供給されるとともに、リフレッシュアドレスカウンタ
ＲＦＣからリフレッシュアドレス信号Ｒ０〜Ｒｉが供給
され、タイミング発生回路ＴＧから内部制御信号ＲＬ及
びＲＦが供給される。リフレッシュアドレスカウンタＲ
ＦＣには、タイミング発生回路ＴＧから内部制御信号Ｒ
Ｃが供給される。なお、内部制御信号ＲＧ０及びＲＧ１
は、バンク選択回路ＢＳからタイミング発生回路ＴＧに
供給されるバンク選択信号ＢＳ０及びＢＳ１に従って選
択的に形成され、これらのバンク選択信号ＢＳ０及びＢ
Ｓ１は、ロウアドレスバッファＲＢからバンク選択回路
ＢＳに供給される最上位ビットの内部アドレス信号Ｘｉ
に従って選択的に形成される。

【００１４】ロウアドレスバッファＲＢは、シンクロナ
スＤＲＡＭが通常の動作モードとされ内部制御信号ＲＦ
がロウレベルとされるとき、アドレス入力端子Ａ０〜Ａ
ｉを介して時分割的に供給されるＸアドレス信号ＡＸ０
〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保持す
る。また、シンクロナスＤＲＡＭがリフレッシュモード
され内部制御信号ＲＦがハイレベルとされるとき、リフ
レッシュアドレスカウンタＲＦＣから供給されるリフレ
ッシュアドレス信号Ｒ０〜Ｒｉを内部制御信号ＲＬに従
って取り込み、保持する。そして、これらのＸアドレス
信号又はリフレッシュアドレス信号をもとに、内部アド
レス信号Ｘ０〜Ｘｉを形成する。このうち、最上位ビッ
トの内部アドレス信号Ｘｉは、前述のように、バンク選
択回路ＢＳに供給され、他の内部アドレス信号Ｘ０〜Ｘ
ｉ−１は、バンクＢＡＮＫ０及びＢＡＮＫ１のロウアド
レスデコーダＲＤに共通に供給される。

【００１５】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される最上位ビットの内部アドレス信
号Ｘｉをデコードして、対応するバンク選択信号ＢＳ０
及びＢＳ１を選択的に形成し、タイミング発生回路ＴＧ
及びデータ入出力回路ＩＯ等に供給する。また、バンク
ＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデコーダＲＤ
は、内部制御信号ＲＧ０又はＲＧ１がハイレベルとされ
ることで選択的に動作状態とされ、内部アドレス信号Ｘ
０〜Ｘｉ−１をデコードして、対応するメモリアレイＭ
ＡＲＹのワード線を択一的にハイレベルの選択状態とす
る。

【００１６】次に、バンクＢＡＮＫ０及びＢＡＮＫ１の
メモリアレイＭＡＲＹを構成する相補ビット線は、対応
するセンスアンプＳＡに結合される。これらのセンスア
ンプＳＡには、対応するカラムアドレスデコーダＣＤか
ら所定ビットのビット線選択信号が供給され、タイミン
グ発生回路ＴＧから図示されない内部制御信号ＰＡ０又
はＰＡ１がそれぞれ供給される。なお、内部制御信号Ｐ
Ａ０及びＰＡ１は、バンク選択信号ＢＳ０及びＢＳ１に
従って選択的に形成される。

【００１７】バンクＢＡＮＫ０及びＢＡＮＫ１のセンス
アンプＳＡは、対応するメモリアレイＭＡＲＹの各相補
ビット線に対応して設けられる複数の単位回路をそれぞ
れ含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差接続されてなる単位増幅回路と一対
のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回
路の単位増幅回路には、対応する内部制御信号ＰＡ０又
はＰＡ１に従って選択的にオン状態とされる一対の駆動
ＭＯＳＦＥＴを介して、回路の電源電圧及び接地電位が
選択的に供給される。また、各単位回路のスイッチＭＯ
ＳＦＥＴのゲートは１６対ごとにそれぞれ共通結合さ
れ、対応するカラムアドレスデコーダＣＤから対応する
上記ビット線選択信号が共通に供給される。なお、この
実施例において、シンクロナスＤＲＡＭはその動作電源
が低電圧化され、回路の電源電圧は例えば＋３Ｖのよう
な比較的絶対値の小さな正の電源電圧とされる。

【００１８】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、対応する内部制御信号Ｐ
Ａ０又はＰＡ１がハイレベルとされることで選択的にか
つ一斉に動作状態とされ、対応するメモリアレイＭＡＲ
Ｙの選択されたワード線に結合される複数のメモリセル
から対応する相補ビット線を介して出力される微小読み
出し信号をそれぞれ増幅して、ハイレベル又はロウレベ
ルの２値読み出し信号とする。また、センスアンプＳＡ
の各単位回路を構成するスイッチＭＯＳＦＥＴ対は、対
応するビット線選択信号がハイレベルとされることで１
６対ずつ選択的にオン状態とされ、対応するメモリアレ
イＭＡＲＹの対応する１６組の相補ビット線と相補共通
データ線ＣＤ００＊〜ＣＤ０１５＊あるいはＣＤ１０＊
〜ＣＤ１１５＊（ここで、例えば非反転共通データ線Ｃ
Ｄ００Ｔ及び反転共通データ線ＣＤ００Ｂをあわせて相
補ビット線ＣＤ００＊のように＊を付して表す。また、
それが有効とされるとき選択的にハイレベルとされるい
わゆる非反転信号等についてはその名称の末尾にＴを付
して表し、それが有効とされるとき選択的にロウレベル
とされるいわゆる反転信号等についてはその名称の末尾
にＢを付して表す。以下同様）とを選択的に接続状態と
する。

【００１９】バンクＢＡＮＫ０及びＢＡＮＫ１のカラム
アドレスデコーダＣＤには、カラムアドレスバッファＣ
Ｂからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共
通に供給され、タイミング発生回路ＴＧから図示されな
い内部制御信号ＣＧ０及びＣＧ１がそれぞれ供給され
る。また、カラムアドレスバッファＣＢには、アドレス
入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜Ａ
Ｙｉが時分割的に供給され、タイミング発生回路ＴＧか
ら内部制御信号ＣＬが供給される。

【００２０】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａｉを介して時分割的に供給されるＹア
ドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＣＬに従って
取り込み、保持するとともに、これらのＹアドレス信号
をもとに内部アドレス信号Ｙ０〜Ｙｉを形成し、各バン
クのカラムアドレスデコーダＣＤに供給する。

【００２１】この実施例において、シンクロナスＤＲＡ
Ｍは、所定のモードレジスタセットサイクルにおいてア
ドレス入力端子Ａ０〜Ａｉから入力される所定ビットの
モード制御信号を取り込み、保持するモードレジスタＭ
Ｒを備える。また、シンクロナスＤＲＡＭは、選択され
たワード線に結合される所定数のメモリセルに対して連
続アクセスするいわゆるバーストモードと、選択された
メモリセルから出力される読み出し信号をクロック信号
ＣＬＫの指定されたサイクル数だけ遅延させて送出する
いわゆるレイテンシーモードを有し、カラムアドレスバ
ッファＣＢは、バーストモード時において連続アクセス
すべき一連のカラムアドレスを順次指定するためのバー
ストカウンタを備える。

【００２２】モードレジスタＭＲによって保持されるモ
ード制御信号は、所定ビットずつデコードされ、これを
もとに４ビットのバースト長信号Ｂ１，Ｂ２，Ｂ４及び
Ｂ８ならびに３ビットのレイテンシー信号Ｌ１，Ｌ２及
びＬ３が択一的にハイレベルとされる。このうち、バー
スト長信号Ｂ１〜Ｂ８は、カラムアドレスバッファＣＢ
のバーストカウンタに供給され、これによってバースト
カウンタの歩進モードが設定される。また、レイテンシ
ー信号Ｌ１〜Ｌ３は、データ入出力回路ＩＯ及びタイミ
ング発生回路ＴＧに供給され、読み出しデータの出力遅
延サイクル制御と後述するノイズサプレス信号のタイミ
ング制御に供される。

【００２３】バンクＢＡＮＫ０及びバンクＢＡＮＫ１の
カラムアドレスデコーダＣＤは、対応する内部制御信号
ＣＧ０又はＣＧ１がハイレベルとされることで選択的に
動作状態とされる。この動作状態において、各カラムア
ドレスデコーダＣＤは、カラムアドレスバッファＣＢか
ら供給される内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。

【００２４】バンクＢＡＮＫ０及びＢＡＮＫ１を構成す
るメモリアレイＭＡＲＹの指定された１６組の相補ビッ
ト線がそれぞれ選択的に接続状態とされる相補共通デー
タ線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜Ｃ
Ｄ１１５＊は、データ入出力回路ＩＯに結合される。デ
ータ入出力回路ＩＯには、バンク選択回路ＢＳからバン
ク選択信号ＢＳ０及びＢＳ１が供給され、タイミング発
生回路ＴＧから内部制御信号ＭＵ及びＭＬが供給され
る。なお、内部制御信号ＭＵは、クロック信号ＣＬＫの
立ち上がりエッジにおいてデータマスク信号ＤＱＭＵが
ハイレベルとされることで選択的にハイレベルとされ、
内部制御信号ＭＬは、データマスク信号ＤＱＭＬがハイ
レベルとされることで選択的にハイレベルとされる。

【００２５】データ入出力回路ＩＯは、相補共通データ
線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜ＣＤ
１１５＊に対応して設けられるそれぞれ３２個のライト
アンプ及びメインアンプと、それぞれ１６個のデータ入
力バッファ及びデータ出力バッファとを含む。このう
ち、各ライトアンプの出力端子とメインアンプの入力端
子は、対応する相補共通データ線ＣＤ００＊〜ＣＤ０１
５＊あるいはＣＤ１０＊〜ＣＤ１１５にそれぞれ共通結
合される。また、各ライトアンプの入力端子は、２個ず
つ対応するデータ入力バッファの出力端子に共通結合さ
れ、各データ入力バッファの入力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ１５に結合される。さらに、各メ
インアンプの出力端子は、２個ずつ対応するデータ出力
バッファの入力端子に共通結合され、各データ出力バッ
ファの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ
１５に結合される。バンクＢＡＮＫ０に対応するライト
アンプ及びメインアンプには、バンク選択信号ＢＳ０が
共通に供給され、バンクＢＡＮＫ１に対応するライトア
ンプ及びメインアンプには、バンク選択信号ＢＳ１が共
通に供給される。また、下位８ビットのデータ入出力端
子Ｄ０〜Ｄ７に対応するライトアンプ及びデータ出力バ
ッファには、内部制御信号ＭＬが共通に供給され、上位
８ビットのデータ入出力端子Ｄ８〜Ｄ１５に対応するラ
イトアンプ及びデータ出力バッファには、内部制御信号
ＭＵが共通に供給される。

【００２６】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき対応するデータ入出力端子Ｄ０〜Ｄ１
５を介して供給される１６ビットの書き込みデータを取
り込み、対応する２個のライトアンプにそれぞれ伝達す
る。また、各ライトアンプは、対応するバンク選択信号
ＢＳ０又はＢＳ１がハイレベルとされかつ対応する内部
制御信号ＭＵ又はＭＬがロウレベルとされることで選択
的に動作状態とされ、対応するデータ入力バッファから
伝達される書き込みデータを所定の相補書き込み信号と
した後、対応する相補共通データ線ＣＤ００＊〜ＣＤ０
１５＊あるいはＣＤ１０＊〜ＣＤ１１５＊を介してバン
クＢＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹの
選択された１６個のメモリセルに８個ずつ選択的に書き
込む。

【００２７】一方、データ入出力回路ＩＯの各メインア
ンプは、シンクロナスＤＲＡＭが読み出しモードで選択
状態とされるとき、対応するバンク選択信号ＢＳ０又は
ＢＳ１がハイレベルとされることで選択的に動作状態と
される。この動作状態において、各メインアンプは、バ
ンクＢＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹ
の選択された１６個のメモリセルから対応する相補共通
データ線ＣＤ００＊〜ＣＤ０１５＊あるいはＣＤ１０＊
〜ＣＤ１１５＊を介して出力される２値読み出し信号を
さらに増幅して、対応するデータ出力バッファに伝達す
る。また、各データ出力バッファは、対応する内部制御
信号ＭＵ又はＭＬがロウレベルとされることで一斉に又
は８個ずつ選択的に動作状態とされ、対応するメインア
ンプから伝達される読み出しデータをさらに増幅した
後、対応するデータ入出力端子Ｄ０〜Ｄ１５を介してシ
ンクロナスＤＲＡＭの外部に出力する。なお、データ入
出力回路ＩＯのデータ出力バッファによる読み出しデー
タの出力動作が、モードレジスタＭＲから供給されるレ
イテンシー信号Ｌ１〜Ｌ３に対応するサイクル数だけ選
択的に遅延されることは言うまでもない。

【００２８】以上の結果、この実施例のシンクロナスＤ
ＲＡＭは、指定されたバンクＢＡＮＫ０又はＢＡＮＫ１
に対して１６ビットの記憶データを同時に入力又は出力
するいわゆる２バンク×１６ビット構成のメモリとされ
るが、記憶データの入力及び出力動作は、データマスク
信号ＤＱＭＵ及びＤＱＭＬつまりは内部制御信号ＭＵ及
びＭＬに従って８ビット単位で選択的に禁止することが
できる。

【００２９】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫと、起動制御信号となるクロ
ックイネーブル信号ＣＫＥ，チップ選択信号ＣＳＢ，ロ
ウアドレスストローブ信号ＲＡＳＢ，カラムアドレスス
トローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢな
らびにデータマスク信号ＤＱＭＵ及びＤＱＭＬと、バン
ク選択回路ＢＳから供給されるバンク選択信号ＢＳ０及
びＢＳ１とをもとに上記各種内部制御信号や内部クロッ
ク信号を選択的に形成し、シンクロナスＤＲＡＭの各部
に供給する。この実施例において、タイミング発生回路
ＴＧは、所定のノイズサプレス信号を形成するノイズサ
プレス生成回路と、このノイズサプレス信号を受けてデ
ータ入出力回路ＩＯを構成する１６個のデータ出力バッ
ファが同時に動作状態とされることにともなう電源ノイ
ズのクロック信号ＣＬＫに与える影響を抑制するための
セレクタラッチとを含み、ノイズサプレス生成回路は、
ノイズサプレス信号の有効レベルへの変化タイミングを
設定するための第１の遅延回路と、ノイズサプレス信号
のパルス幅を設定するための第２の遅延回路とを含む。
タイミング発生回路ＴＧには、前述のように、モードレ
ジスタＭＲからレイテンシー信号Ｌ１〜Ｌ３が供給さ
れ、これらのレイテンシー信号によって第１の遅延回路
の遅延時間が選択的に切り換えられる。タイミング発生
回路ＴＧの具体的構成及び動作については、後で詳細に
説明する。

【００３０】図２には、図１のシンクロナスＤＲＡＭに
含まれるタイミング発生回路ＴＧの第１の実施例の部分
的な回路図が示され、図３には、そのバーストリードモ
ードにおける一実施例の信号波形図が示されている。こ
れらの図をもとに、この実施例のシンクロナスＤＲＡＭ
に含まれるタイミング発生回路ＴＧの具体的構成及び動
作ならびにその特徴について説明する。なお、以下の回
路図において、そのチャンネル部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型であって、矢印の付されない
ＮチャンネルＭＯＳＦＥＴと区別して示される。

【００３１】図２において、タイミング発生回路ＴＧ
は、特に制限されないが、ナンドゲートＮＡ１及びＮＡ
２を中心とする入力回路ＩＣと、遅延選択回路ＤＳＥＬ
及びパルス幅設定回路ＰＷＣからなるノイズサプレス信
号生成回路と、クロックドインバータＣＶ１及びＣＶ２
を中心とするセレクタラッチＳＬとを含む。このうち、
入力回路ＩＣを構成するナンドゲートＮＡ１の一方の入
力端子には、外部端子ＣＬＫを介してクロック信号ＣＬ
Ｋが供給され、その他方の入力端子には、内部制御信号
ＰＤＭのインバータＶ１による反転信号が供給される。
また、ナンドゲートＮＡ２の一方の入力端子には、ナン
ドゲートＮＡ１の出力信号が供給され、その他方の入力
端子には、内部制御信号ＰＤＭＤのインバータＶ２によ
る反転信号が供給される。ここで、内部制御信号ＰＤＭ
は、シンクロナスＤＲＡＭが通常の動作モードとされる
ときロウレベルとされ、パワーダウンモードとされると
きハイレベルとされる。また、内部制御信号ＰＤＭＤ
は、シンクロナスＤＲＡＭがパワーダウンモードとされ
るとき内部制御信号ＰＤＭにやや遅れてハイレベルとさ
れる。さらに、外部端子ＣＬＫを介して入力されるクロ
ック信号ＣＬＫは、図３に示されるように、ほぼデュー
ティ５０％のパルス信号とされ、その立ち下がりエッジ
近傍には、データ入出力回路ＩＯを構成する１６個のデ
ータ出力バッファが同時に動作状態とされることにとも
なうノイズが重畳される。

【００３２】シンクロナスＤＲＡＭが通常の動作モード
とされ内部制御信号ＰＤＭ及びＰＤＭＤがロウレベルと
されるとき、ナンドゲートＮＡ１及びＮＡ２はいわゆる
伝達状態となり、外部端子ＣＬＫを介して入力されるク
ロック信号ＣＬＫを内部クロック信号ＩＣＫ０として伝
達する。このとき、クロック信号ＣＬＫの立ち下がりエ
ッジ近傍に重畳されたノイズは、ナンドゲートＮＡ１及
びＮＡ２の増幅作用によって増幅され、図３に示される
ように、内部クロック信号ＩＣＫ０の立ち下がりエッジ
近傍におけるパルス状のノイズとなる。

【００３３】一方、シンクロナスＤＲＡＭがパワーダウ
ンモードとされるとき、ナンドゲートＮＡ１は、内部制
御信号ＰＤＭのハイレベルつまりインバータＶ１の出力
信号のロウレベルを受けて非伝達状態となり、これによ
ってクロック信号ＣＬＫが中間レベルとされることにと
もなう貫通電流を防止すべく作用する。また、ナンドゲ
ートＮＡ２は、内部制御信号ＰＤＭＤのハイレベルつま
りインバータＶ２の出力信号のロウレベルを受けて非伝
達状態となり、その出力端子における内部クロック信号
ＩＣＫ０のレベルをハイレベルに固定すべく作用する。

【００３４】次に、ノイズサプレス生成回路を構成する
遅延選択回路ＤＳＥＬは、３個の遅延回路ＤＥＬ１〜Ｄ
ＥＬ３（第１の遅延回路）と、これらの遅延回路に対応
して設けられる３個のクロックドインバータＣＶ３〜Ｃ
Ｖ５を含む。このうち、遅延回路ＤＥＬ１〜ＤＥＬ３の
入力端子には、内部クロック信号ＩＣＫ３のインバータ
Ｖ８による反転信号が共通に供給される。また、クロッ
クドインバータＣＶ３の入力端子つまりＰチャンネルＭ
ＯＳＦＥＴＰ５及びＮチャンネルＭＯＳＦＥＴＮ５の共
通結合されたゲートには、遅延回路ＤＥＬ１の出力信号
が供給される。さらに、クロックドインバータＣＶ４の
入力端子つまりＰチャンネルＭＯＳＦＥＴＰ７及びＮチ
ャンネルＭＯＳＦＥＴＮ７の共通結合されたゲートに
は、遅延回路ＤＥＬ２の出力信号が供給され、クロック
ドインバータＣＶ５の入力端子つまりＰチャンネルＭＯ
ＳＦＥＴＰ９及びＮチャンネルＭＯＳＦＥＴＮ９の共通
結合されたゲートには、遅延回路ＤＥＬ３の出力信号が
供給される。なお、内部クロック信号ＩＣＫ３は、上記
内部クロック信号ＩＣＫ０〜ＩＣＫ２のいずれかをもと
に形成され、図３に示されるように、そのレベル遷移が
内部クロック信号ＩＣＫ２からさらに所定時間だけ遅延
されたパルス信号とされる。

【００３５】遅延選択回路ＤＳＥＬのクロックドインバ
ータＣＶ３の非反転制御端子つまりＮチャンネルＭＯＳ
ＦＥＴＮ６のゲートには、モードレジスタＭＲからレイ
テンシー信号Ｌ１が供給され、その反転制御端子つまり
ＰチャンネルＭＯＳＦＥＴＰ６のゲートには、そのイン
バータＶ９による反転信号が供給される。また、クロッ
クドインバータＣＶ４の非反転制御端子つまりＮチャン
ネルＭＯＳＦＥＴＮ８のゲートには、レイテンシー信号
Ｌ２が供給され、その反転制御端子つまりＰチャンネル
ＭＯＳＦＥＴＰ８のゲートには、そのインバータＶＡに
よる反転信号が供給される。さらに、クロックドインバ
ータＣＶ５の非反転制御端子つまりＮチャンネルＭＯＳ
ＦＥＴＮＡのゲートには、レイテンシー信号Ｌ３が供給
され、その反転制御端子つまりＰチャンネルＭＯＳＦＥ
ＴＰＡのゲートには、そのインバータＶＢによる反転信
号が供給される。クロックドインバータＣＶ３〜ＣＶ５
の出力端子つまりＭＯＳＦＥＴＰ６及びＮ６，ＭＯＳＦ
ＥＴＰ８及びＮ８ならびにＭＯＳＦＥＴＰＡ及びＮＡの
共通結合されたドレインは、内部ノードＩＣＫ４に共通
結合され、その電位は、遅延選択回路ＤＳＥＬの出力信
号つまり内部クロック信号ＩＣＫ４としてパルス幅設定
回路ＰＷＣに供給される。

【００３６】これらのことから、遅延選択回路ＤＳＥＬ
を構成するクロックドインバータＣＶ３〜ＣＶ５は、対
応するレイテンシー信号Ｌ１〜Ｌ３がハイレベルとされ
ることで選択的に伝達状態とされ、対応する遅延回路Ｄ
ＥＬ１〜ＤＥＬ３の出力信号を選択的に伝達して、内部
クロック信号ＩＣＫ４とする。しかるに、レイテンシー
Ｌ１が択一的にハイレベルとされる場合、内部クロック
信号ＩＣＫ３は、図３に例示されるように、遅延回路Ｄ
ＥＬ１の遅延時間ｔｄ１だけ遅延されて内部クロック信
号ＩＣＫ４となり、レイテンシー信号Ｌ２又はＬ３が択
一的にハイレベルとされる場合には、それぞれ遅延回路
ＤＥＬ２又はＤＥＬ３の遅延時間ｔｄ２又はｔｄ３だけ
遅延されて内部クロック信号ＩＣＫ４となる。

【００３７】一方、ノイズサプレス生成回路を構成する
パルス幅設定回路ＰＷＣは、特に制限されないが、遅延
選択回路ＤＳＥＬの出力信号つまり内部クロック信号Ｉ
ＣＫ４を受ける遅延回路４（第２の遅延回路）と、その
一方の入力端子に内部クロック信号ＩＣＫ４を受けるナ
ンドゲートＮＡ３とを含む。ナンドゲートＮＡ３の他方
の入力端子には、遅延回路ＤＥＬ４のインバータＶ６に
よる反転信号が供給され、その出力信号は、反転ノイズ
サプレス信号ＮＳＢとなる。

【００３８】これにより、パルス幅設定回路ＰＷＣの出
力信号つまり反転ノイズサプレス信号ＮＳＢは、内部ク
ロック信号ＩＣＫ４とインバータＶ６の出力信号がとも
にハイレベルとされるとき、言い換えるならば、図３に
示されるように、内部クロック信号ＩＣＫ４がハイレベ
ルとされてから遅延回路ＤＥＬ４の遅延時間ｔｄ４が経
過するまでの間、選択的に有効レベルつまりロウレベル
とされる。

【００３９】以上の結果、ノイズサプレス信号が有効レ
ベルつまり反転ノイズサプレス信号ＮＳＢがロウレベル
に変化され非反転ノイズサプレス信号ＮＳＴがハイレベ
ルに変化されるタイミングは、遅延選択回路ＤＳＥＬを
構成する第１の遅延回路つまり遅延回路ＤＥＬ１〜ＤＥ
Ｌ３の遅延時間ｔｄ１〜ｔｄ３、言い換えるならばモー
ドレジスタＭＲから供給されるレイテンシー信号Ｌ１〜
Ｌ３に従って選択的に設定されるものとなり、そのパル
ス幅は、パルス幅設定回路ＰＷＣを構成する第２の遅延
回路つまり遅延回路ＤＥＬ４の遅延時間ｔｄ４に従って
設定されるものとなる。なお、ノイズサプレス信号が有
効レベルに変化されるタイミングは、図３から類推でき
るように、クロック信号ＣＬＫにデータ入出力回路ＩＯ
を構成する１６個のデータ出力バッファが同時に動作状
態とされることにともなうノイズが重畳される期間を包
含することが必須条件となる。前述のように、シンクロ
ナスＤＲＡＭはレイテンシーモードを備え、選択された
メモリセルの読み出しデータが出力されるタイミングは
その出力遅延サイクル数つまりレイテンシー信号Ｌ１〜
Ｌ３に応じて変化する。このため、前述のように、レイ
テンシー信号Ｌ１〜Ｌ３に従って選択的に有効とされる
遅延回路ＤＥＬ１〜ＤＥＬ３を設け、ノイズサプレス信
号が有効レベルに変化されるタイミングを選択的に切り
換えうるようにすることで、ノイズサプレス信号の有効
レベルとされる期間が確実にデータ出力バッファによる
ノイズ発生期間を包含するものとなる。

【００４０】次に、セレクタラッチＳＬは、Ｐチャンネ
ルＭＯＳＦＥＴＰ１及びＰ２ならびにＮチャンネルＭＯ
ＳＦＥＴＮ１及びＮ２からなるクロックドインバータＣ
Ｖ１と、ＰチャンネルＭＯＳＦＥＴＰ３及びＰ４ならび
にＮチャンネルＭＯＳＦＥＴＮ３及びＮ４からなるクロ
ックドインバータＣＶ２とを含む。このうち、クロック
ドインバータＣＶ１の入力端子つまりＭＯＳＦＥＴＰ１
及びＮ１の共通結合されたゲートには、入力回路ＩＣか
ら内部クロック信号ＩＣＫ０が供給される。また、クロ
ックドインバータＣＶ１の非反転制御端子つまりＭＯＳ
ＦＥＴＮ２のゲートには、ノイズサプレス信号ＮＳの出
力信号つまり反転ノイズサプレス信号ＮＳＢが供給さ
れ、その反転制御端子つまりＭＯＳＦＥＴＰ２のゲート
には、反転ノイズサプレス信号ＮＳＢのインバータＶ７
による反転信号つまり非反転ノイズサプレス信号ＮＳＴ
が供給される。

【００４１】クロックドインバータＣＶ１の出力端子つ
まりＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレイ
ンは、クロックドインバータＣＶ２の出力端子つまりＭ
ＯＳＦＥＴＰ４及びＮ４の共通結合されたドレインに結
合されるとともに、インバータＶ３の入力端子に結合さ
れる。このインバータＶ３の出力信号は、内部クロック
信号ＩＣＫ１としてタイミング発生回路ＴＧの図示され
ない後段回路に供給されるとともに、クロックドインバ
ータＣＶ２の入力端子つまりＭＯＳＦＥＴＰ３及びＮ３
の共通結合されたゲートに供給される。クロックドイン
バータＣＶ２の反転制御端子つまりＭＯＳＦＥＴＰ４の
ゲートには、反転ノイズサプレス信号ＮＳＢが供給さ
れ、その非反転制御端子つまりＭＯＳＦＥＴＮ４のゲー
トには、非反転ノイズサプレス信号ＮＳＴが供給され
る。内部クロック信号ＩＣＫ１は、さらに２個のインバ
ータＶ４及びＶ５を経て内部クロック信号ＩＣＫ２とな
り、タイミング発生回路ＴＧの図示されない後段回路に
供給される。

【００４２】これらのことから、ノイズサプレス信号が
無効レベルつまり反転ノイズサプレス信号ＮＳＢがハイ
レベルとされ非反転ノイズサプレス信号ＮＳＴがロウレ
ベルとされるとき、セレクタラッチＳＬでは、クロック
ドインバータＣＶ１が伝達状態とされ、クロックドイン
バータＣＶ２は非伝達状態とされる。このため、入力回
路ＩＣから出力される内部クロック信号ＩＣＫ０は、ク
ロックドインバータＣＶ１を介してインバータＶ３に伝
達され、少しずつ遅延された同相の内部クロック信号Ｉ
ＣＫ１及びＩＣＫ２となって後段回路に供給される。

【００４３】一方、ノイズサプレス信号が有効レベルつ
まり反転ノイズサプレス信号ＮＳＢがロウレベルとされ
非反転ノイズサプレス信号ＮＳＴがハイレベルとされる
と、セレクタラッチＳＬでは、クロックドインバータＣ
Ｖ１が非伝達状態とされ、代わってクロックドインバー
タＣＶ２が伝達状態とされる。このため、入力回路ＩＣ
から出力される内部クロック信号ＩＣＫ０のレベルは、
クロックドインバータＣＶ１を介してインバータＶ３に
伝達されず、その直前の論理レベルが、クロックドイン
バータＣＶ２及びインバータＶ３からなるラッチ回路に
保持される。言い換えるならば、ノイズサプレス信号が
有効レベルとされる期間、例えばデータ入出力回路ＩＯ
を構成する１６個のデータ出力バッファが同時に動作状
態とされることにともなって内部クロック信号ＩＣＫ０
つまりクロック信号ＣＬＫに重畳されるノイズは、セレ
クタラッチＳＬで無視され、内部クロック信号ＩＣＫ１
及びＩＣＫ２の論理レベルは、そのままクロック信号Ｃ
ＬＫの有効レベルつまりハイレベルを保持するものとな
る。この結果、複数のデータ出力バッファが動作状態と
されることにともなう電源ノイズによるシンクロナスＤ
ＲＡＭの各内部回路の誤動作を防止できるため、シンク
ロナスＤＲＡＭの信頼性を高め、その動作電源の低電圧
化を推進することができるものである。

【００４４】なお、ノイズサプレス信号が無効レベルに
戻されると、セレクタラッチＳＬではクロックドインバ
ータＣＶ２が非伝達状態とされ、クロックドインバータ
ＣＶ１が伝達状態とされる。このとき、クロック信号Ｃ
ＬＫはすでにロウレベルとされているため、内部クロッ
ク信号ＩＣＫ１はクロックドインバータＣＶ１が伝達状
態とされたのを受けてロウレベルとされ、この内部クロ
ック信号ＩＣＫ１のロウレベルを受けて内部クロック信
号ＩＣＫ２もロウレベルとなる。

【００４５】図４には、図１のシンクロナスＤＲＡＭを
応用したコンピュータシステムの一実施例のブロック図
が示されている。同図をもとに、この実施例のシンクロ
ナスＤＲＡＭの応用例とその特徴について説明する。

【００４６】図４において、この実施例のコンピュータ
システムは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、特に制限されないが、システムバスＳＢＵ
Ｓを介して、通常のスタティック型ＲＡＭからなるラン
ダムアクセスメモリＲＡＭ１と、この発明が適用された
シンクロナスＤＲＡＭからなるランダムアクセスメモリ
ＲＡＭ２とが結合される。システムバスＳＢＵＳには、
さらにマスクＲＯＭ等からなるリードオンリーメモリＲ
ＯＭ，ディスプレイ制御装置ＤＰＹＣ，周辺装置コント
ローラＰＥＲＣならびに電源装置ＰＯＷＳが結合され
る。また、ディスプレイ制御装置ＤＰＹＣには、ディス
プレイ装置ＤＰＹが結合され、周辺装置コントローラＰ
ＥＲＣにはキーボードＫＢＤ及び外部記憶装置ＥＸＭが
結合される。

【００４７】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。

【００４８】一方、ディスプレイ制御装置ＤＰＹＣは、
この発明が適用されたシンクロナスＤＲＡＭ又はＶＲＡ
Ｍを内蔵し、ディスプレイ装置ＤＰＹの表示制御に供さ
れる。また、周辺装置コントローラＰＥＲＣは、キーボ
ードＫＢＤ及び外部記憶装置ＥＸＭ等の各種周辺装置を
制御・統轄し、電源装置ＰＯＷＳは、所定の入力交流電
圧をもとに安定した所定の直流電源電圧を形成してコン
ピュータシステムの各部に供給する。

【００４９】この実施例において、ランダムアクセスメ
モリＲＡＭ２とディスプレイ制御装置ＤＰＹＣの画像用
メモリは、前述のように、この発明が適用されたシンク
ロナスＤＲＡＭからなり、これらのシンクロナスＤＲＡ
Ｍは、前述のように、セレクタラッチ及びノイズサプレ
ス生成回路を含むタイミング発生回路ＴＧを備えること
でその動作が安定化される。この結果、相応してコンピ
ュータシステムとしての動作が安定化され、その信頼性
が高められるものとなる。

【００５０】以上の本実施例に示されるように、この発
明をタイミング発生回路及びデータ出力バッファを備え
かつ多ビット構成とされるシンクロナスＤＲＡＭ等の半
導体装置に適用することで、次のような作用効果が得ら
れる。すなわち、（１）多ビット構成を採るシンクロナスＤＲＡＭ等のタ
イミング発生回路に、複数のデータ出力バッファが同時
に動作状態とされることにともなう電源ノイズの発生期
間を包含する所定期間だけノイズサプレス信号を有効レ
ベルとするノイズサプレス信号生成回路と、ノイズサプ
レス信号が無効レベルとされるときクロック信号を実質
的な内部クロック信号として伝達しノイズサプレス信号
が有効レベルとされるとき内部クロック信号の直前の論
理レベルつまり有効レベルを保持するセレクタラッチと
を設けるとともに、ノイズサプレス信号生成回路を、実
質的にノイズサプレス信号が有効レベルに変化されるタ
イミングを設定する第１の遅延回路と、実質的にノイズ
サプレス信号が有効レベルとされる期間を設定する第２
の遅延回路とを基本に形成し、第１の遅延回路による遅
延時間を、レイテンシーモードの出力遅延サイクル数に
応じて選択的に切り換えることで、複数のデータ出力バ
ッファが同時に動作状態とされることにともなう電源ノ
イズによってクロック信号にノイズが重畳される場合で
も、これらのノイズが内部クロック信号に伝達されるの
を防止することができるという効果が得られる。

【００５１】（２）上記（１）項により、ノイズによる
シンクロナスＤＲＡＭの内部回路の誤動作を防止するこ
とができるという効果が得られる。（３）上記（１）項及び（２）項により、シンクロナス
ＤＲＡＭ等の信頼性を高め、その動作電源の低電圧化を
推進できるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、いわゆる
×１ビット又は×８ビット構成等、任意のビット構成を
採ることができる。また、シンクロナスＤＲＡＭには、
任意数のバンクを設けることができるし、各バンクを複
数のマットに分割することもできる。シンクロナスＤＲ
ＡＭのレイテンシーモードは、４種以上の出力遅延サイ
クル数を有することができるし、そのバーストモードも
５種以上のバースト長を有することができる。データ入
出力端子Ｄ０〜Ｄ１５は、データ入力端子及びデータ出
力端子として専用化できる。さらに、シンクロナスＤＲ
ＡＭのブロック構成は、この実施例による制約を受けな
いし、起動制御信号やアドレス信号及び内部制御信号の
組み合わせならびにその論理レベル等は、種々の実施形
態を採りうる。

【００５３】図２において、セレクタラッチＳＬは、例
えば図５に示されるように、その一方の入力端子に内部
クロック信号ＩＣＫ０のインバータＶＣによる反転信号
を受けその他方の入力端子に反転ノイズサプレス信号Ｎ
ＳＢを受けるナンドゲートＮＡ４に置き換えることがで
きる。この場合、ナンドゲートＮＡ４の出力信号として
得られる内部クロック信号ＩＣＫ１の論理レベルは、反
転ノイズサプレス信号ＮＳＢが有効レベルつまりロウレ
ベルとされる間、強制的に有効レベルつまりハイレベル
とされ、これによって内部クロック信号ＩＣＫ０に重畳
されたノイズが除去される。図２及び図５において、遅
延回路ＤＥＬ１〜ＤＥＬ４は、それぞれ直列形態とされ
かつ例えばマスタースライスによって選択的に有効とさ
れる複数の単位遅延回路に置き換えることができる。ま
た、遅延選択回路ＤＳＥＬを構成するクロックドインバ
ータＣＶ３〜ＣＶ５のそれぞれは、例えばＰチャンネル
ＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴが並列結合
されてなる相補ゲートに置き換えることができるし、こ
れらのクロックドインバータ又は相補ゲートを選択的に
伝達状態とするためのレイテンシー信号Ｌ１〜Ｌ３は、
例えばマスタースライスにより選択的に有効レベルとさ
れる固定信号としてもよい。さらに、タイミング発生回
路ＴＧの具体的な回路構成や電源電圧の極性及び絶対値
ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態を
採りうるし、図３に示される内部クロック信号等の組み
合わせや論理レベルならびに図４に示されるコンピュー
タシステムのブロック構成等は、これらの実施例による
制約を受けない。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様な多ビッ
ト構成を採るダイナミック型ＲＡＭ等の各種メモリ集積
回路やこれらのメモリ集積回路を搭載する論理集積回路
装置等にも適用できる。言うまでもなく、ダイナミック
型ＲＡＭ等の場合、いわゆるロウアドレスストローブ信
号がクロック信号ＣＬＫに代わるものとなる。この発明
は、少なくともクロック信号に従って動作しかつ所定の
タイミングで内部ノイズを発生する内部回路を含む半導
体装置に広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のデータ出力バッファ
を備え多ビット構成とされるシンクロナスＤＲＡＭ等の
タイミング発生回路に、複数のデータ出力バッファが同
時に動作状態とされることにともなう電源ノイズの発生
期間を包含する所定期間だけノイズサプレス信号を有効
レベルとするノイズサプレス信号生成回路と、ノイズサ
プレス信号が無効レベルとされるときクロック信号を実
質的な内部クロック信号として伝達しノイズサプレス信
号が有効レベルとされるとき内部クロック信号の直前の
論理レベルつまり有効レベルを保持するセレクタラッチ
とを設けるとともに、ノイズサプレス信号生成回路を、
実質的にノイズサプレス信号が有効レベルに変化される
タイミングを設定するための第１の遅延回路と、実質的
にノイズサプレス信号が有効レベルとされる期間を設定
するための第２の遅延回路とを基本に形成し、第１の遅
延回路による遅延時間を、レイテンシーモードの出力遅
延サイクル数に応じて選択的に切り換えることで、複数
のデータ出力バッファが同時に動作状態とされることに
ともなう電源ノイズによってクロック信号にノイズが重
畳される場合でも、これらのノイズが内部クロック信号
に伝達されるのを防止し、内部回路の誤動作を防止する
ことができる。この結果、多ビット構成とされるシンク
ロナスＤＲＡＭ等の信頼性を高め、その動作電源の低電
圧化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるタイミ
ング発生回路の第１の実施例を示す部分的な回路図であ
る。

【図３】図２のタイミング発生回路の一実施例を示す信
号波形図である。

【図４】図１のシンクロナスＤＲＡＭを応用したコンピ
ュータシステムの一実施例を示すブロック図である。

【図５】図１のシンクロナスＤＲＡＭに含まれるタイミ
ング発生回路の第２の実施例を示す部分的な回路図であ
る。

【図６】従来のシンクロナスＤＲＡＭに含まれるタイミ
ング発生回路の一例を示す部分的な回路図である。

【図７】図６のタイミング発生回路の一例を示す信号波
形図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ１・・・バンク、ＭＡＲＹ・・・
メモリアレイ、ＲＤ・・・・ロウアドレスデコーダ、Ｓ
Ａ・・・センスアンプ、ＣＤ・・・カラムアドレスデコ
ーダ、ＢＳ・・・バンク選択回路、ＲＢ・・・ロウアド
レスバッファ、ＲＦＣ・・・リフレッシュアドレスカウ
ンタ、ＣＢ・・・カラムアドレスバッファ、ＭＲ・・・
モードレジスタ、ＩＯ・・・データ入出力回路、ＴＧ・
・・タイミング発生回路。ＩＣ・・・入力回路、ＤＳＥ
Ｌ・・・遅延選択回路、ＰＷＣ・・・パルス幅設定回
路、ＳＬ・・・セレクタラッチ、ＤＥＬ１〜ＤＥＬ４・
・・遅延回路、Ｐ１〜ＰＡ・・・ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＡ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ
１〜ＶＥ・・・インバータ、ＣＶ１〜ＣＶ５・・・クロ
ックドインバータ、ＮＡ１〜ＮＡ４・・・ナンドゲー
ト。ＣＰＵ・・・中央処理装置、ＳＢＵＳ・・・システ
ムバス、ＲＡＭ１〜ＲＡＭ２・・・ランダムアクセスメ
モリ、ＲＯＭ・・・・リードオンリーメモリ、ＤＰＹＣ
・・・ディスプレイ制御装置、ＶＲＡＭ・・・画像メモ
リ、ＤＰＹ・・・ディスプレイ装置、ＰＥＲＣ・・・周
辺装置コントローラ、ＫＢＤ・・・キーボード、ＥＸＭ
・・・外部記憶装置、ＰＯＷＳ・・・電源装置。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ

Claims

【特許請求の範囲】

【請求項１】所定のクロック信号が入力される外部端
子と、上記クロック信号をもとに所定の内部クロック信
号を形成する第１の内部回路と、実質的に上記内部クロ
ック信号に従って同期動作しその動作にともなって内部
ノイズを発生する第２の内部回路とを具備し、上記第１
の内部回路における上記内部クロック信号のレベル変化
が、上記内部ノイズの発生期間を包含する所定のタイミ
ングで選択的に禁止されることを特徴とする半導体装
置。
【請求項２】上記半導体装置は、上記クロック信号に
従って同期動作するシンクロナスＤＲＡＭであって、上
記第１の内部回路は、上記シンクロナスＤＲＡＭのタイ
ミング発生回路であり、上記第２の内部回路は、そのデ
ータ出力バッファであることを特徴とする請求項１の半
導体装置。
【請求項３】上記タイミング発生回路は、所定のノイ
ズサプレス信号を形成するノイズサプレス信号生成回路
と、上記ノイズサプレス信号が無効レベルとされるとき
上記クロック信号を実質的な上記内部クロック信号とし
て伝達し上記ノイズサプレス信号が有効レベルとされる
とき上記内部クロック信号のレベル変化を禁止して有効
レベルに保持するセレクタラッチとを含むものであっ
て、上記ノイズサプレス信号生成回路は、実質的に上記
ノイズサプレス信号が有効レベルに変化されるタイミン
グを設定するための第１の遅延回路と、実質的に上記ノ
イズサプレス信号が有効レベルとされる期間を設定する
ための第２の遅延回路とを含むものであることを特徴と
する請求項２の半導体装置。
【請求項４】上記シンクロナスＤＲＡＭは、上記クロ
ック信号に対する読み出しデータの出力遅延サイクル数
が選択的に切り換えられるレイテンシーモードを有する
ものであって、上記第１の遅延回路の遅延時間は、上記
レイテンシーモードの出力遅延サイクル数に応じて選択
的に切り換えられるものであることを特徴とする請求項
２又は請求項３の半導体装置。