JPH0745069A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 特別のカウンタを設けることなく、バースト
モードの最終アドレスを識別しうるシンクロナスＤＲＡ
Ｍ等の半導体記憶装置を実現する。これにより、バース
トモードを有するシンクロナスＤＲＡＭ等のハードウエ
ア量を削減し、その低コスト化を推進する。 【構成】 バーストモードのインターリーブモードにお
けるカラムアドレスＣ０〜Ｃ２を、カラムアドレスカウ
ンタＣＣのバーストモードに関わるビットをＭＯＳＦＥ
ＴＮ４〜Ｎ６によりすべてゼロに初期設定しかつ排他的
オアゲートＥＯ１〜ＥＯ３によりこれらのビットと開始
アドレスＳ０〜Ｓ２の対応するビットとの排他的論理和
をとることによって生成するとともに、バーストモード
の最終アドレスを、開始アドレスそのものあるいはその
バーストモードに関わるビットがゼロに置き換えられた
開始アドレスとカウンタユニットＣＴＲＵから出力信号
Ｕ０〜Ｕ２として出力される実行中のアドレスの実質的
な次のアドレスとをファイナルアドレス検出回路ＦＡＤ
により比較照合することによって識別する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミ
ック型ランダムアクセスメモリ）ならびにそのバースト
モードにおける最終アドレスの識別に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されるダイナミック型メモリセルを含
むメモリアレイをその基本構成要素とするダイナミック
型ＲＡＭがある。また、このようなダイナミック型ＲＡ
Ｍを基本に構成され、その動作が外部から入力されるク
ロック信号に従って同期化されるいわゆるシンクロナス
ＤＲＡＭがある。シンクロナスＤＲＡＭは、例えば指定
された開始アドレスからロウアドレスを共通とする１，
２，４又は８のアドレスに対して選択的に連続アクセス
しうるいわゆるバーストモードを有する。

【０００３】バーストモードを有するシンクロナスＤＲ
ＡＭについては、例えば、１９９３年１月１８日、株式
会社日立製作所発行の『ＨＭ５２１６８００，ＨＭ５４
１６８００シリーズ データブック』に記載されてい
る。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のシンクロナスＤＲＡＭは、バーストモードにおいてア
クセスすべきアドレスを順次指定するためのカラムアド
レスカウンタと、連続アクセスすべきアドレスの数つま
りバースト長を指定するためのモードレジスタとを備え
る。バーストモードにおける開始アドレスは、制約を受
けることなく任意に指定でき、そのアドレス進行を指定
するアドレス進行モードには、開始アドレスから最終ア
ドレスまでが順番に指定されるいわゆるシーケンシャル
モードと、バーストモードに関わるカラムアドレスの第
ｎビットが２のｎ乗サイクルごとに変化されるいわゆる
インターリーブモード（インテルスクランブルモード）
とがある。したがって、カラムアドレスカウンタは、開
始アドレス，バースト長及びアドレス進行モードがいか
なる組み合わせで指定された場合でも、バーストモード
を終結すべき最終アドレスを識別する機能を必要とし、
このためにその歩進モデューロがバースト長に応じて選
択的に切り換えられる特別なカウンタを必要とする。こ
の結果、カラムアドレスカウンタのハードウエア量が増
大し、シンクロナスＤＲＡＭの低コスト化が阻害される
という問題が生じた。

【０００５】この発明の目的は、特別のカウンタを設け
ることなく、バーストモードの最終アドレスを識別しう
るシンクロナスＤＲＡＭ等の半導体記憶装置を実現する
ことにある。この発明の他の目的は、バーストモードを
有するシンクロナスＤＲＡＭ等のハードウエア量を削減
し、その低コスト化を推進することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、バーストモードを有するシン
クロナスＤＲＡＭ等において、例えばインターリーブモ
ードによるバーストモードにおけるカラムアドレスを、
カラムアドレスカウンタのバーストモードに関わるビッ
トをすべてゼロに初期設定しかつこれらのビットと開始
アドレスの対応するビットとの排他的論理和をとること
によって生成するとともに、バーストモードを終結すべ
き最終アドレスを、開始アドレスあるいはそのバースト
モードに関わるビットがゼロに置き換えられた開始アド
レスとカラムアドレスカウンタにより指定されるアドレ
スの実質的な次のアドレスとを比較照合することによっ
て識別する。

【０００８】

【作用】上記した手段によれば、開始アドレス，バース
ト長及びアドレス進行モードがいかなる組み合わせで指
定された場合でも、特別なカウンタを設けることなく、
バーストモードを終結すべき最終アドレスを容易に識別
することができる。この結果、相応してバーストモード
を有するシンクロナスＤＲＡＭ等のハードウエア量を削
減し、その低コスト化を推進することができる。

【０００９】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭの一実施例のブロック図が示されている。同
図により、まずこの実施例のシンクロナスＤＲＡＭの構
成及び動作の概要について説明する。なお、図１の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ：金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
面上に形成される。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、２個のバンクＢＡＮＫ０及びＢＡＮＫ１を
備え、これらのバンクのそれぞれは、レイアウト面積の
大半を占めて配置されるメモリアレイと、その直接周辺
回路となるロウアドレスデコーダＲＤ，センスアンプＳ
Ａ及びカラムアドレスデコーダＣＤとを含む。

【００１１】ここで、バンクＢＡＮＫ０及びＢＡＮＫ１
を構成するメモリアレイＭＡＲＹのそれぞれは、特に制
限されないが、同図の垂直方向に平行して配置される実
質２０４８本のワード線と、水平方向に平行して配置さ
れる実質４０９６組の相補ビット線とを含む。これらの
ワード線及び相補ビット線の交点には、情報蓄積キャパ
シタ及びアドレス選択ＭＯＳＦＥＴからなる実質８３８
８６０８個のダイナミック型メモリセルが格子状に配置
される。これにより、バンクＢＡＮＫ０及びＢＡＮＫ１
のそれぞれは、８３８８６０８ビットつまりいわゆる８
メガビットの記憶容量を有するものとされ、シンクロナ
スＤＲＡＭは、１６７７７２１６ビットつまりいわゆる
１６メガビットの記憶容量を有するものとされる。

【００１２】バンクＢＡＮＫ０及びＢＡＮＫ１のメモリ
アレイＭＡＲＹを構成する２０４８本のワード線は、対
応するロウアドレスデコーダＲＤにそれぞれ結合され、
択一的に選択状態とされる。ロウアドレスデコーダＲＤ
には、ロウアドレスバッファＲＢから１１ビットの内部
アドレス信号Ｘ０〜Ｘ１０が共通に供給され、タイミン
グ発生回路ＴＧから対応する図示されない内部制御信号
ＲＤＧ０及びＲＤＧ１がそれぞれ供給される。また、ロ
ウアドレスバッファＲＢには、アドレス入力端子Ａ０〜
Ａ１１を介して１２ビットのＸアドレス信号ＡＸ０〜Ａ
Ｘ１１が時分割的に供給され、リフレッシュアドレスカ
ウンタＲＦＣからやはり１２ビットのリフレッシュアド
レス信号ＲＸ０〜ＲＸ１１が供給される。ロウアドレス
バッファＲＢには、さらにタイミング発生回路ＴＧから
図示されない内部制御信号ＲＦ及びＲＬが供給され、リ
フレッシュアドレスカウンタＲＦＣには、図示されない
内部制御信号ＲＣが供給される。

【００１３】リフレッシュアドレスカウンタＲＦＣは、
シンクロナスＤＲＡＭがリフレッシュモードとされると
き、内部制御信号ＲＣに従って歩進動作を行い、リフレ
ッシュアドレス信号ＲＸ０〜ＲＸ１１を形成する。

【００１４】一方、ロウアドレスバッファＲＢは、シン
クロナスＤＲＡＭが通常の動作モードとされ内部制御信
号ＲＦがロウレベルとされるとき、アドレス入力端子Ａ
０〜Ａ１１を介して供給されるＸアドレス信号ＡＸ０〜
ＡＸ１１を内部制御信号ＲＬに従って取り込み、保持す
る。また、シンクロナスＤＲＡＭがリフレッシュモード
され内部制御信号ＲＦがハイレベルとされるとき、リフ
レッシュアドレスカウンタＲＦＣから供給されるリフレ
ッシュアドレス信号ＲＸ０〜ＲＸ１１を内部制御信号Ｒ
Ｌに従って取り込み、保持する。そして、これらのＸア
ドレス信号又はリフレッシュアドレス信号をもとに内部
アドレス信号Ｘ０〜Ｘ１１を形成する。このうち、最上
位ビットの内部アドレス信号Ｘ１１は、バンク選択回路
ＢＳに供給され、その他の内部アドレス信号Ｘ０〜Ｘ１
０は、バンクＢＡＮＫ０及びＢＡＮＫ１のロウアドレス
デコーダＲＤに共通に供給される。

【００１５】バンクＢＡＮＫ０及びＢＡＮＫ１のロウア
ドレスデコーダＲＤは、対応する内部制御信号ＲＤＧ０
又はＲＤＧ１がハイレベルとされることで選択的に動作
状態とされ、ロウアドレスバッファＲＢから供給される
内部アドレス信号Ｘ０〜Ｘ１０をデコードして、対応す
るメモリアレイＭＡＲＹのワード線を択一的にハイレベ
ルの選択状態とする。また、バンク選択回路ＢＳは、内
部アドレス信号Ｘ１１をデコードして、対応するバンク
選択信号ＢＳ０又はＢＳ１を選択的に形成し、タイミン
グ発生回路ＴＧ及びデータ入出力回路ＩＯに供給する。

【００１６】次に、バンクＢＡＮＫ０及びＢＡＮＫ１の
メモリアレイＭＡＲＹを構成する４０９６組の相補ビッ
ト線は、対応するセンスアンプＳＡに結合される。これ
らのセンスアンプＳＡには、対応するカラムアドレスデ
コーダＣＤから実質５１２ビットのビット線選択信号が
供給され、タイミング発生回路ＴＧから対応する図示さ
れない内部制御信号ＰＡ０又はＰＡ１がそれぞれ供給さ
れる。

【００１７】バンクＢＡＮＫ０及びＢＡＮＫ１のセンス
アンプＳＡは、対応するメモリアレイＭＡＲＹの各相補
ビット線に対応して設けられる実質４０９６個の単位回
路をそれぞれ含み、これらの単位回路のそれぞれは、一
対のＣＭＯＳインバータが交差接続されてなる単位増幅
回路と一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位回路の単位増幅回路には、対応する内部制御
信号ＰＡ０又はＰＡ１に従って選択的にオン状態とされ
る一対の駆動ＭＯＳＦＥＴを介して、回路の電源電圧及
び接地電位が選択的に供給される。また、各単位回路の
スイッチＭＯＳＦＥＴのゲートは８対ごとにそれぞれ共
通結合され、対応するカラムアドレスデコーダＣＤから
対応するビット線選択信号が共通に供給される。

【００１８】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、対応する内部制御信号Ｐ
Ａ０又はＰＡ１がハイレベルとされることで選択的にか
つ一斉に動作状態とされ、対応するメモリアレイＭＡＲ
Ｙの選択されたワード線に結合される実質４０９６個の
メモリセルから対応する相補ビット線を介して出力され
る微小読み出し信号を増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。また、センスアンプＳ
Ａの各単位回路を構成するスイッチＭＯＳＦＥＴ対は、
対応するビット線選択信号がハイレベルとされることで
８対ずつ選択的にオン状態とされ、対応するメモリアレ
イＭＡＲＹの対応する８組の相補ビット線と相補共通デ
ータ線ＣＤ００＊〜ＣＤ０７＊あるいはＣＤ１０＊〜Ｃ
Ｄ１７＊（ここで、例えば非反転共通データ線ＣＤ００
Ｔと反転共通データ線ＣＤ００Ｂとをあわせて相補ビッ
ト線ＣＤ００＊のように＊を付して表す。また、それが
有効とされるとき選択的にハイレベルとされるいわゆる
非反転信号等については、その名称の末尾にＴを付して
表し、それが有効とされるとき選択的にロウレベルとさ
れるいわゆる反転信号等については、その名称の末尾に
Ｂを付して表す。以下同様）とを選択的に接続状態とす
る。

【００１９】バンクＢＡＮＫ０及びＢＡＮＫ１のカラム
アドレスデコーダＣＤには、ロウアドレスバッファＲＢ
から内部アドレス信号Ｙ３〜Ｙ８が共通に供給されると
ともに、カラムアドレスカウンタＣＣ（アドレスカウン
タ）から３ビットの内部アドレス信号Ｃ０〜Ｃ２が共通
に供給され、タイミング発生回路ＴＧから図示されない
内部制御信号ＣＤＧ０及びＣＤＧ１がそれぞれ供給され
る。カラムアドレスバッファＣＢには、アドレス入力端
子Ａ０〜Ａ８を介して９ビットのＹアドレス信号ＡＹ０
〜ＡＹ８が時分割的に供給され、タイミング発生回路Ｔ
Ｇから図示されない内部制御信号ＣＬが供給される。ま
た、カラムアドレスカウンタＣＣには、カラムアドレス
バッファＣＢから３ビットの内部アドレス信号Ｙ０〜Ｙ
２が供給されるとともに、モードレジスタＭＲから４ビ
ットのモード制御信号Ｍ０〜Ｍ３が供給され、タイミン
グ発生回路ＴＧから図示されない所定のクロック信号及
び内部制御信号が供給される。モードレジスタＭＲに
は、カラムアドレスバッファＣＢから７ビットの内部ア
ドレス信号Ｙ０〜Ｙ６が供給され、タイミング発生回路
ＴＧから図示されない内部制御信号ＭＬが供給される。

【００２０】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａ８を介して供給されるＹアドレス信号
ＡＹ０〜ＡＹ８を内部制御信号ＣＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙ８を形成する。このうち、上位
６ビットの内部アドレス信号Ｙ３〜Ｙ８は、前述のよう
に、バンクＢＡＮＫ０及びＢＡＮＫ１のカラムアドレス
デコーダＣＤに共通に供給される。また、下位３ビット
の内部アドレス信号Ｙ０〜Ｙ２はカラムアドレスカウン
タＣＣに供給され、下位７ビットの内部アドレス信号Ｙ
０〜Ｙ６はモードレジスタＭＲに供給される。

【００２１】一方、カラムアドレスカウンタＣＣは、後
述するように、内部アドレス信号Ｙ０〜Ｙ２を受けるス
タートアドレスラッチＳＡＬと、カウンタユニットＣＴ
ＲＵ及びセレクタラッチＳＬＬとを含む。このうち、ス
タートアドレスラッチＳＡＬは、内部アドレス信号Ｙ０
〜Ｙ２として供給されるバーストモードの開始アドレス
を所定の内部制御信号に従って取り込み、保持する。ま
た、カウンタユニットＣＴＲＵは、スタートアドレスラ
ッチＳＡＬにより保持される開始アドレスを所定の内部
制御信号に従って初期値として取り込むとともに、所定
の内部クロック信号に従って歩進動作を行い、バースト
モードにおいてアクセスすべきアドレスを順次指定す
る。さらに、セレクタラッチＳＬＬは、バーストモード
の最初のサイクルにおいてスタートアドレスラッチＳＡ
Ｌにより保持される開始アドレスをそのまま内部アドレ
ス信号Ｃ０〜Ｃ２として選択し、以後のサイクルではカ
ウンタユニットＣＴＲＵの計数値を内部アドレス信号Ｃ
０〜Ｃ２として選択する。これらの内部アドレス信号Ｃ
０〜Ｃ２は、前述のように、バンクＢＡＮＫ０及びＢＡ
ＮＫ１のロウアドレスデコーダＲＤに共通に供給され
る。

【００２２】この実施例において、カラムアドレスカウ
ンタＣＣは、さらにバーストモードを終結すべき最終ア
ドレスを検出するためのファイナルアドレス検出回路Ｆ
ＡＤを含む。このファイナルアドレス検出回路ＦＡＤ
は、スタートアドレスラッチＳＡＬにより保持される開
始アドレスとカウンタユニットＣＴＲＵにより指定され
るアドレスとをビットごとに比較照合して、これらのア
ドレスが全ビット一致したとき、その出力信号つまりフ
ァイナルアドレス検出信号ＦＡＳを選択的にハイレベル
とする。ファイナルアドレス検出信号ＦＡＳは、タイミ
ング発生回路ＴＧに供給され、バーストモードの終結処
理に供される。なお、カラムアドレスカウンタＣＣの具
体的構成及び動作については、後で詳細に説明する。

【００２３】モードレジスタＭＲは、シンクロナスＤＲ
ＡＭがモードレジスタセットサイクルとされるとき、内
部アドレス信号Ｙ０〜Ｙ６として供給される７ビットの
モード制御信号を取り込み、保持する。このうち、上位
３ビットのモード制御信号Ｍ４〜Ｍ６は、後述するデー
タ入出力回路ＩＯに供給され、下位４ビットのモード制
御信号Ｍ０〜Ｍ３は、カラムアドレスカウンタＣＣに供
給される。

【００２４】

【表１】 モード制御信号の構成及び機能

【００２５】ここで、モードレジスタＭＲの出力信号つ
まりモード制御信号Ｍ０〜Ｍ６は、特に制限されない
が、表１に示されるように、所定の組み合わせでその用
途が分類され、それぞれ所定の機能を有する。すなわ
ち、上位３ビットのモード制御信号Ｍ４〜Ｍ６は、ＣＡ
Ｓレイテンシーつまりカラムアドレスストローブ信号Ｃ
ＡＳＢがロウレベルに変化されてから記憶データの実質
的な読み出し又は書き込みが開始されるまでのクロック
サイクル数の設定に供される。シンクロナスＤＲＡＭで
は、表２に示されるように、モード制御信号Ｍ４〜Ｍ６
の組み合わせに応じて選択的に１ないし３サイクルのＣ
ＡＳレイテンシーが設定され、これによってデータ入出
力回路ＩＯの遅延サイクル数が選択的に切り換えられ
る。

【００２６】

【表２】 ＣＡＳレイテンシーの設定

【００２７】一方、第４ビットのモード制御信号Ｍ３
は、アドレス進行モードつまりバーストモードにおける
カラムアドレスカウンタＣＣの歩進モードの設定に供さ
れる。シンクロナスＤＲＡＭは、表３に示されるよう
に、モード制御信号Ｍ３が論理“０”とされるときシー
ケンシャルモードとされ、論理“１”とされるときイン
ターリーブモードとされる。また、下位３ビットのモー
ド制御信号Ｍ０〜Ｍ２は、バースト長つまりバーストモ
ードにおいて連続アクセスすべきアドレス数の設定に供
される。シンクロナスＤＲＡＭでは、表４に示されるよ
うに、モード制御信号Ｍ０〜Ｍ２の組み合わせに応じて
選択的に１，２，４又は８のバースト長が設定され、こ
れによってカラムアドレスカウンタＣＣのカウンタユニ
ットＣＴＲＵの歩進モデューロが選択的に切り換えられ
る。

【００２８】

【表３】 アドレス進行モードの設定

【００２９】

【表４】 バースト長の設定

【００３０】バンクＢＡＮＫ０及びＢＡＮＫ１を構成す
るメモリアレイＭＡＲＹの指定された８組の相補ビット
線がそれぞれ選択的に接続状態とされる相補共通データ
線ＣＤ００＊〜ＣＤ０７＊ならびにＣＤ１０＊〜ＣＤ１
７＊は、データ入出力回路ＩＯに結合される。データ入
出力回路ＩＯには、バンク選択回路ＢＳからバンク選択
信号ＢＳ０及びＢＳ１が供給され、モードレジスタＭＲ
から上位３ビットのモード制御信号Ｍ４〜Ｍ６が供給さ
れる。

【００３１】データ入出力回路ＩＯは、相補共通データ
線ＣＤ００＊〜ＣＤ０７＊ならびにＣＤ１０＊〜ＣＤ１
７＊に対応して設けられるそれぞれ１６個のライトアン
プ及びメインアンプと、それぞれ８個のデータ入力バッ
ファ及びデータ出力バッファとを含む。このうち、各ラ
イトアンプの出力端子とメインアンプの入力端子は、対
応する相補共通データ線ＣＤ００＊〜ＣＤ０７＊あるい
はＣＤ１０＊〜ＣＤ１７＊にそれぞれ共通結合される。
また、各ライトアンプの入力端子は、２個ずつ対応する
データ入力バッファの出力端子にそれぞれ共通結合さ
れ、各データ入力バッファの入力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ７にそれぞれ結合される。さら
に、各メインアンプの出力端子は、２個ずつ対応するデ
ータ出力バッファの入力端子にそれぞれ共通結合され、
各データ出力バッファの出力端子は、対応するデータ入
出力端子Ｄ０〜Ｄ７にそれぞれ結合される。

【００３２】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき対応するデータ入出力端子Ｄ０〜Ｄ７
を介して供給される８ビットの書き込みデータを取り込
み、対応する２個のライトアンプにそれぞれ伝達する。
また、各ライトアンプは、対応するバンク選択信号ＢＳ
０又はＢＳ１がハイレベルとされることで８個ずつ選択
的に動作状態とされ、対応するデータ入力バッファから
伝達される書き込みデータを所定の相補書き込み信号と
した後、対応する相補共通データ線ＣＤ００＊〜ＣＤ０
７＊あるいはＣＤ１０＊〜ＣＤ１７＊を介してバンクＢ
ＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹの選択
された８個のメモリセルに書き込む。

【００３３】一方、データ入出力回路ＩＯの各メインア
ンプは、シンクロナスＤＲＡＭが読み出しモードで選択
状態とされるとき、対応するバンク選択信号ＢＳ０又は
ＢＳ１がハイレベルとされることで８個ずつ選択的に動
作状態とされ、バンクＢＡＮＫ０又はＢＡＮＫ１のメモ
リアレイＭＡＲＹの選択された８個のメモリセルから対
応する相補共通データ線ＣＤ００＊〜ＣＤ０７＊あるい
はＣＤ１０＊〜ＣＤ１７＊を介して出力される２値読み
出し信号をさらに増幅して、対応するデータ出力バッフ
ァに伝達する。これらの読み出しデータは、対応するデ
ータ出力バッファからデータ入出力端子Ｄ０〜Ｄ７を介
して外部送出される。

【００３４】以上の結果、この実施例のシンクロナスＤ
ＲＡＭは、クロック信号ＣＬＫに同期して８ビットの記
憶データを同時に入力又は出力するいわゆる×８ビット
構成のシンクロナスＤＲＡＭとされ、１０４８５７６ワ
ードつまりいわゆる１メガワード×８ビット×２バンク
のワード構成を持つものとされる。

【００３５】タイミング発生回路ＴＧは、起動制御信号
として外部から供給されるクロックイネーブル信号ＣＫ
Ｅ，チップ選択信号ＣＳＢ，ロウアドレスストローブ信
号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，
ライトイネーブル信号ＷＥＢ及びデータマスク信号ＤＱ
Ｍと、バンク選択回路ＢＳから供給されるバンク選択信
号ＢＳ０及びＢＳ１ならびにカラムアドレスカウンタＣ
Ｃから供給されるファイナルアドレス検出信号ＦＡＳと
をもとに、上記各種内部制御信号や構成する内部クロッ
ク信号を選択的に形成して、シンクロナスＤＲＡＭの各
部に供給する。なお、これらの内部制御信号及び内部ク
ロック信号は、外部から供給されるクロック信号ＣＬＫ
に同期して形成され、これによってシンクロナスＤＲＡ
Ｍの動作がクロック信号ＣＬＫに同期化されるものとな
る。

【００３６】図２には、図１のシンクロナスＤＲＡＭに
含まれるカラムアドレスカウンタＣＣの一実施例のブロ
ック図が示されている。また、図３，図４及び図５に
は、図２のカラムアドレスカウンタＣＣに含まれるスタ
ートアドレスラッチＳＡＬ，カウンタユニットＣＴＲＵ
及びセレクタラッチＳＬＬの一実施例の部分的な回路図
がそれぞれ示され、図６には、ファイナルアドレス検出
回路ＦＡＤの一実施例の回路図が示されている。さら
に、図７及び図８には、図１のシンクロナスＤＲＡＭの
シーケンシャルモード及びインターリーブモードによる
バーストモードの一実施例の信号波形図がそれぞれ示さ
れ、図９及び図１０には、図２のカラムアドレスカウン
タＣＣのバーストモードにおけるアドレス進行を説明す
るための概念図とその一実施例の真理値図がそれぞれ示
されている。これらの図をもとに、この実施例のシンク
ロナスＤＲＡＭのバーストモードとカラムアドレスカウ
ンタＣＣの具体的構成及び動作ならびにその特徴につい
て説明する。

【００３７】なお、図３ないし図５には、スタートアド
レスラッチＳＡＬ，カウンタユニットＣＴＲＵ及びセレ
クタラッチＳＬＬの最下位ビットの内部アドレス信号Ｃ
０に対応する一部が部分的に示されている。また、図７
及び図８において、シンクロナスＤＲＡＭのＣＡＳレイ
テンシーはともに２サイクルとされ、バースト長はとも
に４とされる。さらに、以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

【００３８】図２において、カラムアドレスカウンタＣ
Ｃは、スタートアドレスラッチＳＡＬ，カウンタユニッ
トＣＴＲＵ，セレクタラッチＳＬＬ及びファイナルアド
レス検出回路ＦＡＤと、これらの回路を制御・統轄する
カウンタ制御回路ＣＣＴＬとを備える。このうち、カウ
ンタ制御回路ＣＣＴＬには、モードレジスタＭＲから４
ビットのモード制御信号Ｍ０〜Ｍ３が供給され、タイミ
ング発生回路ＴＧから前記クロック信号ＣＬＫをもとに
形成される図示されない所定の内部クロック信号が供給
される。また、スタートアドレスラッチＳＡＬには、カ
ラムアドレスバッファＣＢから下位３ビットの内部アド
レス信号Ｙ０〜Ｙ２が供給され、カウンタ制御回路ＣＣ
ＴＬから内部制御信号ＡＬが供給される。

【００３９】ところで、シンクロナスＤＲＡＭの動作
は、前述のように、クロック信号ＣＬＫに従って同期化
され、チップ選択信号ＣＳＢを始めとする起動制御信号
の論理レベルは、図７及び図８に示されるように、クロ
ック信号ＣＬＫの立ち上がりエッジで判定される。シン
クロナスＤＲＡＭは、クロック信号ＣＬＫの立ち上がり
エッジにおいてチップ選択信号ＣＳＢ及びロウアドレス
ストローブ信号ＲＡＳＢがロウレベルとされるとき、ア
ドレス入力端子Ａ０〜Ａ１１を介して供給されるＸアド
レス信号ＡＸ０〜ＡＸ１１を取り込み、チップ選択信号
ＣＳＢ及びカラムアドレスストローブ信号ＣＡＳＢがロ
ウレベルとされるとき、アドレス入力端子Ａ０〜Ａ８を
介して供給されるＹアドレス信号ＡＹ０〜ＡＹ８を取り
込む。カウンタ制御回路ＣＣＴＬからスタートアドレス
ラッチＳＡＬに供給される内部制御信号ＡＬは、通常ロ
ウレベルとされ、チップ選択信号ＣＳＢ及びカラムアド
レスストローブ信号ＣＡＳＢのロウレベルを受けてＹア
ドレス信号ＡＹ０〜ＡＹ８の取り込みが行われた後、一
時的にハイレベルとされる。

【００４０】スタートアドレスラッチＳＡＬは、特に制
限されないが、図３に例示されるように、クロックドイ
ンバータＣＶ２及びインバータＶ３が交差結合されてな
る３個のラッチ回路を含む。これらのラッチ回路の入力
端子つまりインバータＶ３の入力端子には、クロックド
インバータＣＶ１を介して内部アドレス信号Ｙ０〜Ｙ２
の対応するビットがそれぞれ供給され、その出力端子つ
まりインバータＶ３の出力端子における信号は、スター
トアドレスラッチＳＡＬとしての出力信号Ｓ０〜Ｓ２と
なる。クロックドインバータＣＶ１の非反転制御端子に
は、内部制御信号ＡＬが供給され、その反転制御端子に
は、内部制御信号ＡＬのインバータＶ２による反転信号
が供給される。また、クロックドインバータＣＶ２の非
反転制御端子には、内部制御信号ＡＬのインバータＶ２
による反転信号が供給され、その反転制御端子には、内
部制御信号ＡＬが供給される。

【００４１】これにより、スタートアドレスラッチＳＡ
Ｌの各ラッチ回路は、内部制御信号ＡＬがハイレベルと
されることで、下位のカラムアドレスＣＡＬとして供給
されるバーストモードの開始アドレスＳＴＡつまり内部
アドレス信号Ｙ０〜Ｙ２をそれぞれ取り込み、内部制御
信号ＡＬがロウレベルとされる間これを保持する。スタ
ートアドレスラッチＳＡＬの出力信号Ｓ０〜Ｓ２は、そ
のままセレクタラッチＳＬＬの第２の入力端子に供給さ
れるとともに、３個のＰチャンネルＭＯＳＦＥＴＰ１〜
Ｐ３を介して排他的論理和回路ＥＯ１〜ＥＯ３の第２の
入力端子にそれぞれ供給される。また、３個のＰチャン
ネルＭＯＳＦＥＴＰ４〜Ｐ６を経た後、内部信号Ｇ０〜
Ｇ２としてカウンタユニットＣＴＲＵに供給されるとと
もに、ファイナルアドレス検出回路ＦＡＤの第２の入力
端子に供給される。

【００４２】ＭＯＳＦＥＴＰ４〜Ｐ６のドレインつまり
内部ノードＧ０〜Ｇ２は、対応するＮチャンネルＭＯＳ
ＦＥＴＮ４〜Ｎ６を介して回路の接地電位に結合され
る。これらのＭＯＳＦＥＴＰ４〜Ｐ６ならびにＮ４〜Ｎ
６のゲートはすべて共通結合され、カウンタ制御回路Ｃ
ＣＴＬから内部制御信号ＳＥＱのインバータＶ１による
反転信号つまり内部制御信号ＩＮＴが共通に供給され
る。ここで、内部制御信号ＳＥＱは、シンクロナスＤＲ
ＡＭがシーケンシャルモードによるバーストモードとさ
れるとき、言い換えるならば第４ビットのモード制御信
号Ｍ３がロウレベルとされるとき選択的にハイレベルと
される。したがって、その反転信号である内部制御信号
ＩＮＴは、モード制御信号Ｍ３がハイレベルとされシン
クロナスＤＲＡＭがインターリーブモードでバーストモ
ードとされるとき選択的にハイレベルとされるものとな
る。

【００４３】モード制御信号Ｍ３がロウレベルとされシ
ンクロナスＤＲＡＭがシーケンシャルモードとされるこ
とで内部制御信号ＳＥＱがハイレベルつまり内部制御信
号ＩＮＴがロウレベルとされるとき、カラムアドレスカ
ウンタＣＣでは、ＭＯＳＦＥＴＮ４〜Ｎ６がオフ状態と
なり、ＭＯＳＦＥＴＰ４〜Ｐ６がオン状態となる。この
ため、スタートアドレスラッチＳＡＬの出力信号Ｓ０〜
Ｓ２は、図１０（ａ）に示されるように、そのまま内部
信号Ｇ０〜Ｇ２となり、カウンタユニットＣＴＲＵ及び
ファイナルアドレス検出回路ＦＡＤに供給される。

【００４４】一方、モード制御信号Ｍ３がハイレベルと
されシンクロナスＤＲＡＭがインターリーブモードとさ
れることで内部制御信号ＳＥＱがロウレベルつまり内部
制御信号ＩＮＴがハイレベルとされると、カラムアドレ
スカウンタＣＣでは、ＭＯＳＦＥＴＰ４〜Ｐ６がオフ状
態となり、代わってＭＯＳＦＥＴＮ４〜Ｎ６がオン状態
となる。このため、内部信号Ｇ０〜Ｇ２は、図１０
（ｂ）に示されるように、スタートアドレスラッチＳＡ
Ｌの出力信号Ｓ０〜Ｓ２つまりは開始アドレスＳＴＡに
関係なく無条件にロウレベルつまり論理“０”とされ
る。

【００４５】次に、カウンタユニットＣＴＲＵには、上
記内部信号Ｇ０〜Ｇ２が供給されるとともに、カウンタ
制御回路ＣＣＴＬから、初期設定のための内部制御信号
ＣＳと、ＣＰとして示されるクロック信号ＣＰ１，ＣＰ
１Ｓ（第１のクロック信号）及びＣＰ２（第２のクロッ
ク信号）と、モード制御信号Ｍ０〜Ｍ２をデコードする
ことによって択一的にハイレベルとされる４ビットのバ
ースト長指定信号ＢＬ０，ＢＬ２，ＢＬ４及びＢＬ８と
が供給される。

【００４６】ここで、カウンタユニットＣＴＲＵは、特
に制限されないが、図４に示されるように、クロックド
インバータＣＶ５及びインバータＶ７が交差結合されて
なるマスターラッチＭＬと、クロックドインバータＣＶ
９及びインバータＶＡが交差結合されてなるスレーブラ
ッチＳＬとを含む３ビットのバイナリーカウンタをその
基本構成要素とする。このうち、マスターラッチＭＬの
入力端子つまりインバータＶ７の入力端子には、クロッ
クドインバータＣＶ４を介して対応するスレーブラッチ
ＳＬの出力信号が供給されるとともに、クロックドイン
バータＣＶ３を介して対応する内部信号Ｇ０〜Ｇ２がそ
れぞれ供給される。また、スレーブラッチＳＬの入力端
子つまりインバータＶＡの入力端子には、クロックドイ
ンバータＣＶ６及びＣＶ８を介して対応するマスターラ
ッチＭＬの出力信号のインバータＶ８による反転信号が
供給されるとともに、クロックドインバータＣＶ７及び
ＣＶ８を介して対応するマスターラッチＭＬの出力信号
が供給される。

【００４７】カウンタユニットＣＴＲＵを構成するクロ
ックドインバータＣＶ３の非反転制御端子には、内部制
御信号ＣＳが供給され、その反転制御端子には、内部制
御信号ＣＳのインバータＶ４による反転信号が供給され
る。また、クロックドインバータＣＶ４の非反転制御端
子には、内部クロック信号ＣＰ１が供給され、その反転
制御端子には、内部クロック信号ＣＰ１のインバータＶ
５による反転信号が供給される。さらに、クロックドイ
ンバータＣＶ５の反転制御端子には、内部クロック信号
ＣＰ１Ｓが供給され、その非反転制御端子には、内部ク
ロック信号ＣＰ１ＳのインバータＶ６による反転信号が
供給される。一方、クロックドインバータＣＶ６の反転
制御端子とクロックドインバータＣＶ７の非反転制御端
子には、対応する非反転キャリア入力信号ＣＩ０Ｔ〜Ｃ
Ｉ２Ｔが共通に供給され、クロックドインバータＣＶ６
の非反転制御端子とクロックドインバータＣＶ７の反転
制御端子には、対応する反転キャリア入力信号ＣＩ０Ｂ
〜ＣＩ２Ｂが共通に供給される。クロックドインバータ
ＣＶ８の非反転制御端子とクロックドインバータＣＶ９
の反転制御端子には、内部クロック信号ＣＰ２が共通に
供給され、クロックドインバータＣＶ８の反転制御端子
とクロックドインバータＣＶ９の非反転制御端子には、
そのインバータＶ７による反転信号が共通に供給され
る。

【００４８】なお、内部制御信号ＣＳは、図７及び図８
に示されるように、内部制御信号ＡＬに従って開始アド
レスＳＴＡがスレーブラッチＳＬに取り込まれた直後に
一時的にハイレベルとされる。また、内部クロック信号
ＣＰ１は、ＣＡＳレイテンシーに相当するサイクル数つ
まり例えば２サイクルだけ遅れて立ち上がりかつバース
ト長から１を差し引いたサイクル数つまり３サイクルだ
け、クロック信号ＣＬＫと同一周期で形成され、内部ク
ロック信号ＣＰ１Ｓは、内部クロック信号ＣＰ１と内部
制御信号ＣＳとの論理和に対応するクロック信号とされ
る。さらに、内部クロック信号ＣＰ２は、内部クロック
信号ＣＰ１Ｓにほぼ半周期遅れかつこれと同時にハイレ
ベルとなることのないクロック信号とされる。内部クロ
ック信号ＣＰ２は、内部クロック信号ＣＰ１Ｓの最後の
サイクルを継承しない。

【００４９】これらのことから、カラムアドレスカウン
タＣＣでは、まず内部制御信号ＣＳのハイレベルを受け
てクロックドインバータＣＶ３が伝達状態とされ、内部
クロック信号ＣＰ１Ｓのハイレベルを受けてクロックド
インバータＣＶ５が非伝達状態とされる。このため、開
始アドレスＳＴＡつまり内部信号Ｇ０〜Ｇ２がその初期
値として対応するマスターラッチＭＬに取り込まれ、そ
の出力信号ＣＯ０〜ＣＯ２となる。これらの出力信号
は、内部クロック信号ＣＰ１Ｓがロウレベルとされる
間、対応するマスターラッチＭＬによって保持されると
ともに、カウンタユニットＣＴＲＵの図示されないキャ
リア生成回路に供給され、これをもとに各ビットの入力
キャリア信号ＣＩ０＊〜ＣＩ２＊が形成される。入力キ
ャリア信号ＣＩ０＊〜ＣＩ２＊は、前述のように、対応
するビットのクロックドインバータＣＶ６及びＣＶ７の
制御端子に供給される。しかるに、入力キャリア信号Ｃ
Ｉ０＊〜ＣＩ２＊は、マスターラッチＭＬの対応するビ
ットに開始アドレスＳＴＡが取り込まれた直後から有効
なり、これを受けてクロックドインバータＣＶ６及びＣ
Ｖ７の共通結合された出力端子における出力信号ＣＢ０
〜ＣＢ２の論理レベルが次のアドレスＳＴＡ＋１を指定
する組み合わせで有効となる。

【００５０】クロックドインバータＣＶ６及びＣＶ７の
共通結合された出力端子における出力信号ＣＢ０〜ＣＢ
２は、内部クロック信号ＣＰ２のハイレベルを受けて対
応するスレーブラッチＳＬに取り込まれ、カウンタユニ
ットＣＴＲＵの出力信号Ｕ０〜Ｕ２となる。これらの出
力信号は、内部クロック信号ＣＰ２がロウレベルとされ
る間、対応するスレーブラッチＳＬによって保持される
とともに、内部クロック信号ＣＰ１のハイレベルを受け
て対応するマスターラッチＭＬに伝達される。このよう
に、内部クロック信号ＣＰ１に従って状態遷移されるマ
スターラッチＭＬと内部クロック信号ＣＰ２に従って状
態遷移されるスレーブラッチＳＬは、１ビットのバイナ
リーカウンタを構成する訳であって、スレーブラッチＳ
Ｌの状態遷移は、マスターラッチＭＬの状態遷移に比較
して二分の一サイクルだけ早いものとなる。後述するよ
うに、カラムアドレスカウンタＣＣの出力信号Ｃ０〜Ｃ
２は、内部クロック信号ＣＰ１に同期して変化される。
このため、カウンタユニットＣＴＲＵとしての出力信号
Ｕ０〜Ｕ２は、カラムアドレスカウンタＣＣの出力信号
Ｃ０〜Ｃ２に比較して二分の一サイクルだけ早く変化
し、現在アクセスされているカラムアドレスの実質的な
次のアドレスに対応するものとなる。

【００５１】なお、図４には示されていないが、カウン
タユニットＣＴＲＵは、その歩進モデューロがカウンタ
制御回路ＣＣＴＬから供給される４ビットのバースト長
指定信号ＢＬ１，ＢＬ２，ＢＬ４及びＢＬ８に従って選
択的に切り換えられ、選択的に１進，２進，４進又は８
進のカウンタとなる。

【００５２】図２の説明に戻ろう。カウンタユニットＣ
ＴＲＵの出力信号Ｕ０〜Ｕ２は、排他的オアゲートＥＯ
１〜ＥＯ３の第１の入力端子に供給されるとともに、フ
ァイナルアドレス検出回路ＦＡＤの第１の入力端子に供
給される。排他的オアゲートＥＯ１〜ＥＯ３の第２の入
力端子には、前述のように、ＭＯＳＦＥＴＰ１〜Ｐ３を
介してスタートアドレスラッチＳＡＬの対応する出力信
号Ｓ０〜Ｓ２が供給される。また、排他的オアゲートＥ
Ｏ１〜ＥＯ３の第２の入力端子は、対応するＮチャンネ
ルＭＯＳＦＥＴＮ１〜Ｎ３を介して回路の接地電位に結
合される。ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１〜Ｎ３
のゲートはすべて共通結合され、カウンタ制御回路ＣＣ
ＴＬから内部制御信号ＳＥＱが供給される。

【００５３】前述のように、内部制御信号ＳＥＱは、シ
ンクロナスＤＲＡＭがシーケンシャルモードによるバー
ストモードとされるとき選択的にハイレベルとされ、シ
ンクロナスＤＲＡＭがインターリーブモードによるバー
ストモードとされるときにはロウレベルとされる。この
ため、排他的オアゲートＥＯ１〜ＥＯ３の第２の入力端
子には、シンクロナスＤＲＡＭがシーケンシャルモード
によるバーストモードとされ内部制御信号ＳＥＱがハイ
レベルとされるとき、スタートアドレスラッチＳＡＬの
出力信号Ｓ０〜Ｓ２に関係なくすべて回路の接地電位つ
まり論理“０”が供給され、シンクロナスＤＲＡＭがイ
ンターリーブモードによるバーストモードとされ内部制
御信号ＳＥＱがロウレベルとされるときには、スタート
アドレスラッチＳＡＬの出力信号Ｓ０〜Ｓ２の対応する
ビットが供給される。

【００５４】この結果、排他的オアゲートＥＯ１〜ＥＯ
３の出力信号Ｅ０〜Ｅ２は、シンクロナスＤＲＡＭがシ
ーケンシャルモードによるバーストモードとされると
き、そのままカウンタユニットＣＴＲＵの出力信号Ｕ０
〜Ｕ２の各ビットに対応するものとなり、シンクロナス
ＤＲＡＭがインターリーブモードによるバーストモード
とされるときには、カウンタユニットＣＴＲＵの出力信
号Ｕ０〜Ｕ２の各ビットと開始アドレスＳＴＡつまりス
タートアドレスラッチＳＡＬの出力信号Ｓ０〜Ｓ２の各
ビットとの排他的論理和信号に対応するものとなる。

【００５５】一方、カウンタユニットＣＴＲＵの初期値
として与えられる内部信号Ｇ０〜Ｇ２は、前述のよう
に、シンクロナスＤＲＡＭがシーケンシャルモードによ
るバーストモードとされるとき、スタートアドレスラッ
チＳＡＬの出力信号Ｓ０〜Ｓ２に対応する論理レベルと
され、シンクロナスＤＲＡＭがインターリーブモードに
よるバーストモードとされるときには、すべて論理
“０”とされる。しかるに、排他的オアゲートＥＯ１〜
ＥＯ３の出力信号Ｅ０〜Ｅ２の２進値は、図９に示され
るように、シンクロナスＤＲＡＭがシーケンシャルモー
ドによるバーストモードとされるときには、与えられた
開始アドレスＳＴＡを初期値として所定のモデューロで
順次大きくされるが、シンクロナスＤＲＡＭがインター
リーブモードによるバーストモードのときには、与えら
れた開始アドレスＳＴＡを初期値してその第ｎビットが
２のｎ乗おきに変化すべく歩進されるものとなる。

【００５６】排他的オアゲートＥＯ１〜ＥＯ３の出力信
号Ｅ０〜Ｅ２は、セレクタラッチＳＬＬの対応する第１
の入力端子にそれぞれ供給される。セレクタラッチＳＬ
Ｌには、さらにカウンタ制御回路ＣＣＴＬから内部制御
信号ＣＳと、ＣＰとして示される内部クロック信号ＣＰ
１及びＣＰ１Ｓが供給される。セレクタラッチＳＬＬ
は、図５に例示されるように、クロックドインバータＣ
ＶＣ及びインバータＶＥが交差結合されてなる３個のラ
ッチ回路を含む。これらのラッチ回路の入力端子つまり
インバータＶＥの入力端子には、クロックドインバータ
ＣＶＢを介して排他的オアゲートＥＯ１〜ＥＯ３の対応
する出力信号Ｅ０〜Ｅ２が供給されるとともに、クロッ
クドインバータＣＶＡを介してスタートアドレスラッチ
ＳＡＬの対応する出力信号Ｓ０〜Ｓ２が供給される。ま
た、ラッチ回路の出力端子つまりインバータＶＥの出力
端子における出力信号は、セレクタラッチＳＬＬつまり
はカラムアドレスカウンタＣＣの出力信号Ｃ０〜Ｃ２と
される。

【００５７】セレクタラッチＳＬＬを構成するクロック
ドインバータＣＶＡの非反転制御端子には、内部制御信
号ＣＳが供給され、その反転制御端子には、内部制御信
号ＣＳのインバータＶＢによる反転信号が供給される。
また、クロックドインバータＣＶＢの非反転制御端子に
は、内部クロック信号ＣＰ１が供給され、その反転制御
端子には、内部クロック信号ＣＰ１のインバータＶＣに
よる反転信号が供給される。さらに、クロックドインバ
ータＣＶＣの反転制御端子には、内部クロック信号ＣＰ
１Ｓが供給され、その非反転制御端子には、内部クロッ
ク信号ＣＰ１ＳのインバータＶＤによる反転信号が供給
される。

【００５８】これにより、クロックドインバータＣＶＣ
及びインバータＶＥからなるラッチ回路には、図７及び
図８に示されるように、内部制御信号ＣＳがハイレベル
とされるとき、言い換えるならばバーストモードの最初
のサイクルにおいて、スタートアドレスラッチＳＡＬに
より保持される開始アドレスＳＴＡがカウンタユニット
ＣＴＲＵを介することなく直接取り込まれ、内部クロッ
ク信号ＣＰ１がハイレベルとされるとき、言い換えるな
らばバーストモードの第２サイクル以降は、排他的オア
ゲートＥＯ１〜ＥＯ３の出力信号Ｅ０〜Ｅ２が取り込ま
れる。これらのアドレスは、内部クロック信号ＣＰ１Ｓ
がロウレベルとされる間、対応するラッチ回路によって
保持される。このように、バーストモードの最初のサイ
クルにおいて開始アドレスＳＴＡをカウンタユニットＣ
ＴＲＵを経由することなくセレクタラッチＳＬＬに取り
込むことで、バーストモードの立ち上がりを高速化し、
シンクロナスＤＲＡＭの高速化を推進することができ
る。

【００５９】次に、ファイナルアドレス検出回路ＦＡＤ
は、図６に示されるように、３個の排他的ノアゲートＥ
ＮＯ１〜ＥＮＯ３と、その第１ないし第３の入力端子に
排他的ノアゲートＥＮＯ１〜ＥＮＯ３の出力信号Ｘ０〜
Ｘ２をそれぞれ受ける１個のアンドゲートＡＧ１とを含
む。排他的ノアゲートＥＮＯ１〜ＥＮＯ３の第１の入力
端子には、カウンタユニットＣＴＲＵの対応する出力信
号Ｕ０〜Ｕ２がそれぞれ供給され、その第２の入力端子
には、対応する内部信号Ｇ０〜Ｇ２がそれぞれ供給され
る。アンドゲートＡＧ１の出力信号は、ファイナルアド
レス検出信号ＦＡＳとして、タイミング発生回路ＴＧに
供給される。

【００６０】排他的ノアゲートＥＮＯ１〜ＥＮＯ３の出
力信号Ｘ０〜Ｘ２は、カウンタユニットＣＴＲＵの出力
信号Ｕ０〜Ｕ２ならびに内部信号Ｇ０〜Ｇ２の対応する
ビットの論理レベルが一致するとき選択的にハイレベル
とされ、アンドゲートＡＧ１の出力信号は、排他的ノア
ゲートＥＮＯ１〜ＥＮＯ３の出力信号Ｘ０〜Ｘ２がとも
にハイレベルとされるとき選択的にハイレベルとされ
る。

【００６１】前述のように、内部信号Ｇ０〜Ｇ２は、図
１０に示されるように、シンクロナスＤＲＡＭがシーケ
ンシャルモードによるバーストモードとされるとき、ス
タートアドレスラッチＳＡＬによって保持される開始ア
ドレスＳＴＡに対応するものとされ、シンクロナスＤＲ
ＡＭがインターリーブモードによるバーストモードとさ
れるとき、すべてロウレベルつまり論理“０”とされ
る。一方、カウンタユニットＣＴＲＵの出力信号Ｕ０〜
Ｕ２は、シンクロナスＤＲＡＭがシーケンシャルモード
によるバーストモードとされるとき、開始アドレスＳＴ
Ａを初期値とするバースト長に応じた歩進モデューロと
され、シンクロナスＤＲＡＭがインターリーブモードに
よるバーストモードとされるときには、全ビット論理
“０”を初期値とするやはりバースト長に応じた歩進モ
デューロとされる。また、前述のように、内部クロック
信号ＣＰ２の立ち上がりに同期して、しかもそのマスタ
ーラッチＭＬの状態遷移に先立って、言い換えるならば
カラムアドレスカウンタＣＣとしての出力信号Ｃ０〜Ｃ
２の変化に先立って状態遷移される。

【００６２】これらのことから、ファイナルアドレス検
出回路ＦＡＤは、実質的な開始アドレスＳＴＡとカウン
タユニットＣＴＲＵによって指定されるアドレスの次の
アドレスとを比較照合する形となり、その出力信号つま
りファイナルアドレス検出信号ＦＡＳは、図７及び図８
に示されるように、最終アドレスＦＮＡつまり例えば開
始アドレスＳＴＡに３を加算したアドレスＳＴＡ＋３に
対するアクセスが実行されるのに先立って選択的にハイ
レベルとされるものとなる。タイミング発生回路ＴＧ
は、ファイナルアドレス検出信号ＦＡＳのハイレベルを
受けて、内部クロック信号ＣＰ１，ＣＰ１Ｓ及びＣＰ２
の生成を中止し、これによってバースト長に応じた所定
数のアドレスに対する連続アクセスが実現される。

【００６３】以上のように、この実施例のシンクロナス
ＤＲＡＭは、その各ビットが内部クロック信号ＣＰ１に
従って状態遷移されるマスターラッチＭＬと、マスター
ラッチＭＬに先立ち内部クロック信号ＣＰ２に従って状
態遷移されるスレーブラッチＳＬとからなる３ビットの
カウンタユニットＣＴＲＵを備え、ファイナルアドレス
検出回路ＦＡＤによる最終アドレスの識別は、スタート
アドレスラッチＳＡＬによって保持される開始アドレス
ＳＴＡと、カウンタユニットＣＴＲＵの出力信号Ｕ０〜
Ｕ２とをもとに行われる。この実施例において、カラム
アドレスカウンタＣＣとしての出力信号Ｃ０〜Ｃ２は、
カウンタユニットＣＴＲＵのマスターラッチＭＬの出力
信号と同じく内部クロック信号ＣＰ１に従って状態遷移
され、カウンタユニットＣＴＲＵの出力信号Ｕ０〜Ｕ２
は、カラムアドレスカウンタＣＣにより指定され実行中
のアドレスの実質的な次のアドレスに対応するものとさ
れる。しかるに、この実施例のシンクロナスＤＲＡＭで
は、開始アドレス，バースト長及びアドレス進行モード
がいかなる組み合わせで指定された場合でも、特別なカ
ウンタを設けることなくバーストモードの最終アドレス
を識別することができる。この結果、相応してシンクロ
ナスＤＲＡＭのハードウエア量を削減し、その低コスト
化を推進することができるものである。

【００６４】図１１には、図１のシンクロナスＤＲＡＭ
を応用したコンピュータシステムの一実施例のブロック
図が示されている。同図をもとに、この実施例のシンク
ロナスＤＲＡＭの応用例とその特徴について説明する。

【００６５】図１１において、この実施例のコンピュー
タシステムは、いわゆるストアドプログラム方式の中央
処理装置ＣＰＵをその基本構成要素とする。中央処理装
置ＣＰＵには、システムバスＳＢＵＳを介して、通常の
スタティック型ＲＡＭからなる比較的高速のランダムア
クセスメモリＲＡＭ１と、この発明が適用されたシンク
ロナスＤＲＡＭからなる中速のランダムアクセスメモリ
ＲＡＭ２とが結合される。システムバスＳＢＵＳには、
さらにマスクＲＯＭ等からなるリードオンリーメモリＲ
ＯＭ，ディスプレイ制御装置ＤＰＹＣ，周辺装置コント
ローラＰＥＲＣならびに電源装置ＰＯＷＳが結合され
る。また、ディスプレイ制御装置ＤＰＹＣには、ディス
プレイ装置ＤＰＹが結合され、周辺装置コントローラＰ
ＥＲＣにはキーボードＫＢＤ及び外部記憶装置ＥＸＭが
結合される。

【００６６】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えば高速バッファメモリ等として使用され、ランダムア
クセスメモリＲＡＭ２は、例えばリードオンリーメモリ
ＲＯＭから中央処理装置ＣＰＵに伝達される制御プログ
ラムや演算データ等を一時的に格納し、中継する。一
方、ディスプレイ制御装置ＤＰＹＣは、画像メモリＶＲ
ＡＭを内蔵し、ディスプレイ装置ＤＰＹの表示制御に供
される。また、周辺装置コントローラＰＥＲＣは、キー
ボードＫＢＤ及び外部記憶装置ＥＸＭ等の各種周辺装置
を制御・統轄し、電源装置ＰＯＷＳは、安定した所定の
直流電源を形成してコンピュータシステムの各部に供給
する。

【００６７】この実施例において、ランダムアクセスメ
モリＲＡＭ２を構成するシンクロナスＤＲＡＭは、前述
のように、バーストモードを有し、そのバーストモード
における最終アドレスの検出は、特別なカウンタを設け
ることなく実現される。この結果、シンクロナスＤＲＡ
Ｍの低コスト化が図られ、これによってコンピュータシ
ステムの低コスト化が推進されるものとなる。

【００６８】以上の本実施例に示されるように、この発
明をバーストモードを有するシンクロナスＤＲＡＭ等の
半導体記憶装置に適用することで、次のような作用効果
を得ることができる。すなわち、 （１）バーストモードを有するシンクロナスＤＲＡＭ等
において、バーストモードのインターリーブモードにお
けるカラムアドレスを、カラムアドレスカウンタのバー
ストモードに関わるビットをすべてゼロに初期設定しか
つこれらのビットと開始アドレスの対応するビットとの
排他的論理和をとることによって生成するとともに、バ
ーストモードを終結すべき最終アドレスを、開始アドレ
スあるいはそのバーストモードに関わるビットがゼロに
置き換えられた開始アドレスとカラムアドレスカウンタ
により指定されるアドレスの実質的な次のアドレスとを
比較照合することによって識別することで、開始アドレ
ス，バースト長及びアドレス進行モードがいかなる組み
合わせで指定された場合でも、特別なカウンタを必要と
することなく、バーストモードを終結すべき最終アドレ
スを容易に識別することができるという効果が得られ
る。

【００６９】（２）上記（１）項により、相応してシン
クロナスＤＲＡＭのハードウエア量を削減し、その低コ
スト化を推進できるという効果が得られる。 （３）上記（１）項及び（２）項により、シンクロナス
ＤＲＡＭを含むコンピュータシステム等の低コスト化を
推進できるという効果が得られる。

【００７０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、いわゆる
×１ビット又は×１６ビット構成等、任意のビット構成
及びワード構成を採ることができる。また、シンクロナ
スＤＲＡＭには、任意数のバンクを設けることができる
し、各バンクを複数のマットに分割することもできる。
データ入出力端子Ｄ０〜Ｄ７は、データ入力端子及びデ
ータ出力端子として専用化することができるし、アドレ
ス入力方式としていわゆるアドレスマルチプレックス方
式を採ることを必須条件ともしない。さらに、シンクロ
ナスＤＲＡＭのブロック構成や具体的な記憶容量ならび
に起動制御信号及びアドレス信号の組み合わせ等は、種
々の実施形態を採りうる。

【００７１】図２において、ファイナルアドレス検出回
路ＦＡＤによる最終アドレスの検出は、例えば実質的な
開始アドレスとカラムアドレスカウンタＣＣから出力さ
れるアドレスに対してプラス１回路により実際に１加算
したアドレスとを比較照合することにより実現してもよ
い。また、ＭＯＳＦＥＴＰ１〜Ｐ６は、クロックドイン
バータに置き換えることができるし、カラムアドレスカ
ウンタＣＣの具体的なブロック構成や図３ないし図６に
示されるスタートアドレスラッチＳＡＬ，カウンタユニ
ットＣＴＲＵ，セレクタラッチＳＬＬ及びファイナルア
ドレス検出回路ＦＡＤの回路構成ならびに図７及び図８
に示される内部信号等の組み合わせ及び動作タイミング
等は、これらの実施例による制約を受けない。

【００７２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なバース
トモードを有する各種のメモリ集積回路やこれらのメモ
リ集積回路を内蔵する論理集積回路装置等にも適用でき
る。この発明は、少なくともバーストモードを有する半
導体記憶装置ならびにこのような半導体記憶装置を含む
装置及びシステムに広く適用できる。

【００７３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、バーストモードを有するシ
ンクロナスＤＲＡＭ等において、バーストモードのイン
ターリーブモードにおけるカラムアドレスを、カラムア
ドレスカウンタのバーストモードに関わるビットをすべ
てゼロに初期設定しかつこれらのビットと開始アドレス
の対応するビットとの排他的論理和をとることによって
生成するとともに、バーストモードを終結すべき最終ア
ドレスを、開始アドレスあるいはそのバーストモードに
関わるビットがゼロに置き換えられた開始アドレスとカ
ラムアドレスカウンタにより指定されるアドレスの実質
的な次のアドレスとを比較照合することによって識別す
ることで、開始アドレス，バースト長及びアドレス進行
モードがいかなる組み合わせで指定された場合でも、特
別なカウンタを設けることなく、バーストモードを終結
すべき最終アドレスを容易に識別することができる。こ
の結果、相応してバーストモードを有するシンクロナス
ＤＲＡＭのハードウエア量を削減し、その低コスト化を
推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるカラム
アドレスカウンタの一実施例を示すブロック図である。

【図３】図２のカラムアドレスカウンタに含まれるスタ
ートアドレスラッチの一実施例を示す部分的な回路図で
ある。

【図４】図２のカラムアドレスカウンタに含まれるカウ
ンタユニットの一実施例を示す部分的な回路図である。

【図５】図２のカラムアドレスカウンタに含まれるセレ
クタラッチの一実施例を示す部分的な回路図である。

【図６】図２のカラムアドレスカウンタに含まれるファ
イナルアドレス検出回路の一実施例を示す回路図であ
る。

【図７】図１のシンクロナスＤＲＡＭのシーケンシャル
モードによるバーストリードモードの一実施例を示す信
号波形図である。

【図８】図１のシンクロナスＤＲＡＭのインターリーブ
モードによるバーストリードモードの一実施例を示す信
号波形図である。

【図９】図２のカラムアドレスカウンタのバーストモー
ドにおけるアドレス進行を説明するための概念図であ
る。

【図１０】図２のカラムアドレスカウンタの一実施例を
示す真理値図である。

【図１１】図１のシンクロナスＤＲＡＭを応用したコン
ピュータシステムの一実施例を示すブロック図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ１・・・バンク、ＭＡＲＹ・・・
メモリアレイ、ＲＤ・・・・ロウアドレスデコーダ、Ｒ
Ｂ・・・ロウアドレスバッファ、ＲＦＣ・・・リフレッ
シュアドレスカウンタ、ＢＳ・・・バンク選択回路、Ｓ
Ａ・・・センスアンプ、ＣＤ・・・カラムアドレスデコ
ーダ、ＣＢ・・・カラムアドレスバッファ、ＣＣ・・・
カラムアドレスカウンタ、ＭＲ・・・モードレジスタ、
ＩＯ・・・データ入出力回路、ＴＧ・・・タイミング発
生回路。 ＣＣＴＬ・・・カウンタ制御回路、ＳＡＬ・・・スター
トアドレスラッチ、ＣＴＲＵ・・・カウンタユニット、
ＳＬＬ・・・セレクタラッチ、ＦＡＤ・・・ファイナル
アドレス検出回路。 ＳＬ・・・スレーブラッチ、ＭＬ・・・マスターラッ
チ。 Ｐ１〜Ｐ６・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ
６・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＥ・・イ
ンバータ、ＣＶ１〜ＣＶＣ・・・クロックドインバー
タ、ＥＯ１〜ＥＯ３・・・排他的オアゲート、ＥＮＯ１
〜ＥＮＯ３・・・排他的ノアゲート、ＡＧ１・・・アン
ドゲート。 ＣＰＵ・・・中央処理装置、ＳＢＵＳ・・・システムバ
ス、ＲＡＭ１〜ＲＡＭ２・・・ランダムアクセスメモ
リ、ＲＯＭ・・・・リードオンリーメモリ、ＤＰＹＣ・
・・ディスプレイ制御装置、ＶＲＡＭ・・・画像メモ
リ、ＤＰＹ・・・ディスプレイ装置、ＰＥＲＣ・・・周
辺装置コントローラ、ＫＢＤ・・・キーボード、ＥＸＭ
・・・外部記憶装置、ＰＯＷＳ・・・電源装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 指定された開始アドレスからバースト長
   に応じた所定数のアドレスを連続アクセスしうるバース
   トモードを有し、かつ上記バーストモードにおいて上記
   開始アドレスをその初期値としてアクセスすべきアドレ
   スを順次指定するアドレスカウンタと、上記バースト長
   に応じた開始アドレスの一部と上記アドレスカウンタに
   より指定されるアドレスの実質的な次のアドレスとが一
   致したことを検出して上記バーストモードを終結すべき
   最終アドレスを識別するファイナルアドレス検出回路と
   を具備することを特徴とする半導体記憶装置。
2. 【請求項２】 上記アドレスカウンタの各ビットは、第
   １のクロック信号に従って状態遷移されるマスターラッ
   チと、上記マスターラッチに先立ち第２のクロック信号
   に従って状態遷移されるスレーブラッチとをそれぞれ含
   むものであって、上記ファイナルアドレス検出回路は、
   上記スレーブラッチの出力信号をもって上記アドレスカ
   ウンタにより指定されるアドレスの実質的な次のアドレ
   スとするものであることを特徴とする請求項１の半導体
   記憶装置。
3. 【請求項３】 上記半導体記憶装置は、シンクロナスＤ
   ＲＡＭであって、上記バーストモードによる連続アクセ
   スは、２のｎ乗のバースト長に対して行いうるものであ
   ることを特徴とする請求項１又は請求項２の半導体記憶
   装置。
4. 【請求項４】 上記バーストモードにおけるアドレス進
   行は、選択的にシーケンシャルモード又はインターリー
   ブモードとされるものであり、上記インターリーブモー
   ドにおけるアドレスは、上記アドレスカウンタのバース
   トモードに関わるビットをゼロに初期設定しかつこれら
   のビットと開始アドレスの対応するビットとの排他的論
   理和をとることによって生成されるものであって、上記
   ファイナルアドレス検出回路のインターリーブモードに
   おける最終アドレスの識別動作は、そのバーストモード
   に関わるビットがゼロに置き換えられた開始アドレスと
   上記アドレスカウンタにより指定されるアドレスの実質
   的な次のアドレスとを比較照合することによって行われ
   るものであることを特徴とする請求項１，請求項２又は
   請求項３の半導体記憶装置。