JP2002245779A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002245779A JP2002245779A JP2001044110A JP2001044110A JP2002245779A JP 2002245779 A JP2002245779 A JP 2002245779A JP 2001044110 A JP2001044110 A JP 2001044110A JP 2001044110 A JP2001044110 A JP 2001044110A JP 2002245779 A JP2002245779 A JP 2002245779A
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- semiconductor memory
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Abstract
(57)【要約】
【目的】回路の簡略化並びに長いバースト長への対応が
可能な半導体記憶装置を提供する。 【構成】バーストアドレス発生回路及びバースト開始ア
ドレスを保持する開始アドレスバッファを備えたアドレ
スバッファが複数設けられた半導体記憶装置であって、
前記アドレスバッファが、バースト開始アドレスと所定
のバーストアドレスとを比較して一致した時にバースト
エンド判定信号を出力する判定回路を備えると共に、前
記出力された前記バーストエンド判定信号の論理積を得
てバーストエンドを出力する論理回路を備えたことを特
徴とする。
可能な半導体記憶装置を提供する。 【構成】バーストアドレス発生回路及びバースト開始ア
ドレスを保持する開始アドレスバッファを備えたアドレ
スバッファが複数設けられた半導体記憶装置であって、
前記アドレスバッファが、バースト開始アドレスと所定
のバーストアドレスとを比較して一致した時にバースト
エンド判定信号を出力する判定回路を備えると共に、前
記出力された前記バーストエンド判定信号の論理積を得
てバーストエンドを出力する論理回路を備えたことを特
徴とする。
Description
【０００１】
【発明の属する分野】本発明は、複数のアドレスバッフ
ァを備え、データを連続的に入出力するバーストモード
を有する半導体記憶装置（ＲＡＭ）に関するものであ
る。
ァを備え、データを連続的に入出力するバーストモード
を有する半導体記憶装置（ＲＡＭ）に関するものであ
る。
【０００２】
【従来の技術】従来より、データを連続転送するバース
トモードを有し、メモリ領域を分割してインターリーブ
する半導体記憶装置が知られている。このような半導体
記憶装置は、バースト動作を終了させる為のバーストエ
ンド信号が必要となり、且つ複数のアドレスバッファを
備えている。近年では、費用対効果という点で優れたＳ
ＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃ Ｒ
ＡＭ）が良く用いられている。
トモードを有し、メモリ領域を分割してインターリーブ
する半導体記憶装置が知られている。このような半導体
記憶装置は、バースト動作を終了させる為のバーストエ
ンド信号が必要となり、且つ複数のアドレスバッファを
備えている。近年では、費用対効果という点で優れたＳ
ＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃ Ｒ
ＡＭ）が良く用いられている。
【０００３】以下に、従来の半導体記憶装置について図
面を用いて説明する。図６は、従来の半導体記憶装置に
おける構成を示すブロック図である。図６に示すよう
に、従来の半導体記憶装置は、外部からアドレスが入力
され、バーストアドレスを生成してメモリ回路内部へ出
力する複数のアドレスバッファ６１に加え、更にバース
トカウンタ６２を備える。その後、バーストエンド信号
発生のために、Ｙアドレスとは全く関係ない専用のカウ
ンタ(バーストカウンタ６２)を使用して、バーストWrit
e/Readをした回数をバースト長の分だけカウントする。
面を用いて説明する。図６は、従来の半導体記憶装置に
おける構成を示すブロック図である。図６に示すよう
に、従来の半導体記憶装置は、外部からアドレスが入力
され、バーストアドレスを生成してメモリ回路内部へ出
力する複数のアドレスバッファ６１に加え、更にバース
トカウンタ６２を備える。その後、バーストエンド信号
発生のために、Ｙアドレスとは全く関係ない専用のカウ
ンタ(バーストカウンタ６２)を使用して、バーストWrit
e/Readをした回数をバースト長の分だけカウントする。
【０００４】図８（ａ）は、他の従来の半導体記憶装置
における構成を示すブロック図である。図８（ａ）に示
すように、この例では、複数のアドレスバッファ８１に
加え、終了アドレス演算回路８２及び比較器８３を備え
る。図８（ｂ）は、この終了アドレス演算回路８２及び
比較器８３の、バースト長BL4、BL8にのみ対応したもの
の回路例である。図８（ｂ）中のYA0〜2Tは、アドレス
バッファから出力されたYアドレスデータ、YA0〜2Lは、
バースト開始のアドレスデータである。また、MDWTI
は、ラップタイプ設定信号で、シーケンシャルモード時
にはLo（レベルＬｏｗ）、インターリーブモード時はHi
（レベルＨｉｇｈ）になる。MDWL4、MDWL8はバースト長
設定信号で、BL4時はMDWL4が、BL8時はMDWL8がHiにな
る。さらに、バースト開始のアドレスを元に、バースト
長やラップタイプより最後のバーストWrite/Read時に発
生されるバースト終了アドレスを計算し（８２）、バー
ストアドレスと計算されたバースト終了アドレスとを比
較して（８３）一致したらバーストエンドを発生すると
いう方法が使用されている。図７は、この方法で使用さ
れているアドレスバッファ８１の構成であり、図７a
は、その回路例である。図７に示すように、メモリ内部
にアドレスを出力するためのバッファ１１と、バースト
アドレスを自動発生するバーストアドレス発生回路１２
と、開始アドレスバッファ１３とによりなる。このよう
な構成により、アドレスバッファ８１から開始アドレス
信号が、そのまま出力されている（７１）。
における構成を示すブロック図である。図８（ａ）に示
すように、この例では、複数のアドレスバッファ８１に
加え、終了アドレス演算回路８２及び比較器８３を備え
る。図８（ｂ）は、この終了アドレス演算回路８２及び
比較器８３の、バースト長BL4、BL8にのみ対応したもの
の回路例である。図８（ｂ）中のYA0〜2Tは、アドレス
バッファから出力されたYアドレスデータ、YA0〜2Lは、
バースト開始のアドレスデータである。また、MDWTI
は、ラップタイプ設定信号で、シーケンシャルモード時
にはLo（レベルＬｏｗ）、インターリーブモード時はHi
（レベルＨｉｇｈ）になる。MDWL4、MDWL8はバースト長
設定信号で、BL4時はMDWL4が、BL8時はMDWL8がHiにな
る。さらに、バースト開始のアドレスを元に、バースト
長やラップタイプより最後のバーストWrite/Read時に発
生されるバースト終了アドレスを計算し（８２）、バー
ストアドレスと計算されたバースト終了アドレスとを比
較して（８３）一致したらバーストエンドを発生すると
いう方法が使用されている。図７は、この方法で使用さ
れているアドレスバッファ８１の構成であり、図７a
は、その回路例である。図７に示すように、メモリ内部
にアドレスを出力するためのバッファ１１と、バースト
アドレスを自動発生するバーストアドレス発生回路１２
と、開始アドレスバッファ１３とによりなる。このよう
な構成により、アドレスバッファ８１から開始アドレス
信号が、そのまま出力されている（７１）。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては次のような問題があった。図
６に示すバーストカウンタを使用してバーストエンドを
出すタイプの場合、対応するバースト長が長くなるに従
って、カウンタ６２の規模が大きくなり、その分回路規
模が増大する。また、図８に示すバーストアドレスとバ
ースト終了アドレスを比較するタイプの場合、対応する
バースト長が長くなるに従って、終了アドレス演算回路
８２の規模が大きくなり、その分回路規模が増大する。
半導体記憶装置においては次のような問題があった。図
６に示すバーストカウンタを使用してバーストエンドを
出すタイプの場合、対応するバースト長が長くなるに従
って、カウンタ６２の規模が大きくなり、その分回路規
模が増大する。また、図８に示すバーストアドレスとバ
ースト終了アドレスを比較するタイプの場合、対応する
バースト長が長くなるに従って、終了アドレス演算回路
８２の規模が大きくなり、その分回路規模が増大する。
【０００６】本発明は、以上の従来技術における問題に
鑑みてなされたものであり、回路の簡略化並びに長いバ
ースト長への対応が可能な半導体記憶装置を提供するこ
とを目的とする。
鑑みてなされたものであり、回路の簡略化並びに長いバ
ースト長への対応が可能な半導体記憶装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に提供する本願第一の発明に係る半導体記憶装置は、バ
ーストアドレス発生回路及びバースト開始アドレスを保
持する開始アドレスバッファを備えたアドレスバッファ
が複数設けられた半導体記憶装置であって、前記アドレ
スバッファが、バースト開始アドレスと所定のバースト
アドレスとを比較して一致した時にバーストエンド判定
信号を出力する判定回路を備えると共に、前記出力され
た前記バーストエンド判定信号の論理積を得てバースト
エンドを出力する論理回路を備えたことを特徴とする。
に提供する本願第一の発明に係る半導体記憶装置は、バ
ーストアドレス発生回路及びバースト開始アドレスを保
持する開始アドレスバッファを備えたアドレスバッファ
が複数設けられた半導体記憶装置であって、前記アドレ
スバッファが、バースト開始アドレスと所定のバースト
アドレスとを比較して一致した時にバーストエンド判定
信号を出力する判定回路を備えると共に、前記出力され
た前記バーストエンド判定信号の論理積を得てバースト
エンドを出力する論理回路を備えたことを特徴とする。
【０００８】バースト開始アドレスとバーストアドレス
とを比較して一致した時にバーストエンド判定信号（論
理レベルＨｉｇｈ）を出力する判定回路を備えると共
に、これらの出力の論理積を取ってバーストエンドを出
力する論理回路を備えたことにより、簡単にバーストエ
ンドを検出でき、また、長いバースト長への対応が容易
となる。
とを比較して一致した時にバーストエンド判定信号（論
理レベルＨｉｇｈ）を出力する判定回路を備えると共
に、これらの出力の論理積を取ってバーストエンドを出
力する論理回路を備えたことにより、簡単にバーストエ
ンドを検出でき、また、長いバースト長への対応が容易
となる。
【０００９】前記課題を解決するために提供する本願第
二の発明に係る半導体記憶装置は、本願第一の発明に係
る半導体記憶装置において、独立にアクセス可能な分割
されたバンクメモリを複数有すると共に、前記論理回路
が前記バンクメモリにまたがって論理積を得ることを特
徴とする。
二の発明に係る半導体記憶装置は、本願第一の発明に係
る半導体記憶装置において、独立にアクセス可能な分割
されたバンクメモリを複数有すると共に、前記論理回路
が前記バンクメモリにまたがって論理積を得ることを特
徴とする。
【００１０】このような論理回路を用いて、複数に分割
されたバンクメモリにまたがって論理積がとられるによ
り、これらにまたがるバーストモードのバーストエンド
検出が容易に行える。
されたバンクメモリにまたがって論理積がとられるによ
り、これらにまたがるバーストモードのバーストエンド
検出が容易に行える。
【００１１】前記課題を解決するために提供する本願第
三の発明に係る半導体記憶装置は、本願第一の発明また
は本願第二の発明に係る半導体記憶装置において、前記
論理回路が、出力を保持するフリップフロップを備える
と共に、クロックに同期してバーストエンドを出力する
回路であることを特徴とする。
三の発明に係る半導体記憶装置は、本願第一の発明また
は本願第二の発明に係る半導体記憶装置において、前記
論理回路が、出力を保持するフリップフロップを備える
と共に、クロックに同期してバーストエンドを出力する
回路であることを特徴とする。
【００１２】論理回路が、出力を保持するフリップフロ
ップを備え、クロックに同期してバーストエンドを出力
することにより、システムクロックに同期したバースト
エンド出力となる。
ップを備え、クロックに同期してバーストエンドを出力
することにより、システムクロックに同期したバースト
エンド出力となる。
【００１３】前記課題を解決するために提供する本願第
四の発明に係る半導体記憶装置は、本願第一の発明乃至
本願第三の発明の何れか一に係る半導体記憶装置におい
て、シーケンシャル及びインターリーブの何れか一方の
ラップタイムを選択してデータを連続的に入出力するこ
とを特徴とする。
四の発明に係る半導体記憶装置は、本願第一の発明乃至
本願第三の発明の何れか一に係る半導体記憶装置におい
て、シーケンシャル及びインターリーブの何れか一方の
ラップタイムを選択してデータを連続的に入出力するこ
とを特徴とする。
【００１４】データを連続的に入出力するバーストモー
ドが、そのラップタイプとしてシーケンシャルとインタ
ーリーブの両方を選択的に実行可能であることにより、
シーケンシャル方式のみならずインターリーブ方式のバ
ーストモードが可能である。
ドが、そのラップタイプとしてシーケンシャルとインタ
ーリーブの両方を選択的に実行可能であることにより、
シーケンシャル方式のみならずインターリーブ方式のバ
ーストモードが可能である。
【００１５】前記課題を解決するために提供する本願第
五の発明に係る半導体記憶装置は、本願第一の発明乃至
本願第四の発明の何れか一に係る半導体記憶装置におい
て、前記論理回路が、一以上の前記アドレスバッファの
判定回路のバーストエンド判定信号出力を選択して論理
積を得ることを特徴とする。
五の発明に係る半導体記憶装置は、本願第一の発明乃至
本願第四の発明の何れか一に係る半導体記憶装置におい
て、前記論理回路が、一以上の前記アドレスバッファの
判定回路のバーストエンド判定信号出力を選択して論理
積を得ることを特徴とする。
【００１６】論理回路が、一以上の前記アドレスバッフ
ァの判定回路のバーストエンド判定信号出力を選択して
論理積を取ることにより、バーストエンド検出を、様々
のバースト長で容易に行える。
ァの判定回路のバーストエンド判定信号出力を選択して
論理積を取ることにより、バーストエンド検出を、様々
のバースト長で容易に行える。
【００１７】前記課題を解決するために提供する本願第
六の発明に係る半導体記憶装置は、本願第一の発明乃至
本願第五の発明の何れか一に係る半導体記憶装置におい
て、ＳＤＲＡＭであることを特徴とする。
六の発明に係る半導体記憶装置は、本願第一の発明乃至
本願第五の発明の何れか一に係る半導体記憶装置におい
て、ＳＤＲＡＭであることを特徴とする。
【００１８】ＳＤＲＡＭであることにより、ＳＤＲＡＭ
の標準装備の下で、バーストエンド検出を容易に行う。
の標準装備の下で、バーストエンド検出を容易に行う。
【００１９】
【発明の実施の形態】以下に、本発明に係る半導体記憶
装置の一実施の形態における構成について図面を参照し
て説明する。図１（ａ）及び図１（ｂ）は、本発明に係
る半導体記憶装置の一実施の形態で使用するアドレスバ
ッファの構成を示すブロック図及び回路図、図２は、本
発明に係る半導体記憶装置の一実施の形態における構成
を示すブロック図である。図１（ａ）に示すように、本
実施形態のアドレスバッファ１０は、メモリ内部にアド
レスを出力するためのバッファ１１と、バーストアドレ
スを自動発生するバーストアドレス発生回路１２と、開
始アドレスバッファ１３と、判定回路１４とによりな
る。バッファ１１は、バースト中か否かで外部から入力
されたアドレス（１００）、もしくはバーストアドレス
発生回路１２からのアドレスのどちらかを選択してメモ
リ内部に出力する。バーストアドレス発生回路１２は
バースト長やラップタイプ に従ってモードを切り替
え、バッファから出力されたアドレスを元に次のサイク
ルで出力すべきバーストアドレスを自動発生する。バー
スト期間中、アドレスバッファ１０は、このバーストア
ドレス発生回路１２からのアドレスを、バッファ１１を
通じてメモリ内部に出力することになる。また、必要に
応じて、他のアドレスバッファ１０にも出力される（１
１１）。開始アドレスバッファ１３は、バースト最初に
メモリ外部より入力されたアドレスのみをラッチしてお
き、二回目以降入力されたアドレスは受け付けない。図
１aに示す“YALB”，“INTB”はアドレスバッファの制
御信号であり、両方共にイニシャルHi（レベルＨｉｇ
ｈ）である。バースト最初は“YALB”がワンショットLo
（レベルＬｏｗ）になり、メモリ外部からのアドレス
（１００）をメモリ回路内部に出力する（１０１）と共
に開始アドレスバッファ１３にアドレスを取り込む。バ
ースト二回目以降は“INTB”がワンショットLoになって
バーストアドレス演算部１２で発生したアドレスをメモ
リ回路内部に出力する（１０１）。バーストアドレス発
生回路のバーストアドレス演算部１２は、前サイクルで
出力したYアドレス、他のアドレスバッファの出力（１
１０）、バースト長やラップタイプといったバーストモ
ード（１２０）、開始アドレス（１３）に依存して、次
に発生させるべきバーストアドレスの演算を行う。
装置の一実施の形態における構成について図面を参照し
て説明する。図１（ａ）及び図１（ｂ）は、本発明に係
る半導体記憶装置の一実施の形態で使用するアドレスバ
ッファの構成を示すブロック図及び回路図、図２は、本
発明に係る半導体記憶装置の一実施の形態における構成
を示すブロック図である。図１（ａ）に示すように、本
実施形態のアドレスバッファ１０は、メモリ内部にアド
レスを出力するためのバッファ１１と、バーストアドレ
スを自動発生するバーストアドレス発生回路１２と、開
始アドレスバッファ１３と、判定回路１４とによりな
る。バッファ１１は、バースト中か否かで外部から入力
されたアドレス（１００）、もしくはバーストアドレス
発生回路１２からのアドレスのどちらかを選択してメモ
リ内部に出力する。バーストアドレス発生回路１２は
バースト長やラップタイプ に従ってモードを切り替
え、バッファから出力されたアドレスを元に次のサイク
ルで出力すべきバーストアドレスを自動発生する。バー
スト期間中、アドレスバッファ１０は、このバーストア
ドレス発生回路１２からのアドレスを、バッファ１１を
通じてメモリ内部に出力することになる。また、必要に
応じて、他のアドレスバッファ１０にも出力される（１
１１）。開始アドレスバッファ１３は、バースト最初に
メモリ外部より入力されたアドレスのみをラッチしてお
き、二回目以降入力されたアドレスは受け付けない。図
１aに示す“YALB”，“INTB”はアドレスバッファの制
御信号であり、両方共にイニシャルHi（レベルＨｉｇ
ｈ）である。バースト最初は“YALB”がワンショットLo
（レベルＬｏｗ）になり、メモリ外部からのアドレス
（１００）をメモリ回路内部に出力する（１０１）と共
に開始アドレスバッファ１３にアドレスを取り込む。バ
ースト二回目以降は“INTB”がワンショットLoになって
バーストアドレス演算部１２で発生したアドレスをメモ
リ回路内部に出力する（１０１）。バーストアドレス発
生回路のバーストアドレス演算部１２は、前サイクルで
出力したYアドレス、他のアドレスバッファの出力（１
１０）、バースト長やラップタイプといったバーストモ
ード（１２０）、開始アドレス（１３）に依存して、次
に発生させるべきバーストアドレスの演算を行う。
【００２０】以上の状況設定の下に、判定回路１４は、
ラッチされているバースト開始のアドレス（１３）と自
動発生したバーストアドレス（１２）とを比較し、一致
したらバーストエンド判定信号としてHiを出力する（１
３１）。また、本実施形態の半導体記憶装置は、図２に
示すように、複数の上記アドレスバッファ１０と、バー
ストエンドを送出する論理回路２１と、図に示さないメ
モリ回路とによりなる。この論理回路２１において、各
アドレスバッファ１０より出力されたバーストエンド判
定信号は一ヵ所でANDをとられ、全部がHiになった時点
でCLK↑（立ち上がりエッジ）が来るとバーストエンド
を出力する。
ラッチされているバースト開始のアドレス（１３）と自
動発生したバーストアドレス（１２）とを比較し、一致
したらバーストエンド判定信号としてHiを出力する（１
３１）。また、本実施形態の半導体記憶装置は、図２に
示すように、複数の上記アドレスバッファ１０と、バー
ストエンドを送出する論理回路２１と、図に示さないメ
モリ回路とによりなる。この論理回路２１において、各
アドレスバッファ１０より出力されたバーストエンド判
定信号は一ヵ所でANDをとられ、全部がHiになった時点
でCLK↑（立ち上がりエッジ）が来るとバーストエンド
を出力する。
【００２１】次に、本発明に係る半導体記憶装置の一実
施の形態における動作について図面を参照して以下に具
体的に説明する。図３乃至図５は、本発明に係る半導体
記憶装置の一実施の形態における各信号の動きを示すタ
イムチャートである。図３は、バースト長４、ラップタ
イプがシーケンシャルの場合であり、Write(もしくはRe
ad)コマンドが入力されるとバースト動作が始まり、外
部から入力されたアドレスが、図１に示すアドレスバッ
ファ１０のバッファ１１と開始アドレスバッファ１３に
転送される。図１に示すバーストアドレス発生回路１２
は、バッファ１１の出力を受けて次のバーストアドレス
を発生する。バッファ１１は、２回目以降、CLKに従っ
て、そのアドレスをメモリ内部に出力する。ここではバ
ースト長４なので、バーストアドレス発生回路１２は、
図３に示すように、下位２ビット分のみ動作する。従っ
て、バースト４回目(バーストの最後)には、最初に入力
されたアドレスと同じアドレスをバーストアドレスとし
て出力する。バーストアドレスと開始アドレスが全て一
致すると全てのバーストエンド判定信号がHiとなって、
CLK↑のタイミングでバーストエンドを出力する。
施の形態における動作について図面を参照して以下に具
体的に説明する。図３乃至図５は、本発明に係る半導体
記憶装置の一実施の形態における各信号の動きを示すタ
イムチャートである。図３は、バースト長４、ラップタ
イプがシーケンシャルの場合であり、Write(もしくはRe
ad)コマンドが入力されるとバースト動作が始まり、外
部から入力されたアドレスが、図１に示すアドレスバッ
ファ１０のバッファ１１と開始アドレスバッファ１３に
転送される。図１に示すバーストアドレス発生回路１２
は、バッファ１１の出力を受けて次のバーストアドレス
を発生する。バッファ１１は、２回目以降、CLKに従っ
て、そのアドレスをメモリ内部に出力する。ここではバ
ースト長４なので、バーストアドレス発生回路１２は、
図３に示すように、下位２ビット分のみ動作する。従っ
て、バースト４回目(バーストの最後)には、最初に入力
されたアドレスと同じアドレスをバーストアドレスとし
て出力する。バーストアドレスと開始アドレスが全て一
致すると全てのバーストエンド判定信号がHiとなって、
CLK↑のタイミングでバーストエンドを出力する。
【００２２】上記図３ではバースト長４、ラップタイプ
がシーケンシャルの場合を例にとって説明したが、図
４、図５に示すように、任意のバースト長、任意のラッ
プタイプにおいても同様に動作する 。また、上述の実
施形態では、全てのアドレスバッファよりバーストエン
ド判定信号を出しており、全メモリセルにアクセスする
ようなバースト長にも対応するようなものであったが、
バースト長が限定されている製品では全てのアドレスバ
ッファよりバーストエンド判定信号を出す必要はない。
がシーケンシャルの場合を例にとって説明したが、図
４、図５に示すように、任意のバースト長、任意のラッ
プタイプにおいても同様に動作する 。また、上述の実
施形態では、全てのアドレスバッファよりバーストエン
ド判定信号を出しており、全メモリセルにアクセスする
ようなバースト長にも対応するようなものであったが、
バースト長が限定されている製品では全てのアドレスバ
ッファよりバーストエンド判定信号を出す必要はない。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、バーストWrite/Read機能を有する
シンクロナスDRAMならば当然備えておかなければならな
い“バーストアドレス発生回路”及び“開始アドレスバ
ッファを利用して構成することで、追加すべき回路規模
を極めて小さくすることができる。また、バースト長が
長くなっても回路規模は殆ど変わらず、例えばメモリセ
ル全部をアクセスするようなバースト長の設定も、最小
の回路追加で実現することが可能である。さらに、ラッ
プタイプでバーストエンド発生方法が切り替わらないの
で回路検証を簡単にすることができる。
体記憶装置によれば、バーストWrite/Read機能を有する
シンクロナスDRAMならば当然備えておかなければならな
い“バーストアドレス発生回路”及び“開始アドレスバ
ッファを利用して構成することで、追加すべき回路規模
を極めて小さくすることができる。また、バースト長が
長くなっても回路規模は殆ど変わらず、例えばメモリセ
ル全部をアクセスするようなバースト長の設定も、最小
の回路追加で実現することが可能である。さらに、ラッ
プタイプでバーストエンド発生方法が切り替わらないの
で回路検証を簡単にすることができる。
【図１】本発明に係る半導体記憶装置の一実施の形態で
使用するアドレスバッファの構成を示すブロック図及び
アドレスバッファの回路図である。
使用するアドレスバッファの構成を示すブロック図及び
アドレスバッファの回路図である。
【図２】本発明に係る半導体記憶装置の一実施の形態に
おける構成を示すブロック図である。
おける構成を示すブロック図である。
【図３】本発明に係る半導体記憶装置の一実施の形態に
おける各信号の動きを示すタイムチャートである（バー
スト長４、ラップタイプがシーケンシャル）。
おける各信号の動きを示すタイムチャートである（バー
スト長４、ラップタイプがシーケンシャル）。
【図４】本発明に係る半導体記憶装置の一実施の形態に
おける各信号の動きを示すタイムチャートである（バー
スト長４、ラップタイプがインターリーブ）。
おける各信号の動きを示すタイムチャートである（バー
スト長４、ラップタイプがインターリーブ）。
【図５】本発明に係る半導体記憶装置の一実施の形態に
おける各信号の動きを示すタイムチャートである（バー
スト長４、ラップタイプがインターリーブ、バースト開
始が図４と異なる）。
おける各信号の動きを示すタイムチャートである（バー
スト長４、ラップタイプがインターリーブ、バースト開
始が図４と異なる）。
【図６】従来における半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図７】他の従来例で使用されるアドレスバッファの構
成を示すブロック図及びアドレスバッファの回路図であ
る。
成を示すブロック図及びアドレスバッファの回路図であ
る。
【図８】他の従来例の半導体記憶装置の構成を示すブロ
ック図及び終了アドレス演算回路並びに比較器の回路図
である。
ック図及び終了アドレス演算回路並びに比較器の回路図
である。
１１ バッファ １２ バーストアドレス発生回路 １３ 開始アドレスバッファ １４ 判定回路 ２１ 論理回路
Claims (6)
- 【請求項１】バーストアドレス発生回路及びバースト開
始アドレスを保持する開始アドレスバッファを備えたア
ドレスバッファが複数設けられた半導体記憶装置であっ
て、前記アドレスバッファが、バースト開始アドレスと
所定のバーストアドレスとを比較して一致した時にバー
ストエンド判定信号を出力する判定回路を備えると共
に、前記出力された前記バーストエンド判定信号の論理
積を得てバーストエンドを出力する論理回路を備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】独立にアクセス可能な分割されたバンクメ
モリを複数有すると共に、前記論理回路が前記バンクメ
モリにまたがって論理積を得ることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】前記論理回路が、出力を保持するフリップ
フロップを備えると共に、クロックに同期してバースト
エンドを出力する回路であることを特徴とする請求項１
又は請求項２に記載の半導体記憶装置。 - 【請求項４】シーケンシャル及びインターリーブの何れ
か一方のラップタイムを選択してデータを連続的に入出
力することを特徴とする請求項１乃至請求項３の何れか
一に記載の半導体記憶装置。 - 【請求項５】前記論理回路が、一以上の前記アドレスバ
ッファの判定回路のバーストエンド判定信号出力を選択
して論理積を得ることを特徴とする請求項１乃至請求項
４の何れか一に記載の半導体記憶装置。 - 【請求項６】ＳＤＲＡＭであることを特徴とする請求項
１乃至請求項５の何れか一に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044110A JP2002245779A (ja) | 2001-02-20 | 2001-02-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044110A JP2002245779A (ja) | 2001-02-20 | 2001-02-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002245779A true JP2002245779A (ja) | 2002-08-30 |
Family
ID=18906159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001044110A Pending JP2002245779A (ja) | 2001-02-20 | 2001-02-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002245779A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
| JPH0745069A (ja) * | 1993-07-29 | 1995-02-14 | Hitachi Ltd | 半導体記憶装置 |
| JPH08115593A (ja) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | 半導体記憶装置、及びデータ処理装置 |
| JPH0935473A (ja) * | 1995-06-30 | 1997-02-07 | Hyundai Electron Ind Co Ltd | バースト長さ検出回路 |
| JPH10106288A (ja) * | 1997-11-07 | 1998-04-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH10177789A (ja) * | 1996-07-19 | 1998-06-30 | Hitachi Ltd | カウンタ、同期化メモリ装置、バーストアドレスのシーケンス生成方法および半導体メモリ |
-
2001
- 2001-02-20 JP JP2001044110A patent/JP2002245779A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
| JPH0745069A (ja) * | 1993-07-29 | 1995-02-14 | Hitachi Ltd | 半導体記憶装置 |
| JPH08115593A (ja) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | 半導体記憶装置、及びデータ処理装置 |
| JPH0935473A (ja) * | 1995-06-30 | 1997-02-07 | Hyundai Electron Ind Co Ltd | バースト長さ検出回路 |
| JPH10177789A (ja) * | 1996-07-19 | 1998-06-30 | Hitachi Ltd | カウンタ、同期化メモリ装置、バーストアドレスのシーケンス生成方法および半導体メモリ |
| JPH10106288A (ja) * | 1997-11-07 | 1998-04-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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