JPH10177789A - カウンタ、同期化メモリ装置、バーストアドレスのシーケンス生成方法および半導体メモリ - Google Patents
カウンタ、同期化メモリ装置、バーストアドレスのシーケンス生成方法および半導体メモリInfo
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- JPH10177789A JPH10177789A JP9133842A JP13384297A JPH10177789A JP H10177789 A JPH10177789 A JP H10177789A JP 9133842 A JP9133842 A JP 9133842A JP 13384297 A JP13384297 A JP 13384297A JP H10177789 A JPH10177789 A JP H10177789A
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Abstract
(57)【要約】
【課題】 バースト終了信号を即時に発信するバースト
アドレスカウンタを提供する。 【解決手段】 カウンタ１３０はバーストシーケンスの
完了を示すバースト終了信号を駆動する。カウンタは外
部アドレスを受取るアドレスレジスタ１２，１４，１６
と、外部アドレスを加算してバーストアドレスのシーケ
ンスの次のアドレスを生成する加算器２０と、バースト
シーケンスの第２から最後までのバーストアドレスを決
定するマイナス２減算器１３８と、比較器２２とを含
む。マイナス２減算器により比較器はバーストシーケン
スの完了を従来のカウンタより早く決定できる。それ
は、マイナス２減算器がシーケンスの最後から１つ前の
アドレスを決定でき、それにより比較器がバースト終了
信号をより早い時点で発信できるからである。
アドレスカウンタを提供する。 【解決手段】 カウンタ１３０はバーストシーケンスの
完了を示すバースト終了信号を駆動する。カウンタは外
部アドレスを受取るアドレスレジスタ１２，１４，１６
と、外部アドレスを加算してバーストアドレスのシーケ
ンスの次のアドレスを生成する加算器２０と、バースト
シーケンスの第２から最後までのバーストアドレスを決
定するマイナス２減算器１３８と、比較器２２とを含
む。マイナス２減算器により比較器はバーストシーケン
スの完了を従来のカウンタより早く決定できる。それ
は、マイナス２減算器がシーケンスの最後から１つ前の
アドレスを決定でき、それにより比較器がバースト終了
信号をより早い時点で発信できるからである。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体の設
計技術に関し、特にカウンタシーケンスの完了を示す方
法および装置に関する。
計技術に関し、特にカウンタシーケンスの完了を示す方
法および装置に関する。
【０００２】
【従来の技術】電子システムの設計において、速度およ
びタイミングの制約は常に考慮すべき重要な要素であっ
た。ほとんどのシステム設計では、使用されるすべての
構成要素のタイミング上の要求に適合させつつ、かつ高
速を実現するため最適化する必要がある。その結果、多
くの集積回路、すなわち“チップ”が同期設計を用いて
いる。同期化チップとは、チップの構成要素が共通のシ
ステムクロック（ＣＬＫ）に接続されたチップのことで
ある。同期化チップでは、入力および出力に接続された
ラッチ、レジスタおよびカウンタの全てが単一のモノリ
シックチップ上に設けられている。更に同期化チップ
は、外部の論理チップが少なく、動作速度が速くなる
等、システム設計者に多くの便益を提供している。
びタイミングの制約は常に考慮すべき重要な要素であっ
た。ほとんどのシステム設計では、使用されるすべての
構成要素のタイミング上の要求に適合させつつ、かつ高
速を実現するため最適化する必要がある。その結果、多
くの集積回路、すなわち“チップ”が同期設計を用いて
いる。同期化チップとは、チップの構成要素が共通のシ
ステムクロック（ＣＬＫ）に接続されたチップのことで
ある。同期化チップでは、入力および出力に接続された
ラッチ、レジスタおよびカウンタの全てが単一のモノリ
シックチップ上に設けられている。更に同期化チップ
は、外部の論理チップが少なく、動作速度が速くなる
等、システム設計者に多くの便益を提供している。
【０００３】同期化チップの１例として、オンボードの
アドレスカウンタを備えたシンクロナスダイナミックラ
ンダムアクセスメモリ（ＳＤＲＡＭ）がある。アドレス
カウンタは通常、バースト読出しまたはバースト書込み
動作が可能なプロセッサと共に用いられている。バース
ト動作とは、一連のデータを１つのデバイスから他のデ
バイスへ転送する方法である。例えば、プロセッサがＳ
ＤＲＡＭに対してバースト読出し動作を開始するとき、
最初のデータが読み出されるＳＤＲＡＭにおけるメモリ
位置を示すため、プロセッサはベースアドレスを提供す
る。次に、プロセッサは所定のバーストシーケンスに従
ってＳＤＲＡＭの１つまたは複数のメモリ位置からデー
タを読み出そうとする。
アドレスカウンタを備えたシンクロナスダイナミックラ
ンダムアクセスメモリ（ＳＤＲＡＭ）がある。アドレス
カウンタは通常、バースト読出しまたはバースト書込み
動作が可能なプロセッサと共に用いられている。バース
ト動作とは、一連のデータを１つのデバイスから他のデ
バイスへ転送する方法である。例えば、プロセッサがＳ
ＤＲＡＭに対してバースト読出し動作を開始するとき、
最初のデータが読み出されるＳＤＲＡＭにおけるメモリ
位置を示すため、プロセッサはベースアドレスを提供す
る。次に、プロセッサは所定のバーストシーケンスに従
ってＳＤＲＡＭの１つまたは複数のメモリ位置からデー
タを読み出そうとする。
【０００４】バーストシーケンスが予め定められている
ので、一旦最初のメモリ位置がアクセスされると、アク
セスされるべき次のメモリ位置はプロセッサとは別個の
カウンタを用いて予測される。これによりＳＤＲＡＭの
動作が改善される。それは、カウンタがアクセスされる
べき次のメモリ位置のアドレスを即時に生成することが
でき、そして早い時点でそのメモリ位置に対してアクセ
スを開始することができるからである。
ので、一旦最初のメモリ位置がアクセスされると、アク
セスされるべき次のメモリ位置はプロセッサとは別個の
カウンタを用いて予測される。これによりＳＤＲＡＭの
動作が改善される。それは、カウンタがアクセスされる
べき次のメモリ位置のアドレスを即時に生成することが
でき、そして早い時点でそのメモリ位置に対してアクセ
スを開始することができるからである。
【０００５】プロセッサの動作速度すなわち周波数が増
加すると、それに対応してアドレスカウンタの速度上の
要求も増大した。そこで、動作を改善するため、アドレ
スカウンタはＳＤＲＡＭ自体に組み込まれ、それにより
カウンタとＳＤＲＡＭとが分離していることに起因する
伝搬遅延をいくらか減少させた。しかし、プロセッサの
周波数は増加し続けており、後述するように、単に従来
のカウンタをＳＤＲＡＭの内部に組み込むだけでは、最
新のプロセッサの多くが要求する厳密なタイミングを満
足させるには不十分である。
加すると、それに対応してアドレスカウンタの速度上の
要求も増大した。そこで、動作を改善するため、アドレ
スカウンタはＳＤＲＡＭ自体に組み込まれ、それにより
カウンタとＳＤＲＡＭとが分離していることに起因する
伝搬遅延をいくらか減少させた。しかし、プロセッサの
周波数は増加し続けており、後述するように、単に従来
のカウンタをＳＤＲＡＭの内部に組み込むだけでは、最
新のプロセッサの多くが要求する厳密なタイミングを満
足させるには不十分である。
【０００６】図１は、従来のカウンタのブロック図であ
り、カウンタは一般的に符号１０で示されている。カウ
ンタ１０はＳＤＲＡＭ（図示されていない）に組み込ま
れている。カウンタ１０は外部アドレスバスＸＡＤＤか
ら外部アドレスを受取る。言うまでもなく、メモリ装置
にアドレスを供給することはこの技術分野ではよく知ら
れているので、これ以上説明しない。
り、カウンタは一般的に符号１０で示されている。カウ
ンタ１０はＳＤＲＡＭ（図示されていない）に組み込ま
れている。カウンタ１０は外部アドレスバスＸＡＤＤか
ら外部アドレスを受取る。言うまでもなく、メモリ装置
にアドレスを供給することはこの技術分野ではよく知ら
れているので、これ以上説明しない。
【０００７】カウンタ１０の目的は、所定のバーストシ
ーケンスにおいて、外部アドレスに基づいて、内部アド
レスバスＩＡＤＤ上に内部アドレスを生成することであ
る。バーストは複数の異なる長さ、例えば１、２、４、
８または１６個のアドレス位置を有するが、バーストシ
ーケンスの例として３２ビットアドレスＡ３１：Ａ０の
２つのアドレスＡ１：Ａ０を挙げる。
ーケンスにおいて、外部アドレスに基づいて、内部アド
レスバスＩＡＤＤ上に内部アドレスを生成することであ
る。バーストは複数の異なる長さ、例えば１、２、４、
８または１６個のアドレス位置を有するが、バーストシ
ーケンスの例として３２ビットアドレスＡ３１：Ａ０の
２つのアドレスＡ１：Ａ０を挙げる。
【０００８】 外部アドレス Ａ３１：Ａ２ Ａ１ Ａ０ 第１のバーストアドレス Ａ３１：Ａ２ Ａ１ Ａ０＼ 第２のバーストアドレス Ａ３１：Ａ２ Ａ１＼ Ａ０ 第３のバーストアドレス Ａ３１：Ａ２ Ａ１＼ Ａ０＼ （ここで、符号“＼”は反転したアドレスを示す） 以下、上記のバーストシーケンスの例を用いて説明する
が、勿論、他のバーストシーケンスおよび長さを用いて
もよい。また、バーストシーケンスの完了を示すエンド
・オブ・バースト信号ＷＲＡＰＤＮを生成することもカ
ウンタ１０の目的である。ＷＲＡＰＤＮ信号はまた、プ
ロセッサにより規定されるセットアップタイムおよびホ
ールドタイムを満足する必要がある。
が、勿論、他のバーストシーケンスおよび長さを用いて
もよい。また、バーストシーケンスの完了を示すエンド
・オブ・バースト信号ＷＲＡＰＤＮを生成することもカ
ウンタ１０の目的である。ＷＲＡＰＤＮ信号はまた、プ
ロセッサにより規定されるセットアップタイムおよびホ
ールドタイムを満足する必要がある。
【０００９】カウンタ１０は３つのアドレスレジスタ１
２，１４，１６と、加算器２０と、減算器１８と、比較
器２２と、バーストシーケンサ２４とを含んでいる。個
々のレジスタ１２，１４，１６は、クロック回路２６に
より駆動されるＫ信号により同期化されている。Ｋ信号
は３つの制御信号ＬＯＡＤ、ＣＬＫ、ＣＯＵＮＴＵＰに
依存している。ＬＯＡＤ信号はアドレスバスＸＡＤＤが
真正な外部アドレスを含んでいる時を示し、ＣＬＫ信号
は上述のようにシステムクロックであり、ＣＯＵＮＴＵ
Ｐ信号はバーストシーケンスの期間に、バーストシーケ
ンスの次のメモリ位置がアクセスされる時を示す。
２，１４，１６と、加算器２０と、減算器１８と、比較
器２２と、バーストシーケンサ２４とを含んでいる。個
々のレジスタ１２，１４，１６は、クロック回路２６に
より駆動されるＫ信号により同期化されている。Ｋ信号
は３つの制御信号ＬＯＡＤ、ＣＬＫ、ＣＯＵＮＴＵＰに
依存している。ＬＯＡＤ信号はアドレスバスＸＡＤＤが
真正な外部アドレスを含んでいる時を示し、ＣＬＫ信号
は上述のようにシステムクロックであり、ＣＯＵＮＴＵ
Ｐ信号はバーストシーケンスの期間に、バーストシーケ
ンスの次のメモリ位置がアクセスされる時を示す。
【００１０】バーストシーケンサ２４は、異なるバース
トシーケンスにプログラムすることができる。上述した
バーストシーケンスの例を用いると、バーストシーケン
サ２４は信号を変化させずにそのまま通過させる。しか
し、バーストシーケンサ２４をプログラムすることによ
り、異なるバーストシーケンスを保持するようになる。
トシーケンスにプログラムすることができる。上述した
バーストシーケンスの例を用いると、バーストシーケン
サ２４は信号を変化させずにそのまま通過させる。しか
し、バーストシーケンサ２４をプログラムすることによ
り、異なるバーストシーケンスを保持するようになる。
【００１１】カウンタが動作すると、外部アドレスバス
ＸＡＤＤ上の外部アドレスがＬＯＡＤ信号によりアドレ
スレジスタ１２，１４，１６にロードされる。アドレス
レジスタ１６は、所定のバーストシーケンスの第１アド
レスとして、外部アドレスを内部アドレスバスＩＡＤＤ
上に駆動する。
ＸＡＤＤ上の外部アドレスがＬＯＡＤ信号によりアドレ
スレジスタ１２，１４，１６にロードされる。アドレス
レジスタ１６は、所定のバーストシーケンスの第１アド
レスとして、外部アドレスを内部アドレスバスＩＡＤＤ
上に駆動する。
【００１２】アドレスレジスタ１４は、外部アドレスに
等しい中間アドレスＡ１を減算器１８へ駆動する。減算
器１８は中間アドレスＡ１から１を引いて、中間アドレ
スＡ２を生成するが、この中間アドレスＡ２は、上述の
ように、所定のバーストシーケンスの第３の内部アドレ
スに等しい。
等しい中間アドレスＡ１を減算器１８へ駆動する。減算
器１８は中間アドレスＡ１から１を引いて、中間アドレ
スＡ２を生成するが、この中間アドレスＡ２は、上述の
ように、所定のバーストシーケンスの第３の内部アドレ
スに等しい。
【００１３】一方アドレスレジスタ１２は、初期に外部
アドレスに等しい中間アドレスＡ３を加算器２０へ駆動
する。加算器２０は中間アドレスＡ３に１を足して、中
間アドレスＡ４を生成するが、この中間アドレスＡ４
は、上述のように、所定のバーストシーケンスの第１の
バーストアドレスに等しい。中間アドレスＡ４はバース
トシーケンサ２４に提供され、後者は所定のバーストシ
ーケンスに従って中間アドレスＡ５を生成する。そし
て、中間アドレスＡ５はアドレスレジスタ１６に提供さ
れる。それによりアドレスレジスタ１６は、内部アドレ
スバスＩＡＤＤ上の内部アドレスを、所定のバーストシ
ーケンスの次のアドレスへ更新する。
アドレスに等しい中間アドレスＡ３を加算器２０へ駆動
する。加算器２０は中間アドレスＡ３に１を足して、中
間アドレスＡ４を生成するが、この中間アドレスＡ４
は、上述のように、所定のバーストシーケンスの第１の
バーストアドレスに等しい。中間アドレスＡ４はバース
トシーケンサ２４に提供され、後者は所定のバーストシ
ーケンスに従って中間アドレスＡ５を生成する。そし
て、中間アドレスＡ５はアドレスレジスタ１６に提供さ
れる。それによりアドレスレジスタ１６は、内部アドレ
スバスＩＡＤＤ上の内部アドレスを、所定のバーストシ
ーケンスの次のアドレスへ更新する。
【００１４】中間アドレスＡ４はまた、次のバーストア
ドレスを計算するためアドレスレジスタ１２へループ帰
還される。更に、中間アドレスＡ４は比較器２２に提供
され、そこで中間アドレスＡ２と比較される。このよう
にして、一旦中間アドレスＡ４が第３のバーストアドレ
ス（所定のバーストシーケンスの最後のアドレス）に等
しくなると、比較器２２はＷＲＡＰＤＮ信号を発信する
ことができる。
ドレスを計算するためアドレスレジスタ１２へループ帰
還される。更に、中間アドレスＡ４は比較器２２に提供
され、そこで中間アドレスＡ２と比較される。このよう
にして、一旦中間アドレスＡ４が第３のバーストアドレ
ス（所定のバーストシーケンスの最後のアドレス）に等
しくなると、比較器２２はＷＲＡＰＤＮ信号を発信する
ことができる。
【００１５】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、以下に説明するような欠点があ
る。
な従来技術において、以下に説明するような欠点があ
る。
【００１６】図２は、図１の従来のカウンタ回路のタイ
ミング図である。外部アドレス、第１のバーストアドレ
ス、第２のバーストアドレス、第３のバーストアドレス
は、それぞれ参照符号Ｂ０、Ｂ１、Ｂ２、Ｂ３により示
されている。
ミング図である。外部アドレス、第１のバーストアドレ
ス、第２のバーストアドレス、第３のバーストアドレス
は、それぞれ参照符号Ｂ０、Ｂ１、Ｂ２、Ｂ３により示
されている。
【００１７】特に重要なのはＷＲＡＰＤＮ信号の波形で
ある。ＷＲＡＰＤＮ信号は時点３５で発信されるが、そ
れは伝搬遅延３３により決定される。伝搬遅延３３は第
１の遅延３４と第２の遅延３６との和である。第１の遅
延３４は、バーストアドレスＢ３を駆動する際の加算器
２０の伝搬遅延に起因する。加算器２０は、中間アドレ
スＡ３がバーストアドレスＢ２に等しくなった後に、バ
ーストアドレスＢ３を中間アドレスＡ４に駆動する。第
２の遅延３６は、比較器２２を経由する伝搬によって引
き起こされるハイへの移行の遅延である。
ある。ＷＲＡＰＤＮ信号は時点３５で発信されるが、そ
れは伝搬遅延３３により決定される。伝搬遅延３３は第
１の遅延３４と第２の遅延３６との和である。第１の遅
延３４は、バーストアドレスＢ３を駆動する際の加算器
２０の伝搬遅延に起因する。加算器２０は、中間アドレ
スＡ３がバーストアドレスＢ２に等しくなった後に、バ
ーストアドレスＢ３を中間アドレスＡ４に駆動する。第
２の遅延３６は、比較器２２を経由する伝搬によって引
き起こされるハイへの移行の遅延である。
【００１８】同様に、ＷＲＡＰＤＮ信号は時点３８で発
信を終えるが、それは伝搬遅延３９により決定される。
伝搬遅延３９は加算器２０のホールドタイム遅延４０と
比較器２２を経由する伝搬によって引き起こされるロウ
への移行の遅延４２との和に等しい。
信を終えるが、それは伝搬遅延３９により決定される。
伝搬遅延３９は加算器２０のホールドタイム遅延４０と
比較器２２を経由する伝搬によって引き起こされるロウ
への移行の遅延４２との和に等しい。
【００１９】遅延３３と３９のため、従来のカウンタ１
０にはタイミングの問題がある。例えば、クロック信号
ＣＬＫの周波数が１００ＭＨｚであるとすると、周期Ｔ
は１０ｎｓとなる。典型的な遅延の長さは、遅延３４で
は８ｎｓであり、遅延３６では２ｎｓである。その結
果、ＷＲＡＰＤＮ信号を発信するための累積遅延３３は
１０ｎｓ（８ｎｓ＋２ｎｓ）、即ち、１クロック周期と
なる。このような遅延では長すぎて、従来のプロセッサ
の多くが要求するセットアップタイムを満足することは
できない。その結果、ＷＲＡＰＤＮ信号が発信されるの
を待っている間に、クロック周期を浪費してしまう。ク
ロック周期の浪費が無くなる程度にＷＲＡＰＤＮ信号を
早く発信することができれば有益である。
０にはタイミングの問題がある。例えば、クロック信号
ＣＬＫの周波数が１００ＭＨｚであるとすると、周期Ｔ
は１０ｎｓとなる。典型的な遅延の長さは、遅延３４で
は８ｎｓであり、遅延３６では２ｎｓである。その結
果、ＷＲＡＰＤＮ信号を発信するための累積遅延３３は
１０ｎｓ（８ｎｓ＋２ｎｓ）、即ち、１クロック周期と
なる。このような遅延では長すぎて、従来のプロセッサ
の多くが要求するセットアップタイムを満足することは
できない。その結果、ＷＲＡＰＤＮ信号が発信されるの
を待っている間に、クロック周期を浪費してしまう。ク
ロック周期の浪費が無くなる程度にＷＲＡＰＤＮ信号を
早く発信することができれば有益である。
【００２０】そこで、本発明の目的は、バースト終了信
号を早く発信することにより、高速プロセッサシステム
のタイミング上の要求を満たすことができるカウンタを
提供することにある。
号を早く発信することにより、高速プロセッサシステム
のタイミング上の要求を満たすことができるカウンタを
提供することにある。
【００２１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２３】すなわち、本発明は、バースト終了信号を
即時に発信することができるバーストアドレスカウンタ
を提供する方法および回路である。好適な実施形態にお
いて、同期化メモリ装置は、外部アドレスに基づいてバ
ーストアドレスのシーケンスを生成するためのカウンタ
を含む。また、カウンタはバーストシーケンスの完了を
示すためバースト終了信号を駆動する。カウンタは、外
部アドレスを受取るためのレジスタと、外部アドレスを
加算することによりバーストアドレスのシーケンスの次
のアドレスを生成するための加算器と、バーストシーケ
ンスの第２から最後までのバーストアドレスを決定する
ためのマイナス２減算器と、比較器とを含む。
即時に発信することができるバーストアドレスカウンタ
を提供する方法および回路である。好適な実施形態にお
いて、同期化メモリ装置は、外部アドレスに基づいてバ
ーストアドレスのシーケンスを生成するためのカウンタ
を含む。また、カウンタはバーストシーケンスの完了を
示すためバースト終了信号を駆動する。カウンタは、外
部アドレスを受取るためのレジスタと、外部アドレスを
加算することによりバーストアドレスのシーケンスの次
のアドレスを生成するための加算器と、バーストシーケ
ンスの第２から最後までのバーストアドレスを決定する
ためのマイナス２減算器と、比較器とを含む。
【００２４】マイナス２減算器を用いることにより、比
較器はバーストシーケンスの完了を従来のカウンタより
早く決定することができる。それは、マイナス２減算器
がシーケンスの最後から１つ前のアドレスを決定するこ
とができ、それにより比較器がバースト終了信号をより
早い時点で発信することができるからである。
較器はバーストシーケンスの完了を従来のカウンタより
早く決定することができる。それは、マイナス２減算器
がシーケンスの最後から１つ前のアドレスを決定するこ
とができ、それにより比較器がバースト終了信号をより
早い時点で発信することができるからである。
【００２５】本発明により達成される技術的な利点は、
バースト終了信号が早く発信されるので、高速プロセッ
サシステムのタイミング上の要求を満たすことができる
ことにある。
バースト終了信号が早く発信されるので、高速プロセッ
サシステムのタイミング上の要求を満たすことができる
ことにある。
【００２６】
【発明の実施の形態】上述のように、図１および図２は
従来のカウンタとそれに関連するタイミング図を示す。
従来のカウンタとそれに関連するタイミング図を示す。
【００２７】図３を参照すると、符号１００は本発明の
特徴を具体化した同期化メモリ装置を示す。本発明の好
適な実施形態において、装置１００は６４Ｍビットのシ
ンクロナスダイナミックランダムアクセスメモリ（ＳＤ
ＲＡＭ）であるが、勿論、本発明はＳＤＲＡＭの使用に
限定されるものではなく、動作速度が速くかつカウンタ
を利用する任意の回路装置に関連して用いてもよい。
特徴を具体化した同期化メモリ装置を示す。本発明の好
適な実施形態において、装置１００は６４Ｍビットのシ
ンクロナスダイナミックランダムアクセスメモリ（ＳＤ
ＲＡＭ）であるが、勿論、本発明はＳＤＲＡＭの使用に
限定されるものではなく、動作速度が速くかつカウンタ
を利用する任意の回路装置に関連して用いてもよい。
【００２８】装置１００は、それぞれが入力パッド１０
２および１０４を介した正の外部電源（Ｖｄｄ）および
負の外部電源（Ｖｓｓ）を受取る。装置１００はまた、
Ｉ／Ｏパッド１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ
を介したデータ入出力（データＩ／Ｏ）を送信しまたは
受取る。更に、装置１００は複数の入力バッファと出力
バッファとその他の回路とを含んでおり、それらは一般
的にＩ／Ｏ回路グループ１０８として参照される。Ｉ／
Ｏ回路グループ１０８および入力パッド１０６ａ〜１０
６ｄはほとんどのＳＤＲＡＭに従来から存在するものな
ので、詳細には説明しない。
２および１０４を介した正の外部電源（Ｖｄｄ）および
負の外部電源（Ｖｓｓ）を受取る。装置１００はまた、
Ｉ／Ｏパッド１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ
を介したデータ入出力（データＩ／Ｏ）を送信しまたは
受取る。更に、装置１００は複数の入力バッファと出力
バッファとその他の回路とを含んでおり、それらは一般
的にＩ／Ｏ回路グループ１０８として参照される。Ｉ／
Ｏ回路グループ１０８および入力パッド１０６ａ〜１０
６ｄはほとんどのＳＤＲＡＭに従来から存在するものな
ので、詳細には説明しない。
【００２９】装置１００は、アドレスパッド１１０ａ，
１１０ｂ，１１０ｃ，１１０ｄを介して外部アドレスを
受取り、それぞれがパッド１１２ａ，１１２ｂ，１１２
ｃ，１１２ｄ，１１２ｅ，１１２ｆを介した制御信号Ｒ
ＡＳ＼、ＣＡＳ＼、ＣＬＫ、ＣＫＥ、ＷＥ＼、ＤＱＭを
受取っている。個々の信号ＲＡＳ＼、ＣＡＳ＼、ＣＬ
Ｋ、ＣＫＥ、ＷＥ＼、ＤＱＭは従来から存在するもので
あり、そのうち幾つかは内部信号ＬＯＡＤおよびＣＯＵ
ＮＴＵＰを駆動するために用いられている。信号ＬＯＡ
ＤおよびＣＯＵＮＴＵＰもまた、図１を参照して上述し
たとおり、従来の内部信号である。装置１００はまた、
内部制御信号ＷＲＡＰＤＮ’を駆動する。好適な実施形
態において、更に多くのアドレス信号パッドおよび制御
信号パッドを存在させてもよいが、それらの機能はパッ
ド１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｆにより
代表的に示すことができる。
１１０ｂ，１１０ｃ，１１０ｄを介して外部アドレスを
受取り、それぞれがパッド１１２ａ，１１２ｂ，１１２
ｃ，１１２ｄ，１１２ｅ，１１２ｆを介した制御信号Ｒ
ＡＳ＼、ＣＡＳ＼、ＣＬＫ、ＣＫＥ、ＷＥ＼、ＤＱＭを
受取っている。個々の信号ＲＡＳ＼、ＣＡＳ＼、ＣＬ
Ｋ、ＣＫＥ、ＷＥ＼、ＤＱＭは従来から存在するもので
あり、そのうち幾つかは内部信号ＬＯＡＤおよびＣＯＵ
ＮＴＵＰを駆動するために用いられている。信号ＬＯＡ
ＤおよびＣＯＵＮＴＵＰもまた、図１を参照して上述し
たとおり、従来の内部信号である。装置１００はまた、
内部制御信号ＷＲＡＰＤＮ’を駆動する。好適な実施形
態において、更に多くのアドレス信号パッドおよび制御
信号パッドを存在させてもよいが、それらの機能はパッ
ド１１０ａ〜１１０ｄおよび１１２ａ〜１１２ｆにより
代表的に示すことができる。
【００３０】装置１００はまた、複数のアドレスバッフ
ァおよびデコーダを含んでおり、それらは一般的に、ア
ドレスバッファグループ１１４と行アドレスデコーダグ
ループ１１６と列アドレスデコーダグループ１１８とし
て参照される。アドレスバッファグループ１１４とデコ
ーダグループ１１６および１１８は、ほとんどのＤＲＡ
ＭおよびＳＤＲＡＭに従来から存在するものなので、詳
細には説明しない。
ァおよびデコーダを含んでおり、それらは一般的に、ア
ドレスバッファグループ１１４と行アドレスデコーダグ
ループ１１６と列アドレスデコーダグループ１１８とし
て参照される。アドレスバッファグループ１１４とデコ
ーダグループ１１６および１１８は、ほとんどのＤＲＡ
ＭおよびＳＤＲＡＭに従来から存在するものなので、詳
細には説明しない。
【００３１】装置１００は６４Ｍ（１Ｍは１，０４８，
５７６に等しい）のメモリセルを含んでいる。メモリセ
ルは等しいサイズの４つのバンク１２０，１２２，１２
４，１２６にグループ分けされ、個々のバンクは、それ
ぞれが添え字“ｕ”または“ｌ”により示される上位部
分と下位部分とを有している。メモリセルは従来から存
在するものであり、複数の異なる信号線、アンプ回路、
デコーダ回路を用いている。バンク１２０〜１２６は、
ほとんどの６４ＭビットＤＲＡＭに従来から存在するメ
モリセルを含むので、それらの機能を詳細に説明しな
い。
５７６に等しい）のメモリセルを含んでいる。メモリセ
ルは等しいサイズの４つのバンク１２０，１２２，１２
４，１２６にグループ分けされ、個々のバンクは、それ
ぞれが添え字“ｕ”または“ｌ”により示される上位部
分と下位部分とを有している。メモリセルは従来から存
在するものであり、複数の異なる信号線、アンプ回路、
デコーダ回路を用いている。バンク１２０〜１２６は、
ほとんどの６４ＭビットＤＲＡＭに従来から存在するメ
モリセルを含むので、それらの機能を詳細に説明しな
い。
【００３２】装置１００はカウンタ１３０を含む。カウ
ンタ１３０は従来のカウンタ１０（図１）を改良したも
のである。従って、この改良されたカウンタ１３０の回
路および信号で、従来のカウンタ１０と同一のものは同
じ名称または符号で示し、変更されたり、修正された
り、改良された回路および信号はすべて新しい名称また
は符号で示す。
ンタ１３０は従来のカウンタ１０（図１）を改良したも
のである。従って、この改良されたカウンタ１３０の回
路および信号で、従来のカウンタ１０と同一のものは同
じ名称または符号で示し、変更されたり、修正された
り、改良された回路および信号はすべて新しい名称また
は符号で示す。
【００３３】カウンタ１３０は、外部アドレスバスＸＡ
ＤＤを介してアドレスバッファ１１４に接続される。同
様に、カウンタ１３０は内部アドレスバスＩＡＤＤを介
して列デコーダ１１８に接続される。カウンタ１３０は
また、電源ＶｄｄおよびＶｓｓに接続される。
ＤＤを介してアドレスバッファ１１４に接続される。同
様に、カウンタ１３０は内部アドレスバスＩＡＤＤを介
して列デコーダ１１８に接続される。カウンタ１３０は
また、電源ＶｄｄおよびＶｓｓに接続される。
【００３４】カウンタ１３０は外部アドレスバスＸＡＤ
Ｄから入力として外部アドレスを受取り、また、外部お
よび内部制御信号ＣＬＫ、ＬＯＡＤ、ＣＯＵＮＴＵＰを
受取る。カウンタ１３０は内部アドレスを内部アドレス
バスＩＡＤＤ上に駆動し、その内部アドレスバスは所定
のバーストシーケンスをシミュレートする。バーストは
複数の異なる長さ、例えば１、２、４、８あるいは１６
のアドレス位置を有するが、前記のバーストシーケンス
の例を挙げる。
Ｄから入力として外部アドレスを受取り、また、外部お
よび内部制御信号ＣＬＫ、ＬＯＡＤ、ＣＯＵＮＴＵＰを
受取る。カウンタ１３０は内部アドレスを内部アドレス
バスＩＡＤＤ上に駆動し、その内部アドレスバスは所定
のバーストシーケンスをシミュレートする。バーストは
複数の異なる長さ、例えば１、２、４、８あるいは１６
のアドレス位置を有するが、前記のバーストシーケンス
の例を挙げる。
【００３５】 外部アドレス Ａ３１：Ａ２ Ａ１ Ａ０ 第１のバーストアドレス Ａ３１：Ａ２ Ａ１ Ａ０＼ 第２のバーストアドレス Ａ３１：Ａ２ Ａ１＼ Ａ０ 第３のバーストアドレス Ａ３１：Ａ２ Ａ１＼ Ａ０＼ 更に、カウンタ１３０は内部信号ＷＲＡＰＤＮ’を駆動
する。
する。
【００３６】図４を参照すると、カウンタ１３０は３つ
のアドレスレジスタ１２，１４，１６と、加算器２０
と、比較器２２と、バーストシーケンサ２４とを含んで
いる。個々のこれらの回路は、図１の従来のカウンタ１
０に用いられているものと同様のものである。個々のレ
ジスタ１２，１４，１６はＫ信号により同期化されてお
り、このＫ信号はクロック回路２６により駆動され、３
つの制御信号ＬＯＡＤ，ＣＬＫ，ＣＯＵＮＴＵＰから発
信される。
のアドレスレジスタ１２，１４，１６と、加算器２０
と、比較器２２と、バーストシーケンサ２４とを含んで
いる。個々のこれらの回路は、図１の従来のカウンタ１
０に用いられているものと同様のものである。個々のレ
ジスタ１２，１４，１６はＫ信号により同期化されてお
り、このＫ信号はクロック回路２６により駆動され、３
つの制御信号ＬＯＡＤ，ＣＬＫ，ＣＯＵＮＴＵＰから発
信される。
【００３７】カウンタ１３０はまた、マイナス２減算器
１３８を含んでいる。マイナス２減算器１３８は、所定
のバーストシーケンスの第２から最後までのアドレスを
決定するために用いられる。上述の所定のバーストシー
ケンスを用いることにより、マイナス２減算器１３８
は、外部アドレスのアドレス線の１つ（Ａ１）を反転す
るだけでよい。
１３８を含んでいる。マイナス２減算器１３８は、所定
のバーストシーケンスの第２から最後までのアドレスを
決定するために用いられる。上述の所定のバーストシー
ケンスを用いることにより、マイナス２減算器１３８
は、外部アドレスのアドレス線の１つ（Ａ１）を反転す
るだけでよい。
【００３８】カウンタが動作すると、外部アドレスバス
ＸＡＤＤからの外部アドレスがＬＯＡＤ信号によりアド
レスレジスタ１２，１４，１６にロードされる。アドレ
スレジスタ１６は、所定のバーストシーケンスの第１ア
ドレスとして、外部アドレスを内部アドレスバスＩＡＤ
Ｄ上に駆動する。
ＸＡＤＤからの外部アドレスがＬＯＡＤ信号によりアド
レスレジスタ１２，１４，１６にロードされる。アドレ
スレジスタ１６は、所定のバーストシーケンスの第１ア
ドレスとして、外部アドレスを内部アドレスバスＩＡＤ
Ｄ上に駆動する。
【００３９】アドレスレジスタ１４は、外部アドレスに
等しい中間アドレスＡ１をマイナス２減算器１３８へ駆
動する。マイナス２減算器１３８は中間アドレスＡ１か
ら２を引いて、中間アドレスＡ２’を生成するが、この
中間アドレスＡ２’は、上述のように、所定のバースト
シーケンスの第２の内部アドレスに等しい。
等しい中間アドレスＡ１をマイナス２減算器１３８へ駆
動する。マイナス２減算器１３８は中間アドレスＡ１か
ら２を引いて、中間アドレスＡ２’を生成するが、この
中間アドレスＡ２’は、上述のように、所定のバースト
シーケンスの第２の内部アドレスに等しい。
【００４０】一方アドレスレジスタ１２は、初期に外部
アドレスに等しい中間アドレスＡ３を加算器２０へ駆動
する。加算器２０は中間アドレスＡ３に１を足して、中
間アドレスＡ４を生成するが、この中間アドレスＡ４
は、上述のように、所定のバーストシーケンスの第１の
バーストアドレスに等しい。中間アドレスＡ４はバース
トシーケンサ２４に提供され、後者は中間アドレスＡ５
を生成する。そして、中間アドレスＡ５は内部アドレス
を内部アドレスバスＩＡＤＤ上に駆動するため、アドレ
スレジスタ１６に提供される。それによりアドレスレジ
スタ１６は、内部アドレスを更新する。中間アドレスＡ
４はまた、次のバーストアドレスを計算するためアドレ
スレジスタ１２へループ帰還される。
アドレスに等しい中間アドレスＡ３を加算器２０へ駆動
する。加算器２０は中間アドレスＡ３に１を足して、中
間アドレスＡ４を生成するが、この中間アドレスＡ４
は、上述のように、所定のバーストシーケンスの第１の
バーストアドレスに等しい。中間アドレスＡ４はバース
トシーケンサ２４に提供され、後者は中間アドレスＡ５
を生成する。そして、中間アドレスＡ５は内部アドレス
を内部アドレスバスＩＡＤＤ上に駆動するため、アドレ
スレジスタ１６に提供される。それによりアドレスレジ
スタ１６は、内部アドレスを更新する。中間アドレスＡ
４はまた、次のバーストアドレスを計算するためアドレ
スレジスタ１２へループ帰還される。
【００４１】中間アドレスＡ３はまた、比較器２２に提
供され、そこで中間アドレスＡ２’と比較される。この
ようにして、一旦中間アドレスＡ３が第２のバーストア
ドレスに等しくなると、比較器２２はＷＲＡＰＤＮ’信
号を発信することができる。
供され、そこで中間アドレスＡ２’と比較される。この
ようにして、一旦中間アドレスＡ３が第２のバーストア
ドレスに等しくなると、比較器２２はＷＲＡＰＤＮ’信
号を発信することができる。
【００４２】バーストシーケンサ２４は、異なるバース
トシーケンスにプログラムすることができる。上述した
バーストシーケンスの例を用いると、バーストシーケン
サ２４は信号に変更させずにそのまま通過させる。バー
ストシーケンサ２４はまた、中間アドレスＡ１とＢＵＲ
ＳＴ信号（図示されていない）に接続されている。その
結果、ＢＵＲＳＴ信号は選択的にバーストシーケンサ２
４をイネーブルにし、中間アドレスＡ１と中間アドレス
Ａ４との排他的論理和を取ることにより、または、他の
従来の操作を実行することにより、異なるバーストシー
ケンスを生成する。
トシーケンスにプログラムすることができる。上述した
バーストシーケンスの例を用いると、バーストシーケン
サ２４は信号に変更させずにそのまま通過させる。バー
ストシーケンサ２４はまた、中間アドレスＡ１とＢＵＲ
ＳＴ信号（図示されていない）に接続されている。その
結果、ＢＵＲＳＴ信号は選択的にバーストシーケンサ２
４をイネーブルにし、中間アドレスＡ１と中間アドレス
Ａ４との排他的論理和を取ることにより、または、他の
従来の操作を実行することにより、異なるバーストシー
ケンスを生成する。
【００４３】図５を参照すると、外部アドレス、第１の
バーストアドレス、第２のバーストアドレス、第３のバ
ーストアドレスは、それぞれ参照符号Ｂ０、Ｂ１、Ｂ
２、Ｂ３により示されている。特に重要なのはＷＲＡＰ
ＤＮ’信号の波形である。図５のＷＲＡＰＤＮ’信号
は、図２のＷＲＡＰＤＮ信号を改良したものである。Ｗ
ＲＡＰＤＮ’信号は時点１４０で発信されるが、それ
は、一旦中間アドレスＡ２’が第２のバーストアドレス
Ｂ２に等しくなると比較器２２により引き起こされるハ
イへの移行の遅延３６により決定される。同様に、ＷＲ
ＡＰＤＮ信号は時点１４２で発信を終えるが、それは、
一旦中間アドレスＡ２’が第３のバーストアドレスＢ３
に等しくなると比較器２２により引き起こされるロウへ
の移行の遅延４２により決定される。
バーストアドレス、第２のバーストアドレス、第３のバ
ーストアドレスは、それぞれ参照符号Ｂ０、Ｂ１、Ｂ
２、Ｂ３により示されている。特に重要なのはＷＲＡＰ
ＤＮ’信号の波形である。図５のＷＲＡＰＤＮ’信号
は、図２のＷＲＡＰＤＮ信号を改良したものである。Ｗ
ＲＡＰＤＮ’信号は時点１４０で発信されるが、それ
は、一旦中間アドレスＡ２’が第２のバーストアドレス
Ｂ２に等しくなると比較器２２により引き起こされるハ
イへの移行の遅延３６により決定される。同様に、ＷＲ
ＡＰＤＮ信号は時点１４２で発信を終えるが、それは、
一旦中間アドレスＡ２’が第３のバーストアドレスＢ３
に等しくなると比較器２２により引き起こされるロウへ
の移行の遅延４２により決定される。
【００４４】本発明の有利な点の幾つかを説明するが、
図２の従来技術に用いられたタイミングの例を図５に対
しても用いることにする。従って、クロック信号ＣＬＫ
の周波数は１００ＭＨｚであり、周期Ｔは１０ｎｓであ
る。遅延３６の典型的な長さは２ｎｓである。しかし、
従来のカウンタ１０に存在するような、中間アドレスＡ
３からバーストアドレスＢ３を生成することに起因する
遅延３４が存在しないことに注目されたい。その結果、
本発明のＷＲＡＰＤＮ’信号は、図２の従来技術のＷＲ
ＡＰＤＮ信号より８ｎｓ早く発信される。
図２の従来技術に用いられたタイミングの例を図５に対
しても用いることにする。従って、クロック信号ＣＬＫ
の周波数は１００ＭＨｚであり、周期Ｔは１０ｎｓであ
る。遅延３６の典型的な長さは２ｎｓである。しかし、
従来のカウンタ１０に存在するような、中間アドレスＡ
３からバーストアドレスＢ３を生成することに起因する
遅延３４が存在しないことに注目されたい。その結果、
本発明のＷＲＡＰＤＮ’信号は、図２の従来技術のＷＲ
ＡＰＤＮ信号より８ｎｓ早く発信される。
【００４５】図６を参照すると、本発明の特徴であるバ
ーストシーケンスに基づいたバースト動作、例えばバー
スト読出し動作のタイミング図を示し、バースト長が８
サイクル、ＣＡＳレイテンシーが２サイクルで、先頭ア
ドレスが選択された後に８ビットの連続データをバース
トモードで得ることができる。このバースト読出し動作
を行うための構成要素を示したものが図７である。
ーストシーケンスに基づいたバースト動作、例えばバー
スト読出し動作のタイミング図を示し、バースト長が８
サイクル、ＣＡＳレイテンシーが２サイクルで、先頭ア
ドレスが選択された後に８ビットの連続データをバース
トモードで得ることができる。このバースト読出し動作
を行うための構成要素を示したものが図７である。
【００４６】図７には、ワード線とビット線対との交点
に格子状に配置される複数のメモリセルＭＣと、それぞ
れのメモリセルＭＣに対応するセンスアンプＳＡと、そ
れぞれのセンスアンプＳＡをＩ／Ｏ線に接続する一対の
選択ＭＯＳトランジスタＳＴと、Ｉ／Ｏ線に接続される
メインアンプＭＡと、メインアンプＭＡからの出力をラ
ッチして出力する出力ラッチ回路ＯＬとを示す。また、
一対の選択ＭＯＳトランジスタＳＴには、それぞれＹＳ
線を介して列デコーダＣＤが接続され、この列デコーダ
ＣＤには列カウンタＣＣから列アドレスが入力される。
に格子状に配置される複数のメモリセルＭＣと、それぞ
れのメモリセルＭＣに対応するセンスアンプＳＡと、そ
れぞれのセンスアンプＳＡをＩ／Ｏ線に接続する一対の
選択ＭＯＳトランジスタＳＴと、Ｉ／Ｏ線に接続される
メインアンプＭＡと、メインアンプＭＡからの出力をラ
ッチして出力する出力ラッチ回路ＯＬとを示す。また、
一対の選択ＭＯＳトランジスタＳＴには、それぞれＹＳ
線を介して列デコーダＣＤが接続され、この列デコーダ
ＣＤには列カウンタＣＣから列アドレスが入力される。
【００４７】このように、共通のＩ／Ｏ線に出力ラッチ
回路ＯＬを設けておき、メモリセルＭＣからビット線、
センスアンプＳＡ、Ｉ／Ｏ線、メインアンプＭＡを通じ
て読み出されたデータを一旦ラッチしてＩ／Ｏ線を切り
離しておきさえすれば、このラッチされたデータを外部
に取り出している間に、他の動作、例えば負荷容量の大
きなＩ／Ｏ線のプリチャージ動作等を行うことができ
る。
回路ＯＬを設けておき、メモリセルＭＣからビット線、
センスアンプＳＡ、Ｉ／Ｏ線、メインアンプＭＡを通じ
て読み出されたデータを一旦ラッチしてＩ／Ｏ線を切り
離しておきさえすれば、このラッチされたデータを外部
に取り出している間に、他の動作、例えば負荷容量の大
きなＩ／Ｏ線のプリチャージ動作等を行うことができ
る。
【００４８】この図７に示す、列カウンタＣＣ、列デコ
ーダＣＤはそれぞれ図３のカウンタ１３０、列デコーダ
１１８に対応し、更にメモリセルＭＣ、センスアンプＳ
Ａ、選択ＭＯＳトランジスタＳＴ等はバンク１２０，１
２２，１２４，１２６内に含み、またメインアンプＭ
Ａ、出力ラッチ回路ＯＬ等はＩ／Ｏ回路１０８内に含む
ことができる。
ーダＣＤはそれぞれ図３のカウンタ１３０、列デコーダ
１１８に対応し、更にメモリセルＭＣ、センスアンプＳ
Ａ、選択ＭＯＳトランジスタＳＴ等はバンク１２０，１
２２，１２４，１２６内に含み、またメインアンプＭ
Ａ、出力ラッチ回路ＯＬ等はＩ／Ｏ回路１０８内に含む
ことができる。
【００４９】このバースト読出し動作は、図６のタイミ
ング図に示すように、クロックＣＬＫによる同期動作に
おいて、クロックＣＬＫの立ち上がりでコマンドとアド
レスを取り込み、アクティブ（ＡＣＴＶ）コマンドによ
り行アドレス（ＲＡ）を取り込み、対応するワード線を
選択する。ビット線、ここでは８本のビット線に読み出
されたセル信号をセンスアンプＳＡで増幅する。一方、
アクティブコマンドから２サイクル後のリード（ＲＥＡ
Ｄ）コマンドにより列アドレス（ＣＡ）を取り込み、一
対の選択ＭＯＳトランジスタＳＴによって対応するビッ
ト線上の増幅信号をＩ／Ｏ線に読み出し、クロックＣＬ
Ｋに同期して外部に出力する。
ング図に示すように、クロックＣＬＫによる同期動作に
おいて、クロックＣＬＫの立ち上がりでコマンドとアド
レスを取り込み、アクティブ（ＡＣＴＶ）コマンドによ
り行アドレス（ＲＡ）を取り込み、対応するワード線を
選択する。ビット線、ここでは８本のビット線に読み出
されたセル信号をセンスアンプＳＡで増幅する。一方、
アクティブコマンドから２サイクル後のリード（ＲＥＡ
Ｄ）コマンドにより列アドレス（ＣＡ）を取り込み、一
対の選択ＭＯＳトランジスタＳＴによって対応するビッ
ト線上の増幅信号をＩ／Ｏ線に読み出し、クロックＣＬ
Ｋに同期して外部に出力する。
【００５０】この際に、列カウンタＣＣはアクセスされ
るべき次のメモリセルＭＣのアドレスを即時に生成する
ことができるので、列カウンタＣＣから列アドレスを指
定すると、そのアドレスを先頭に列デコーダＣＤを通じ
て順々（ＣＡ〜ＣＡ＋７）に対応したＹＳ線を選択して
選択ＭＯＳトランジスタＳＴを駆動し、対応する８本の
ビット線から８ビットの信号を順々にＩ／Ｏ線に出力す
る。そして、メインアンプＭＡで増幅した後にその出力
（ＭＯ１〜ＭＯ８）を出力ラッチ回路ＯＬにラッチし、
このラッチされたデータをクロックＣＬＫに同期して外
部にデータ出力（ＯＵＴ１〜ＯＵＴ８）することができ
る。
るべき次のメモリセルＭＣのアドレスを即時に生成する
ことができるので、列カウンタＣＣから列アドレスを指
定すると、そのアドレスを先頭に列デコーダＣＤを通じ
て順々（ＣＡ〜ＣＡ＋７）に対応したＹＳ線を選択して
選択ＭＯＳトランジスタＳＴを駆動し、対応する８本の
ビット線から８ビットの信号を順々にＩ／Ｏ線に出力す
る。そして、メインアンプＭＡで増幅した後にその出力
（ＭＯ１〜ＭＯ８）を出力ラッチ回路ＯＬにラッチし、
このラッチされたデータをクロックＣＬＫに同期して外
部にデータ出力（ＯＵＴ１〜ＯＵＴ８）することができ
る。
【００５１】このバースト読出し動作におけるデータ出
力は、アクティブコマンドにより行アドレスを取り込ん
だ後、リードコマンドによる列アドレスの取り込みから
２サイクル後に最初のデータ出力（ＯＵＴ１）が開始さ
れ、順々にクロックＣＬＫに同期してデータ出力され、
最初のデータ出力から最後のデータ出力（ＯＵＴ８）ま
でを８サイクルの期間内で８ビットの出力を連続して行
うことができる。
力は、アクティブコマンドにより行アドレスを取り込ん
だ後、リードコマンドによる列アドレスの取り込みから
２サイクル後に最初のデータ出力（ＯＵＴ１）が開始さ
れ、順々にクロックＣＬＫに同期してデータ出力され、
最初のデータ出力から最後のデータ出力（ＯＵＴ８）ま
でを８サイクルの期間内で８ビットの出力を連続して行
うことができる。
【００５２】なお、ここではバースト長が８サイクル、
ＣＡＳレイテンシーが２サイクルの例を示したが、ＣＡ
Ｓレイテンシーが３サイクル等の場合にも、アドレス指
定からデータ出力までのサイクル数が異なる他は基本的
な内部動作は同じであり、また他のバースト長において
も、所望の１，２，４，フル等のサイクル内で所望とす
る２，４，１６，２５６，１０２４等のビット数のデー
タを連続して出力することができる。
ＣＡＳレイテンシーが２サイクルの例を示したが、ＣＡ
Ｓレイテンシーが３サイクル等の場合にも、アドレス指
定からデータ出力までのサイクル数が異なる他は基本的
な内部動作は同じであり、また他のバースト長において
も、所望の１，２，４，フル等のサイクル内で所望とす
る２，４，１６，２５６，１０２４等のビット数のデー
タを連続して出力することができる。
【００５３】図８を参照すると、図４に示すカウンタ１
３０内のアドレスレジスタ１２、加算器２０等は一例と
してキャリー発生回路等を含んでいる。このキャリー発
生回路は、例えば列アドレス（ＣＡ）＝（Ｙ９，Ｙ８，
・・・，Ｙ０）の１０ビットの並列加算器であり、加数
と被加数の桁毎の加算により部分和を求めると同時に、
全桁の桁上げ計算を独立に行い、部分和と桁上げを加え
て加算速度を向上させることができる２段からなるキャ
リールックアヘッドアダー回路構成となっている。
３０内のアドレスレジスタ１２、加算器２０等は一例と
してキャリー発生回路等を含んでいる。このキャリー発
生回路は、例えば列アドレス（ＣＡ）＝（Ｙ９，Ｙ８，
・・・，Ｙ０）の１０ビットの並列加算器であり、加数
と被加数の桁毎の加算により部分和を求めると同時に、
全桁の桁上げ計算を独立に行い、部分和と桁上げを加え
て加算速度を向上させることができる２段からなるキャ
リールックアヘッドアダー回路構成となっている。
【００５４】このキャリー発生回路は、部分和を求める
１０個のコントロールレジスタＣＴＲ０〜ＣＴＲ９と、
この入力段に接続され、全桁の桁上げ計算を行うＮＡＮ
Ｄゲート、ＮＯＲゲートおよびインバータによるゲート
回路とからなり、下位の桁のコントロールレジスタから
のキャリー出力（Ｃ）はそれより上位の桁の全てのコン
トロールレジスタのキャリー入力（ＣＲ）に反映される
ようになっている。なお、これらのコントロールレジス
タＣＴＲ０〜ＣＴＲ９の出力（Ｓ）から１０ビットのデ
ータ（Ｙ０〜Ｙ９）が出力され、これは図４に示す中間
アドレスＡ４に対応する。
１０個のコントロールレジスタＣＴＲ０〜ＣＴＲ９と、
この入力段に接続され、全桁の桁上げ計算を行うＮＡＮ
Ｄゲート、ＮＯＲゲートおよびインバータによるゲート
回路とからなり、下位の桁のコントロールレジスタから
のキャリー出力（Ｃ）はそれより上位の桁の全てのコン
トロールレジスタのキャリー入力（ＣＲ）に反映される
ようになっている。なお、これらのコントロールレジス
タＣＴＲ０〜ＣＴＲ９の出力（Ｓ）から１０ビットのデ
ータ（Ｙ０〜Ｙ９）が出力され、これは図４に示す中間
アドレスＡ４に対応する。
【００５５】例えば、０ビットのコントロールレジスタ
ＣＴＲ０のキャリー入力はハイに固定され、このキャリ
ー出力は１ビットのコントロールレジスタＣＴＲ１のキ
ャリー入力に取り込まれるとともに、２ビットのコント
ロールレジスタＣＴＲ２に接続される２入力ＮＡＮＤゲ
ートの一方のキャリー入力、３ビットのコントロールレ
ジスタＣＴＲ３に接続される３入力ＮＡＮＤゲートの一
つのキャリー入力にそれぞれ取り込まれ、インバータを
通じて２，３ビットのそれぞれのコントロールレジスタ
ＣＴＲ２，ＣＴＲ３に入力されるようになっている。
ＣＴＲ０のキャリー入力はハイに固定され、このキャリ
ー出力は１ビットのコントロールレジスタＣＴＲ１のキ
ャリー入力に取り込まれるとともに、２ビットのコント
ロールレジスタＣＴＲ２に接続される２入力ＮＡＮＤゲ
ートの一方のキャリー入力、３ビットのコントロールレ
ジスタＣＴＲ３に接続される３入力ＮＡＮＤゲートの一
つのキャリー入力にそれぞれ取り込まれ、インバータを
通じて２，３ビットのそれぞれのコントロールレジスタ
ＣＴＲ２，ＣＴＲ３に入力されるようになっている。
【００５６】更に、４〜６ビットのコントロールレジス
タＣＴＲ４〜ＣＴＲ６に対しても、インバータと２入力
ＮＯＲゲート、２入力ＮＡＮＤゲートおよび２入力ＮＯ
Ｒゲート、３入力ＮＡＮＤゲートおよび２入力ＮＯＲゲ
ートを通じて下位のビットから上位のビットのそれぞれ
のコントロールレジスタにキャリー入力が取り込まれ
る。更に、７〜９ビットのコントロールレジスタＣＴＲ
７〜ＣＴＲ９に対しても、インバータと３入力ＮＯＲゲ
ート、２入力ＮＡＮＤゲートおよび３入力ＮＯＲゲー
ト、３入力ＮＡＮＤゲートおよび３入力ＮＯＲゲートを
通じてそれぞれのコントロールレジスタにキャリー入力
を取り込むことができる。
タＣＴＲ４〜ＣＴＲ６に対しても、インバータと２入力
ＮＯＲゲート、２入力ＮＡＮＤゲートおよび２入力ＮＯ
Ｒゲート、３入力ＮＡＮＤゲートおよび２入力ＮＯＲゲ
ートを通じて下位のビットから上位のビットのそれぞれ
のコントロールレジスタにキャリー入力が取り込まれ
る。更に、７〜９ビットのコントロールレジスタＣＴＲ
７〜ＣＴＲ９に対しても、インバータと３入力ＮＯＲゲ
ート、２入力ＮＡＮＤゲートおよび３入力ＮＯＲゲー
ト、３入力ＮＡＮＤゲートおよび３入力ＮＯＲゲートを
通じてそれぞれのコントロールレジスタにキャリー入力
を取り込むことができる。
【００５７】なお、それぞれのコントロールレジスタＣ
ＴＲ０〜ＣＴＲ９には、キャリー入力（ＣＲ）信号の他
に、図示しない制御信号ＣＵＰ、制御信号ＣＡＳＰ、制
御信号ＩＮＴＥＬ等の制御信号、アドレス信号等も入力
されるが、詳細にはコントロールレジスタＣＴＲ０〜Ｃ
ＴＲ９の内部論理構成を示す図９を用いて後述する。
ＴＲ０〜ＣＴＲ９には、キャリー入力（ＣＲ）信号の他
に、図示しない制御信号ＣＵＰ、制御信号ＣＡＳＰ、制
御信号ＩＮＴＥＬ等の制御信号、アドレス信号等も入力
されるが、詳細にはコントロールレジスタＣＴＲ０〜Ｃ
ＴＲ９の内部論理構成を示す図９を用いて後述する。
【００５８】図９を参照すると、図８に示すそれぞれの
コントロールレジスタは、例えば複数のクロックドイン
バータＣＩＶ１〜ＣＩＶ４、複数のインバータＩＶ１〜
ＩＶ４、ＮＡＮＤゲート等の論理ゲートと、トランスフ
ァＣＭＯＳトランジスタＴＴ等によるループ帰還回路で
構成する、いわゆるバイナリカウンタとすることができ
る。このクロックドインバータＣＩＶ１〜ＣＩＶ４、イ
ンバータＩＶ１〜ＩＶ４等はＣＭＯＳトランジスタ、あ
るいはＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等
の組み合わせにより構成されるが、従来から存在するも
のなので詳細には説明しない。
コントロールレジスタは、例えば複数のクロックドイン
バータＣＩＶ１〜ＣＩＶ４、複数のインバータＩＶ１〜
ＩＶ４、ＮＡＮＤゲート等の論理ゲートと、トランスフ
ァＣＭＯＳトランジスタＴＴ等によるループ帰還回路で
構成する、いわゆるバイナリカウンタとすることができ
る。このクロックドインバータＣＩＶ１〜ＣＩＶ４、イ
ンバータＩＶ１〜ＩＶ４等はＣＭＯＳトランジスタ、あ
るいはＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等
の組み合わせにより構成されるが、従来から存在するも
のなので詳細には説明しない。
【００５９】それぞれのコントロールレジスタは、制御
信号ＣＵＰ＼，ＣＵＰにより制御され、ループ帰還の出
力信号を入力とするクロックドインバータＣＩＶ１と、
これにインバータＩＶ１を介して接続され、制御信号Ｃ
ＵＰによりゲート制御されるトランスファＣＭＯＳトラ
ンジスタＴＴと、これにインバータＩＶ２を介して接続
され、制御信号ＣＲ＼，ＣＲにより制御されるクロック
ドインバータＣＩＶ２と、このインバータＩＶ２および
クロックドインバータＣＩＶ２に並列に接続され、制御
信号ＣＲ，ＣＲ＼により制御されるクロックドインバー
タＣＩＶ３と、トランスファＣＭＯＳトランジスタＴＴ
とインバータＩＶ２との接続ノードに接続され、制御信
号ＣＡＳＰ＼，ＣＡＳＰにより制御されるクロックドイ
ンバータＣＩＶ４と、これに接続され、アドレス信号Ａ
ＤＤ、制御信号ＩＮＴＥＬを入力とするＮＡＮＤゲート
とから構成されている。なお、スタティック的には、イ
ンバータＩＶ１，ＩＶ２にはクロックドインバータのフ
ローティングによる電荷保持のためにそれぞれ逆方向に
インバータＩＶ３，ＩＶ４が並列に接続されている。
信号ＣＵＰ＼，ＣＵＰにより制御され、ループ帰還の出
力信号を入力とするクロックドインバータＣＩＶ１と、
これにインバータＩＶ１を介して接続され、制御信号Ｃ
ＵＰによりゲート制御されるトランスファＣＭＯＳトラ
ンジスタＴＴと、これにインバータＩＶ２を介して接続
され、制御信号ＣＲ＼，ＣＲにより制御されるクロック
ドインバータＣＩＶ２と、このインバータＩＶ２および
クロックドインバータＣＩＶ２に並列に接続され、制御
信号ＣＲ，ＣＲ＼により制御されるクロックドインバー
タＣＩＶ３と、トランスファＣＭＯＳトランジスタＴＴ
とインバータＩＶ２との接続ノードに接続され、制御信
号ＣＡＳＰ＼，ＣＡＳＰにより制御されるクロックドイ
ンバータＣＩＶ４と、これに接続され、アドレス信号Ａ
ＤＤ、制御信号ＩＮＴＥＬを入力とするＮＡＮＤゲート
とから構成されている。なお、スタティック的には、イ
ンバータＩＶ１，ＩＶ２にはクロックドインバータのフ
ローティングによる電荷保持のためにそれぞれ逆方向に
インバータＩＶ３，ＩＶ４が並列に接続されている。
【００６０】このコントロールレジスタに入力されるそ
れぞれの制御信号は、制御信号ＣＵＰ，ＣＵＰ＼が図５
に示すＣＯＵＮＴＵＰ信号とその反転信号、制御信号Ｃ
Ｒ，ＣＲ＼が下位ビットのコントロールレジスタからキ
ャリーアップされる信号とその反転信号、制御信号ＣＡ
ＳＰ，ＣＡＳＰ＼が図５に示すＬＯＡＤ信号とその反転
信号、制御信号ＩＮＴＥＬがバーストモードの切り換え
制御信号である。また、アドレス信号ＡＤＤは、図５に
示す外部アドレスバスＸＡＤＤから入力される外部アド
レスに対応している。
れぞれの制御信号は、制御信号ＣＵＰ，ＣＵＰ＼が図５
に示すＣＯＵＮＴＵＰ信号とその反転信号、制御信号Ｃ
Ｒ，ＣＲ＼が下位ビットのコントロールレジスタからキ
ャリーアップされる信号とその反転信号、制御信号ＣＡ
ＳＰ，ＣＡＳＰ＼が図５に示すＬＯＡＤ信号とその反転
信号、制御信号ＩＮＴＥＬがバーストモードの切り換え
制御信号である。また、アドレス信号ＡＤＤは、図５に
示す外部アドレスバスＸＡＤＤから入力される外部アド
レスに対応している。
【００６１】コントロールレジスタの動作は、まずアド
レスの初期設定において、ＣＡＳＰ信号によりクロック
ドインバータＣＩＶ４を制御して、ＮＡＮＤゲートに入
力されるアドレス信号ＡＤＤを取り込む。このアドレス
がバーストシーケンスの先頭アドレスとなる。この先頭
アドレスの次のアドレスは、ＣＵＰ信号によりクロック
ドインバータＣＩＶ１、トランスファＣＭＯＳトランジ
スタＴＴを制御し、ループ帰還される先頭アドレスをカ
ウントアップして生成する。以降、順々にループ帰還さ
れる前のアドレスをカウントアップしてバーストシーケ
ンスの次のアドレスへ更新する。
レスの初期設定において、ＣＡＳＰ信号によりクロック
ドインバータＣＩＶ４を制御して、ＮＡＮＤゲートに入
力されるアドレス信号ＡＤＤを取り込む。このアドレス
がバーストシーケンスの先頭アドレスとなる。この先頭
アドレスの次のアドレスは、ＣＵＰ信号によりクロック
ドインバータＣＩＶ１、トランスファＣＭＯＳトランジ
スタＴＴを制御し、ループ帰還される先頭アドレスをカ
ウントアップして生成する。以降、順々にループ帰還さ
れる前のアドレスをカウントアップしてバーストシーケ
ンスの次のアドレスへ更新する。
【００６２】バーストシーケンスの最後のアドレスまで
カウントアップされると、ＣＵＰ信号は停止される。す
なわち、バーストシーケンスの中間アドレスは、図４に
示す比較器２２に入力され、所定のバーストシーケンス
の最後のアドレスとなるバーストアドレスに等しくなる
と、比較器２２はＷＲＡＰＤＮ’信号を発信し、これに
よりカウントアップによるバーストシーケンスを終了さ
せることができる。
カウントアップされると、ＣＵＰ信号は停止される。す
なわち、バーストシーケンスの中間アドレスは、図４に
示す比較器２２に入力され、所定のバーストシーケンス
の最後のアドレスとなるバーストアドレスに等しくなる
と、比較器２２はＷＲＡＰＤＮ’信号を発信し、これに
よりカウントアップによるバーストシーケンスを終了さ
せることができる。
【００６３】この時に、例えば下位ビットのコントロー
ルレジスタから入力される桁上げのキャリー信号ＣＲ
が、ハイのときにはクロックドインバータＣＩＶ１、イ
ンバータＩＶ１、クロックドインバータＣＩＶ３による
３段のインバータを通じて動作するので、出力が反転し
て上位ビットへキャリー信号ＣＲを反転して出力し、一
方ロウのキャリー信号ＣＲが入力されたときにはクロッ
クドインバータＣＩＶ１、インバータＩＶ１、インバー
タＩＶ２、クロックドインバータＣＩＶ２による４段の
インバータを通じて動作するので、そのままの信号を上
位ビットへキャリー信号として出力する。
ルレジスタから入力される桁上げのキャリー信号ＣＲ
が、ハイのときにはクロックドインバータＣＩＶ１、イ
ンバータＩＶ１、クロックドインバータＣＩＶ３による
３段のインバータを通じて動作するので、出力が反転し
て上位ビットへキャリー信号ＣＲを反転して出力し、一
方ロウのキャリー信号ＣＲが入力されたときにはクロッ
クドインバータＣＩＶ１、インバータＩＶ１、インバー
タＩＶ２、クロックドインバータＣＩＶ２による４段の
インバータを通じて動作するので、そのままの信号を上
位ビットへキャリー信号として出力する。
【００６４】以上のように、それぞれのコントロールレ
ジスタからは、それぞれのビットに対応するデータＹ０
（Ｙ１〜Ｙ９）をバーストシーケンスのアドレスとして
出力することができるとともに、下位のビットのコント
ロールレジスタからのキャリー信号をそれより上位のビ
ットの全てのコントロールレジスタに反映させることが
できる。
ジスタからは、それぞれのビットに対応するデータＹ０
（Ｙ１〜Ｙ９）をバーストシーケンスのアドレスとして
出力することができるとともに、下位のビットのコント
ロールレジスタからのキャリー信号をそれより上位のビ
ットの全てのコントロールレジスタに反映させることが
できる。
【００６５】なお、ここではバーストシーケンスにおい
て遅延が問題となる、図４に示すカウンタ１３０内のア
ドレスレジスタ１２、加算器２０の論理構成を詳細に説
明したが、アドレスレジスタ１４、マイナス２減算器１
３８等も、図８および図９に示すようなキャリー発生回
路等を含んでいるが、基本的には同様の論理構成となる
ので、ここでの詳細な説明は省略する。
て遅延が問題となる、図４に示すカウンタ１３０内のア
ドレスレジスタ１２、加算器２０の論理構成を詳細に説
明したが、アドレスレジスタ１４、マイナス２減算器１
３８等も、図８および図９に示すようなキャリー発生回
路等を含んでいるが、基本的には同様の論理構成となる
ので、ここでの詳細な説明は省略する。
【００６６】以上、本発明者によってなされた発明を例
示的な実施形態に基づき具体的に説明したが、本発明は
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。ある場合には、本発明のある特徴を用いる一方、本
発明の他の特徴は用いないこともできる。
示的な実施形態に基づき具体的に説明したが、本発明は
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。ある場合には、本発明のある特徴を用いる一方、本
発明の他の特徴は用いないこともできる。
【００６７】更に、本発明の範囲を逸脱しないで、本実
施形態に他のバッファ、ドライバ、遅延回路および他の
回路を追加することもできる。従って、添付の特許請求
の範囲は本発明の範囲と整合する仕方で広く解釈すべき
である。
施形態に他のバッファ、ドライバ、遅延回路および他の
回路を追加することもできる。従って、添付の特許請求
の範囲は本発明の範囲と整合する仕方で広く解釈すべき
である。
【００６８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００６９】すなわち、バースト終了信号が早く発信さ
れるので、高速プロセッサシステムのタイミング上の要
求を満たすことができる。
れるので、高速プロセッサシステムのタイミング上の要
求を満たすことができる。
【図１】従来のカウンタのブロック図である。
【図２】図１の従来のカウンタのタイミング図である。
【図３】本発明の特徴を具体化した６４ＭビットＳＤＲ
ＡＭのブロック図である。
ＡＭのブロック図である。
【図４】図３の６４ＭビットＳＤＲＡＭ用の改良された
カウンタのブロック図である。
カウンタのブロック図である。
【図５】本発明の特徴を示す、図４の改良されたカウン
タのタイミング図である。
タのタイミング図である。
【図６】本発明の特徴を示す、バースト動作のタイミン
グ図である。
グ図である。
【図７】図６のバースト動作を説明するための構成図で
ある。
ある。
【図８】図４のカウンタ内のアドレスレジスタ、加算器
に含まれるキャリー発生回路の構成図である。
に含まれるキャリー発生回路の構成図である。
【図９】図８のキャリー発生回路に含まれるコントロー
ルレジスタの構成図である。
ルレジスタの構成図である。
１２，１４，１６ アドレスレジスタ ２０ 加算器 ２２ 比較器 ２４ バーストシーケンサ ２６ クロック回路 １３０ カウンタ １３８ マイナス２減算器
Claims (22)
- 【請求項１】 外部アドレスからバーストアドレスのシ
ーケンスを生成し、かつ該バーストシーケンスの完了を
示すようバースト終了信号を生成するためのカウンタで
あって、該カウンタは、 前記外部アドレスを受取るためのレジスタと、 前記バーストアドレスのシーケンスの次のアドレスを生
成するよう前記外部アドレスを加算するための第１の回
路と、 前記バーストアドレスのシーケンスの第２から最後まで
のアドレスを決定するための第２の回路と、 前記次のアドレスが前記第２から最後までのアドレスに
等しいかどうかを決定し、それに応じて前記バースト終
了信号を発信するための第３の回路とを含むことを特徴
とするカウンタ。 - 【請求項２】 請求項１記載のカウンタであって、前記
第１の回路が加算器回路であることを特徴とするカウン
タ。 - 【請求項３】 請求項１記載のカウンタであって、前記
第２の回路がマイナス２減算器回路であることを特徴と
するカウンタ。 - 【請求項４】 請求項１記載のカウンタであって、前記
第３の回路が比較器であることを特徴とするカウンタ。 - 【請求項５】 請求項１記載のカウンタであって、前記
第１の回路がバーストシーケンサを含み、それにより前
記バーストアドレスのシーケンスがプログラムすること
ができることを特徴とするカウンタ。 - 【請求項６】 複数のメモリセル位置と、外部アドレス
を受取るための複数のアドレスパッドと、所定のシーケ
ンスに従って複数の内部アドレスを生成するためのカウ
ンタとを含む同期化メモリ装置であって、該カウンタ
が、 前記所定のシーケンスの次のアドレスを生成するよう前
記外部アドレスを加算するための第１の回路と、 前記所定のシーケンスの第２から最後までのアドレスを
決定するための第２の回路と、 前記次のアドレスが前記第２から最後までのアドレスに
等しいかどうかを決定し、それに応じてバースト終了信
号を発信するための第３の回路とを含むことを特徴とす
る同期化メモリ装置。 - 【請求項７】 請求項６記載の同期化メモリ装置であっ
て、前記カウンタの前記第１の回路が加算器回路である
ことを特徴とする同期化メモリ装置。 - 【請求項８】 請求項６記載の同期化メモリ装置であっ
て、前記カウンタの前記第２の回路がマイナス２減算器
回路であることを特徴とする同期化メモリ装置。 - 【請求項９】 請求項６記載の同期化メモリ装置であっ
て、前記カウンタの前記第３の回路が比較器であること
を特徴とする同期化メモリ装置。 - 【請求項１０】 請求項６記載の同期化メモリ装置であ
って、前記カウンタの前記第１の回路がバーストシーケ
ンサを含み、それにより前記バーストアドレスのシーケ
ンスがプログラムすることができることを特徴とする同
期化メモリ装置。 - 【請求項１１】 外部アドレスに基づいてバーストアド
レスのシーケンスを生成する方法であって、 （ａ）前記外部アドレスをレジスタに受取るステップ
と、 （ｂ）前記レジスタに受取られたアドレスをシーケンス
回路に提供するステップと、 （ｃ）前記シーケンス回路に提供されたアドレスをシー
ケンスして、シーケンスの次のアドレスを生成するステ
ップと、 （ｄ）前記次のアドレスをレジスタに受取るステップ
と、 （ｅ）前記レジスタに受取られたアドレスと参照アドレ
スとを比較して、前記シーケンスが完了した時を決定す
るステップと、を含むことを特徴とするバーストアドレ
スのシーケンス生成方法。 - 【請求項１２】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、更に、 シーケンスが完了していない場合、前記（ｂ）、
（ｃ）、（ｄ）、（ｅ）のステップを繰り返すステップ
と、 シーケンスが完了している場合、バースト終了信号を発
信するステップとを含むことを特徴とするバーストアド
レスのシーケンス生成方法。 - 【請求項１３】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、更に、 （ｆ）前記レジスタに受取られたアドレスをメモリ回路
に駆動するステップ、を含むことを特徴とするバースト
アドレスのシーケンス生成方法。 - 【請求項１４】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、前記参照アドレスが該外
部アドレスから決定されることを特徴とするバーストア
ドレスのシーケンス生成方法。 - 【請求項１５】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、前記参照アドレスが該外
部アドレスから２を減算することにより決定されること
を特徴とするバーストアドレスのシーケンス生成方法。 - 【請求項１６】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、前記参照アドレスが該外
部アドレスの一部を反転することにより決定されること
を特徴とするバーストアドレスのシーケンス生成方法。 - 【請求項１７】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、前記シーケンスが加算器
によりなされることを特徴とするバーストアドレスのシ
ーケンス生成方法。 - 【請求項１８】 請求項１１記載のバーストアドレスの
シーケンス生成方法であって、異なるバーストシーケン
スに対して、前記シーケンスがプログラムすることがで
きることを特徴とするバーストアドレスのシーケンス生
成方法。 - 【請求項１９】 複数のビット線対と該複数のビット線
対と交差する複数のワード線と複数のメモリセルと前記
複数のビット線対に接続される複数のセンスアンプ回路
とを含むメモリアレイと、 前記複数のビット線対に対応して設けられた共通データ
線対と、 前記複数のビット線対の所定のビット線対を選択的に前
記共通データ線対に接続するスイッチ回路と、 連続したアドレスを出力する加算回路と、 前記加算回路の出力アドレスを前記加算回路の入力アド
レスとして保持するアドレス保持回路と、 前記連続したアドレスの最終アドレスより前のアドレス
を前記連続したアドレスの先頭アドレスから減算して形
成する減算回路と、 前記加算回路の入力アドレスと前記減算回路の出力アド
レスを受ける比較回路と、 前記連続したアドレスに基づいて前記スイッチ回路を制
御する回路とを備え、 前記比較回路の一致検出信号に基づいて前記加算回路の
動作が停止されることを特徴とする半導体メモリ。 - 【請求項２０】 請求項１９記載の半導体メモリであっ
て、 前記減算回路は前記先頭アドレスから２減算する回路で
あることを特徴とする半導体メモリ。 - 【請求項２１】 請求項２０記載の半導体メモリであっ
て、 前記先頭アドレスは外部アドレスであり、前記アドレス
保持回路の初期値は前記先頭アドレスであることを特徴
とする半導体メモリ。 - 【請求項２２】 請求項２１記載の半導体メモリであっ
て、 外部クロック信号に基づいて内部クロック信号を形成す
る内部クロック発生回路を備え、 前記加算回路は前記内部クロック信号に同期して動作す
ることを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2220496P | 1996-07-19 | 1996-07-19 | |
| US60/022,204 | 1996-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10177789A true JPH10177789A (ja) | 1998-06-30 |
| JP3855002B2 JP3855002B2 (ja) | 2006-12-06 |
Family
ID=21808370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13384297A Expired - Fee Related JP3855002B2 (ja) | 1996-07-19 | 1997-05-23 | カウンタ、同期化メモリ装置および半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3855002B2 (ja) |
| KR (1) | KR980010696A (ja) |
| CN (1) | CN1175030A (ja) |
| SG (1) | SG82574A1 (ja) |
| TW (1) | TW341675B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002245779A (ja) * | 2001-02-20 | 2002-08-30 | Nec Microsystems Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210074629A (ko) | 2019-12-12 | 2021-06-22 | 주식회사 메타씨앤아이 | 메모리 장치에서 통합 카운터 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| US5506810A (en) * | 1994-08-16 | 1996-04-09 | Cirrus Logic, Inc. | Dual bank memory and systems using the same |
| JP3141115B2 (ja) * | 1994-12-23 | 2001-03-05 | マイクロン・テクノロジー・インコーポレイテッド | バーストｅｄｏメモリ装置アドレス・カウンタ |
-
1997
- 1997-05-23 JP JP13384297A patent/JP3855002B2/ja not_active Expired - Fee Related
- 1997-07-01 TW TW086109276A patent/TW341675B/zh active
- 1997-07-14 KR KR1019970032604A patent/KR980010696A/ko not_active Application Discontinuation
- 1997-07-15 SG SG9702380A patent/SG82574A1/en unknown
- 1997-07-18 CN CN97117156A patent/CN1175030A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002245779A (ja) * | 2001-02-20 | 2002-08-30 | Nec Microsystems Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3855002B2 (ja) | 2006-12-06 |
| CN1175030A (zh) | 1998-03-04 |
| TW341675B (en) | 1998-10-01 |
| SG82574A1 (en) | 2001-08-21 |
| KR980010696A (ko) | 1998-04-30 |
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