JP2004164769A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】増幅回路(R/A)111,112,121,122は、外部より指定されたコラムアドレスの最下位から2ビット目の値を反映したEZORG1の値に基づいて、4個のデータバス対のデータに対して、前半(第1または第2番目)に出力するか、後半(第3または第4番目)に出力するかの第1段階の順序づけを行なう。スイッチ回路115,135,125,145は、外部より指定されたコラムアドレスの最下位ビットの値を反映したEZORG0の値に基づいて、前半に出力する2つのデータに対して、いずれを第1番目とし、いずれを第2番目にするか、後半に出力する2つのデータに対して、いずれを第3番目とし、いずれを第4番目にするかの第2段階の順序づけを行なう。
【選択図】 図7
Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、プリフェッチ動作を行なうDDR SDRAM(Synchronous Dynamic Randam Access Memory)に関する。
【0002】
【従来の技術】
外部から供給されるクロック信号に同期して動作するシンクロナスダイナミックランダムアクセスメモリ(SDRAM)の中で、外部クロック信号の立ち上がエッジと、立下りエッジに同期してデータの入出力が行われるものをダブルデータレート シンクロナスダイナミックランダムアクセスメモリ(Double Data Rate SDRAM、以下、DDR SDRAMと称する)という。
【0003】
DDRでは、メモリセルアレイから外部クロックサイクル周期で行われるデータの読出は、一度の読出動作で各出力回路に対して複数ビットのデータが読出されるプリフェッチ動作が前提となっている。
【0004】
このようなプリフェッチ動作を行なうDDRの構成および動作については、たとえば、特許文献1に開示されている。
【0005】
プリフェッチ動作を行なうDDRでは、外部クロックの1サイクルごとに2Nビット分のデータがメモリセルアレイから一括して出力回路に読出され、出力回路において2Nビットのデータが順序付けされて外部クロックの半サイクルごとに外部へ出力される構成となっている。
【0006】
N=1のDDRをDDR−Iと呼び、N=2のDDRをDDR−IIと呼ぶ。DDR−IとDDR−IIとは、JEDEC(Joint Electron Device Engineering Council(米国電子標準化委員会))によって、その仕様が規定されている。
【0007】
さて、このような2N個のデータをプリフェッチ動作を行なうDDRは、プリフェッチ動作を行なわないDDRに比べて、チップの動作周波数は、2N−1倍になり、1ピン当たりのデータ転送速度は2N倍になる。
【0008】
より具体的には、1サイクル周期Tca=6nsの場合に、プリフェッチ動作を行なわないSDR SDRAMでは、動作周波数が166MHzで、1ピン当たりのデータ転送速度が166MHzである。
【0009】
これに対して、N=1のプリフェッチ動作を行なうDDR SDRAM(DDR−I)では、動作周波数が166MHzで、1ピン当たりのデータ転送速度が333MHzとなる。また、N=2のプリフェッチ動作を行なうDDR SDRAM(DDR−II)では、動作周波数が333MHzで、1ピン当たりのデータ転送速度が666MHzとなる。
【0010】
【特許文献1】
特開平8−17184号公報
【0011】
【発明が解決しようとする課題】
しかしながら、上述のようなプリフェッチによって同時に読み出されたパラレルデータを順序づけてシルアルデータにP/S変換する出力回路において、次のような問題がある。
【0012】
たとえば、4ビットプリフェッチ(N=2)の場合でいうと、1DQ端子当たり、16個のセレクタが必要となり、出力回路が大規模化する。
【0013】
さらに、出力回路内の、配線長が長くなり、高速にP/S変換することができない。
【0014】
そこで、本発明は、小規模で、かつプリフェッチされたデータを高速にP/S変換することのできる半導体記憶装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体記憶装置は、外部から指定されるコラムアドレスに基づいて、2N個(N≧2)のメモリセルのデータを同時に読み出して、各データを2N個のデータバス対のいずれかへ出力する読み出し回路と、前記外部から指定されるコラムアドレスに基づいて、前記2N個のデータバス対のデータに対して、K(2≦K≦N)段階で順次、順序づけを行なう出力回路とを備える。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【0017】
<第1の実施形態>
図1は、本実施の形態の半導体記憶装置510の全体構成の概略ブロック図である。同図は、半導体記憶装置510について、データ入出力に関する主要部分のみを代表的に示す。
【0018】
図1を参照して、半導体記憶装置510は、クロック端子512と、制御信号端子514と、アドレス端子516と、データ入出力端子518と、データストローブ信号入出力端子520と、クロックバッファ522と、制御信号バッファ524と、アドレスバッファ526と、データDQ0〜DQ15に関する入力バッファ528と、データストローブ信号UDQS,LDQSに関する入力バッファ532および出力バッファ534と、出力回路100と、S/P(シリアル/パラレル)変換回路&ライトドライバ538と、DQS発生回路540と、DLL回路541と、出力回路100と、制御回路542と、ロウデコーダ544と、コラムデコーダ546と、読出し&書込み回路548と、センスアンプ550と、メモリセルアレイ552とを備える。
【0019】
本実施の形態では、半導体記憶装置510は、DDR−IIとする。すなわち、半導体記憶装置510は、メモリセルアレイ552から外部クロック周期で行われるデータの読出しにおいて、一度の読出しで4×nビット(nは半導体記憶装置におけるビット幅、つまりDQ端子の数で、半導体記憶装置510においてはn=16とする。)のデータが読出される4ビットプリフェッチ構成となっている。すなわち、外部クロック1サイクルごとに、n個の出力回路100に対して各々4ビット分のデータがメモリセルアレイ552から読出され、各々の出力回路100において4ビットのデータが順序付けされて半サイクル周期で転送され、外部へ出力される構成となっている。
【0020】
また、データ書込時においては、半導体記憶装置510は、外部クロックの立ち上がりおよび立下りに同期して外部クロック半サイクル当たりnビット(n=16)のデータを取込み、外部クロック1サイクルで4×nビットのデータを一括してメモリセルアレイ552に書込む。
【0021】
メモリセルアレイ552は、各々がデータを記憶する複数のメモリセルからなる。メモリセルアレイ552は、各々が独立して動作が可能な4つのバンクからなる。
【0022】
クロック端子512は、互いに相補な外部クロック信号EXTCLK,EXTZCLKおよびクロックイネーブル信号CKEを受ける。制御信号端子514は、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよび入力データマスク信号UDM,LDMのコマンド制御信号を受ける。
【0023】
アドレス端子516は、アドレス信号A0〜A12およびバンクアドレス信号BA0,BA1を受ける。
【0024】
データ入出力端子518は、半導体記憶装置510において読み書きされるデータを外部とやり取りする端子である。データ入出力端子518は、データ書込時は外部から入力されるデータDQ0〜DQ15を受け、データ読出時はデータDQ0〜DQ15を外部へ出力する。
【0025】
データストローブ信号入出力端子520は、データ書込時はデータDQ0〜DQ15を外部から読込むためのデータストローブ信号UDQS,LDQSを外部から受け、データ読出時は外部コントローラがデータDQ0〜DQ15を読込むためのデータストローブ信号UDQS,LDQSを外部に対して出力する。
【0026】
クロックバッファ522は、外部クロック信号EXTCLK,EXTZCLKおよびクロックイネーブル信号CKEを受けて内部クロック信号を発生し、制御信号バッファ524、アドレスバッファ526およびDLL回路541へ出力する。
【0027】
制御信号バッファ524は、クロックバッファ522から受ける内部クロックに同期して、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよび入力データマスク信号UDM,LDMを取込んでラッチし、コマンド制御信号を制御回路542へ出力する。
【0028】
アドレスバッファ526は、クロックバッファ522から受ける内部クロック信号に同期して、アドレス信号A0〜A12とバンクアドレス信号BA0,BA1とを取込んでラッチし、内部アドレス(ロウアドレスXAとコラムアドレスCA)を発生してロウデコーダ544およびコラムデコーダ546へ出力する。
【0029】
ロウデコータ544は、ロウアドレスXAに応じてメモリセルアレイ510における行選択を実行する。具体的には、メモリセルアレイ510においてメモリセル行ごとに配置されたワード線(図示せず)の選択的な活性化を制御する。
【0030】
コラムデコータ546は、コラムアドレスCAに応じてメモリセルアレイ510における列選択を実行する。具体的には、メモリセルアレイ510において複数のセンスアンプをアレイ内I/O線(図示せず)を介して選択的に読出し&書込み回路548と接続する。コラムデコーダ546は、4ビットプリフェッチ方式では、アドレスバッファ526で発生したコラムアドレスCAと、その下位2ビットを除く上位ビットを共通にする4つのコラムアドレスCAで指定される列を選択する。
【0031】
センスアンプ550は、列選択結果に応じたビット線と結合されて、選択された列のビット線の電圧を増幅する。
【0032】
読出し&書込み回路548は、メモリセルのデータを増幅してデータバス対へ出力する読出し回路600と、データバス対のデータを増幅してメモリセルへ出力する書込み回路610とを含む。
【0033】
図2は、メモリセルアレイ552内のメモリセルMC、センスアンプ550、および読出し回路600における、1つのDQ端子に対するデータの流れを説明するための機能ブロック図である。
【0034】
同図では、アドレスバッファ526で発生したコラムアドレスCAと、下位2ビットを除く上位ビットが共通の4つのコラムアドレスCAで指定される列のメモリセルからのデータが並列に読み出されるための構成を示している。ここで、コラムアドレスCAの最下位ビットをCA0と記し、最下位ビットの次の上位ビットをCA1と記す。
【0035】
センスアンプ550a〜dは、それぞれ接続されたビット線対BL、/BLに読み出されたデータを検出して増幅する。
【0036】
適当な時間経過後、デコード信号YAと、コラムデコードイネーブル信号CDEが「H」になり、ANDゲート603a〜dの出力が「H」となり、コラム選択線CSLa〜dが選択される。
【0037】
これにより、I/O線対I/O11,ZI/O11に、センスアンプ550aからCA1=1、かつCA0=1で指定されるメモリセルのデータD3が出力される。I/O線対I/O10,ZI/O10に、センスアンプ550bからCA1=1、かつCA0=0で指定されるメモリセルのデータD2が出力される。I/O線対I/O01,ZI/O01に、センスアンプ550cからCA1=0、かつCA0=1で指定されるメモリセルのデータD1が出力される。I/O線対I/O00,ZI/O00に、センスアンプ550dからCA1=0、かつCA0=0で指定されるメモリセルのデータD0が出力される。
【0038】
読出し回路600a〜dは、増幅回路(P/A)601a〜dと、シフトレジスタ&ドライバ602a〜dを含む。
【0039】
増幅回路(P/A)601a〜dは、それぞれ接続されたI/O線対のデータを増幅して、それぞれ接続されたデータ線対PADn(n=0〜3)に出力する。
【0040】
シフトレジスタ&ドライバ602a〜dは、それぞれ接続されたデータ線対PADn(n=0〜3)から入力されるデータを制御回路542で生成される制御信号RDTが「H」になるまで保持し、制御信号RDTが「H」になったタイミングで、入力されたデータを小振幅データにして、それぞれ接続されたデータバス対DBXX(XX=00,01,10,11)へ出力する。
【0041】
以上より、外部より与えられたコラムアドレスCAに対して、そのコラムアドレスと下位2ビットを除く上位ビットが共通のコラムアドレスCAで指定される4つのメモリセルのデータが各データバス対に並列に読み出される。
【0042】
すなわち、CA1=0、かつCA0=0で指定される列のメモリセルのデータD0がデータバス対DB00,ZDB00に出力される。CA1=0、かつCA0=1で指定される列のメモリセルのデータD1がデータバス対DB01,ZDB01に出力される。CA1=1、かつCA0=0で指定される列のメモリセルのデータD2がデータバス対DB10,ZDB10に出力される。CA1=1、かつCA0=1で指定される列のメモリセルのデータD3がデータバス対DB11,ZDB11に出力される。
【0043】
出力回路100は、データラッチ&P/S変換回路536と、出力ドライバ530とからなる。
【0044】
データラッチ&P/S変換回路536は、データ読出時において、制御回路542から与えられる制御信号EZORG0、EZORG1、およびZRDAIに応じて、読出し&書込み回路548から送られる読出データを増幅する。データラッチ&P/S変換回路536は、増幅された読出しデータに対して、P/S変換(パラレル/シリアル変換)を行なう。すなわち、データラッチ&P/S変換回路536は、4ビットプリフェッチ方式では、各データDQi(i:0〜15)に対して、一度に読出された4個のデータ(パラレルデータ)を順序付けし、つまりシリアルデータに変換して、出力ドライバ530へ出力する。外部より与えられるコラムアドレスCAの下位2ビットであるCA1およびCA0は、4個のデータの出力順序を定める。
【0045】
図3は、外部より与えられるコラムアドレスCAの下位2ビットであるCA1およびCA0と、4個のデータの出力順序の関係を示す(アドレッシング方式がインターリーブの場合)。CA1=0、かつCA0=0のときには、D0(CA1=0、CA0=0で指定される)→D1(CA1=0、CA0=1で指定される)→D2(CA1=1、CA0=0で指定される)→D3(CA1=1、CA0=1で指定される)の順番に出力される。
【0046】
CA1=0、かつCA0=1のときには、D1(CA1=0、CA0=1で指定される)→D0(CA1=0、CA0=0で指定される)→D3(CA1=1、CA0=1で指定される)→D2(CA1=1、CA0=0で指定される)の順番に出力される。
【0047】
CA1=1、かつCA0=0のときには、D2(CA1=1、CA0=0で指定される)→D3(CA1=1、CA0=1で指定される)→D0(CA1=0、CA0=0で指定される)→D1(CA1=0、CA0=1で指定される)の順番に出力される。
【0048】
CA1=1、かつCA0=1のときには、D3(CA1=1、CA0=1で指定される)→D2(CA1=1、CA0=0で指定される)→D1(CA1=0、CA0=1で指定される)→D0(CA1=0、CA0=0で指定される)の順番に出力される。
【0049】
以上のように、外部より与えられるコラムアドレスCAで指定される列のメモリセルのデータが第1番目に出力される。また、前半にデータが出力される2つのメモリセルは、その指定コラムアドレスのCA1が同一であり、後半にデータが出力される2つのメモリセルは、その指定コラムアドレスのCA1が同一である。
【0050】
出力ドライバ530は、直列に変換されたデータDQ0〜DQ15をデータ入出力端子518へ出力する。
【0051】
S/P変換回路&ライトドライバ538は、データ書込時において、4ビットプリフェッチ方式では、外部クロック半サイクル当たり1ビットずつ入力バッファ528から受ける各データDQiを外部クロック1サイクルごとに4ビット並列に読み出し&書込み回路548へ出力する。
【0052】
入力バッファ532は、外部からデータストローブ信号UDQS,LDQSを受け付ける。
【0053】
入力バッファ528は、入力バッファ532が外部から受けるデータストローブ信号UDQS,LDQSに同期して、データDQ0〜DQ15を受け付ける。
【0054】
出力バッファ534は、DLL回路511の出力に同期して動作するDQS発生回路540が発生するデータストローブ信号UDQS,LDQSを取込む。出力バッファ534は、データDQ0〜DQ15を出力する出力ドライバ530とともにDLL回路541の出力に同期して動作し、データストローブ信号UDQS,LDQSをデータストローブ信号入出力端子520へ出力する。
【0055】
制御回路542は、クロックバッファ522の出力に同期して、制御信号バッファ524からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいてロウデコーダ544、コラムデコーダ546および読出し&書込み回路548を制御する。これによって、メモリセルアレイ552に対してデータDQ0〜DQ15の読出、書込が行われる。また、制御回路542は、取込んだコマンド制御信号に基づいて、DQS発生回路540におけるデータストローブ信号の発生についての制御も行なう。
【0056】
さらに、制御回路542は、制御信号RDT、EZORG0、EZORG1、およびZRDAIの発生の制御を行なう。
【0057】
すなわち、制御回路542は、CASレイテンシ(後述する)に応じて適当なサイクルだけアドレスビットCA0およびCA1をシフトさせて、制御信号EZORG0およびEZORG1を生成し、出力回路100に出力する。制御回路542は、CA1=「0」ならばEZORG1=「1」に設定し、CA1=「1」ならばEZORG1=「0」に設定する。また、制御回路542は、CA0=「0」ならばEZORG0=「1」に設定し、CA0=「1」ならばEZORG0=「0」に設定する。
【0058】
また、制御回路542は、DLLクロックCLK_P、CLK_Nをトリガとして、制御信号RDTを「H」に設定する。
【0059】
また、制御回路542は、制御信号RDTが「H」になることに応じて、制御信号ZRDAIを「H」に設定する。
【0060】
DLL(Delay Locked Loop)回路541は、外部クロック信号EXTCLK,EXTZCLKのエッジとデータDQの出力とのタイミング差tACを一定範囲内に収まるようにするため、外部クロック信号EXTCLKを遅延させた、内部クロック信号CLK_P,CLK_Nを生成する。この内部クロック信号CLK_P,CLK_Nをトリガとして、メモリセルから読み出されたデータが、読出し回路600および出力回路100において、順次処理されて、データ入出力端子518から出力される。
【0061】
図4は、DDR−IIからデータを読出す際のデータ出力のタイミングを示す。このDRAMでは、プリフェッチされるデータ数は4ビットで、CASレイテンシCLは4、バースト長BLは4、アドレッシングはインターリーブInt.に設定されている。CASレイテンシとは、DDR−IIが外部からREADコマンド(データを読み出すためのコマンド)を受け付けてから読み出しデータを外部へ出力し始めるまでのサイクル数を表わす。ここで、1サイクルは、外部クロックEXTCLKの立ち上がり時点から次の立ち上り時点までとする。バースト長とは、READコマンドに応じて、連続して読み出されるビット数を表わす。
【0062】
同図を参照して、外部クロックEXTCLKは、一定周期でハイレベル(以下Hレベルとも称する)およびローレベル(以下、単にLレベルとも称する)を繰返す。
【0063】
まず、ロウデコーダ544によってロウアドレスに対応するワード線WLが選択レベルの「H」レベルに立上げられ、ビット線対BL,/BLにメモリセルのデータに応じたデータが出力される。そして、センスアンプ505が活性化され、ビット線対BL、/BLのデータが増幅される。
【0064】
外部クロック信号EXTCLK#0の立ち上がりエッジで、Readコマンド(/RAS=H,/CAS=L,/WE=H)およびコラムアドレスCAを受け付ける。
【0065】
次いで、コラムデコーダ546によってコラムアドレスCAと、最下位から2個のビットを除く上位ビットが共通のアドレスで指定される4つの列選択線CSLa〜dが選択されて、その列選択線CSLa〜dに対応するビット線対BL,/BLのデータが、I/O線対を経由して、データ線対PADn,/PADn(n=0〜3)に出力され、シフトレジスタ&ドライバ602a〜dで保持される。
【0066】
次に、制御回路542で、EXTCLK#2を起点に制御信号RDTが活性化し、この活性化に同期して、シフトレジスタ&ドライバ602a〜d内に保持されているデータがデータバス対DBn,ZDBn(n=00、01、10、11)へ出力される。
【0067】
出力回路100は、データバス対対DBn,ZDBn(n=00、01、10、11)のデータD0、D1、D2およびD3をP/S変換し、DLLクロックCLK_P,CLK_Nの論理和からなるクロック信号CLKOのエッジに同期して、データD0〜D3を外部に出力する。
【0068】
このようにして、連続して4ビットのデータ信号(データ入出力端子1つ当たり)が読出される。
【0069】
(従来の構成)
次に、P/S変換の詳細な構成について説明する。
【0070】
図5は、従来の出力回路(1DQ端子当たり)の構成を示す。同図を参照して、出力回路101は、制御信号生成回路30と、クロック発生回路220と、出力データラッチ回路140と、出力ドライバ530とを含む。
【0071】
出力回路101は、さらに、各データバス対ごとに、増幅&選択回路40、50、60および70を備える。
【0072】
クロック発生回路220は、DLLクロックCLK_P,CLK_Nの論理和からなるクロック信号である出力トリガ信号CLKO、およびCLKOに相補な信号である/CLKOを生成して、出力データラッチ回路140に送る。
【0073】
制御信号生成回路30には、制御回路542から制御信号EZORG0およびEZORG1が入力される。EZORG0は、制御回路542により、CA0=「0」のときに「1」に設定され、CA0=「1」のときに「0」に設定されている。EZORG1は、制御回路542により、CA1=「0」のときに「1」に設定され、CA1=「1」のときに「1」に設定されている。
【0074】
AND回路31は、EZORG0およびEZORG1を入力し、制御信号S00を出力する。AND回路32は、EZORG0の反転信号およびEZORG1を入力し、制御信号S01を出力する。AND回路33は、EZORG0およびEZORG1の反転信号を入力し、制御信号S10を出力する。AND回路34は、EZORG0の反転信号およびEZORG1の反転信号を入力し、制御信号S11を出力する。
【0075】
増幅&選択回路40は、増幅回路(R/A)41と、ラッチ回路42と、スイッチ回路43とを含む。
【0076】
図6(a)は、増幅回路(R/A)41の構成を示す。同図に示すように、増幅回路41は、制御信号ZRDAIの活性化に応じて、データバス対DB00,ZDB00のデータD0を増幅する。
【0077】
ラッチ回路42は、増幅回路41で増幅されたデータを保持する。
スイッチ回路43は、セレクタ44,45,46および47を含む。セレクタ44は、制御信号S00が「H」のときには、ラッチ回路42から出力されるデータD0を1st dataとしてデータ線DD1に出力し、制御信号S00が「L」のときには、ラッチ回路42から出力されるデータD0を出力しない。セレクタ45は、制御信号S01が「H」のときには、ラッチ回路42から出力されるデータD0を2nd dataとしてデータ線DD2に出力し、制御信号S01が「L」のときには、ラッチ回路42から出力されるデータD0を出力しない。セレクタ46は、制御信号S10が「H」のときには、ラッチ回路42から出力されるデータD0を3rd dataとしてデータ線DD3に出力し、制御信号S10が「L」のときには、ラッチ回路42から出力されるデータD0を出力しない。セレクタ47は、制御信号S11が「H」のときには、ラッチ回路42から出力されるデータD0を4th dataとしてデータ線DD4に出力し、制御信号S11が「L」のときには、ラッチ回路42から出力されるデータD0を出力しない。
【0078】
増幅&選択回路50は、増幅回路51と、ラッチ回路52と、スイッチ回路53とを含む。
【0079】
図6(b)は、増幅回路(R/A)51の構成を示す。同図に示すように、増幅回路51は、制御信号ZRDAIの活性化に応じて、データバス対DB01,ZDB01のデータD1を増幅する。
【0080】
ラッチ回路52は、増幅回路51で増幅されたデータを保持する。
スイッチ回路53は、セレクタ54,55,56および57を含む。セレクタ54は、制御信号S01が「H」のときには、ラッチ回路52から出力されるデータD1を1st dataとしてデータ線DD1に出力し、制御信号S01が「L」のときには、ラッチ回路52から出力されるデータD1を出力しない。セレクタ55は、制御信号S00が「H」のときには、ラッチ回路52から出力されるデータD1を2nd dataとしてデータ線DD2に出力し、制御信号S00が「L」のときには、ラッチ回路52から出力されるデータD1を出力しない。セレクタ56は、制御信号S11が「H」のときには、ラッチ回路52から出力されるデータD1を3rd dataとしてデータ線DD3に出力し、制御信号S11が「L」のときには、ラッチ回路52から出力されるデータD1を出力しない。セレクタ57は、制御信号S10が「H」のときには、ラッチ回路52から出力されるデータD1を4th dataとしてデータ線DD4に出力し、制御信号S10が「L」のときには、ラッチ回路52から出力されるデータD1を出力しない。
【0081】
増幅&変換回路60は、増幅回路61と、ラッチ回路62と、スイッチ回路63とを含む。
【0082】
図6(c)は、増幅回路(R/A)61の構成を示す。同図に示すように、増幅回路61は、制御信号ZRDAIの活性化に応じて、データバス対DB10,ZDB10のデータD2を増幅する。
【0083】
ラッチ回路62は、増幅回路61で増幅されたデータを保持する。
スイッチ回路63は、セレクタ64,65,66および67を含む。セレクタ64は、制御信号S10が「H」のときには、ラッチ回路62から出力されるデータD2を1st dataとしてデータ線DD1に出力し、制御信号S10が「L」のときには、ラッチ回路62から出力されるデータD2を出力しない。セレクタ65は、制御信号S11が「H」のときには、ラッチ回路62から出力されるデータD2を2nd dataとしてデータ線DD2に出力し、制御信号S11が「L」のときには、ラッチ回路62から出力されるデータD2を出力しない。セレクタ66は、制御信号S00が「H」のときには、ラッチ回路62から出力されるデータD2を3rd dataとしてデータ線DD3に出力し、制御信号S00が「L」のときには、ラッチ回路62から出力されるデータD2を出力しない。セレクタ67は、制御信号S01が「H」のときには、ラッチ回路62から出力されるデータD2を4th dataとしてデータ線DD4に出力し、制御信号S01が「L」のときには、ラッチ回路62から出力されるデータD2を出力しない。
【0084】
増幅&選択回路70は、増幅回路71と、ラッチ回路72と、スイッチ回路73とを含む。
【0085】
図6(d)は、増幅回路(R/A)71の構成を示す。同図に示すように、増幅回路71は、制御信号ZRDAIの活性化に応じて、データバス対DB11,ZDB11のデータD3を増幅する。
【0086】
ラッチ回路72は、増幅回路71で増幅されたデータを保持する。
スイッチ回路73は、セレクタ74,75,76および77を含む。セレクタ74は、制御信号S11が「H」のときには、ラッチ回路72から出力されるデータD3を1st dataとしてデータ線DD1に出力し、制御信号S11が「L」のときには、ラッチ回路72から出力されるデータD3を出力しない。セレクタ75は、制御信号S10が「H」のときには、ラッチ回路72から出力されるデータD3を2nd dataとしてデータ線DD2に出力し、制御信号S10が「L」のときには、ラッチ回路72から出力されるデータD3を出力しない。セレクタ76は、制御信号S01が「H」のときには、ラッチ回路72から出力されるデータD3を3rd dataとしてデータ線DD3に出力し、制御信号S01が「L」のときには、ラッチ回路72から出力されるデータD3を出力しない。セレクタ77は、制御信号S00が「H」のときには、ラッチ回路72から出力されるデータD3を4th dataとしてデータ線DD4に出力し、制御信号S00が「L」のときには、ラッチ回路72から出力されるデータD3を出力しない。
【0087】
シフトレジスタ80は、データ線DD3およびDD4の途中に設けられ、3rd dataおよび4nd dataを保持し、1サイクル期間経過後出力する。
【0088】
出力データラッチ回路140は、半サイクルごとのCLKOの立ち上がりをトリガとして、1st data、2nd data、3rd data または4th dataを取込み、出力ドライバ530に出力する。
【0089】
以上のような出力回路101において、CA1およびCA0の値に応じたデータの出力順序は、次のようになる。
【0090】
<CA1、CA0>=<0、0>のときには、<EZORG1、EZORG0>=<1、1>となる。このとき、<S00、S01、S10、S11>=<1、0、0、0>となる。これにより、データバス対DB00,ZDB00のデータD0が1st dataとして出力され、データバス対DB01,ZDB01のデータD1が2nd dataとして出力され、データバス対DB10,ZDB10のデータD2が3rd dataとして出力され、データバス対DB11,ZDB11のデータD3が4nd dataとして出力される。したがって、D0→D1→D2→D3の順番に出力される。
【0091】
<CA1、CA0>=<0、1>のときには、<EZORG1、EZORG10>=<1、0>となる。このとき、<S00、S01、S10、S11>=<0、1、0、0>となる。これにより、データバス対DB01,ZDB01のデータD1が1st dataとして出力され、データバス対DB00,ZDB00のデータD0が2nd dataとして出力され、データバス対DB11,ZDB11のデータD3が3rd dataとして出力され、データバス対DB10,ZDB10のデータD2が4nd dataとして出力される。したがって、D1→D0→D3→D2の順に出力される。
【0092】
<CA1、CA0>=<1、0>のときには、<EZORG1、EZORG0>=<0、1>となる。このとき、<S00、S01、S10、S11>=<0、0、1、0>となる。これにより、データバス対DB10,ZDB10のデータD2が1st dataとして出力され、データバス対DB11,ZDB11のデータD3が2nd dataとして出力され、データバス対DB00,ZDB00のデータD0が3rd dataとして出力され、データバス対DB01,ZDB01のデータD1が4nd dataとして出力される。したがって、D2→D3→D0→D1の順番に出力される。
【0093】
<CA1、CA0>=<1、1>のときには、<EZORG1、EZORG0>=<1、1>となる。このとき、<S00、S01、S10、S11>=<0、0、0、1>となる。これにより、データバス対DB11,ZDB11のデータD3が1st dataとして出力され、データバス対DB10,ZDB10のデータD2が2nd dataとして出力され、データバス対DB01,ZDB01のデータD1が3rd dataとして出力され、データバス対DB00,ZDB00のデータD0が4nd dataとして出力される。したがって、D3→D2→D1→D0の順番に出力される。
【0094】
(本実施の形態の出力回路)
図7は、本実施の形態における出力回路100の構成を示す。
【0095】
出力回路100は、クロック発生回路220と、出力データラッチ回路140と、出力ドライバ530とを含む。
【0096】
出力回路100は、さらに、増幅&選択回路110と、増幅&選択回路120と、シフトレジスタ130とを含む。
【0097】
クロック発生回路220、出力データラッチ回路140、および出力ドライバ530は、従来の出力回路101に含まれるものと同一なので、説明は繰返さない。
【0098】
増幅&選択回路110は、増幅回路(R/A)111および112と、ラッチ回路113および114と、スイッチ回路115および135とを含む。
【0099】
図8(a)は、増幅回路(R/A)111の構成を示す。増幅回路111は、スイッチ回路811とAmp851とからなる。
【0100】
スイッチ回路811には、CA1が異なり、CA0が共通である(=0)コラムアドレスで指定される列のメモリセルのデータが出力されたデータバス対DB00,ZDB00およびデータバス対DB10,ZDB10が接続される。
【0101】
スイッチ回路811では、EZORG1=「1」のときには、ZRDAIの活性化に応じて、データバス対DB00,ZDB00のデータD0がAmp851に送られる。一方、EZORG1=「0」のときには、ZRDAIの活性化に応じてデータバス対DB10,ZDB10のデータD2がAmp851に送られる。
【0102】
Amp851は、データD0またはD2を増幅した後、ラッチ回路113に送る。
【0103】
ラッチ回路113は、増幅されたデータD0またはD2を保持する。
図8(b)は、増幅回路(R/A)112の構成を示す。増幅回路112は、スイッチ回路812とAmp852とからなる。
【0104】
スイッチ回路812には、CA1が異なり、CA0が共通である(=1)コラムアドレスで指定される列のメモリセルのデータが出力されたデータバス対DB01,ZDB01およびデータバス対DB11,ZDB11が接続される。
【0105】
スイッチ回路812では、EZORG1=「1」のときには、ZRDAIの活性化に応じてデータバス対DB01,ZDB01のデータD1をAmp852に送られる。一方、EZORG1=「0」のときには、ZRDAIの活性化に応じてデータバス対DB11,ZDB11のデータD3がAmp852に送られる。
【0106】
Amp852は、データD1またはD3を増幅し、ラッチ回路114に送る。
ラッチ回路114は、増幅されたデータD1またはD3を保持する。
【0107】
スイッチ回路115は、セレクタ116,117を含む。
セレクタ116は、制御信号EZORG0が「1」のときには、ラッチ回路113から出力されるデータD0またはD2を1st dataとしてデータ線DD1に出力し、制御信号EZORG0が「0」のときには、ラッチ回路113から出力されるデータD0またはD2を出力しない。セレクタ117は、制御信号EZORG0の反転信号が「1」のときには、ラッチ回路113から出力されるデータD0またはD2を2nd dataとしてデータ線DD2に出力し、制御信号EZORG0の反転信号が「0」のときには、ラッチ回路113から出力されるデータD0またはD2を出力しない。
【0108】
スイッチ回路135は、セレクタ118,119を含む。
セレクタ118は、制御信号EZORG0の反転信号が「1」のときには、ラッチ回路114から出力されるデータD1またはD3を1st dataとしてデータ線DD1に出力し、制御信号EZORG0の反転信号が「0」のときには、ラッチ回路114から出力されるデータD1またはD3を出力しない。セレクタ119は、制御信号EZORG0が「1」のときには、ラッチ回路114から出力されるデータD1またはD3を2nd dataとしてデータ線DD2に出力し、制御信号EZORG0が「0」のときには、ラッチ回路114から出力されるデータD1またはD3を出力しない。
【0109】
増幅&選択回路120は、増幅回路(R/A)121および122と、ラッチ回路123および124と、スイッチ回路125および145とを含む。
【0110】
図8(c)は、増幅回路(R/A)121の構成を示す。増幅回路121は、スイッチ回路821とAmp861とからなる。
【0111】
スイッチ回路821には、増幅回路111が接続されるデータバス対と同一のデータバス対が接続される。
【0112】
スイッチ回路821では、/EZORG1=「1」(つまり、EZORG1=「0」)のときには、ZRDAIの活性化に応じて、データバス対DB00,ZDB00のデータD0がAmp861に送られる。一方、/EZORG1=「0」(つまり、EZORG1=「1」)のときには、ZRDAIの活性化に応じてデータバス対DB10,ZDB10のデータD2がAmp861に送られる。
【0113】
Amp861は、データD0またはD2を増幅した後、ラッチ回路123に送る。
【0114】
ラッチ回路123は、増幅されたデータD0またはD2を保持する。
図8(d)は、増幅回路(R/A)122の構成を示す。増幅回路122は、スイッチ回路822とAmp862とからなる。
【0115】
スイッチ回路822には、増幅回路112が接続されるデータバス対と同一のデータバス対が接続される。
【0116】
スイッチ回路822では、/EZORG1=「1」(つまり、EZORG1=「0」)のときには、ZRDAIの活性化に応じてデータバス対DB01,ZDB01のデータD1がAmp862に送られる。一方、/EZORG1=「0」(つまり、EZORG1=「1」)のときには、ZRDAIの活性化に応じてデータバス対DB11,ZDB11のデータD3がAmp862に送られる。
【0117】
Amp862は、データD1またはD3を増幅した後、ラッチ回路124に送る。
【0118】
ラッチ回路124は、増幅されたデータD1またはD3を保持する。
スイッチ回路125は、セレクタ126,127を含む。
【0119】
セレクタ126は、制御信号EZORG0が「1」のときには、ラッチ回路123から出力されるデータD0またはD2を3rd dataとしてデータ線DD3に出力し、制御信号EZORG0が「0」のときには、ラッチ回路123から出力されるデータD0またはD2を出力しない。セレクタ127は、制御信号EZORG0の反転信号が「1」のときには、ラッチ回路123から出力されるデータD0またはD2を4th dataとしてデータ線DD4に出力し、制御信号EZORG0の反転信号が「0」のときには、ラッチ回路123から出力されるデータD0またはD2を出力しない。
【0120】
スイッチ回路145は、セレクタ128,129を含む。
セレクタ128は、制御信号EZORG0の反転信号が「1」のときには、ラッチ回路124から出力されるデータD1またはD3を3rd dataとしてデータ線DD3に出力し、制御信号EZORG0の反転信号が「0」のときには、ラッチ回路124から出力されるデータD1またはD3を出力しない。セレクタ129は、制御信号EZORG0が「1」のときには、ラッチ回路124から出力されるデータD1またはD3を4th dataとしてデータ線DD4に出力し、制御信号EZORG0が「0」のときには、ラッチ回路124から出力されるデータD1またはD3を出力しない。
【0121】
シフトレジスタ130は、データ線DD3およびDD4の途中に設けられ、3rd dataおよび4nd dataを保持し、1サイクル期間経過後出力する。
【0122】
出力データラッチ回路140は、半サイクルごとのCLKOの立ち上がりをトリガとして、1st data、2nd data、3rd data または4th dataを取込み、出力ドライバ530に出力する。
【0123】
以上より、<CA1、CA0>=<0、0>のときには、<EZORG1、EZORG0>=<1、1>となる。これにより、増幅回路111は、データD0を出力し、増幅回路112は、データD1を出力する。そして、スイッチ回路115は、ラッチ回路113から出力されるデータD0をデータ線DD1に出力する。スイッチ回路135は、ラッチ回路114から出力されるデータD1をデータ線DD2に出力する。また、増幅回路121は、データD2を出力し、増幅回路122は、データD3を出力する。そして、スイッチ回路125は、ラッチ回路113から出力されるデータD2をデータ線DD3に出力する。スイッチ回路145は、ラッチ回路114から出力されるデータD3をデータ線DD4に出力する。したがって、D0→D1→D2→D3の順番に出力される。
【0124】
<CA1、CA0>=<0、1>のときには、<EZORG1、EZORG0>=<1、0>となる。これにより、増幅回路111は、データD0を出力し、増幅回路112は、データD1を出力する。そして、スイッチ回路115は、ラッチ回路113から出力されるデータD0をデータ線DD2に出力する。スイッチ回路135は、ラッチ回路114から出力されるデータD1をデータ線DD1に出力する。また、増幅回路121は、データD2を出力し、増幅回路122は、データD3を出力する。そして、スイッチ回路125は、ラッチ回路123から出力されるデータD2をデータ線DD4に出力する。スイッチ回路145は、ラッチ回路124から出力されるデータD1をデータ線DD3に出力する。したがって、D1→D0→D3→D2の順番に出力される。
【0125】
<CA1、CA0>=<1、0>のときには、<EZORG1、EZORG0>=<0、1>となる。これにより、増幅回路111は、データD2を出力し、増幅回路112は、データD3を出力する。そして、スイッチ回路115は、ラッチ回路113から出力されるデータD2をデータ線DD1に出力する。スイッチ回路135は、ラッチ回路114から出力されるデータD3をデータ線DD2に出力する。また、増幅回路121は、データD0を出力し、増幅回路122は、データD1を出力する。そして、スイッチ回路125は、ラッチ回路123から出力されるデータD0をデータ線DD3に出力する。スイッチ回路145は、ラッチ回路114から出力されるデータD1をデータ線DD4に出力する。したがって、D2→D3→D0→D1の順番に出力される。
【0126】
<CA1、CA0>=<1、1>のときには、<EZORG1、EZORG0>=<0、0>となる。これにより、増幅回路111は、データD2を出力し、増幅回路112は、データD3を出力する。スイッチ回路115は、ラッチ回路113から出力されるデータD2をデータ線DD2に出力する。スイッチ回路135は、ラッチ回路114から出力されるデータD3をデータ線DD1に出力する。また、増幅回路121は、データD0を出力し、増幅回路122は、データD1を出力する。スイッチ回路125は、ラッチ回路123から出力されるデータD0をデータ線DD4に出力する。スイッチ回路145は、ラッチ回路124から出力されるデータD1をデータ線DD3に出力する。したがって、D3→D2→D1→D0の順番に出力される。
【0127】
(出力回路の規模)
次に、従来の出力回路101と、本実施の形態の出力回路100とを、その規模とP/S変換の速度において比較する。
【0128】
まず、従来の出力回路101(1DQ端子当たり)は、16個のセレクタを必要とするのに対して、本実施の形態の出力回路100(1DQ端子当たり)は、8個のセレクタを必要とする。したがって、本実施の形態の出力回路100のセレクタ数は、従来の出力回路101のセレクタ数の半分になる。出力回路を構成する多種の部品のうちセレクタは、その大きさが大きいため、本実施の形態の出力回路100のレイアウト面積(すなわち、回路規模)は、従来の出力回路101のレイアウト面積(すなわち、回路規模)よりも小さくなる。
【0129】
なお、従来の出力回路101では、1つの増幅回路(R/A)には、2個のNチャネルMOSトランジスタが必要となるのに対して、本実施の形態の出力回路100では、1つの増幅回路(R/A)には、4個のNチャネルMOSトランジスタと、2個のAND回路が必要となる。しかし、たとえ増幅回路に含まれるMOSトランジスタの数が増加したとしても、増幅回路の大きさは、セレクタに比べて極めて小さいので、出力回路のレイアウト面積への影響は無視しうる。
【0130】
(出力回路のP/S変換の速度)
まず、従来の出力回路101では、1つのラッチ回路42,52,62,72は、4個のセレクタと接続するのに対して、本実施の形態の出力回路100では、1つのラッチ回路113,114,123,124は、2個のセレクタと接続する。セレクタの大きさは大きいので、1つのラッチ回路と接続するセレクタの数が増加すると、ラッチ回路とセレクタ間を接続する配線長を長くしてセレクタを配置しなくてはならなくなる。したがって、本実施の形態の出力回路100は、従来の出力回路101よりも、ラッチ回路とセレクタ間の配線長が短くなり、ビット線対のデータを高速にP/S変換して出力することができる。
【0131】
なお、従来では、増幅回路(R/A)内のアンプ(Amp)の1つの入力ノードは、1個のMOSトランジスタと接続されているのに対して、本実施の形態では、増幅回路(R/A)内のアンプ(Amp)の1つの入力ノードには、2個のMOSトランジスタが接続される。アンプ(Amp)は、接続されるMOSトランジスタの数が増加するほと、寄生容量が増加し、入力ノードをチャージする時間が長くなるが、その時間は、微小なため無視しうる。
【0132】
(動作)
次に、図9に示すフローチャートを参照して、本実施の形態に係る出力回路100のP/S変換の動作について説明する。
【0133】
まず、増幅回路111、112、121および122は、それらに含まれるスイッチ回路で第1段階の順序づけを行なう。これらの増幅回路に含まれれるスイッチ回路は、前半に外部へ出力する1st dataまたは2nd dataを、後段のスイッチ回路115または135へ向けて出力し、後半に外部へ出力する3rd dataまたは4th dataを、後段のスイッチ回路125または145へ向けて出力する。
【0134】
EZORG1=「1」のときには(ステップS1101)、増幅回路111は、データバス対DB00,ZDB00のデータD0を増幅して出力する。増幅回路112は、データバス対DB01,ZDB01のデータD1を増幅して出力する。増幅回路121は、データバス対DB10,ZDB10のデータD2を増幅して出力する。増幅回路122は、データバス対DB11,ZDB11のデータD3を増幅して出力する(ステップS1102)。
【0135】
次に、ラッチ回路113が、データD0をラッチし、ラッチ回路114が、データD1をラッチし、ラッチ回路123が、データD2をラッチし、ラッチ回路124が、データD3をラッチする(ステップS1103)。
【0136】
スイッチ回路115、135、125および145は、第2段階の順序づけを行なう。すなわち、EZORG0=「1」のときには(ステップS1104)、スイッチ回路115は、データD0を1st Dataとして選択し、データ線DD1に出力する。スイッチ回路135は、データD1を2nd Dataとして選択し、データ線DD2に出力する。スイッチ回路125は、データD2を3rd Dataとして選択し、データ線DD3に出力する。スイッチ回路145は、データD3を4th Dataとして選択し、データ線DD4に出力する(ステップS1105)。
【0137】
出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD0を取込み、次のCLKOの立ち上がりをトリガとしてデータD1を取込む。取込まれたデータD0およびD1は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1106)。
【0138】
データD2およびD3は、シフトレジスタ130に保持された後、1サイクル期間経過後、データD2は、データ線DD3を通じて出力され、データD3は、データ線DD4を通じて出力される。出力データラッチ回路140は、CLKOの立ち上がりをトリガとしてデータD2を取込み、次のCLKOの立ち上がりをトリガとしてデータD3を取込む。取込まれたデータD2およびD3は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1107)。
【0139】
一方、EZORG0=「0」のときには(ステップS1104)、スイッチ回路135は、データD1を1st Dataとして選択し、データ線DD1に出力する。スイッチ回路115は、データD0を2nd Dataとして選択し、データ線DD2に出力する。スイッチ回路145は、データD3を3rd Dataとして選択し、データ線DD3に出力する。スイッチ回路125は、データD2を4th Dataとして選択し、データ線DD4に出力する(ステップS1108)。
【0140】
出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD1を取込み、次のCLKOの立ち上がりをトリガにしてデータD0を取込む。取込まれたデータD1およびD0は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1109)。
【0141】
データD3およびD2は、シフトレジスタ130に保持された後、1サイクル期間経過後、データD3は、データ線DD3を通じて出力され、データD2は、データ線DD4を通じて出力される。出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD3を取込み、次のCLKOの立ち上がりをトリガにしてデータD2を取込む。取込まれたデータD3およびD2は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1110)。
【0142】
一方、EZORG1=「0」のときには(ステップS1101)、増幅回路111は、データバス対DB10,ZDB10のデータD2を増幅して出力する。増幅回路112は、データバス対DB11,ZDB11のデータD3を増幅して出力する。増幅回路121は、データバス対DB00,ZDB00のデータD0を増幅して出力する。増幅回路122は、データバス対DB01,ZDB01のデータD1を増幅して出力する(ステップS1111)。
【0143】
次に、ラッチ回路113が、データD2をラッチし、ラッチ回路114が、データD3をラッチし、ラッチ回路123が、データD0をラッチし、ラッチ回路124が、データD1をラッチする(ステップS1112)。
【0144】
スイッチ回路115、135、125および145は、第2段階の順序づけを行なう。
【0145】
すなわち、EZORG0=「1」のときには(ステップS1113)、スイッチ回路115は、データD2を1st Dataとして選択し、データ線DD1に出力する。スイッチ回路135は、データD3を2nd Dataとして選択し、データ線DD2に出力する。スイッチ回路125は、データD0を3rd Dataとして選択し、データ線DD3に出力する。スイッチ回路145は、データD1を4th Dataとして選択し、データ線DD4に出力する(ステップS1114)。
【0146】
出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD2を取込み、次のCLKOの立ち上がりをトリガにしてデータD3を取込む。取込まれたデータD2およびD3は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1115)。
【0147】
データD0およびD1は、シフトレジスタ130に保持された後、1サイクル期間経過後、データD0は、データ線DD3を通じて出力され、データD1は、データ線DD4を通じて出力される。出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD0を取込み、次のCLKOの立ち上がりをトリガにしてデータD1を取込む。取込まれたデータD0およびD1は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1116)。
【0148】
一方、EZORG0=「0」のときには(ステップS1113)、スイッチ回路135は、データD3を1st dataとして選択し、データ線DD1に出力する。スイッチ回路115は、データD2を2nd dataとして選択し、データ線DD2に出力する。スイッチ回路145は、データD1を3rd dataとして選択し、データ線DD3に出力する。スイッチ回路125は、データD0を4th dataとして選択し、データ線DD4に出力する(ステップS1117)。
【0149】
出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD3を取込み、次のCLKOの立ち上がりをトリガにしてデータD2を取込む。取込まれたデータD3およびD2は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1118)。
【0150】
データD1およびD0は、シフトレジスタ130に保持された後、1サイクル期間経過後、データD1は、データ線DD3を通じて出力され、データD0は、データ線DD4を通じて出力される。出力データラッチ回路140は、CLKOの立ち上がりをトリガにしてデータD1を取込み、次のCLKOの立ち上がりをトリガにしてデータD0を取込む。取込まれたデータD1およびD0は、出力ドライバ530を経てデータ入出力端子518から外部へ出力される(ステップS1119)。
【0151】
以上のように、本実施の形態に係わる半導体記憶装置の出力回路は、プリフェッチさせたデータに対して2段階でP/S変換を行なうので、1段階でP/S変換を行なうよりもセレクタの個数を削減できるともに、出力回路内のセレクタとラッチ回路を接続する配線長も短くできる。したがって、本実施の形態に係る半導体記憶装置は、小規模かつ、かつプリフェッチされたデータを高速にP/S変換することができる。
【0152】
<第2の実施形態>
本実施の形態では、8ビットプリフェッチについて説明する。8ビットプリフェッチでは、アドレスバッファ526で発生したコラムアドレスCAと、最下位から3個のビットを除く上位ビットが共通のコラムアドレスCAで指定される8個のメモリセルのデータが並列に読み出される。ここで、コラムアドレスCAの最下位ビットをCA0と記し、最下位ビットの次の上位ビットをCA1とし、その次の上位ビットをCA2と記す。
【0153】
図10は、メモリセルと、そのメモリセル内データが出力されるI/O線対との対応関係を示す。同図に示すように、CA2=0、CA1=0、かつCA0=0で指定される列のメモリセルのデータD0がI/O線対I/O000,ZI/O000に出力される。CA2=0、CA1=0、かつCA0=1で指定される列のメモリセルのデータD1がI/O線対I/O001,ZI/O001に出力される。CA2=0、CA1=1、かつCA0=0で指定される列のメモリセルのデータD2がI/O線対I/O010,ZI/O010に出力される。CA2=0、CA1=1、かつCA0=1で指定される列のメモリセルのデータD3がI/O線対I/O011,ZI/O011に出力される。CA2=1、CA1=0、かつCA0=0で指定される列のメモリセルのデータD4がI/O線対I/O100,ZI/O100に出力される。CA2=1、CA1=0、かつCA0=1で指定される列のメモリセルのデータD5がI/O線対I/O101,ZI/O101に出力される。CA2=1、CA1=1、かつCA0=0で指定される列のメモリセルのデータD6がI/O線対I/O110,ZI/O110に出力される。CA2=1、CA1=1、かつCA0=1で指定される列のメモリセルのデータD7がI/O線対I/O111,ZI/O111に出力される。
【0154】
本実施の形態では、並列に読み出された8個のデータに対して、読出し回路700において、第1段階の順序づけを行ない、出力回路100において、第1の実施形態で説明したように第2段階および第3段階の順序づけを行なう。
【0155】
図11は、外部より与えられるコラムアドレスCAの最下位から3個のビットであるCA2、CA1、およびCA0と、8個のデータの出力順序の関係を示す。
【0156】
同図に示すように、CA2=0、CA1=0、かつCA0=0のときには、D0(CA2=0、CA1=0、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)の順番に出力される。
【0157】
CA2=0、CA1=0、かつCA0=1のときには、D1(CA2=0、CA1=0、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)の順番に出力される。
【0158】
CA2=0、CA1=1、かつCA0=0のときには、D2(CA2=0、CA1=1、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)の順番に出力される。
【0159】
CA2=0、CA1=1、かつCA0=1のときには、D3(CA2=0、CA1=1、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)の順番に出力される。
【0160】
CA2=1、CA1=0、かつCA0=0のときには、D4(CA2=1、CA1=0、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)の順番に出力される。
【0161】
CA2=1、CA1=0、かつCA0=1のときには、D5(CA2=1、CA1=0、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)の順番に出力される。
【0162】
CA2=1、CA1=1、かつCA0=0のときには、D6(CA2=1、CA1=1、CA0=0で指定される)→D7(CA2=1、CA1=1、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)の順番に出力される。
【0163】
CA2=1、CA1=1、かつCA0=1のときには、D7(CA2=1、CA1=1、CA0=1で指定される)→D6(CA2=1、CA1=1、CA0=0で指定される)→D5(CA2=1、CA1=0、CA0=1で指定される)→D4(CA2=1、CA1=0、CA0=0で指定される)→D3(CA2=0、CA1=1、CA0=1で指定される)→D2(CA2=0、CA1=1、CA0=0で指定される)→D1(CA2=0、CA1=0、CA0=1で指定される)→D0(CA2=0、CA1=0、CA0=0で指定される)の順番に出力される。
【0164】
以上のように、外部より与えられるコラムアドレスCAで指定される列のメモリセルのデータが第1番目に出力される。また、前半にデータが出力される4つのメモリセルは、その指定コラムアドレスのCA2が同一であり、後半にデータが出力される4つのメモリセルは、その指定コラムアドレスのCA2が同一である。さらに、前半にデータが出力される4つのメモリセルに着目すると、その中で、前半にデータが出力される2つのメモリセルは、その指定コラムアドレスのCA1が同一であり、後半にデータが出力される2つのメモリセルは、その指定コラムアドレスのCA1が同一である。同様に、後半にデータが出力される4つのメモリセルに着目すると、その中で、前半にデータが出力される2つのメモリセルは、その指定コラムアドレスのCA1が同一であり、後半にデータが出力される2つのメモリセルは、その指定コラムアドレスのCA1が同一である。
【0165】
図12は、本実施の形態に係る読出し回路(1DQ端子当たり)700の構成を示す。同図を参照して、この読出し回路700は、8個のプリアンプ201〜208と、4個のスイッチ回路211〜214と、8個のシフトレジスタ&ドライバ221〜228とを含む。この読出し回路700と接続する8個のデータバス対は、2つのグループに分けられている。第1グループのデータバス対群DB_FXX,ZDB_FXX(X=00、01、10、11)は、それが伝達するデータが、先に外部に出力されるもので、第2グループのデータバス対群DB_SXX,ZDB_SXX(X=00、01、10、11)は、それが伝達するデータが後に外部に出力されるものである。
【0166】
プリアンプ201〜208は、それぞれ対応するI/O線対からのデータを増幅する。
【0167】
図13(a)は、スイッチ回路211の構成を示す。
スイッチ回路211には、CA2が異なり、CA1、およびCA0が共通である(CA1=0、CA0=0)コラムアドレスで指定される列のメモリセルのデータが出力されたI/O線対I/O000,ZDB000およびI/O線対DB100,ZDB100が接続される。
【0168】
スイッチ回路211は、4個のセレクタを含み、制御回路542からEZORG2が入力される。EZORG2は、制御回路542により、CA2=「0」のときに「1」に設定され、CA2=「1」のときに「0」に設定されている。
【0169】
セレクタ231は、制御信号EZORG2=「1」のときには、プリアンプ201から出力されるデータD0を1st Half Dataとして選択し、シフトレジスタ&ドライバ221を介して、データバス対DB_F00,ZDB_F00に出力し、制御信号EZORG2=「0」のときには、プリアンプ201から出力されるデータD0を出力しない。
【0170】
セレクタ232は、制御信号EZORG2=「0」のときには、プリアンプ201から出力されるデータD0を2nd Half Dataとして選択し、シフトレジスタ&ドライバ222を介して、データバス対DB_S00,ZDB_S00に出力し、制御信号EZORG2=「1」のときには、プリアンプ201から出力されるデータD0を出力しない。
【0171】
セレクタ233は、制御信号EZORG2=「0」のときには、プリアンプ202から出力されるデータD4を1st Half Dataとして選択し、シフトレジスタ&ドライバ221を介して、データバス対DB_F00,ZDB_F00に出力し、制御信号EZORG2=「1」のときには、プリアンプ202から出力されるデータD4を出力しない。
【0172】
セレクタ234は、制御信号EZORG2=「1」のときには、プリアンプ202から出力されるデータD4を2nd Half Dataとして選択し、シフトレジスタ&ドライバ222を介して、データバス対DB_S00,ZDB_S00に出力し、制御信号EZORG2=「0」のときには、プリアンプ202から出力されるデータD4を出力しない。
【0173】
図13(b)は、スイッチ回路212の構成を示す。
スイッチ回路212には、CA2が異なり、CA1、およびCA0が共通である(CA1=0、CA0=1)コラムアドレスで指定される列のメモリセルのデータが出力されたI/O線対I/O001,ZDB001およびI/O線対DB101,ZDB101が接続される。
【0174】
スイッチ回路212は、4個のセレクタを含み、制御回路542からEZORG2が入力される。EZORG2は、制御回路542により、CA2=「0」のときに「1」に設定され、CA2=「1」のときに「0」に設定されている。
【0175】
セレクタ235は、制御信号EZORG2=「1」のときには、プリアンプ203から出力されるデータD1を1st Half Dataとして選択し、シフトレジスタ&ドライバ223を介して、データバス対DB_F01,ZDB_F01に出力し、制御信号EZORG2=「0」のときには、プリアンプ203から出力されるデータD1を出力しない。
【0176】
セレクタ236は、制御信号EZORG2=「0」のときには、プリアンプ203から出力されるデータD1を2nd Half Dataとして選択し、シフトレジスタ&ドライバ224を介して、データバス対DB_S01,ZDB_S01に出力し、制御信号EZORG2=「1」のときには、プリアンプ203から出力されるデータD1を出力しない。
【0177】
セレクタ237は、制御信号EZORG2=「0」のときには、プリアンプ204から出力されるデータD5を1st Half Dataとして選択し、シフトレジスタ&ドライバ223を介して、データバス対DB_F01,ZDB_F01に出力し、制御信号EZORG2=「1」のときには、プリアンプ204から出力されるデータD5を出力しない。
【0178】
セレクタ238は、制御信号EZORG2=「1」のときには、プリアンプ204から出力されるデータD5を2nd Half Dataとして選択し、シフトレジスタ&ドライバ224を介して、データバス対DB_S01,ZDB_S01に出力し、制御信号EZORG2=「0」のときには、プリアンプ204から出力されるデータD5を出力しない。
【0179】
図13(c)は、スイッチ回路213の構成を示す。
スイッチ回路213には、CA2が異なり、CA1、およびCA0が共通である(CA1=1、CA0=0)コラムアドレスで指定される列のメモリセルのデータが出力されたI/O線対I/O010,ZDB010およびI/O線対DB110,ZDB110が接続される。
【0180】
スイッチ回路213は、4個のセレクタを含み、制御回路542からEZORG2が入力される。EZORG2は、制御回路542により、CA2=「0」のときに「1」に設定され、CA2=「1」のときに「0」に設定されている。
【0181】
セレクタ239は、制御信号EZORG2=「1」のときには、プリアンプ205から出力されるデータD2を1st Half Dataとして選択し、シフトレジスタ&ドライバ225を介して、データバス対DB_F10,ZDB_F10に出力し、制御信号EZORG2=「0」のときには、プリアンプ205から出力されるデータD2を出力しない。
【0182】
セレクタ240は、制御信号EZORG2=「0」のときには、プリアンプ205から出力されるデータD2を2nd Half Dataとして選択し、シフトレジスタ&ドライバ226を介して、データバス対DB_S10,ZDB_S10に出力し、制御信号EZORG2=「1」のときには、プリアンプ205から出力されるデータD2を出力しない。
【0183】
セレクタ241は、制御信号EZORG2=「0」のときには、プリアンプ206から出力されるデータD6を1st Half Dataとして選択し、シフトレジスタ&ドライバ225を介して、データバス対DB_F10,ZDB_F10に出力し、制御信号EZORG2=「1」のときには、プリアンプ206から出力されるデータD6を出力しない。
【0184】
セレクタ242は、制御信号EZORG2=「1」のときには、プリアンプ206から出力されるデータD6を2nd Half Dataとして選択し、シフトレジスタ&ドライバ226を介して、データバス対DB_S10,ZDB_S10に出力し、制御信号EZORG2=「0」のときには、プリアンプ206から出力されるデータD6を出力しない。
【0185】
図13(d)は、スイッチ回路214の構成を示す。
スイッチ回路214には、CA2が異なり、CA1、およびCA0が共通である(CA1=1、CA0=1)コラムアドレスで指定される列のメモリセルのデータが出力されたI/O線対I/O011,ZDB011およびI/O線対DB111,ZDB111が接続される。
【0186】
スイッチ回路214は、4個のセレクタを含み、制御回路542からEZORG2が入力される。EZORG2は、制御回路542により、CA2=「0」のときに「1」に設定され、CA2=「1」のときに「0」に設定されている。
【0187】
セレクタ243は、制御信号EZORG2=「1」のときには、プリアンプ207から出力されるデータD3を1st Half Dataとして選択し、シフトレジスタ&ドライバ227を介して、データバス対DB_F11,ZDB_F11に出力し、制御信号EZORG2=「0」のときには、プリアンプ207から出力されるデータD3を出力しない。
【0188】
セレクタ244は、制御信号EZORG2=「0」のときには、プリアンプ207から出力されるデータD3を2nd Half Dataとして選択し、シフトレジスタ&ドライバ228を介して、データバス対DB_S11,ZDB_S11に出力し、制御信号EZORG2=「1」のときには、プリアンプ207から出力されるデータD3を出力しない。
【0189】
セレクタ245は、制御信号EZORG2=「0」のときには、プリアンプ208から出力されるデータD7を1st Half Dataとして選択し、シフトレジスタ&ドライバ227を介して、データバス対DB_F11,ZDB_F11に出力し、制御信号EZORG2=「1」のときには、プリアンプ208から出力されるデータD7を出力しない。
【0190】
セレクタ246は、制御信号EZORG2=「1」のときには、プリアンプ208から出力されるデータD7を2nd Half Dataとして選択し、シフトレジスタ&ドライバ228を介して、データバス対DB_S11,ZDB_S11に出力し、制御信号EZORG2=「0」のときには、プリアンプ208から出力されるデータD7を出力しない。
【0191】
シフトレジスタ&ドライバ221〜228は、それぞれ接続されたスイッチ回路211〜214から入力されるデータを制御回路542で生成される制御信号RDTが「H」になるまで保持し、制御信号RDTが「H」になったタイミングで、入力されたデータを小振幅データにして、それぞれ接続されたデータバス対DB_FXX(XX=00,01,10,11)、またはDB_SXX(XX=00,01,10,11)へ出力する。
【0192】
以上のような読出し回路700によって、EZORG2=「1」のときには、I/O線対I/O000,ZI/O000上のデータD0がデータバス対DB_F00,ZDB_F00に出力され、I/O線対I/O001,ZI/O001上のデータD1がデータバス対DB_F01,ZDB_F01に出力され、I/O線対I/O010,ZI/O010上のデータD2がデータバス対DB_F10,ZDB_F10に出力され、I/O線対I/O011,ZI/O011上のデータD3がデータバス対DB_F11,ZDB_F11に出力され、I/O線対I/O100,ZI/O100上のデータD4がデータバス対DB_F00,ZDB_F00に出力され、I/O線対I/O101,ZI/O101上のデータD5がデータバス対DB_F01,ZDB_F01に出力され、I/O線対I/O110,ZI/O110上のデータD6がデータバス対DB_F10,ZDB_F10に出力され、I/O線対I/O111,ZI/O111上のデータD7がデータバス対DB_F11,ZDB_F11に出力される。
【0193】
一方、EZORG2=「0」のときには、I/O線対I/O100,ZI/O100上のデータD4がデータバス対DB_F00,ZDB_F00に出力され、I/O線対I/O101,ZI/O101上のデータD5がデータバス対DB_F01,ZDB_F01に出力され、I/O線対I/O110,ZI/O110上のデータD6がデータバス対DB_F10,ZDB_F10に出力され、I/O線対I/O111,ZI/O111上のデータD7がデータバス対DB_F11,ZDB_F11に出力され、I/O線対I/O000,ZI/O000上のデータD0がデータバス対DB_S00,ZDB_S00に出力され、I/O線対I/O001,ZI/O001上のデータD1がデータバス対DB_S01,ZDB_S01に出力され、I/O線対I/O010,ZI/O010上のデータD2がデータバス対DB_S10,ZDB_S10に出力され、I/O線対I/O011,ZI/O011上のデータD3がデータバス対DB_S11,ZDB_S11に出力される。
【0194】
このようにして出力された、第1グループのデータバス対DB_FXX,ZDB_FXX(XX=00,01,10,11)のデータは、最初に出力回路100でP/S変換されて出力される。その後、第2グループのデータバス対DB_SXX(XX=00,01,10,11)のデータが、出力回路100でP/S変換されて出力される。
【0195】
(動作)
次に、図14を参照して、本実施の形態に係る読出し回路700および出力回路100におけるP/S変換の動作について説明する。
【0196】
まず、プリアンプ201は、I/O線対I/O000,ZI/O000上のデータD0を増幅し、プリアンプ202は、I/O線対I/O100,ZI/O100上のデータD4を増幅し、プリアンプ203は、I/O線対I/O001,ZI/O001上のデータD1を増幅し、プリアンプ204は、I/O線対I/O101,ZI/O101上のデータD5を増幅し、プリアンプ205は、I/O線対I/O010,ZI/O010上のデータD2を増幅し、プリアンプ206は、I/O線対I/O110,ZI/O110上のデータD6を増幅し、プリアンプ207は、I/O線対I/O011,ZI/O011上のデータD3を増幅し、プリアンプ208は、I/O線対I/O111,ZI/O111上のデータD8を増幅する(ステップS1201)。
【0197】
次に、スイッチ回路211、212、213および214は、第1段階のP/S変換を行なう。これらのスイッチ回路は、前半に外部へ出力する1st Half Dataを、データバス対群DB_FXX(XX=00、01、10、11)へ向けて出力し、後半に外部へ出力する2nd Half Dataを、データバス対群DB_SXX(XX=00、01、10、11)へ向けて出力する。
【0198】
EZORG2=1のときには(ステップS1202)、スイッチ回路211は、データD0を1st Half Dataとして選択し、シフトレジスタ&ドライバ221へ出力し、データD4を2nd Half Dataとして選択し、シフトレジスタ&ドライバ222へ出力する。スイッチ回路212は、データD1を1st Half Dataとして選択し、シフトレジスタ&ドライバ223へ出力し、データD5を2nd Half Dataとして選択し、シフトレジスタ&ドライバ224へ出力する。スイッチ回路213は、データD2を1st Half Dataとして選択し、シフトレジスタ&ドライバ225へ出力し、データD6を2nd Half Dataとして選択し、シフトレジスタ&ドライバ226へ出力する。スイッチ回路214は、データD3を1st Half Dataとして選択し、シフトレジスタ&ドライバ227へ出力し、データD7を2nd Half Dataとして選択し、シフトレジスタ&ドライバ228へ出力する(ステップS1203)。
【0199】
次に、シフトレジスタ&ドライバ221は、データD0を増幅してDB_F00に出力する。シフトレジスタ&ドライバ222は、データD4を増幅してDB_S00に出力する。シフトレジスタ&ドライバ223は、データD1を増幅してDB_F01に出力する。シフトレジスタ&ドライバ224は、データD5を増幅してDB_S01に出力する。シフトレジスタ&ドライバ225は、データD2を増幅してDB_F10に出力する。シフトレジスタ&ドライバ226は、データD6を増幅してDB_S10を出力する。シフトレジスタ&ドライバ227は、データD3を増幅してDB_F11に出力する。シフトレジスタ&ドライバ228は、データD7を増幅してDB_S11に出力する(ステップS1204)。
【0200】
次に、第1グループのデータバス対DB_F00、DB_F01、DB_F10、およびDB_F11に出力されたデータD0、D1、D2、およびD3に対して、第1の実施形態と同様に出力回路100において第2段階および第3段階のP/S変換が行われる(ステップS1205)。
【0201】
次に、第2グループのデータバス対DB_S00、SB_S01、SB_S10、およびDB_S11に出力されたデータD4、D5、D6、およびD7に対して、第1の実施形態と同様に出力回路100において第2段階および第3段階のP/S変換が行われる(ステップS1206)。
【0202】
一方、EZORG2=0のときには(ステップS1202)、スイッチ回路211は、データD4を1st Half Dataとして選択し、シフトレジスタ&ドライバ221へ出力し、データD0を2nd Half Dataとして選択し、シフトレジスタ&ドライバ222へ出力する。スイッチ回路212は、データD5を1st Half Dataとして選択し、シフトレジスタ&ドライバ223へ出力し、データD1を2nd Half Dataとして選択し、シフトレジスタ&ドライバ224へ出力する。スイッチ回路213は、データD6を1st Half Dataとして選択し、シフトレジスタ&ドライバ225へ出力し、データD2を2nd Half Dataとして選択し、シフトレジスタ&ドライバ226へ出力する。スイッチ回路214は、データD7を1st Half Dataとして選択し、シフトレジスタ&ドライバ227へ出力し、データD3を2nd Half Dataとして選択し、シフトレジスタ&ドライバ228へ出力する(ステップS1207)。
【0203】
次に、シフトレジスタ&ドライバ221は、データD4を増幅してDB_F00に出力する。シフトレジスタ&ドライバ222は、データD0を増幅してDB_S00に出力する。シフトレジスタ&ドライバ223は、データD5を増幅してDB_F01に出力する。シフトレジスタ&ドライバ224は、データD1を増幅してDB_S01に出力する。シフトレジスタ&ドライバ225は、データD6を増幅してDB_F10を出力する。シフトレジスタ&ドライバ226は、データD2を増幅してDB_S10に出力する。シフトレジスタ&ドライバ227は、データD7を増幅してDB_F11に出力する。シフトレジスタ&ドライバ228は、データD3を増幅してDB_S11に出力する(ステップS1208)。
【0204】
次に、第1グループのデータバス対DB_F00、DB_F01、DB_F10、およびDB_F11に出力されたデータD4、D5、D6、およびD7に対して、第1の実施形態と同様に出力回路100において第2段階および第3段階の処理が行われる(ステップS1209)。
【0205】
次に、第2グループのデータバス対DB_S00、DB_S01、DB_S10、およびDB_S11に出力されたデータD0、D1、D2、およびD3に対して、第1の実施形態と同様に出力回路100において第2段階および第3段階の処理が行われる(ステップS1210)。
【0206】
以上のように、本実施の形態に係わる半導体記憶装置では、プリフェッチさせたデータに対するP/S変換を出力回路のみで行なわせるのではなく、読出し回路にも分担させることで、出力回路のレイアウト面積が過大になるのを防止することができ、半導体記憶装置全体の規模を小規模にすることができるとともに、回路構成が複雑化して配線長が長くなるのを防止することができ、P/S変換を高速に行なうことができる。
【0207】
(変形例)
本発明は、上記実施の形態に限定されるものではなく、以下の変形例も当然ながら包含する。
【0208】
(1)第1の実施形態において、増幅回路(R/A)内のスイッチ回路には、2つのデータバス対が接続され、一方のデータバス対のデータのみをAmpに送るものとしたが、これに限定されるものではなく、以下のように、他方のデータバス対のデータを他のAmpに送るものであってもよい。
【0209】
増幅回路111は、データバス対DB00,ZDB00およびDB10,ZDB10が接続されるととともに、スイッチ回路を備える。増幅回路112は、データバス対DB01,ZDB01およびDB11,ZDB11が接続されるとともに、スイッチ回路を備える。増幅回路121および122には、データバス対が接続されず、スイッチ回路を含まず、Ampのみからなる。
【0210】
増幅回路111内のスイッチ回路、接続される一方のデータバス対のデータを増幅回路111内のAmpに送り、他方のデータバス対のデータを増幅回路121内のAmpに送る。増幅回路112内のスイッチ回路は、接続される一方のデータバス対のデータを増幅回路112内のAmpに送り、他方のデータバス対のデータを増幅回路122内のAmpに送る。
【0211】
(2)第1の実施形態では、4ビットプリフェッチ方式において、2段階でP/S変換を行なう出力回路について説明したが、これに限定するものではなく、以下に示すように、2Nビットプリフェッチ方式において、K(2≦K≦N)段階でP/S変換を行なう出力回路も、同様にして構成することができる。
【0212】
(a)8ビットプリフェッチ(N=3)
23(=8)ビットプリフェッチの場合には、2段階、または3段階でP/S変換を行なうような出力回路を構成することができる。
【0213】
(a−1)2段階のP/S変換
図15は、8ビットプリフェッチされたデータに対して、2段階の順序づけを行なう出力回路301の構成を示す。
【0214】
まず、8個の増幅回路(R/A)において、8個のデータに対して、第1段階の順序づけを行なう。各増幅回路は、EZORG2の値に基づいて、入力されるデータを前半(第1〜第4番目)用のスイッチ回路か、後半(第5〜第8番目)用のスイッチ回路のいずれかに出力する。ここでは、増幅回路の詳細な構成については、増幅回路302および増幅回路304を代表的に説明する。
【0215】
図16は、増幅回路302の構成を示す。
増幅回路302には、CA2が異なり、CA1およびCA0が共通である(CA1=0、CA0=0)コラムアドレスで指定される列のメモリセルのデータが出力されたデータバス対DB000,ZDB000およびデータバス対DB100,ZDB100が接続される。
【0216】
増幅回路302では、EZORG2=「1」のときには、ZRDAIの活性化に応じて、データバス対DB000,ZDB000のデータがAmpに送られ増幅された後、ラッチ回路306に送られる。一方、EZORG2=「0」のときには、ZRDAIの活性化に応じてデータバス対DB100,ZDB100のデータがAmpに送られ増幅された後、ラッチ回路306に送られる。
【0217】
図17は、増幅回路304の構成を示す。
増幅回路304には、増幅回路302が接続されるデータバス対と同一のデータバス対が接続される。
【0218】
増幅回路304では、EZORG2=「1」のときには、ZRDAIの活性化に応じて、データバス対DB100,ZDB000のデータがAmpに送られ増幅された後、ラッチ回路307に送られる。一方、EZORG2=「0」のときには、ZRDAIの活性化に応じてデータバス対DB000,ZDB000のデータがAmpに送られ増幅された後、ラッチ回路307に送られる。
【0219】
次に、前半用の4個のスイッチ回路において、入力される前半のデータに対して第2段階の順序づけを行なう。各スイッチ回路には、1つのデータが入力され、EZORG1およびEZORG0の値に基づいて、第1〜第4までのいずれかの順序のデータ線に出力する。
【0220】
後半用の4個のスイッチ回路において、入力される前半のデータに対して、第2段階の順序づけを行なう。各スイッチ回路には、1つのデータが入力され、EZORG1およびEZORG0の値に基づいて、第5〜第8までのいずれかの順序のデータ線に出力する。スイッチ回路303や305の動作は、図5に示す従来の出力回路101のスイッチ回路の動作と同様である。
【0221】
(a−2)3段階のP/S変換
図18は、8ビットプリフェッチされたデータに対して3段階で順序づけを行なう出力回路302の構成を示す。
【0222】
まず、Data Bus Switch311において、8個のデータに対して、第1段階の順序づけを行なう。
【0223】
図19は、Data Bus Switch311の構成を示す。同図に示すように、Data Bus Switch311は、スイッチ回路であるSubDBSW00、Sub DBSW01、Sub DBSW10、およびSubDBSW11を含み、8個のデータバス対を、第1グループのデータバス対FDBxy、ZFDBxy(xy=00,01,10,11)、または、第2グループのデータバス対SDBxy、ZSDBxy(xy=00,01,10,11)のいずれかに接続する。第1グループのデータバス対FDBxy、ZFDBxy(xy=00,01,10,11)は、増幅回路312〜315に接続され、第2グループのデータバス対SDBxy、ZSDBxy(xy=00,01,10,11)は、増幅回路316〜319に接続される。
【0224】
図20は、Sub DBSWxy(xy=00,01,10,11)の構成を示す。同図に示すように、Sub SBSWxyにおいて、EZORG2=「1」のときには、データバス対DB0xy,ZDB0xyがFDBxy、ZFDBxyに接続され、データバス対DB1xy,ZDB1xyがSDBxy、ZSDBxyに接続される。EZORG2=「0」のときには、データバス対DB0xy,ZDB0xyがSDBxy、ZSDBxyに接続され、データバス対DB1xy,ZDB1xyがFDBxy、ZFDBxyに接続される。
【0225】
以上のように、データバス対DBXXX、ZDBXXX(XXX=000,001,010,011,100,101,110,111)の8個のデータは、第1グループのデータバス対FDB_XX,ZFDB_XX(XX=00,01,10,11)か、第2グループのデータバス対SDB_XX,ZSDB_XX(XX=00,01,10,11)かのいずれかに出力される。
【0226】
次に、増幅回路312〜315において、第1グループのデータバス対の4個データに対して、EZORG1の値に基づいて第2段階の順序づけを行ない、増幅回路316〜319において、第2グループのデータバス対の4個データに対して、EZORG1の値に基づいて、第2段階の順序づけを行なう。
【0227】
次に、スイッチ回路320〜327において、それぞれ入力されるデータに対して、EZORG0の値に基づいて、第3段階の順序づけを行なう。
【0228】
これらの増幅回路312〜319およびスイッチ回路320〜327の動作は、図8に示す第1の実施形態の出力回路の増幅回路およびスイッチ回路の動作と同様である。
【0229】
上述のSub DBSWxyは、4個備えるのではなく、8個備えるものとしてもよい。すなわち、第1グループの4個のSub DBSxyは、接続される2つのデータバス対の一方のデータをFDBXX,ZFDBXXに出力する(他方のデータバス対のデータは出力しない)。第2グループの4個のSub DBSxyは、第1グループのSub DBSxxと、同一のデータバス対が接続され、他方のデータバス対のデータをSDBXX,ZSDBXXに出力する。
【0230】
(b)16ビットプリフェッチ(N=4)
24(=16)ビットプリフェッチの場合には、2段階、3段階、または4段階で順序づけを行なう。
【0231】
(b−1)2段階のP/S変換
2段階で順序づけを行なう場合、増幅回路(R/A)は、EZORG3に応じて、第1段階の順序づけを行なう。スイッチ回路は、EZORG2、EZORG1、およびEZORG0に応じて、第2段階の順序づけを行なう。この場合、増幅回路の個数は16個となり、スイッチ回路内のセレクタの個数は8個になる。また、制御信号生成回路は、EZORG2、EZORG1、およびEZORG0に基づいて、制御信号S000、S001、S010、S011、S100、S101、S110、S111を生成して、スイッチ回路に出力する。
【0232】
(b−2)3段階のP/S変換
3段階で順序づけを行なう場合、Data Bus Switchで、EZORG3に応じて、第1段階の順序づけを行なう。増幅回路(R/A)で、EZORG2に応じて、第2段階の順序づけを行ない、スイッチ回路で、EZORG1、およびEZORG0に応じて、第3段階の順序づけを行なう。
【0233】
この場合、Data Bus Switchに含まれるSub DBSWは、8個となる。増幅回路の個数は、16個となり、スイッチ回路内のセレクタの個数は、4個となる。
【0234】
(b−3)4段階のP/S変換
4段階で順序づけを行なう場合、Data Bus Switchで、EZORG3およびEZORG2に応じて、第1段階および第2段階の順序づけを行なう。すなわち、Data Bus Switchは、2段で構成され、第1段で、16個のデータを前半(第1グループおよび第2グループ)と、後半(第3グループおよび第4グループ)のいずれかに順序づける。第2段で、前半の8個のデータに対して、第1グループと、第2グループのいずれかに順序づけ、後半の8個のデータに対して、第3グループと、第4グループのいずれかに順序づける。
【0235】
増幅回路(R/A)は、EZORG1に応じて、第3段階の順序づけを行なう。スイッチ回路で、EZORG0に応じて、第4段階の順序づけを行なう。
【0236】
Data Bus Switchの個数は、第1段用の8個のSub Switchと、第2段用の8個のSub Switchからなる。増幅回路の個数は、16個となり、スイッチ回路内のセレクタの個数は、2個となる。
【0237】
(c)2Nビットプリフェッチ
2Nビットプリフェッチの場合には、K(2≦K≦N)段階で順序づけを行なう。
【0238】
(K−2)段からなるData Switch Busで、第1段階〜第(K−2)段階の順序づけを行なう。増幅回路(R/A)内のスイッチ回路で、第(K−1)段階の順序づけを行なう。最後段のスイッチ回路で、EZORG(N−K)〜EZORG0に応じて、第K段階の順序づけを行なう。
【0239】
第S段階(S=1〜K−1)の順序づけを行なうData Switch Busに含まれる各Sub DBSWxy、および増幅回路内の各スイッチ回路(以下、これらを総称して、スイッチ回路という。)には、コラムアドレスの最下位から(N−S+1)ビット目、つまりCA(N−S)だけが異なる2つのコラムアドレスで指定されるメモリセルの2つのデータが入力され、EZORG(N−S)の値に基づいて、いずれか一方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力する。
【0240】
また、これに加えて、この第S段階のスイッチ回路は、他方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力するものとしてもよい。
【0241】
最後段である第K段階の順序づけを行なう各スイッチ回路には、コラムアドレスの最下位から(N−K+1)ビット目、つまりCA0〜CA(N−K)が異なるコラムアドレスで指定されるメモリセルの2(N−K+1)個のいずれかのデータが入力され、EZORG(N−K)〜EZORG0に応じて、入力されたデータを2(N−K+1)通りの順序のうちのいずれかの順序で出力する。
【0242】
(3)第2の実施形態では、読み出し回路700内に4個のスイッチ回路を設けたが、8個のスイッチ回路を設けるものとしてもよい。すなわち、第1グループの4個のスイッチ回路は、接続される2つのI/O線対の一方のデータをDB_FXX,ZDB_XXに出力する(他方のI/O線対のデータは出力しない)。第2グループのスイッチ回路は、第1グループのスイッチ回路と同一のI/O線対が接続され、他方のI/O線対のデータをDB_SXX,ZDB_SXXに出力する。
【0243】
(4)第2の実施形態では、読出し回路700内に1段のスイッチ回路を設けたが、これに限定するものではない。
【0244】
2Nビットのプリフェッチを行なう場合に、読み出し回路内に第1〜第K1(1≦K1<N)段のK1段階のスイッチ回路を設け、出力回路内に第(K1+1)〜第(K1+K2)(1≦K2<N、2≦(K1+K2)≦N)段のK2段階のスイッチ回路を設けるものとしてもよい。
【0245】
K1≧2のときに、読出し回路内の第S段階(S=1〜(K1−1))の順序づけを行なう各スイッチ回路には、コラムアドレスの最下位から(N−S+1)ビット目、つまりCA(N−S)だけが異なる2つのコラムアドレスで指定されるメモリセルの2つのデータが入力され、EZORG(N−S)の値に基づいて、入力されるいずれか一方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、入力される他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力するものとしてもよい。
【0246】
また、これに加えて、このスイッチ回路は、他方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力するものとしてもよい。
【0247】
読出し回路内の第K1段階の順序づけを行なうスイッチ回路は、第2の実施形態で説明したスイッチ回路と同様である。すなわち、読出し回路内の第K1段階の順序づけを行なう各スイッチ回路には、コラムアドレスの最下位から(N−K1+1)ビット目、つまりCA(N−K1)だけが異なる2つのコラムアドレスで指定されるメモリセルの2つのデータが入力され、EZORG(N−K1)の値に基づいて、入力されるいずれか一方のデータを、データバス群DB_FXXに含まれるデータバスへ出力し、入力される他方のデータをデータバス対DB_SXXに含まれるデータバス出力するものとしてもよい。このデータバス対群DB_FXXに含まれるデータバスに出力されたデータは、データバス対群DB_SXXに含まれるデータバスに出力されたデータよりも、先に出力回路に送られれる。
【0248】
上記K1とK2については、K1<K2の条件を課すものとしてもよい。これによって、本来P/S変換を行なうこととされている出力回路で、P/S変換の処理の多くを分担させるようにすることができる。
【0249】
(5)本発明の実施の形態および上述の変形例において、読出し回路および出力回路の最後段以外のスイッチ回路は、外部コラムアドレスの1ビットに対応した順序づけを行なうものとして説明したが、これに限定するものではない。最後段以外のスイッチ回路が2ビット以上に対応した順序づけを行なうものとしてもよい。さらに、この場合に、最後段のスイッチ回路が1ビットに対応した順序づけを行なうものとしてもよい。
【0250】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0251】
【発明の効果】
この発明に係わる半導体記憶装置によれば、プリフェッチされたデータのP/S変換を複数段階で行なうことにより、半導体記憶装置の規模を小規模にすることができるとともに、高速にP/S変換を行なうことができる。
【図面の簡単な説明】
【図1】半導体記憶装置510の全体構成の概略ブロック図である。
【図2】メモリセルアレイ552内のメモリセル、センスアンプ550、および読出し回路600における、1つのDQ端子に対するデータの流れを説明するための機能ブロック図である。
【図3】外部より与えられるコラムアドレスCAの最下位から2個のビットであるCA1およびCA0と、4個のデータの出力順序の関係を示す図である。
【図4】DDR−IIからデータを読出す際のデータ出力のタイミングを示す図である。
【図5】従来の出力回路(1DQ端子当たり)の構成を示す図である。
【図6】(a)は、増幅回路(R/A)41の構成を示し、(b)は、増幅回路(R/A)51の構成を示し、(c)は、増幅回路(R/A)61の構成を示し、(d)は、増幅回路(R/A)71の構成を示す。
【図7】本発明の実施の形態における出力回路の構成を示す図である。
【図8】(a)は、増幅回路(R/A)111の構成を示し、(b)は、増幅回路(R/A)112の構成を示し、(c)は、増幅回路(R/A)121の構成を示し、(d)は、増幅回路(R/A)122の構成を示す。
【図9】本発明の実施形態に係る出力回路100のP/S変換の動作手順を示すフローチャートである。
【図10】メモリセルと、そのメモリセル内のデータが出力されるI/O線対との対応関係を示す図である。
【図11】外部より与えられるコラムアドレスCAの最下位から3個のビットであるCA2、CA1、およびCA0と、8個のデータの出力順序の関係を示す図である。
【図12】本発明の実施の形態に係る読出し回路(1DQ端子当たり)の構成を示す図である。
【図13】(a)は、スイッチ回路211の構成を示し、(b)は、スイッチ回路212の構成を示し、(c)は、スイッチ回路213の構成を示し、(d)は、スイッチ回路214の構成を示す。
【図14】本発明の実施の形態に係る読出し回路および出力回路におけるP/S変換の動作手順を示すフローチャートである。
【図15】8ビットプリフェッチされたデータに対して、2段階の順序づけを行なう出力回路301の構成を示す図である。
【図16】増幅回路302の構成を示す図である。
【図17】増幅回路304の構成を示す図である。
【図18】8ビットプリフェッチされたデータに対して3段階で順序づけを行なう出力回路302の構成を示す図である。
【図19】Data Bus Switch311の構成を示す図である。
【図20】Sub DBSWxy(xy=00,01,10,11)の構成を示す図である。
【符号の説明】
40,50,60,70,110,120 増幅&選択回路、41,51,61,71,111,112,121,122、302,304,312〜319増幅回路(R/A)、42,52,62,72,113,114,123,124,306,307 ラッチ回路、43,53,63,73,115,125,135,145,211〜214,303,305,320〜327,811,812,821,822 スイッチ回路、44〜47,54〜57,64〜67,74〜77,116〜119,126〜129 セレクタ、80,130 シフトレジスタ、100 出力回路、140 出力データラッチ回路、201〜208 増幅回路(P/A)、220 クロック発生回路、221〜228,602a〜d シフトレジスタ&ドライバ、311 Data Bus Switch、510 半導体記憶装置、512 クロック端子、514 制御信号端子、516 アドレス端子、518 データ入出力端子、520 データストローブ信号入出力端子、522 クロックバッファ、524 制御信号バッファ、526 アドレスバッファ、528,532 入力バッファ、534 出力バッファ、538 S/P(シリアル/パラレル)変換回路&ライトドライバ、540DQS発生回路、541 DLL回路、542 制御回路、544 ロウデコーダ、546 コラムデコーダ、548 読出し&書込み回路、550,550a〜d センスアンプ、552 メモリセルアレイ、600,600a〜d 読出し回路、601a〜d P/A、851,852,861,862 Amp、MC メモリセル。
Claims (8)
- 外部から指定されるコラムアドレスに基づいて、2N個(N≧2)のメモリセルのデータを同時に読み出して、各データを2N個のデータバス対のいずれかへ出力する読み出し回路と、
前記外部から指定されるコラムアドレスに基づいて、前記2N個のデータバス対のデータに対して、K(2≦K≦N)段階で順次、順序づけを行なう出力回路とを備えた半導体記憶装置。 - 前記読み出し回路は、前記外部から指定されるコラムアドレスの最下位からN個のビットを除く上位ビットが共通のコラムアドレスで指定されるメモリセルのデータを同時に読出し、
前記出力回路は、前記各段階に対応して、前記2N個のデータバス対のデータを、前記外部から指定されるコラムアドレスの最下位からN個のビットのうちの前記各段階用の1または複数のビットの値に基づいて、前記段階の順序づけを行なう複数個のスイッチ回路を含む、請求項1記載の半導体記憶装置。 - 第S(S=1〜K−1)段階に対応する各スイッチ回路には、コラムアドレスの最下位から(N−S+1)ビット目だけが異なる2つのコラムアドレスで指定される列のメモリセルの2つのデータが入力され、前記外部から指定されたコラムアドレスの最下位から(N−S+1)ビット目の値に基づいて、前記入力されたいずれか一方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、前記入力された他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力する、請求項2記載の半導体記憶装置。
- 前記第S段階に対応する各スイッチ回路は、さらに、前記他方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、前記一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力する、請求項3記載の半導体記憶装置。
- 前記第K段階に対応する前記各スイッチ回路には、コラムアドレスの最下位から(N−K+1)ビット目までが異なる2(N−K+1)個のコラムアドレスで指定される列のメモリセルのいずれかのデータが入力され、前記外部から指定されたコラムアドレスの最下位から(N−K+1)ビット目までの値に基づいて、前記入力されたデータを2(N−K+1)通りの順序のうちのいずれかの順序で出力する、請求項2記載の半導体記憶装置。
- 外部から指定されるコラムアドレスに基づいて、2N個(N≧2)のメモリセルのデータを2N個(N≧2)の入出力線に同時に読み出して、当該入出力線のデータに対して、第1〜第K1(1≦K1<N)のK1段階で順次、順序づけを行ない、各データを、2K1個のデータバス対群のうち、当該データの順序に対応するデータバス対群に含まれるデータバス対へ出力する読み出し回路と、
前記外部から指定されるコラムアドレスに基づいて、前記各データバス対群に含まれるデータバス対のデータに対して、第(K1+1)〜第(K1+K2)(1≦K2<N、2≦(K1+K2)≦N)のK2段階で順次、順序づけを行なう出力回路とを備えた半導体記憶装置。 - 前記読み出し回路は、前記外部から指定されるコラムアドレスの最下位からN個のビットを除く上位ビットが共通のコラムアドレスで指定されるメモリセルのデータを同時に読出し、
前記読み出し回路および前記出力回路は、順序づけを行なう各段階に対応して、複数のスイッチ回路を含み、
K1≧2のときには、
前記読み出し回路内に含まれる第S段階(S=1〜(K1−1))に対応する各スイッチ回路には、コラムアドレスの最下位から(N−S+1)ビット目だけが異なる2つのコラムアドレスで指定されるメモリセルの2つのデータが入力され、前記外部から指定されたコラムアドレスの最下位から(N−S+1)ビット目の値に基づいて、前記入力されるいずれか一方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、前記入力される他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力し、前記他方のデータを、第(S+1)段階の順序づけを行なうスイッチ回路のうち、前記一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力する、請求項6記載の半導体記憶装置。 - 第K1段階に対応する各スイッチ回路には、コラムアドレスの最下位から(N−K1+1)ビット目だけが異なる2つのコラムアドレスで指定されるメモリセルの2つのデータが入力され、前記外部から指定されたコラムアドレスの最下位から(N−K1+1)ビット目の値に基づいて、前記入力されるいずれか一方のデータを、前記入力される他方のデータが出力されるデータバス対群に含まれるデータバス対よりも、読出し回路から受け取ったデータを先に前記出力回路に出力するデータバス対群に含まれるデータバス対へ出力し、
前記他方のデータを、前記一方のデータが出力されるデータバス対群に含まれるデータバス対よりも、読出し回路から受け取ったデータを後に前記出力回路に出力するデータバス対群に含まれるデータバス対へ出力する、請求項7記載の半導体記憶装置。
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