JP4600825B2 - 半導体記憶装置 - Google Patents

Description

本発明は、リードコマンドに応じてメモリセルアレイに保持されるデータを外部に転送する半導体記憶装置に関し、特に、所定ビット数のデータをプリフェッチして出力バッファ回路に蓄積し、順次出力バッファ回路から外部に転送する構成を備えた半導体記憶装置に関するものである。

近年、ＤＲＡＭ等の半導体記憶装置を用いるシステムの制御に際しては、外部との間で高速なデータ転送が要望されている。例えば、ＤＤＲ（Double Data Rate）方式のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、外部クロックのライズエッジ及びフォールエッジの両方に同期して、より高速なデータ転送を実現している。一般に、ＤＲＡＭのデータ読み出しの際、リードコマンドの発行から実際に読み出しデータが外部に出力されるまでのアクセス時間は、外部クロックの所定サイクル数により定まる。このときの外部クロックのサイクル数をＣＡＳレイテンシとして予め設定し、リードコマンドを受けた時点からＣＡＳレイテンシのサイクル数に相当する時間経過後に、読み出しデータが外部に転送される。近年、外部クロックの高速化が急速に進んだことから、ＣＡＳレイテンシは大きくなる傾向がある。

一般に、ＤＲＡＭにおける内部動作の高速化には限界があるので、内部の動作速度と外部との間の高速な転送速度を調整するために、アドレスが連続する複数のデータを読み出して所定ビット数をプリフェッチし、出力バッファ回路に並列転送して保持する構成が採用されている（例えば、特許文献１参照）。例えば、プリフェッチした複数ビットのデータを出力バッファ回路に予め取り込んでおき、上記のアクセス時間が到来したときに外部クロックに同期させてシリアル転送するような制御が行われる。これにより、内部動作の速度に対して外部の転送速度を数倍に高めることが可能となる。

一方、リード動作として、所定の間隔でアドレスを更新して次々とデータを読み出して外部に連続出力するバーストリードが知られている。このようなバーストリードを実行すると、先行して発行されたリードコマンドの対象データがまだ出力バッファ回路に保持されているタイミングで、その後に発行されたリードコマンドの対象データをさらに取り込む状態が生じ得る。そのため、出力バッファ回路の上書きによる誤動作を防止すべく、多段のＦＩＦＯバッファを用いて出力バッファ回路を構成し、所定の時間にわたって入力されたデータを保持し、入力順に従って順次出力するように制御する必要がある。

特開２００１−２４３７７０号公報

一般に、ＤＲＡＭに対するアクセスは、外部クロックの周波数等を含めて多様な動作条件に適合することが求められる。この場合、上述のＦＩＦＯバッファの段数やＣＡＳレイテンシの値は、最悪の動作条件であっても正常動作が保証されなければならない。例えば、バーストリード動作の際、外部クロックの周波数が低くなるほどアクセス時間が長くなる一方で、出力バッファ回路にデータが転送されるタイミングが相対的に早くなるので、このような動作状態になっても出力バッファ回路が確実にデータを保持できるようにする必要がある。これに対し、外部クロックの周波数が高くなると、同様の条件の下では、アクセス時間に対して出力バッファ回路にデータが転送されるタイミングが相対的に遅くなるので、出力バッファ回路で保持すべきデータサイズは本来小さくて済む。よって、広い周波数範囲の外部クロックの最悪の動作条件に適合する出力バッファ回路を構成すると、データ保持のための無駄な回路が増加することになる。この場合、出力バッファ回路の無駄な回路は、特に高速な外部クロックを用いる際に問題となり、出力バッファ回路で動作する回路が増大し、かつ制御信号線も増えることから、これらが相まって特にＤＲＡＭの高速アクセス時における消費電流の増大を招くことが問題となる。

そこで、本発明はこれらの問題を解決するためになされたものであり、外部クロックの周波数等に応じて動作条件が変動する場合、出力バッファ回路に含まれるラッチ回路のビット数を切り替え可能に構成し、低速アクセス時の確実な動作を保証しつつ、無駄な回路動作を排除して高速アクセス時における消費電流の増大を抑制し得る半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体記憶装置は、リードコマンドに応じてメモリアレイに保持される所定ビット数のデータをプリフェッチし、内部クロックに同期して前記プリフェッチされたデータの転送単位であるＬビット分を内部バスに並列転送する転送制御回路と、前記内部バスから入力される前記Ｌビットのデータの各ビットをそれぞれ保持するＬ個のＦＩＦＯバッファを含み、外部クロックに関連する内部クロックに同期して前記Ｌ個のＦＩＦＯバッファの各々から入力順に保持データを取り出して外部にシリアル転送する出力バッファ回路とを備え、前記Ｌ個のＦＩＦＯバッファの各々には、順次入力されるＭビット分のデータをラッチするＭビットラッチ回路と、順次入力されるＮ（Ｎ＞Ｍ）ビット分のデータをラッチするＮビットラッチ回路が併設され、前記Ｍビットラッチ回路の経路と前記Ｎビットラッチ回路の経路を選択的に切り替え可能に構成される。

このように構成された本発明の半導体記憶装置によれば、リードコマンドが発行されると、メモリアレイからプリフェッチされたデータのＬビット分が内部バスを経由して出力バッファ回路に並列転送され、Ｍビットラッチ回路又はＮビットラッチ回路のいずれかを経由して外部にシリアル転送される。内部バスを経由するＬビット分の並列転送は、外部への１ビットごとのシリアル転送になるので、外部の転送速度に比べて内部バスの転送速度はＬ分の１で済む。このとき、転送データを取り込む出力バッファ回路では、動作条件に応じてＭビットラッチ回路又はＮビットラッチ回路を切り替え可能であるため、回路規模が小さいＭビットラッチ回路を用いる場合は、バーストリード動作に伴う消費電流を低減することができるとともに、より多くのビットを保持可能なＮビットラッチ回路を用いる場合は、アクセス時間の変動等に起因する誤動作を確実に防止することができる。

本発明において、前記Ｍを１として、前記Ｍビットラッチ回路は、順次入力される１ビット分のデータをラッチする１ビットラッチ回路であってもよい。

本発明において、前記リードコマンドに対応するアクセス時間に基づき２値の判定信号を生成する判定回路をさらに備え、前記Ｌ個のＦＩＦＯバッファの各々には、前記Ｍビットラッチ回路及び前記Ｎビットラッチ回路のそれぞれの出力ノードのいずれか一方を、前記出力バッファの出力ノードに接続するセレクタを含み、前記セレクタは、前記判定信号に応じて前記１ビットラッチ回路の経路と前記Ｎビットラッチ回路の経路を切り替えるように構成してもよい。

本発明において、前記判定信号は、前記アクセス時間と所定の設定値との大小関係を示すものであり、前記出力バッファ回路は、前記判定信号に応じて、前記アクセス時間が前記設定値に満たないときは前記Ｍビットラッチ回路の経路に切り替え、前記アクセス時間が前記設定値を超えるときは前記Ｎビットラッチ回路の経路に切り替えるように構成してもよい。

かかる構成により、高速クロックを用いてアクセス時間が短くなるときは、回路規模の少ないＭビットラッチ回路の経路に切り替えて消費電流の低減を図り、低速クロックを用いてアクセス時間が長くなるときは、相対的に多くのデータを保持できるＮビットラッチ回路の経路に切り替えて誤動作の防止を図ることができる。

本発明において、前記アクセス時間が前記外部クロックの周期とＣＡＳレイテンシを乗じた時間として規定するものであってもよい。

本発明において、前記判定回路は、モードレジスタの設定コマンドの発行後における最初のリードコマンドに対応する前記アクセス時間に基づき前記判定信号を生成するようにしてもよい。

本発明において、前記転送制御回路は、バーストリード動作の対象として連続する所定のアドレス数に対応する前記所定ビット数のデータをプリフェッチするようしてもよい。

本発明において、前記転送制御回路は、連続する２Ｌアドレス分に対応する２Ｌビットのデータをプリフェッチし、当該２Ｌビットを２分割して前記Ｌビット分を前記内部バスに並列転送するようにしてもよい。

本発明において、前記Ｌを４として、前記４個のＦＩＦＯバッファを含んで前記出力バッファ回路を構成してもよい。

本発明において、前記Ｎを６として、前記Ｎビットラッチ回路が、順次入力される６ビット分のデータをラッチする６ビットラッチ回路であってもよい。

本発明において、前記出力バッファ回路は、前記外部クロックに関連する内部クロックのライズエッジ及びフォールエッジに同期して前記シリアル転送を行うようにしてもよい。

本発明において、Ｉ／Ｏ数がＰビットの構成に対応して、Ｐ個の前記転送制御回路及びＰ個の前記出力バッファ回路を並列に配置してもよい。

本発明によれば、メモリアレイからプリフェッチされたデータのＬビット分を内部バスに並列転送し、そのデータの各ビットをそれぞれＦＩＦＯバッファに保持し、入力順に取り出して外部にシリアル転送し、各ＦＩＦＯバッファはＮビット又はＭビットのラッチ回路の経路を選択的に切り替えるように構成されている。よって、半導体記憶装置の動作条件に応じて、回路規模が小さいＭビットラッチ回路の経路を選択する場合は消費電流の低減が可能となり、保持データのサイズが大きいＮビットラッチ回路の経路を選択する場合は、動作マージンを確保して誤動作の防止を図ることができる。また、アクセス時間に基づく判定信号を生成することで、Ｍビットラッチ回路の経路とＮビットラッチ回路の経路を自動的に切り替え、最適なバーストリード動作を実現することができる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合を説明する。特にＤＲＡＭの中でも、外部クロックのライズエッジ及びフォールエッジに同期して動作するＤＤＲ方式のＳＤＲＡＭに対して本発明を適用することが有効である。

図１は、本実施形態のＤＲＡＭの概略の構成を示すブロック図である。図１に示すＤＲＡＭは、データを記憶するメモリアレイ１０と、その周辺の行デコーダ１１、センスアンプ部１２、列デコーダ１３と、アドレスを保持する行アドレスバッファ１４及び列アドレスバッファ１５と、ＤＲＡＭ全体の動作を制御する制御回路１６と、メモリアレイ１０と外部の間で入出力されるデータを転送する入力バッファ回路１７及び出力バッファ回路１８を備えている。なお、実際には本実施形態のＤＲＡＭは他の多くの構成要素を含んで構成されるが、図１では本発明の機能に関連する構成要素のみを示している。

以上の構成において、メモリアレイ１０は、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成された複数のメモリセルから構成される。リード動作又はライト動作時にアクセスされるメモリセルは、行デコーダ１１により選択されるワード線と列デコーダ１３により選択されるビット線に応じて定まる。行アドレスバッファ１４には、行デコーダ１１により選択されるワード線に対応する行アドレスが保持されるとともに、列アドレスバッファ１５には、列デコーダ１３により選択されるビット線に対応する列アドレスが保持される。これら行アドレスバッファ１４及び列アドレスバッファ１５の各保持アドレスは、外部から入力されるアドレス信号により設定することができる。

制御回路１６には、入力される外部コマンドに応じて、ＤＲＡＭ各部に対し所定の制御信号を送出し、それぞれの動作を制御する。制御回路１６に入力される外部コマンドは、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＣＳ信号のそれぞれの組合せパターンに基づき規定され、制御回路１６のコマンドデコーダ（不図示）により外部コマンドの種別が判別される。また、制御回路１６には、外部クロックとして所定周波数で互いに位相が反転したクロックＣＬＫ、／ＣＬＫが印加され、クロックＣＬＫ、／ＣＬＫのライズエッジ又はフォールエッジに同期して動作が制御される。なお、制御信号ＣＫＥは、クロックＣＬＫ、／ＣＬＫの有効、無効を切り替える信号である。

外部コマンドとしてライトコマンドが入力されると、ＤＱ端子を介して外部から入力されるデータが入力バッファ回路１７に順次保持され、所定のタイミングでメモリアレイ１０に書き込まれる。また、外部コマンドとしてリードコマンドが入力されると、メモリアレイ１０に保持されるデータがセンスアンプ部１２にて読み出されて増幅され、出力バッファ回路１８に転送されて順次ラッチされ、所定のタイミングでＤＱ端子を介して外部に転送される。なお、図１には示されないが、入力バッファ回路１７及び出力バッファ回路１８とメモリアレイ１０の間には、転送動作に必要な各種回路及び内部バスが設けられている。

次に、メモリアレイ１０、出力バッファ回路１８、ＤＱ端子を経由して外部に転送されるデータの転送動作及び回路構成を説明する。図２は、リード対象のデータの転送経路に対応する要部構成を示すブロック図である。本実施形態では、メモリアレイ１０に対するバーストリード動作時に、連続する複数のアドレス数に対応する複数ビットのデータをプリフェッチして出力バッファ１８に並列転送することで、外部の高速な転送速度に対して内部の転送速度を低下させることができる構成を採用する。

図２において、列デコーダ１３から出力される８個の選択信号ＹＳ（ＹＳ０〜ＹＳ７）により、センスアンプ部１２に含まれる連続する８個のセンスアンプＳＡが選択される。メモリアレイ１０の８個のメモリセルから読み出された８ビットのデータは、相補ビット線対を介して８個のセンスアンプＳＡにより同時に増幅される。このように、本実施形態では８ビットプリフェッチを採用し、連続する８アドレスの８ビット分のデータを対象として転送動作を行っている。

８個のセンスアンプＳＡから出力された８ビットのデータは、それぞれと接続された８個のデータアンプ２０ａ、２０ｂにより増幅された後、セレクタ２１に入力される。セレクタ２１では、前半の４個のデータアンプ２０ａの出力を４個のバッファ２２に出力するとともに、後半の４個のデータアンプ２０ｂの出力を遅延部２３に出力する。これにより、データアンプ２０ａを経由する４ビットのデータと、データアンプ２０ｂを経由する４ビットのデータを交互に選択することで、４ビットごとに異なるタイミングでバッファ２２を介してリードライトバスＲＷＢに送出される。すなわち、リードライトバスＲＷＢにおいては、プリフェッチされた８ビットを２つに分割し、リードライトバスＲＷＢを経由して４ビットが並列転送される。そのため、リードライトバスＲＷＢの転送動作は、外部の転送速度の４分の１となるような内部クロックにより制御される。以上のように、ＤＲＡＭにおいてリードライトバスＲＷＢにデータを並列転送するための図２の構成は、本発明の転送制御手段として機能する。なお、リードライトバスＲＷＢは、リード時とライト時のデータの転送経路として共用されるが、本実施形態においてはリード時のデータの転送動作のみを説明する。

リードライトバスＲＷＢを介して並列転送される４ビットのデータは、出力バッファ回路１８に取り込まれる。図２に示すように、出力バッファ回路１８は、４個のＦＩＦＯバッファ３０、３１、３２、３３と、セレクタ３４と、バッファ３５から構成されている。４個のＦＩＦＯバッファ３０〜３３は、リードライトバスＲＷＢを経由して並列転送される４ビットのデータの各ビットを入力し、所定の時間だけ保持した後、入力順に取り出す回路であり、後述するように１ビットラッチ回路又は６ビットラッチ回路のいずれかを選択的に切り替え可能となっている。各ＦＩＦＯバッファ３０〜３３の具体的な構成及び動作については後述する。出力バッファ回路１８は、転送タイミングを定めるクロックＬＣＬＫのライズエッジ及びフォールエッジに同期して、転送データを１ビットずつ外部に転送する。なお、クロックＬＣＫＬは、外部のクロックＣＬＫと同一周波数を有する。

出力バッファ回路１８には、ｔＡＡ判定回路１９から判定信号ＤＥＴが供給されている。このｔＡＡ判定回路１９は、リード対象のデータに対するアクセス時間ｔＡＡを判定し、アクセス時間ｔＡＡが所定の時間を超えるか否かを示す２値の判定信号ＤＥＴを生成する。アクセス時間ｔＡＡは、アドレスを指定したリードコマンドが発行されてから、そのアドレスの先頭データが外部転送されるまでの時間を規定するものであり、通常はクロックＣＬＫのサイクル数に換算して表される。出力バッファ回路１８では、上述の各ＦＩＦＯバッファ３０〜３３を１ビットラッチ回路と６ビットラッチ回路を、判定信号ＤＥＴに応じて切り替える構成になっている。なお、ｔＡＡ判定回路１８の具体的な構成及び動作については後述する。

次に、図３及び図４を用いて、ＦＩＦＯバッファ３０の具体的な回路構成を説明する。図３に示すように、ＦＩＦＯバッファ３０を大きく分けると、１ビットラッチ回路４０と、６ビットラッチ回路４１と、セレクタ４２を含んで構成されている。１ビットラッチ回路４０は、リードライトバスＲＷＢを経由する入力データＤｉｎに対する１回の転送動作の１ビット分をラッチし、所定のタイミングで出力する。一方、６ビットラッチ回路４１は、同様の入力データＤｉｎに対する６回の転送動作の計６ビット分をラッチし、ラッチされた順に所定のタイミングで出力する。セレクタ４２は、ｔＡＡ判定回路１８の判定信号ＤＥＴに応じて、１ビットラッチ回路４０と６ビット回路４１のいずれかの経路を選択的に切り替えることで、一体的な出力信号Ｄｏｕｔが出力される。

１ビットラッチ回路４０は、２つのインバータからなる入力側のスイッチ部１０１と、２つのインバータの入出力を相互接続したレジスタ部１０２から構成される。スイッチ部１０１には制御信号ＣＬＫ０が印加され、制御信号ＣＬＫ０がハイのときは入力データＤｉｎを通過させ、制御信号ＣＬＫ０がローのときは入力データＤｉｎを遮断するように制御される。この制御信号ＣＬＫ０は、リードコマンドが発行された後の所定のタイミングで起動され、２サイクルごと出力されるパルスである。レジスタ部１０２は、スイッチ部１０１を通過した１ビットの入力データＤｉｎを保持し、その後にスイッチ部１０１が遮断された場合でもハイ又はローの保持データＤＬａを安定に保ち続ける。

６ビットラッチ回路４１は、６段のラッチ回路５０〜５５を接続して構成される。図４は、各段のラッチ回路５０〜５５の回路構成を示す図である。図４に示すように、ラッチ回路５０〜５５は、それぞれ入力側のスイッチ部２０１と、レジスタ部２０２と、出力側のスイッチ部２０３から構成されている。スイッチ部２０１、２０３は上述のスイッチ部１０１と同様の回路構成を有し、レジスタ部２０２は上述のレジスタ部１０２と同様の回路構成を有する。各段の入力側のスイッチ部２０１には、入力データＤｉｎがスイッチ部１０１とインバータ１０８を経由して入力される。また、各段の出力側のスイッチ部２０３は一体的にセレクタ４２に接続される。

６段のラッチ回路５０〜５５の順番に従って、選択信号ＳＥＬａ＜０＞〜ＳＥＬａ＜５＞が入力側の各スイッチ部２０１に印加されるとともに、選択信号ＳＥＬｂ＜０＞〜ＳＥＬｂ＜５＞が出力側の各スイッチ部２０３に印加される。例えば、初段のラッチ回路５０における入出力側のスイッチ部２０１、２０３は、選択信号ＳＥＬａ＜０＞、ＳＥＬｂ＜０＞がハイのときに通過状態となる一方、選択信号ＳＥＬａ＜０＞、ＳＥＬｂ＜０＞がローのときに遮断状態となる。２段目以降のラッチ回路５１〜５５についても、同様に通過状態又は遮断状態が切り替え制御される。

６段のラッチ回路５０〜５５の各レジスタ部２０２には、各スイッチ部２０１を通過した１ビットの保持データＤＬｂ＜０＞〜ＤＬｂ＜５＞が安定に保持される。この場合、入力データＤｉｎの取り込みタイミングに合わせて、順番に選択信号ＳＥＬａ＜０＞〜ＳＥＬａ＜５＞を異なるタイミングでハイにすることで、６回の転送動作の６ビット分を各ラッチ回路５０〜５５にラッチすることができる。同様に、順番に選択信号ＳＥＬｂ＜０＞〜ＳＥＬｂ＜５＞を異なるタイミングでハイにすることで、上記の６ビット分をラッチされた順番で各ラッチ回路５０〜５５から出力することができる。

図３において、セレクタ４２は、２つのスイッチ部１０３、１０４から構成される。一方のスイッチ部１０３は、ＮＡＮＤ回路１０５から出力される制御信号に応じて、１ビットラッチ回路４０の出力信号を通過又は遮断させるように切り替える。他方のスイッチ部１０４は、ＮＡＮＤ回路１０６から出力される制御信号に応じて、６ビットラッチ回路４１の出力信号を通過又は遮断させるように切り替える。セレクタ４２からは、スイッチ部１０３を経由するデータと、スイッチ部１０４を経由するデータが選択的に出力され、両者は出力データＤｏｕｔとして外部に転送される。

ＮＡＮＤ回路１０５には、一端に判定信号ＤＥＴが入力され、他端に制御信号ＣＬＫ０Ｒが入力される。ＮＡＮＤ回路１０６には、一端にインバータ１０７を介することによって判定信号ＤＥＴの反転信号が入力され、他端に制御信号ＣＬＫ０Ｒが入力される。この制御信号ＣＬＫ０Ｒは、出力バッファ回路１９からの転送タイミングに連動するパルスであり、それ以降２サイクルごとに出力されるパルスである。ここで、スイッチ部１０３とスイッチ部１０４は、判定信号ＤＥＴに対して逆の論理になる。すなわち、制御信号ＣＬＫ０Ｒのハイの期間において、判定信号ＤＥＴがローのときはスイッチ部１０３が遮断状態でスイッチ部１０４が通過状態となり、判定信号ＤＥＴがハイのときはスイッチ部１０３が通過状態でスイッチ部１０４が遮断状態となる。このように、ＦＩＦＯバッファ３０においては、セレクタ４２の制御により、判定信号ＤＥＴがハイの場合に１ビットラッチ回路４０の経路が選択され、判定信号ＤＥＴがローの場合に６ビットラッチ回路４１の経路が選択される。

次に、他の３つのＦＩＦＯバッファ３１、３２、３３の具体的な回路構成について図５〜図７を用いて説明する。ＦＩＦＯバッファ３１〜３３の回路構成は、図３のＦＩＦＯバッファ３０と概ね共通する。よって、図５〜図７の各回路構成中、図３のＦＩＦＯバッファ３０と共通の構成要素には同一の記号を付すものとし、その説明を省略する。一方、図５〜図７に示すように、セレクタ４２の出力側において、ＦＩＦＯバッファ３１には出力側回路６１が設けられ、ＦＩＦＯバッファ３２には出力側回路６２が設けられ、ＦＩＦＯバッファ３３には出力側回路６３が設けられている。

各ＦＩＦＯバッファ３１〜３３の出力側回路６１〜６３は、いずれもレジスタ部３０１、スイッチ部３０２、インバータ３０３から構成されている。そして、インバータ３０３を介してスイッチ部３０２にそれぞれ異なる制御信号が印加されている。すなわち、図５の出力側回路６１には制御信号ＣＬＫ１Ｆが印加され、図６の出力側回路６２には制御信号ＣＬＫ２Ｒが印加され、図７の出力側回路６３には制御信号ＣＬＫ３Ｆが印加されている。

各々の出力側回路６１〜６３において、セレクタ４２から出力される信号がレジスタ部３０１に入力され、ロー又はハイの１ビットが安定に保持される。そして、スイッチ部３０２は、対応する制御信号ＣＬＫ１Ｆ、ＣＬＫ２Ｒ、ＣＬＫ３Ｆがハイのときに通過状態となり、ローのときに遮断状態となる。よって、それぞれの制御信号ＣＬＫ１Ｆ、ＣＬＫ２Ｒ、ＣＬＫ３Ｆがハイとなるタイミングを適切に制御することで、４つのＦＩＦＯバッファ３０〜３３からの出力信号Ｄｏｕｔが少しずつ異なるタイミングとなるように調整することができる。

例えば、ＦＩＦＯバッファ３０、３２をクロックＬＣＬＫのライズエッジに同期させ、ＦＩＦＯバッファ３１、３３をクロックＬＣＬＫのフォールエッジに同期させることができる。この場合、クロックＣＬＫの２サイクル相当の期間内に４つのＦＩＦＯバッファ３０〜３３の各出力Ｄｏｕｔを一巡させることができる。なお、各ＦＩＦＯバッファ３０〜３３の動作時における動作波形については後述する。

次に図２に戻って、ＦＩＦＯバッファ３０〜３３の各出力信号Ｄｏｕｔはセレクタ３４に入力される。セレクタ３４では、クロックＣＬＫとの同期関係に基づき、一体化されたＦＩＦＯバッファ３０、３２の出力信号Ｄｏｕｔ、及び一体化されたＦＩＦＯバッファ３１、３３の出力信号Ｄｏｕｔを切り替え制御する。そして、セレクタ３４から出力される信号は、バッファ３５を介してシリアル転送されＤＱ端子から外部に伝送される。

なお、図２の要部構成では、１系統の転送経路及び１つの出力バッファ回路１８のみを示しているが、ＤＲＡＭのビット構成に応じた複数の転送経路及び複数の出力バッファ回路１８が必要となる。例えば、Ｉ／Ｏ数が１６ビットの構成を前提とすると、図２の要部構成では、１６系統の転送経路及び１６個の出力バッファ回路１８を設ける必要がある。６ビットラッチ回路４１に着目すると、１つの出力バッファ回路１８には６×４＝２４ビットのデータが保持されるので、１６ビット（Ｉ／Ｏ数）構成では全部で２４×１６＝３８４ビットのデータが保持されることになる。なお、１６ビット（Ｉ／Ｏ数）構成に限らず、Ｉ／Ｏ数がＰビットの構成のＤＲＡＭに対し、Ｐ個の出力バッファ１８を設けて本発明を適用可能である。

本実施形態では、既に述べたように出力バッファ回路１８の動作モードとしては、転送データの経路を１ビットラッチ回路４０の側に切り替える動作モードと、６ビットラッチ回路４１の側に切り替える動作モードがある。動作モードの切り替えは、ｔＡＡ判定回路１９においてアクセス時間ｔＡＡと所定の設定値との大小関係に応じて制御され、アクセス時間ｔＡＡが所定の設定時間に満たないときは１ビットラッチ回路４０の経路が設定され、アクセス時間ｔＡＡが所定の設定時間を超えるときは６ビットラッチ回路４１の経路が設定される。例えば、クロックＣＬＫの周期にＣＡＳレイテンシを乗じてアクセス時間ｔＡＡを規定する場合、高速のクロックＣＬＫに対してはアクセス時間ｔＡＡが短くなり、低速のクロックＣＬＫに対してはアクセス時間ｔＡＡが長くなる。以下では、高速のクロックＣＬＫを用いて１ビットラッチ回路４０の経路が設定される場合と、低速のクロックＣＬＫを用いて６ビットラッチ回路４１の経路が設定される場合について、それぞれの動作の違いを説明する。

図８には、周期１．２５ｎｓの高速のクロックＣＬＫを用いて、出力バッファ回路１８において１ビットラッチ回路４０の経路が設定される場合の動作波形図を示している。クロックＣＬＫの各サイクルには番号０〜１５を付し、サイクル数の推移を表している。外部コマンドとして、サイクル０でリードコマンドＲＤが発行され、それ以降は４サイクルごとに順次リードコマンドが発行されるバーストリード動作を前提とする。図８に示すように、各々のリードコマンドＲＤに対応して、その２サイクル後にデコード結果に応じたコマンド信号ＭＲのパルスが出力される。さらに、コマンド信号ＭＲから所定時間経過後に、指定アドレスのビット線を選択する選択信号ＹＳが立ち上がる。これにより、リード対象である連続する８アドレス分のビット線が選択され、対応するメモリセルのデータが８個のセンスアンプＳＡにより増幅される。

次いで、８ビットのデータはデータアンプ２０ａ、２０ｂに送られて、その出力信号ＤＡがサイクル７で出力される。そして、セレクタ２１、バッファ２２、遅延部２３を経て４ビットに分けられ、最初の４ビットのデータがサイクル８でリードライトバスＲＷＢに転送される。一方、後続の４ビットのデータはサイクル１０でリードライトバスＲＷＢに転送される。なお、図８においては、各４ビットのデータを０１２３、４５６７と表記して示している。それ以降も後続のリードコマンドＲＤに対応して、４ビットごとのデータを８９ＡＢ、ＣＤＥＦと表記して示している。

最初のデータ０１２３が転送されるタイミングの直後に、制御信号ＣＬＫ０のパルスが立ち上がる。これにより、データ０１２３の各ビットがＦＩＦＯバッファ３０〜３３に振り分けられ、それぞれの１ビットラッチ回路４０のスイッチ部１０１を通過する。ここで、制御信号ＣＬＫ０のパルスのタイミングは、ＤＲＡＭコアの動作速度に依存して定まる。一方、判定信号ＤＥＴがハイであるので、１ビットラッチ回路４０において各１ビットが保持データＤＬａ（データ０１２３の各ビット）としてラッチされる。このとき、図８において、タイミングＴ０で最初のデータ０１２３がラッチされる状態を示している。

ここで、４個のＦＩＦＯバッファ３０〜３３に対して印加される４つの制御信号ＣＬＫ０Ｒ、ＣＬＫ１Ｆ、ＣＬＫ２Ｒ、ＣＬＫ３Ｆは、順番にクロックＣＬＫの半サイクルずつタイミングがずれている。すなわち、タイミングＴ１で最初のクロックＣＬＫ０Ｒのパルスが立ち上がった後、半サイクル後にクロックＣＬＫ１Ｆのパルスが立上り、１サイクル後にクロックＣＬＫ２Ｒのパルスが立上り、１．５サイクル後にクロックＣＬＫ３Ｆのパルスが立ち上がることがわかる。そして、４ビットのデータ０１２３の各ビットは、ＦＩＦＯバッファ３０、３１、３２、３３の順に、上記のタイミングで出力される。

後続の４ビットのデータ４５６７に対しても同様のタイミングで制御が行われるので、転送対象の８ビットのデータ０１２３４５６７は、クロックＣＬＫのライズエッジとフォールエッジに同期しながら、ＤＱ端子からシリアル転送されることになる。さらに後続のリードコマンドＲＤに対しても同様の制御を繰り返すことで、バーストリードが完了するまで所定ビット数のデータを繰り返しＤＱ端子からシリアル転送することができる。

図８においては、最初のリードコマンドＲＤがサイクル０で発行されてから、ＤＱ端子から先頭のビット０がサイクル１０で出力されるまで、１０周期分のアクセス時間ｔＡＡを要することがわかる。この場合、ｔＡＡ＝１０×１．２５ｎｓ＝１２．５ｎｓと算出されることになる。そして、アクセス時間ｔＡＡが到来するタイミングでは、データ０１２３のみが出力バッファ１８に転送され、後続のデータ４５６７の転送は開始されていない。すなわち、アクセス時間ｔＡＡに対して制御信号ＣＬＫ０の２回目のライズエッジまでの時間が遅く設定されているため、制御信号ＣＬＫ０Ｒの立下りエッジから制御信号ＣＬＫ０の立上りエッジまでの時間ｔｍが確保されている。ここで、時間ｔｍは、１ビットラッチ回路４０の動作マージンとなっている。このようなケースでは、各ＦＩＦＯバッファ３０〜３３は１ビットを保持すればよいので、１ビットラッチ回路４０の経路が設定される。

次に図９には、上述のクロックＣＬＫを低速化し、２倍の周期２．５ｎｓのクロックＣＬＫを用いて、出力バッファ回路１８において６ビットラッチ回路４１の経路が設定される場合の動作波形図を示している。図９では、クロックＣＬＫの各サイクルを図８と同じ幅で表しているので、実際の時間軸は図８の２倍になっている。この場合も、最初のリードコマンドＲＤと、それ以降の４サイクルごとに順次リードコマンドＲＤの発行によるバーストリード動作については図８と同様である。

図９に示すように、列デコーダ１３の選択信号ＹＳ、データアンプ２０ａ、２０ｂの出力信号ＤＡが出力されるタイミング、リードライトバスＲＷＢにおける最初の４ビットの転送タイミングは、図８の場合と同程度の時間を要するがサイクル数では半減している。図９からわかるように、２回目のリードコマンドＲＤの発行時点では、リードライトバスＲＷＢを経由した最初のデータ０１２３の出力バッファ回路１８への転送動作が未完了である。一方、アクセス時間ｔＡＡは、ｔＡＡ＝１０×２．５ｎｓ＝２５ｎｓと算出されるが、図８とは異なり、アクセス時間ｔＡＡの到来するタイミングまでに、少なくとも制御信号ＣＬＫ０の４回分のライズエッジが先行している。このようなケースでは、各ＦＩＦＯバッファ３０〜３３に１ビットを保持するのでは間に合わなくなるので、６ビットラッチ回路４１の経路が設定される。

図９において、制御信号ＣＬＫ０Ｒは、４ビットのデータの転送タイミングに同期して立上り、各ビットがＦＩＦＯバッファ３０〜３３に振り分けられる。各ＦＩＦＯバッファ３０〜３３の６ビットラッチ回路４１では、６段のラッチ回路５０〜５５が順番に通過状態となるように制御される。そのため、入力側の選択信号ＳＥＬａ＜０：５＞が２サイクルごとに切り替わりながら順番にハイとなる。

４つのＦＩＦＯバッファ３０〜３３では、最初のデータ０１２３の各ビットが初段の各ラッチ回路５０の保持データＤＬｂ＜０＞としてラッチされた後、２サイクル遅れて２番目のデータ４５６７の各ビットが２段目の各ラッチ回路５１の保持データＤＬｂ＜１＞としてラッチされ、それ以降は同様に２サイクルおきに各データが順番にラッチ回路５０〜５５にラッチされていく。

サイクル９以降で、制御信号ＣＬＫ０Ｒと出力側の選択信号ＳＥＬｂ＜０：５＞が出力される。この場合も、選択信号ＳＥＬｂ＜０：５＞が２サイクルごとに切り替わり、４つのＦＩＦＯバッファ３０〜３３において、各ラッチ回路５０〜５５の保持データＤＬｂ＜０＞〜ＤＬｂ＜５＞がラッチされた順に出力される。それぞれの４ビットのデータはＦＩＦＯバッファ３０〜３３のセレクタ４２を介して出力データＤｏｕｔとして出力される。各々のリードコマンドＲＤについて同様の制御を繰り返すことで、転送対象のデータはクロックＣＬＫのライズエッジとフォールエッジに同期しながら、ＤＱ端子から外部にシリアル転送されることになる。

次に、ｔＡＡ判定回路１９の構成及び動作と、判定信号ＤＥＴの比較基準である設定値の条件について説明する。図１０は、ｔＡＡ判定回路１９の具体的な回路構成を示している。図１０に示すｔＡＡ回路１９は、ＲＳラッチ４０１、４０２、スイッチ部４０３、４０４、ＮＯＲ回路４０５、４０６、ＮＡＮＤ回路４０７、４０８、インバータ４０９、４１０、４１１、遅延部４１２を含んで構成されている。

２個のＲＳラッチ４０１、４０２は、後述のＭＲＳＴ信号及びＲＥＳＥＴ信号が入力されているＯＲ回路４０６の出力に応じてリセットされる。よって、ＭＲＳＴ信号又はＲＥＳＥＴ信号がハイになるとＲＳラッチ４０１、４０２がリセットされる。ＲＳラッチ４０１は、制御信号ＣＬＫＲ及びこの制御信号ＣＬＫＲが遅延部４１２とインバータ４０１を介して入力されるＯＲ回路４０５の出力に応じてセットされる。よって、ＯＲ回路４０５からは、制御信号ＣＬＫＲのパルスのフォールエッジでローとなるパルスが出力され、これによりＲＳラッチ４０１がセットされる。なお、遅延部４１２の遅延時間に応じてＲＳラッチ４０１のセットパルスの幅を調整可能である。ＲＳラッチ４０２は、インバータ４１０を介して入力される制御信号ＣＬＫ０に応じてセットされる。よって、制御信号ＣＬＫ０のパルスが出力されるときにＲＳラッチ４０２がセットされる。

３つのインバータからなる前段のスイッチ部４０３は、ＲＳラッチ４０１から出力されるラッチ信号ＣＬＫＲｄがローのとき、ＲＳラッチ４０２から出力されるラッチ信号ＣＬＫ０ｄを通過させる。一方、ラッチ信号ＣＬＫＲｄがハイのときは、スイッチ部４０３においてラッチ信号ＣＬＫ０ｄが遮断され、ＮＯＲ回路４０７の入出力の接続により直前の通過時の状態が安定に保持される。

また、３つのインバータからなる後段のスイッチ部４０４は、ＲＳラッチ４０１から出力されるラッチ信号ＣＬＫＲｄがハイのとき、上記のＮＯＲ回路４０７の出力を通過させる。一方、ラッチ信号ＣＬＫＲｄがローのときは、スイッチ部４０４においてＮＯＲ回路４０７の出力が遮断され、後段のＮＯＲ回路４０８の入出力の接続により直前の通過時の状態が安定に保持される。ＮＯＲ回路４０８の出力はインバータ４１１を通って、判定信号ＤＥＴとして出力される。

以下、高速のクロックＣＬＫを用いて１ビットラッチ回路４０の経路が設定される場合と、低速のクロックＣＬＫを用いて６ビットラッチ回路４１の経路が設定される場合について、それぞれのｔＡＡ判定回路１９の動作の違いを説明する。まず、図１１には、図８と同様、周期１．２５ｎｓの高速のクロックＣＬＫを用いる場合のｔＡＡ判定回路１９の動作波形図を示している。本実施形態では、ＤＲＡＭの初期設定に用いるモードレジスタ（不図示）に対する設定コマンドであるＭＲＳコマンドの発行時に、ｔＡＡ判定回路１９による動作が実行される。図１１においては、サイクル０で設定コマンドＭＲＳが発行され、その２サイクル後にデコード結果に応じてＭＲＳＴ信号のパルスが出力される。続いて、サイクル４でリードコマンドＲＤが発行され、それ以降のバーストリード動作については、図８と同様に行われるものとする。

設定コマンドＭＲＳの発行によりＭＲＳＴ信号がハイになると、上述したように、図１０のＲＳラッチ４０１、４０２がリセットされるとともに、一端にＭＲＳＴ信号が印加された２つのＮＡＮＤ回路４０７、４０８の出力がハイになる。その後、制御信号ＣＬＫＲがローを保つ期間は、判定信号ＤＥＴはローを保ち続ける。また、この期間には、前段のスイッチ部４０３が通過状態、後段のスイッチ部４０４が遮断状態となり、ＮＡＮＤ回路４０７の出力がローになる。

ここで、制御信号ＣＬＫＲは、出力バッファ回路１９に印加される制御信号ＣＬＫ０Ｒよりも２サイクル先行して立ち上がるとする。よって、図１１に示すように、制御信号ＣＬＫ０Ｒのパルスに先行してサイクル１１の期間に制御信号ＣＬＫＲのパルスが出力される。図１０において、制御信号ＣＬＫＲのフォールエッジでラッチ信号ＣＬＫＲｄがハイになると、前段のスイッチ部４０３が遮断状態、後段のスイッチ部４０４が通過状態にそれぞれ切り替わる。すると、２つのＮＡＮＤ回路４０７、４０８が接続され、後段のＮＡＮＤ回路４０８の出力がハイからローに変化するので、タイミングＴ２で判定信号ＤＥＴがローからハイに変化する。

一方、制御信号ＣＬＫ０は、リードライトバスＲＷＢの転送タイミングに同期するパルスであり、図１１の場合には、最初に立ち上がるのは既に判定信号ＤＥＴがハイであるタイミングＴ３であるため、スイッチ部４０２によって制御信号ＣＬＫ０の変化は遮断される。このように、その後にＲＳラッチ４０１がリセットされるまで判定信号ＤＥＴはハイを保ち続けることになる。従って、出力バッファ回路１８では１ビットラッチ回路４０の経路が設定される。このように、制御信号ＣＬＫＲが制御信号ＣＬＫ０よりも先行していることを判定することで、図１１のアクセス時間ｔＡＡの１２．５ｎｓに対応して、１ビットラッチ回路４０の経路による適切な転送動作を実行することができる。

次に図１２には、図９と同様、周期２．５ｎｓの低速のクロックＣＬＫを用いる場合のｔＡＡ判定回路１９の動作波形図を示している。図１２において、設定コマンドＭＲＳに対応するＭＲＳＴ信号により、ＲＳラッチ４０１、４０２がリセットされる点は、図１１と同様である。しかし、図１２においては、制御信号ＣＬＫＲのパルスと制御信号ＣＬＫ０のパルスのタイミングが、図１１と異なっている。すなわち、制御信号ＣＬＫＲについては図１１と同様、制御信号ＣＬＫ０Ｒよりも２サイクル先行してサイクル１１の期間に立ち上がるのに対し、リードライトバスＲＷＢの転送タイミングで規定される制御信号ＣＬＫ０は、図１１と同一の時間を想定しても時間軸が２倍になった分だけサイクル数が半減して前倒しになる。

そのため、図１１の場合とは逆に、制御信号ＣＬＫＲに先行するタイミングＴ４で制御信号ＣＬＫ０のパルスが出力される。これにより、図１０のＲＳラッチ４０２がセットされてラッチ信号ＣＬＫＲｄがハイとなり、通過状態にある前段のスイッチ部４０３を経由してＮＯＲ回路４０７の出力はローからハイに変化する。その後、制御信号ＣＬＫＲのフォールエッジでラッチ信号ＣＬＫＲｄがハイとなって、前段のスイッチ部４０３が遮断状態、後段のスイッチ部４０４が通過状態にそれぞれ切り替わる。すると、２つのＮＡＮＤ回路４０７、４０８が接続され、後段のＮＡＮＤ回路３８０の出力はハイとなるので、判定信号ＤＥＴはローの状態を保ち続ける。

このように、制御信号ＣＬＫ０のパルスが先行して、その後に制御信号ＣＬＫＲのパルスが変化する場合は、図１１のように判定信号ＤＥＴはハイに変化しない。従って、出力バッファ回路１８では６ビットラッチ回路４１の経路が設定される。つまり、制御信号ＣＬＫ０が制御信号ＣＬＫＲよりも先行していることを判定することで、図１２のアクセス時間ｔＡＡの２５ｎｓに対応して、６ビットラッチ回路４１の経路による適切な転送動作を実行することができる。

次に、ｔＡＡ判定回路１９による切り替え条件について説明する。図１１及び図１２において、最初のリードコマンドＲＤの発行タイミングを起点として、制御信号ＣＬＫ０のライズエッジに至る時間をｔ１、制御信号ＣＬＫＲのフォールエッジに至る時間をｔ２と表す。この場合、ｔＡＡ判定回路１９では、時間ｔ１と時間ｔ２の大小関係を判定することになる。一般に、時間ｔ１はＤＲＡＭコアのアクセス動作の実力値で定まり、例えば、

ｔ１＝１０．９ｎｓ （１）

と仮定する。また、時間ｔ２は、クロックＣＬＫの周期ｔＣＫと、ＣＡＳレイテンシＣＬと、出力バッファ回路１８における遅延時間ｔｄ０を用いて、

ｔ２＝（ＣＬ−２）×ｔＣＫ−ｔｄ０ （２）

を満たす。なお、遅延時間ｔｄ０は、０．５ｎｓ程度である。この場合、１ビットラッチ回路４０と６ビット回路４１の各経路を切り替える条件は、

（ａ）ｔ１≧ｔ２の場合は、１ビットラッチ回路４０の経路を設定
（ｂ）ｔ１＜ｔ２の場合は、６ビットラッチ回路４１の経路を設定

となる。よって、条件（ａ）に式（１）、（２）を当てはめると、

ｔＣＬ≦１１．４／（ＣＬ−２） （３）

が導かれる。

一方、条件（ｂ）に式（１）、（２）を当てはめると、

ｔＣＬ＞１１．４／（ＣＬ−２） （４）

が導かれる。

例えば、ＣＬ＝１０とした場合、条件（ａ）は、ｔＣＫ≦１．４３ｎｓとなり、条件（ｂ）は、ｔＣＫ＞１．４３ｎｓとなる。

以上説明したように、本実施形態によれば、ｔＡＡ検知回路１９の判定信号ＤＥＴに応じて、各々のＦＩＦＯバッファ３０〜３３に対し、１ビットラッチ回路４０と６ビットラッチ回路４１を併設して使い分けることができる。クロックＣＬＫの周波数変動に対し、サイクル数に連動するアクセス時間ｔＡＡは伸縮するが、ＤＲＡＭコアの動作速度は大きく変化しない。よって、高速のクロックＣＬＫを用いる場合はアクセス時間ｔＡＡが短くなり、多数のビットをラッチする必要はないのに対し、低速のクロックＣＬＫを用いる場合はアクセス時間ｔＡＡが長くなり、より多数のビットをラッチする必要が生じる。本実施形態の構成では、高速のクロックＣＬＫに対しては１ビットラッチ４０を用いて最小限のデータをラッチし、低速のクロックＣＬＫに対しては６ビットラッチ回路４１を用いて十分なデータをラッチするので、動作条件の変動に的確に対応可能となる。よって、高速のクロックＣＬＫを用いる場合は、最短の経路を構成して一層の高速化が可能になるとともに、転送時に動作させる回路規模を小さくしてアクセス時の動作電流を低減可能となる。また、低速のクロックＣＬＫを用いる場合は、動作条件の変動等により保持すべきデータが増大してもラッチ回路で確実にラッチし、誤動作を未然に防ぐことができる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態の出力バッファ回路１８は、１ビットラッチ回路４０と６ビットラッチ回路４１を切り替え可能に併設する構成としたが、より広範にＭビットラッチ回路とＮ（Ｎ＞Ｍ）ビットラッチ回路を切り替え可能に併設する構成としてもよい。この場合、半導体記憶装置における多様な動作条件を考慮して最適なＭ、Ｎを選定すること望ましい。例えば、１ビットラッチ回路４０を２ビットラッチ回路で置き換えて６ビットラッチ回路４１と併設する場合、上記の（１）〜（４）式は次の（１）’〜（４）’のように表すことができる。

ｔ１＝１０．９ｎｓ＋２×ｔＣＫ （１）’
ｔ２＝（ＣＬ−２）×ｔＣＫ−ｔｄ０ （２）’
ｔＣＬ≦１１．４／（ＣＬ−４） （３）’
ｔＣＬ＞１１．４／（ＣＬ−４） （４）’

また、本実施形態においては、プリフェッチのビット数が８で、リードライトバスＲＷＢを経由して並列転送されるビット数が４である場合を説明したが、これらのビット数についても設計事項として適宜に変更することができる。さらに、出力バッファ回路１８やｔＡＡ検知回路１９の具体的な回路構成は、同等の機能を実現できる限り多様な構成で実現することができる。

本実施形態のＤＲＡＭの概略の構成を示すブロック図である。 転送データの転送経路に対応する要部構成を示すブロック図である。 出力バッファ回路のＦＩＦＯバッファ３０の具体的な回路構成を示す図である。 ６ビットラッチ回路の各段のラッチ回路の回路構成を示す図である。 出力バッファ回路のＦＩＦＯバッファ３１の具体的な回路構成を示す図である。 出力バッファ回路のＦＩＦＯバッファ３２の具体的な回路構成を示す図である。 出力バッファ回路のＦＩＦＯバッファ３３の具体的な回路構成を示す図である。 出力バッファ回路において１ビットラッチ回路の経路が設定される場合の動作波形図である。 出力バッファ回路において６ビットラッチ回路の経路が設定される場合の動作波形図である。 ｔＡＡ判定回路の具体的な回路構成を示す図である。 高速のクロックを用いる場合のｔＡＡ判定回路の動作波形図である。 低速のクロックを用いる場合のｔＡＡ判定回路の動作波形図である。

符号の説明

１１…メモリアレイ
１２…センスアンプ部
１３…列デコーダ
１４…行アドレスバッファ
１５…列アドレスバッファ
１７…入力バッファ回路
１８…出力バッファ回路
１９…ｔＡＡ判定回路
２０ａ、２０ｂ…データアンプ
２１…セレクタ
２２…バッファ
２３…遅延部
３０、３１、３２、３３…ＦＩＦＯバッファ
３４…セレクタ
３５…バッファ
４０…１ビットラッチ回路
４１…６ビットラッチ回路
４２…セレクタ
５０、５１、５２、５３、５４、５５…ラッチ回路
６１、６２、６３…出力側回路
１０１，１０２、１０３、１０４、２０１、２０３、３０２、４０３、４０４…スイッチ部
１０２、２０２、３０１…レジスタ部
１０５、１０６、４０７、４０８…ＮＡＮＤ回路
１０７、１０８、３０３、４０９、４１０、４１１…インバータ
４０１、４０２…ＲＳラッチ
４０５、４０６…ＮＯＲ回路
４１２…遅延部

Claims (12)

1. リードコマンドに応じてメモリアレイに保持される所定ビット数のデータをプリフェッチし、内部クロックに同期して前記プリフェッチされたデータの転送単位であるＬビット分を内部バスに並列転送する転送制御回路と、
   前記内部バスから入力される前記Ｌビットのデータの各ビットをそれぞれ保持するＬ個のＦＩＦＯバッファを含み、外部クロックに関連する内部クロックに同期して前記Ｌ個のＦＩＦＯバッファの各々から入力順に保持データを取り出して外部にシリアル転送する出力バッファ回路と、
   を備え、
   前記Ｌ個のＦＩＦＯバッファの各々には、順次入力されるＭビット分のデータをラッチするＭビットラッチ回路と、順次入力されるＮ（Ｎ＞Ｍ）ビット分のデータをラッチするＮビットラッチ回路が併設され、前記Ｍビットラッチ回路の経路と前記Ｎビットラッチ回路の経路を選択的に切り替え可能であることを特徴とする半導体記憶装置。
2. 前記Ｍは１であり、前記Ｍビットラッチ回路は、順次入力される１ビット分のデータをラッチする１ビットラッチ回路であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記リードコマンドに対応するアクセス時間に基づき２値の判定信号を生成する判定回路をさらに備え、
   前記Ｌ個のＦＩＦＯバッファの各々には、前記Ｍビットラッチ回路及び前記Ｎビットラッチ回路のそれぞれの出力ノードのいずれか一方を、前記出力バッファの出力ノードに接続するセレクタを含み、
   前記セレクタは、前記判定信号に応じて前記１ビットラッチ回路の経路と前記Ｎビットラッチ回路の経路を切り替えることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記判定信号は、前記アクセス時間と所定の設定値との大小関係を示すものであり、前記出力バッファ回路は、前記判定信号に応じて、前記アクセス時間が前記設定値に満たないときは前記Ｍビットラッチ回路の経路に切り替え、前記アクセス時間が前記設定値を超えるときは前記Ｎビットラッチ回路の経路に切り替えることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記アクセス時間は、前記外部クロックの周期とＣＡＳレイテンシを乗じた時間として規定されることを特徴とする請求項３又は４に記載の半導体記憶装置。
6. 前記判定回路は、モードレジスタの設定コマンドの発行後における最初のリードコマンドに対応する前記アクセス時間に基づき前記判定信号を生成することを特徴とする請求項３から５のいずれかに記載の半導体記憶装置。
7. 前記転送制御回路は、バーストリード動作の対象として連続する所定のアドレス数に対応する前記所定ビット数のデータをプリフェッチすることを特徴とする請求項１又は２に記載の半導体記憶装置。
8. 前記転送制御回路は、連続する２Ｌアドレス分に対応する２Ｌビットのデータをプリフェッチし、当該２Ｌビットを２分割して前記Ｌビット分を前記内部バスに並列転送することを特徴とする請求項７に記載の半導体記憶装置。
9. 前記Ｌは４であり、前記４個のＦＩＦＯバッファを含んで前記出力バッファ回路が構成されていることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記Ｎは６であり、前記Ｎビットラッチ回路は、順次入力される６ビット分のデータをラッチする６ビットラッチ回路であることを特徴とする請求項１又は２に記載の半導体記憶装置。
11. 前記出力バッファ回路は、前記外部クロックに関連する内部クロックのライズエッジ及びフォールエッジに同期して前記シリアル転送を行うことを特徴とする請求項１又は２に記載の半導体記憶装置。
12. Ｉ／Ｏ数がＰビットの構成に対応して、Ｐ個の前記転送制御回路及びＰ個の前記出力バッファ回路が並列に配置されていることを特徴とする請求項１又は２に記載の半導体記憶装置。

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