KR20020004859A - 반도체기억장치 - Google Patents

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후지사와히로키
타카하시츠기오
나카무라마사유키
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체기억장치에 관한 것으로서 더블데이터 레이트·동기DRAM과 같은 클록동기형의 메모리에 있어서 독출 또는 기입명령의 투입사이클을 지정하는 값(선행 대기시간)을 설정가능한 레지스터를 설치하고 열어드레스 래치회로(110)외 열디코더(116) 사이의 열어드레스계의 신호경로상에 상기 레지스터에 설정된 사전잠재시간에 따라서 사이클시간만큼 시간을 지연시키기 위한 타이밍조정용 레지스터(124, 125)를 설치하도록 하여 정확한 데이터의 독출 및 기입이 가능한 클록동기형의 반도체기억장치를 실현하고 상기 사이클시간을 단축하여 데이터전송속도를 고속화하는 것이 가능한 클록동기형의 반도체기억장치를 제공하는 기술이 제시된다.

Description

반도체기억장치{SEMICONDUCTORO MEMORTY DEVICE}
본 발명은 클록신호에 동기하여 파이프라인방식에서 리드·라이트동작을 실행하는 반도체기억장치에 관하여 예를들면 동기DRAM(다이나믹·랜덤·엑세스·메모리) 또는 더블데이터레이트·동기DRAM등에 적용하기에 유효한 기술에 관한 것이다.
최근에 프로세서의 급속한 동작주파수의 향상에 따라서 DRAM에 대한 요구는엑세스시간의 단축뿐아니라 데이터전송속도의 고속화요구도 높아지고 있다. 상기에 의하여 클록신호(이하, 클록으로 명기)에 동기하여 동작하는 동기DRAM이 개발되어 또한 고속화를 위한 클록의 상승과 하강의 각각에 있어서 데이터를 입출력하는 DDR(더블 데이터 레이트)방식의 동기DRAM등이 제안되고 DRAM의 주류가 되어오고 있다.
이와 같은 구성을 갖는 더블데이터 레이트·동기DRAM은 1999 ISSCC Digest of Technical Papers의 제 412항 ~ 제 413항(1999 IEEE Internal Solid-State Circuit Conference 제24.2 "A 2.5V 333MB/s/pin 1Gb Double Data Rate SDRAM", p 412 - p. 413)에 개시되어 있다.
일본국 특개평10-504129(상응, 미국특허 5,544,124)는 프로그램이 가능한 대기시간을 갖는 동기메모리장치의 최적화 회로를 개시하고 있다.
일본국 특개평10-162572는 다양한 잠재요구에 대응할 수 있는 데이터전송시스템을 개시하고 있다.
일본국 특개평11-224486(상응, 미국특허 6,151,270)는 독출동작 사이에 CAS잠재시간에 대응하는 값에 의해 열선택신호의 활성화/비활성화 시점이 제어되는 동기형메모리장치를 개시하고 있다.
일본국 특개평11-66848은 잠재시간이 감소된 경우에 있어서도 충분한 사이클타이밍의 한계를 가지고 동작가능한 반도체기억장치를 개시하고 있다.
도 29에는 발명자등이 검토한 더블데이터 레이트·동기DRAM의 구성을, 또한 도 30에는 상기 독출시의 타이밍챠트를, 또한 도31에는 기입시의 타이밍챠트를 나타낸다. 발명자에 의한 하기 문제 및 문제의 원인의 분석은 본 발명의 부분이다.
도 29에 나타나는 반도체기억장치는 메모리셀배열(123)과 외부에서 입력되는 어드레스를 래치하는 어드레스버퍼(101)와 상기 어드레스버퍼(101)에 의해 변환된 어드레스를 래치하는 어드레스레지스터(103)와 행어드레스를 디코딩하여 워드선을 선택하는 행어드레스디코더(109)와 열어드레스를 디코딩하여 비트선을 선택하는 열어드레스 디코더(116)와 상기 어드레스버퍼(101)의 출력을 받고 행어드레스를 상기 행어드레스디코더(109)에 전달하는 행어드레스래치(104)와 내부에서 열어드레스를 변경하는 열어드레스카운터(111)와 상기 어드레스버퍼(101)의 출력을 받고 열어드레스를 상기 열어드레스카운터(111)에 전달하는 열어드레스래치(110)와 외부에서 제어신호를 받고 내부의 제어신호를 생성하는 명령디코더(102)와 상기 메모리셀배열(123)에서 독출된 데이터를 외부에 출력하는 출력버퍼(120)와 상기 출력버퍼(120)에서 출력되는 데이터의 타이밍을 제어하는 출력클록생성회로(119)와 외부로부터 입력되는 데이터를 수취하는 입력버퍼(121)와 상기 메모리셀배열(123)에서 독출된 데이터를 상기 출력버퍼(120)에 전달하는 또는 상기 입력버퍼(121)에서 데이터를 상기 메모리셀(123)에 기입하는 독출/기입회로(117)등으로 구성되어 있다. 동기DRAM의 특징 하나는 명령 코드(이하, 커맨드로 명기)에 의해 CAS잠재시간(컬럼어드레스가 변환되고 나서 리드데이터가 출력되기 까지의 클록사이클수)을 설정가능한 점이 있다.
도 29의 DRAM에 있어서의 독출동작을 도 30을 참조하여 설명한다. 도 30은 동작개시를 지시하는 ACTV커맨드로부터 독출 또는 기입을 지시하는 READ커맨드 또는 WRITE커맨드(이하, 양커맨드를 구별하지 않는 경우는, 컬럼커맨드로 명기)까지의 클록사이클수(tRCD)가 2사이클, CAS잠재시간(CL)이 2사이클의 경우의 타이밍챠트이다. 도 30에 나타나고 있는 바와 같이 ACTV커맨드가 투입되면 동시에 행어드레스가 어드레스버퍼(101)로부터 내부로 변환되어, ACTV커맨드를 수취하여 커맨드디코더(102)로부터 출력된 ACLK에서 어드레스레지스터(103)에 래치된다.
또한, ACTV커맨드를 수취하여 커맨드디코더(102)에서 출력되는 클록(RCLK)에 의해 행어드레스가 행어드레스래치(104)에 래치된다. 상기 후 행어드레스신호는 행디코더(109)에서 디코딩되고 행어드레스값에 따른 워드선을 선택한다. 워드선이 선택되면 선택된 워드선에 연결되는 메모리셀로부터 비트선으로 데이터가 출력된다. 충분하게 비트선에 데이터가 출력된 경우에 센스앰프가 기동되고 비트선전위가 증폭된다.
ACTV커맨드가 투입되고나서 2사이클 후에 READ커맨드가 투입된다. 그리하면 동시에 열어드레스가 어드레스버퍼(101)에서 내부로 변환되어 READ커맨드를 수취하여 커맨드디코더(102)로부터 출력된 클록 ACLK에서 어드레스레지스터(103)에 래치된다. 또한, READ 커맨드를 수취하여 커맨드디코더(102)로부터 출력된 클록 YCLK 1에서 열어드레스가 열어드레스 래치(110)에 래치된다. 상기 후 열어드레스 신호는 열어드레스 카운터(111)를 통하여 열디코더(116)에서 디코딩되어 열어드레스값에 따른 비트선을 선택한다. 이 때 비트선이 센스앰프에 의해 충분하게 증폭되어 있는 것이 비트선을 선택할 수 있는 조건이 된다. 비트선 선택 후 비트선의 데이터는 독출회로(117)를 통하여 출력버퍼(120)에서 외부에 출력되는 타이밍은 출력클록생성회로(199)로부터 생성된 QCLK1에 의해 결정된다.
또한, 더블데이터 레이트·동기DRAM에서는 독출회로(177)로부터 출력버퍼(120)로 출력비트수(n)의 2배의 2n비트의 데이터가 독출되고 클록의 상승과 하강의 각각 에이지에 동기하여 n비트씩 데이터가 출력된다. 또한, 도 30에 있어서, 열어드레스 입력과 컬럼셀렉트신호가 2개씩 나타나고 있는 것은 버스트모드등에서 열어드레스 카운터(111)에 의해 연속한 어드레스가 생성되어 상기에 의거하여 리드동작하는 경우를 나타내기 위함이다.
도 31에는 도 29의 DRAM에 있어서 tRCD가 2사이클, CAS 잠재시간이 1사이클의 경우 데이터기입시의 타이밍챠트를 나타낸다. 도 31에 나타나고 있는 바와 같이 기입시에는 ACTV커맨드가 투입되는 것과 동시에 행어드레스가 내부로 변환되어 행디코더(109)에서 행어드레스가 디코더되어 워드선이 선택되고 메모리셀의 데이터가 비트선에 출력된다. 충분하게 비트선이 열린시점에서 센스앰프가 기동되고 비트선전위가 증폭된다.
또한, ACTV커맨드가 투입되고 나서 2사이클후에 WRIF커맨드가 투입되고 WRITE 커맨드가 투입되는 것과 동시에 열어드레스가 내부로 변환된다. 상기 후 독출시와 동일하게 열어드레스가 디코딩되어 비트선이 선택된다. 기입데이터는 WRITE커맨드가 투입되고 나서(CAS잠재시간 - 1)= 1사이클에서 외부에서 변환된다. 이때 더블데이터 레이트·동기DRAM에서는 클록의 상승과 하강의 양에이지에서 각각 n비트의 기입데이터가 입력버퍼(121)에 의해 내부로 변환되고 2n비트로서 기입회로(117)를 통하여 메모리셀배열(123)로 보내지고 선택된 비트선을 통하여 메모리셀으로 기입된다.
상기한 더블데이터 레이트·동기DRAM에서는 클록의 상승과 하강의 양에이지에서 각각 리드데이터의 출력과 라이트데이터의 변환을 실행하기 때문에 데이터전송속도가 향상된다는 이점을 가지고 있으므로 커맨드에 관련해서는 도 30과 도 31에 나타나고 있는 바와 같이 ACTV커맨드 입력에서 컬럼커맨드의 입력까지 1사이클의 공간을 두기 때문에 커맨드의 전송효율이 낮고 커맨드를 출력하는 CPU는 ACTV커맨드 출력후 1사이클 대기하고 나서 컬럼커맨드를 출력하는 경우가 되기 때문에 시스템전체의 성능이 충분하게 상승하지 않는다는 불합리가 있다.
상기에서 ACTV커맨드투입후에 투입되는 컬럼커맨드의 투입타이밍을 1사이클 미리대기하고 투입하는 방식의 동기DRAM에 대해서 검토하였다. 컬럼커맨드의 투입타이밍을 1사이클 대기하는 것으로 CPU는 1사이클 빠르게 다른 처리로 이행하는 것이 가능해지기 때문에 시스템전체의 성능이 향상하는 이점이 있다. 그런데 상기의 경우 선행하여 잠재시간을 가변하는 것으로 각열 시스템으로 대응이 가능 해진다.
그런데 이와 같은 컬럼커맨드의 선행투입을 실현하기에는 도 29에 나타나고 있는 바와 같은 구성의 더블데이터 레이트·동기 DRAM등에서는 불가능한 것을 알수 있었다. 구체적으로 READ커맨드가 선행하여 투입되는 것에 의해 열어드레스도 선행하여 투입되어 버리고 센스앰프에서 비트선의 데이터가 증폭되기 전에 비트선이 선택되는 것이 된다. 상기 결과 올바른 데이터가 독출되지 않는다. 또한, WRITE 커맨드가 선행하여 투입되는 것에 의해 기입회로에 올바른 기입데이터가 입력되기 전에 비트선이 선택되는 것이 되고 올바른 데이터가 기입되지 않기 때문이다.
본 발명의 목적은 독출커맨드와 기입커맨드가 선행하여 투입되고 열어드레스가 선행으로 투입된 경우에서도 올바른 데이터의 독출 및 기입이 가능한 클록동기형의 반도체 기억장치를 제공하는 것이다.
상기 발명의 다른 목적은 사이클시간을 단축하여 데이터전송속도를 고속화하는 것이 가능한 클록동기형의 반도체기억장치를 제공하는 것이다.
상기 발명의 상기 및 그 외의 목적과 신규 특징에 대해서는 본 명세서의 기술 및 첨부도면에서 명확해 질 것이다.
본원에 있어서 개시되는 발명가운데 대표적인 것의 개요를 설명하면 하기의 경우와 같다.
상기 목적을 달성하기 위하여 본 발명에 관한 반도체기억장치는 더블데이터레이트·동기DRAM과 같은 반도체 메모리에 있어서 독출 또는 기입커맨드의 투입사이클을 지정하는 값(선행 대기시간)을 설정가능한 레지스트를 설치하면서 열어드레스래치회로와 열디코더간의 열어드레스계의 신호경로상에 상기 레지스터에 설정된 선행하는 대기시간에 따라서 소정의 사이클시간만 신호를 지연시키기 위한 타이밍조정용레지스터를 설치하도록 하였다.
즉, 메모리셀이 접속된 워드선과 비트선을 갖는 메모리셀배열과 외부에서 입력되는 행어드레스를 래치하는 행어드레스래치회로와 행어드레스를 디코딩하여 상기 메모리셀배열내의 워드선을 선택하는 행디코더와 외부에서 입력되는 열어드레스를 래치하는 열어드레스래치회로와 열어드레스를 디코딩하여 상기 메모리셀 배열내의 비트선을 선택하는 열디코더와 상기 메모리 셀 배열로부터 독출된 데이터를 외부에 출력하는 출력버퍼와 외부에서 입력되는 데이터를 변환하는 입력버퍼와 상기 입력버퍼 및 출력버퍼에 있어서의 데이터의 변환타이밍 및 데이터의 출력타이밍을 지정하는 값을 설정가능한 제1의 레지스터를 구비하여 상기 입력버퍼 및 출력버퍼는 상기 제 1 의 레지스터에 설정된 값에 따라서 동작타이밍이 결정되도록 구성되어 이루어지는 반도체기억장치에 있어서 데이터의 독출지령 또는 기입지령의 투입타이밍을 지정하는 값을 설정가능한 제 2의 레지스터를 설치하면서 상기 열어드레스 래치회로와 상기 열디코더와의 사이의 열어드레스계 신호경로상에는 상기 제 2의 레지스터에 설정된 값에 따라서 소정의 시간만큼 시간을 지연시키기 위한 타이밍조정회로를 설치한 것이다.
상기 수단에 의하면 상기 제 2의 레지스터에 설정된 값(컬럼커맨드 선행대기시간값)에 응하여 상기 타이밍조정회로가 열어드레스계의 신호의 전반지연시간을 제어할 수 있기 때문에 독출지령 또는 기입지령(컬럼커맨드)이 선행하여 투입되는 것에 의해 열어드레스가 선행하여 변환되는 경우에서도 비트선의 전위가 증폭되는 타이밍에 병합하여 열어드레스 디코더에 의한 비트선 선택이 실행되고 올바른 데이터를 독출하는 것이 가능하다. 또한, 입력버퍼에 의해 기입데이터가 변환된 후에 비트선에 선택되는 것이 되고 선택된 워드선에 접속되어 있는 메모리셀에 올바른 데이터를 기입하는 것이 가능하다.
또한, 제 1의 레지스터에 설정되는 값(CAS대기시간)이 변경되어도 제2의 레지스터에 설정된 값(컬럼커맨드 선행대기시간 값)은 독립하여 설정되어 있고 상기에 의해 상기 타이밍조정회로도 독립하여 제어되기 때문에 올바른 동작이 보증된다. 또한 제 1의 레지스터의 설정값(CAS대기시간)이 변경되지 않고 제2의 레지스터의 설정값(컬럼커맨드 선행 대기시간 값)이 변경된 경우에도 제 1의 레지스터의 설정값(CAS 대기시간)과는 독립하여 제어되는 상기 타이밍 조정회로에 의해 열어드레스계의 신호의 전반지연시간이 조정되고 비트선의 전위가 증폭되는 타이밍 및 기입 데이터가 입력되는 타이밍에 병합하여 비트선을 선택할 수 있으므로 올바른 동작이 보증된다.
또한, 바람직하게는 외부로부터 공급되는 제어신호에 의거하여 내부회로의 제어에 이용되는 내부제어신호를 생성하는 회로와 상기 제 2의 레지스터에 설정된 값에 응하여 소정의 사이클시간만큼 상기 내부제어신호를 지연시키기 위한 지연제어 회로가 설치되고 상기 타이밍 조정회로는 상기 지연제어회로에서 조정된 내부제어 신호에 의해 제어되어 열어드레스계의 신호의 타이밍조정을 실행하도록 구성된다. 상기에 의해 상기 타이밍조정회로를 제어하는 신호를 조직적으로 효율 좋게 생성하는 것이 가능하다.
또한, 상기 내부제어신호에 의거하여 상기 출력버퍼의 동작타이밍을 전달하는 신호를 생성하는 회로를 설치하여 상기 회로는 상기 지연제어회로에서 생성된 내부제어신호에 의해 제어되고 상기 제 2의 레지스터에 설정된 값에 따라서 발생하는 신호를 지연가능하게 구성한다. 상기에 의해 상기 타이밍조정회로 및 출력버퍼의 동작타이밍을 전달하는 신호를 생성하는 회로를 공통의 신호로 제어하는 것이 가능하고 제어회로의 구성을 간략화하는 것이 가능하다.
또한, 상기 타이밍조정회로를 설치하는 위치는 상기 열어드레스 래치회로와 상기 열디코더와의 사이라면 어느 곳에서도 좋지만 상기 열어드레스 래치회로에 래치된 열어드레스를 자동적으로 갱신하는 열어드레스 카운터를 구비하는 경우 상기 타이밍조정회로는 상기 열어드레스카운터와 상기 열디코더와의 사이의 열어드레스계 신호경로상 혹은 상기 열어드레스래치회로와 상기 열어드레스카운터와의 사이에 설치하는 것이 바람직하다. 상기에 의해 클록에 동기하여 동작하는 반도체기억장치에서는 어드레스래치 및 어드레스갱신동작과 열어드레스의디코더 동작을 별도의 사이클에 분산하여 실행시키는 것으로 사이클타이밍의 단축이 가능해진다.
또한, 상기 메모리셀배열의 정규메모리열과 치환가능한 복수의 예비메모리열과 불량을 갖는 메모리열의 어드레스를 기억가능한 구제어드레스기억회로와 입력된 열어드레스와 상기 구제어드레스의 기억회로에 기억된 어드레스를 비교하는 어드레스 비교회로와 상기 어드레스비교회로의 비교결과에 의거하는 신호를 디코딩하여 상기 예비메모리열의 어느하나를 선택하는 중복 열디코더를 또한 구비하는 경우에는 상기 열어드레스 비교회로는 상기 열어드레스 카운터에서 출력되는 어드레스를 상기 구제어드레스 기억회로에 기억된 어드레스를 비교하도록 구성되고 상기 어드레스 비교회로와 상기 중복 열디코더와의 사이의 신호경로상에 제 2의 타이밍 조정회로를 설치하도록 하여도 좋다. 제 2의 타이밍조정회로를 설치하는 것에 의해 열어드레스계의 신호의 전달타이밍을 보다 최적으로 제어하는 것이 가해지고 타이밍클록에 동기하여 동작하는 반도체기억장치에서는 어드레스래치 및 어드레스 갱신동작 및 어드레스 비교동작과 열어드레스의 디코딩동작을 별도의 사이클에 분산하여실행시키는 것으로 사이클타이밍의 단축이 가능해진다.
또한, 상기 열디코더의 전단계에 상기 열어드레스를 프리디코딩하는 열프리디코더를 구비하는 경우에는 상기 타이밍조정회로는 상기 열어드레스카운터와 상기 열디코더와의 사이에 또는 상기 제 2의 타이밍조정회로는 상기 열어드레스 비교회로와 상기 열프리디코더와의 사이에 각각 설치하도록 한다. 타이밍조정회로는 열디코더에 근접한 만큼 그 수가 많아지지만 이와 같은 구성에 의해 타이밍조정회로의 조정규모를 증대시키지 않고 사이클타이밍의 단축이 가능해진다.
그러나, 상기 열디코더의 전단계에 상기 열어드레스를 프리디코딩하는 열프리디코더를 구비하는 경우에 상기 타이밍 조정회로는 상기 열프리디코더와 상기 열디코더와의 사이에 또는 상기 제 2의 타이밍조정회로는 상기 열어드레스 비교회로아 상기 열디코더와의 사이에 각각 설치되는 것도 가능하다. 타이밍조정회로는 열디코더에 근접한 만큼 최적의 동작 배분이 용이해지므로 상기와 같은 구성에 의해 다소 회로규모는 크게 되지만 한층 사이클타이밍의 단축이 가능해진다.
또한, 상기 메모리셀 배열의 정규메모리열과 치환가능한 복수의 예비메모리열과 불량을 가지는 메모리열의 어드레스를 기억가능한 구제어드레스 기억회로와 입력된 열어드레스와 상기 구제어드레스 기억회로에 기억된 어드레스를 비교하는 어드레스 비교회로와 상기 어드레스비교회로의 비교결과에 의거하는 신호를 디코딩하여 상기 예비메모리열의 어느 하나를 선택하는 중복 열디코더를 또한 구비하는 경우 상기 열어드레스 래치회로와 상기 어드레스 비교회로와의 사이에상기 제3의 타이밍조정회로를 설치하도록 하여도 좋다. 상기에 의해 한층 더 최적의 동작배분이 가능 해지고 보다 더 한층 사이클타이밍의 단축이 가능해진다.
또한, 외부에 공급되는 커맨드에 의거하여 동작하는 반도체기억장치인 경우 상기 제 2의 레지스터에 설정되는 값은 동작개시 커맨드가 투입된 후에 투입되는 상기 독출 또는 기입커맨드가 선행하여 투입되야하는 사이클수를 지정하는 값으로 한다. 상기에 의해 기존의 더블데이터 레이트·동기DRAM과 같은 클록동기형 메모레에 있어서 사이클타이밍의 단축이 가능해진다.
또한, 상기 제 2의 레지스터에 설정되는 값은 외부에 공급되는 상기 커맨드가 상기 제 2의 레지스터로 설정을 지시하고 있을 때 외부에서 어드레스가 입력되는 단자의 상태에 의거하여 설정되도록 구성한다. 상기에 의해 어떤 새로운 외부단자를 설치하지 않고 상기 제2의 레지스터로 설정이 가능해진다.
또한, 바람직하게는 상기 타이밍 조정회로는 신호지연수단을 갖는 지연경로와 신호지연수단을 갖지 않고 입력된 수단을 상기 상태로 출력하는 관통경로와 상기 제 2의 레지스터에 설정된 값에 응하여 입력신호를 상기 복수의 경로의 어느 하나를 통과시키던가 절환하는 절환수단에 의해 구성한다. 상기에 의해 비교적 간단한 회로구성으로 제어가 용이한 타이밍조정회로를 실현하는 것이 가능하다.
또한, 바람직하게는 상기 타이밍조정회로의 신호지연수단을 갖는 상기 지연경로에는 상기 내부제어신호에 의해 동작하는 마스터열속구성의 래치수단을 배치한다. 상기에 의해 회로를 제어하는 클록신호의 단방향에 의해 타이밍 조정회로의 입력단자에서 출력단자로 입력신호가 스니크관통하여 소망의 지연이 구해지지 않게 되는 것을 확실하게 방지하는 것이 가능하다.
도 1 은 본 발명을 적용한 반도체기억장치의 일례로서 더블데이터 레이트·동기DRAM의 한 실시형태를 나타내는 블록구성도이다.
도 2 는 도 1에 나타나 있는 지연 제어회로의 구성예를 나타내는 회로구성도이다.
도 3A, 도 3B 는 도 2에 나타난 지연제어회로의 입출력신호의 타이밍을 나타내는 타이밍챠트이다.
도 4 는 열어드레스 래치의 구체예를 나타내는 회로도이다.
도 5 는 열어드레스 래치등을 구성하는 클록 된 인버터의 회로구성도이다.
도 6 은 도 1에 나타난 타이밍조정회로의 하나의 구체예를 나타내는 회로도이다.
도 7 은 도 1에 나타난 타이밍조정회로의 다른 구성예를 나타내는 회로도이다.
도 8 은 도 1에 나타난 타이밍조정회로의 제 3의 구성예를 나타내는 회로도이다.
도 9 는 타이밍 가변회로의 한 구성예를 나타내는 회로도이다.
도 10 은 도 1에 나타난 실시형태의 더블데이터 레이트·동기DRAM에 있어서tRCD가 2사이클, CAS대기시간이 2 사이클, 컬럼커맨드 선행대기시간(AL)이 0사이클의 경우에 독출동작시의 내부의 주요한 신호타이밍챠트이다.
도 11 은 도 10과 동일조건에 있어서, 실시형태의 더블데이터레이트·동기DRAM의 기입동작시의 내부의 주요한 신호 타이밍의 챠트이다.
도 12 는 도 1에서의 실시형태의 더블데이터 레이트·동기 DRAM에 있어서 tRCD가 2사이클, CAS대기시간이 2사이클 컬럼커맨드 선행 대기시간(AL)이 1사이클의 경우에 독출동작시의 내부의 주요한 신호 타이밍챠트이다.
도 13 은 도12와 동일 조건에 있어서 실시형의 더블데이터 레이트·동기DRAM의 기입동작시의 내부의 주요한 신호타이밍챠트이다.
도 14A 및 도 14B 는 도 1의 실시형태의 더블데이터 레이트·동기DRAM에 있어서 tRCD가 2 사이클, CAS대기시간이 2사이클, 컬럼커맨드 선행대기시간(AL)이 0사이클의 경우 도 14A와 1사이클의 경우 도 14(B)의 독출동작시의 주요한 회로의 동작순서를 나타내는 타이밍챠트이다.
도 15A 및 도 15B 는 ACTV커맨드로부터 비트선이 증폭되기 까지의 시간이 짧은 경우에 있어서 컬럼커맨드 선행 대기시간(AL)이 0사이클의 경우 도 15A와 1사이클의 경우 도 14(B)의 독출동작시의 주요한 회로의 동작순서를 나타내는 타이밍챠트이다.
도 16 은 제 1 실시형태의 더블데이터 레이트·동기DRAM에 있어서 커맨드의 열류와 커맨드코드와의 관계를 나타내는 커맨드구성도이다.
도 17A 및 도 17B 는 제 1 실시형태의 더블데이터 레이트·동기DRAM에 있어서, 연장된 모드레지스터 세트·커맨드에서 설정되는 값의 예 도 17A와 모드레지스터 세트 ·커맨드에서 설정되는 값의 예 도 17(B)를 나타내는 설명도이다.
도 18 은 본 발명을 적용한 더블데이터 레이트·동기DRAM의 제 2 실시형태를 나타내는 블록구성도이다.
도 19 는 도 18에 나타는 더블데이터 레이트·동기DRAM에 있어서 tRCD가 2사이클, CAS잠재시간이 2 사이클, 컬럼커맨드 선행대기시간(AL)이 1사이클의 경우의독출동작시의 내부의 주요신호의 타이밍챠트이다.
도 20 은 본 발명을 적용한 더블데이터 레이트·동기DRAM의 제 3의 실시형태를 나타내는 블록구성도이다.
도 21 은 도20에 나타난 더블데이터 레이트·동기DRAM에 있어서 tRCD가 2사이클, CAS대기시간이 2사이클, 컬럼커맨드 선행 대기시간(AL)이 1사이클의 경우의 독출동작시의 내부의 주요한 신호의 타이밍챠트이다.
도 22 는 본 발명을 적요한 더블데이터 레이트·동기DRAM의 제 4의 실시형태를 나타내는 블록구성도이다.
도 23 은 도 22에 나타난 더블데이터 레이트 ·동기DRAM에 있어서 tRCD가 2사이클, CAS대기시간이 2사이클, 컬럼커맨드 선행 대기시간(AL)이 1사이클의 경우의 독출동작시의 내부의 주요한 신호의 타이밍챠트이다.
도 24 는 본 발명을 적용한 더블데이터 레이트 ·동기DRAM의 제 5의 실시형태를 나타내는 블록구성도이다.
도 25 는 도 24에 나타난 더블데이터 레이트·동기DRAM에 있어서 tRCD가 2사이클, CAS대기시간이 2사이클, 컬럼커맨드선행대기시간(AL)이 2사이클의 경우의 독출동작시의 내부의 주요신호의 타이밍이챠트이다.
도 26 은 도 24의 실시형태에 있어서 지연제어회로의 구체적인 구성예를 나타내는 회로도이다.
도 27 은 본 발명을 적용하는 더블데이터 레이트·동기DRAM의 제 6의 실시형태를 나타내는 블록구성도이다.
도 28 은 도 27에 나타난 더블데이터 레이트·동기DRAM에 있어서 tRCD가 2사이클, CAS대기시간이 2사이클, 컬럼커맨드 선행 대기시간(AL)이 1.5사이클의 경우의 독출동작시의 주요신호의 타이밍챠트이다.
도 29 는 종래의 더블데이터 레이트·동기DRAM의 개략구성을 나타내는 블록도이다.
도 30 은 도 29에 나타난 종래의 더블데이터레이트·동기DRAM에 있어서 tRCD가 2사이클, CAS 대기시간이 2사이클의 경우의 독출동작시의 내부의 주요한 신호의 타이밍챠트이다.
도 31 은 도 30과 동일한 조건에 있어서 종래의 더블데이터 레이트·동기DRAM의 기입동작시의 내부의 주요한 신호 타이밍챠트이다.
<주요 부분에 대한 도면부호의 설명>
101 : 어드레스 버퍼 102 : 커맨드 디코더
103 : 어드레스레지스터 104 : 행어드레스래치,
105 : 행어드레스비교회로 106 : 행구제어드레스 기억회로
107 : 행프리디코더 108 : 중복행디코더
109 : 행디코더 110 : 열어드레스 레지스터
111 : 열어드레스 카운터 112 : 열어드레스 비교회로
113 : 열구제어드레스 기억회로 114 : 열프리디코더
115 : 중복열디코더 116 : 열디코더
117 : 독출/기입회로 118 : 출력레지스터
119 : 출력클록생성회로 120 : 출력버퍼
121 : 입력버퍼 122 : 입력레지스터
123 : 메모리셀 배열 124 : 제 1 타이밍조정회로
125 : 제 2 타이밍조정회로 126 : 지연제어회로
224, 324, 424, 524 : 제 3 타이밍조정회로
425 : 제 4 타이밍조정회로
이하, 본 발명에 관한 반도체기억장치의 적절한 실시형태에 대해서 첨부도면을 이용하여 설명한다.
도 1은 본 발명을 적용한 더블데이터 레이트·동기DRAM의 제 1의 실시형태를 나타내는 블록도이다.
제 1의 DRAM은 복수의 메모리셀 매트릭스형으로 배치된 예를들면 4개의 뱅크로 이루어지고 전체가 256메가비트와 같은 기억용량을 갖는 메모리셀배열(123)과 외부로부터 입력되는 어드레스데이터(이하, 어드레스로 개략)를 멀티플랙스방식으로 내부로 변환하는 어드레스버퍼(101)와 상기 어드레스버퍼(101)에 의해 변환된 어드레스를 래치하는 어드레스 레지스터(103)와 상기 어드레스 레지스터(103)에 래치된 어드레스 가운데 행어드레스를 래치하는 행어드레스 래치(104)와 휴즈를 이용하여 행어드레스의 구제어드레스를 기억하는 행구제어드레스 기억회로(106)와 상기 구제어드레스와 행어드레스를 비교하는 행어드레스 비교회로(105)와 행어드레스를 프리디코딩하는 행어드레스 프리디코더(107)와 행어드레스를 디코딩하여 메모리배열(123)내에 대응하는 워드선을 선택하는 중복 행어드레스디코더(108) 및 행어드레스디코더(109)와 상기 어드레스 레지스터(103)에 래치된 어드레스 가운데 열어드레스를 래치하는 열어드레스 래치(110)와 래치된 열어드레스 내부에서 자동적으로 갱신하는 열어드레스 카운터(111)와 열어드레스의 구제어드레스를 기억하는 열구제 어드레스 기억회로(113)와 상기 구제어드레스와 열어드레스를 비교하는 열어드레스 비교회로(112)와 열어드레스를 프리디코딩하는 열어드레스 프리디코더(114)와 열어드레스를 디코딩하여 메모리배열(123)내에 대응하는 컬럼(비트선)을 선택하는 중복 열어드레스 디코더(115) 및 열어드레스 디코더(116)와 외부에서 입력되는 칩셀렉트신호(/CS)등의 제어신호를 수취하여 내부의 제어신호를 생성하는 커맨드 디코더 (102)와 상기 메모리셀 배열(123) 에서 독출된 데이터를 외부에 출력하는 출력버퍼(120)와 CAS대기시간 값에 응하여 상기 출력버퍼(120) 에 데이터를 보내는 타이밍이 제어되는 출력레지스터(118)와 상기 출력레지스터 (118)에서 출력되는 데이터의 타이밍을 제어하는 출력클록 생성회로(119)와 외부에 입력되는 데이터를 수취하는 입력버퍼(121)와 CAS대기시간 값에 따라서 상기 입력버퍼(121)에서 데이터를 상기 메모리셀 배열(123)에 보내는 타이밍이 제어되는 입력레지스터(122)와 상기 메모리셀 배열(123)에서 독출된 데이터를 상기 출력레지스터(118)에 전하면서 상기 입력레지스터(122)에서 데이터를 상기 메모리셀(123)에 기입하기 위한 독출/기입회로(117)를 구비하고 있다.
상기 커맨드 디코더(102)에 외부에서 입력되는 제어신호로서는 칩을 선택상태로 하는 상기 칩셀렉트신호(/CS)외 상호가 역상하는 한쌍의 클록(CLK, /CLK), 클록이 유효한 것을 나타내는 클록이네이블 신호(/CKE), 행어드레스 스트로브신호(/RAS)(이하, RAS신호로 명기), 열어드레스트로브신호(/CAS)(이하, CAS로 명기), 데이터의 기입동작을 지시하는 라이트이네이블신호(/WE), 데이터의 입출력을 지시하는 데이터 스트로브신호(DQS), 데이터의 출력을 금지하는 데이터 마스크신호(DM)등이 있다. 이들 신호 가운데 부호 앞에 "/"가 붙여져 있는 것을 로우레벨이 유효레벨인 것을 의미하고 있다. 커맨드디코더(102)는 이들 제어신호가운데 CKE, /CS, /RAS, /CAS, /WE와 어드레스 신호의 일부를 디코딩하여 입력커맨드를 이해하여 CAS대기시간등이 설정되어 있는 것을 나타내는 신호 (CL, ALE), 독출/기입회로(117)에 대한 독출과 기입의 타이밍을 전달하는 내부제어신호(MAE, WBE), 열어드레스 래치회로(110)에 대한 래치타이밍을 전달하는 제어신호(WRE)등을 생성하여 출력하면서 클록(CLK, /CLK)에 의거하여 상호가 위상과 주기가 다른 복수열류의 내부 클록(ALCK, BCLK, QCLK, RCLK, DCLK, YCLK 1 ~ 4)을 생성하여 소망하는 내부회로에 공급한다. 또한, 상기 커맨드디코더(102)내에는 입력커맨드 가운데 모드레지스터로 설정을 지시하는 MRS커맨드에 따라서 설정되는 CAS대기시간 값(CL)을 보지하는 CL설정레지스터(131)가 설치되어 있다.
또한, 상기 실시형태에 있어서는 상기 커맨드 디코더 (102)내에 모드 레지스터로 설정을 지시하는 MRS커맨드에 의해 설정되는 컬럼커맨드의 선행 대기시간 즉 ACTV커맨드에 대한 통상의 컬럼커맨드의 투입사이클을 임의 사이클전에 취해 오는 값(AL)을 보지하는 AL설정레지스터(132)가 설치되어 있다.
또한, 커맨드 디코더(102)로부터 생성되는 클록(QCLK)에 의거하여 출력레지스터(118)의 래치타이밍을 전하는 신호(QCLK 1)를 형성하기 위한 공지의 DLL(Digital Locked Loop)회로등으로 구성된 출력클록 생성회로(119)가 설치되어 있다. DLL회로는 신호의 전송지연시간을 변화가능한 가변지연회로와 본래의 독출신호의 경로와 지연시간이 비등해지도록 구성된 반복회로와 상기 가변지연회로의 입력신호의 위상과 가변지연회로를 통한 신호를 또한 상기 반복회로를 통하여 지연시킨 신호의 위상을 비교하여 위상이 일치하도록 상기 가변지연회로의 지연시간을조정할 수 있도록 구성된 회로이다.
상기 실시형태에 있어서는 상기 출력클록 생성회로(119)의 후단계에 출력클록생성회로(119)에서 생성된 신호와 지연제어회로(126)에서 지연된 신호(ORE 1)을 입력하는 2입력 AND 게이트(133)가 설치되어 있고 신호(ORE 1)가 이네이블(하이레벨)의 경우는 출력클록 생성회로(119)의 출력이 QCLK 1로서 출력되고 ORE 1이 무능화(로우레벨)의 경우는 QCLK 1은 로우레벨로 고정되도록 되어 있다.
또한, 상기 실시형태에 있어서는 상기 열 프리디코더(114)의 전단계에 설정된 선행 대기시간(AL)에 따른 지연을 전달하기 위한 제 1의 타이밍 조정회로(124)가 또한 상기 열어드레스 비교회로(112)와 상기 열 프리디코더(114)의 사이에 동일한 기능을 갖는 제 2의 타이밍 조정회로(125)가 배치되어 있다. 또한, 상기 커맨드디코더(102)에서 출력되는 클록(YCLK 4) 및 제어신호(ALE)에 의거하여 동일하게 상기 커맨드 디코더(102)에서 출력되는 타이밍 제어신호(MAE, ORE, WBE)를 적절하게 지연한 신호(MAE 1, ORE 1, WBE 1)을 형성하기 위한 지연제어회로(126)가 설치되어 있다.
도 2는 상기 지연 제어회로(126)의 구체적인 회로예를 나타낸다.
상기 지연제어회로(126)는 커맨드 디코더(102)에서 공급되는 신호(MAE, ORE, WBE)를 각각 입력하고 내부클록(YCLK 4)과 신호(ALE)를 제어신호로 하는 1비트의 지연용 레지스터(201, 202, 203)에 의해 구성되어 있다. 이들 레지스터(201 ~ 203)는 각각 입력신호(MAE, ORE, WBE)를 신호(ALE)에 따라서 지연시키기 위한 것이고 상기 가운데 레지스터(201)는 도 3A의 (b)에 나타나는 바와 같이 신호(ALE)가로우레벨 즉 AL이 "0"의 경우는 신호 관통상태가 되어 입력신호(MAE)를 작게 지연시킨 신호(MAE 1)로서 출력하고 신호(ALE)가 하이레벨 즉 AL이 "1"의 경우는 입력신호(MAE)를 클록(YCLK 4)에서 래치하여 클록 1주기분만큼 지연시킨 신호(MAE 1)로서 출력시키도록 구성되어 있다.
또한, 레지스터(202)는 도 3B의 (b)에 나타나는 바와 같이 AL이 "0"의 경우는 신호 관통상태가 되어 입력신호(ORE)를 작게 지연시킨 신호(ORE 1)로서 출력하고 AL이 "1"의 경우는 입력신호(ORE)를 클록(YCLK 4)으로 래치하여 클록 1주기분만큼 지연시킨 신호(ORE 1)로서 출력시키도록 구성되어 있다. 또한, 신호(WBE)는 레지스터(203)에 의해 신호(MAE)와 동일하게 지연되므로 도시를 생략한다.
또한, 상기 기술한 출력클록 생성회로(119)의 후단에 설치된 입력 AND게이트(133)에는 상기 레지스터(202)에서 지연된 신호(OBE 1)가 입력되어 있기 때문에 AL이 "0"의 경우는 출력클록생성회로(119)에서 생성된 신호를 작게 지연시킨 신호(QCLK 1)로서 출력하고 AL이 "1"의 경우는 클록 1주기분만큼 지연시킨 신호(QCLK 1)로서 출력하도록 동작한다. 상기에서 출력클록생성회로(119)의 입력신호(QCLK)는 클록이므로 출력신호(QCLK 1)은 AL에 따라서 도 3A에 나타나는 신호(MAE 1)와 동일하도록 파형이 된다.
도 4는 상기 어드레스래치회로(110)의 구체적인 회로구성예를 나타낸다. 또한 도 4의 열어드레스 래치회로(110)는 어드레스 1비트에 대응하는 구성이고 상기의 회로가 열어드레스의 비트수분 만큼 설치된다.
도 4의 어드레스 래치회로(110)는 클록 인버터(602 ~ 604)로 이루어지고 클록(BCLK)에 의해 동작하는 마스터래치(LT 1)와 클록 인버터(605 ~ 607)로 이루어지고 클록(BCLK)에 의해 동작하는 열속래치(LT 2)로 이루어지는 마스터열속구성의 플립 플롭(FF 1)과 클록 인버터(609 ~ 611)로 이루어지고 전단계의 플립플롭(FF 1)의 출력을 입력으로 하고 클록(YCLK 1)에 의해 동작하는 래치(LT 3)와 클록 인버터(612 ~ 615)로 이루어지고 상기 플립 플롭(FF 1)의 입력과 동일한 신호를 입력으로 하고 클록(YCLK 1)에 의해 동작하는 래치(LT 4)로 구성되어 있다. 그리고, 출력부에는 커맨드디코더(102)로부터 제어신호(WRE)에 따라서 상기 래치(LT 3, LT 4)의 출력신호를 선택하여 출력시키는 클록 인버터(616, 617)가 설치되어 있다.
도 4의 회로에는 입력신호(IN)로서 열어드레스의 1비트가 공급되고 플립 플롭(FF 1)에 래치된다. 그런데 출력은 제어신호(WRE)의 레벨에 따라서 선택되므로 제어신호(WRE)가 하이레벨이 되는 데이터기입시에는 인버터(616)가 유효화 되어 플립플롭(FF 1)에 래치된 어드레스가 출력되고 제어신호(WRE)가 로우레벨이 되는 데이터 독출시에는 인버터(617)가 유효화 되어 래치(LT 4)만을 경유한 어드레스가 출력된다. 상기에 의해 열어드레스래치회로(110)는 데이터 기입시에는 독출시보다도 1사이클 즉 클록(BCLK)의 1주기분 지연하는 타이밍으로 입력어드레스를 출력단자(OUT)로 전달시키도록 제어된다.
또한, 도 4에 있어서 각 래치(LT 1 ~ LT 4)를 구성하는 인버터 가운데 605, 607, 611, 615는 통상 2소자의 CMOS인버터이고 상기 이외 및 출력선택용 인버터(616, 617)는 클록 인버터이다. 또한 인버터(601, 608, 612)는 클록 인버터를 제어하기 위한 클록(BLCK, YCLK 1)의 역상의 클록을 형성하기 위한 것이고 618은제어신호(WRE)의 역상의 신호를 형성하기 위한 것으로 각각 통상의 인버터로 구성되어 있다. 도 5에 본 실시형태에서 이용되는 클록 인버터의 구체적 예를 나타낸다.
도 5에 나타나는 바와 같이 클록 인버터는 전원전압(Vcc)과 접지전위(GND)와의 사이에 직렬형태로 접속된 P채널 (MOSFET 301, 302)과 N채널(MOSFET 303, 304)로 구성되고 MOSFET 302, 303의 게이트단자에 입력신호가 인가되어 MOSFET 301, 304의 게이트단자에는 상호 역상하는 클록(CK, /CK)가 인가되는 것에 의해 클록(CK)이 하이레벨의 기간은 전류가 차단되어 인버터로서 동작하지 않도록 된다. 상기에서 CK는 도 4의 회로에서는 클록(BCLK, YCLK 1)에 상당한다.
도 6은 도 1에 있어서 타이밍조정회로(124, 125)의 구체적인 회로구성예를 나타낸다. 또한, 도 6의 회로는 어드레스 1비트에대응하는 구성이고 타이밍조정회로(124)는 상기 회로가 열어드레스의 비트수만큼 또는 타이밍조정회로(125)는 상기 회로는 예비메모리열의 수만큼(32 ×4 = 128개) 설치된다.
도 6의 타이밍조정회로는 타이밍신호(ALE)에 의해 입력신호(IN)를 상호 보조적으로 전달하는 클록 인버터(702, 703)와 클록인버터(704) 및 인버터(705)로 이루어지고 커맨드 디코더(102)로부터 제어신호(ALE)에 의해 입력신호(IN)를 래치하는 래치(LT 11)와 인버터(715), 클록 인버터(716)으로 이루어지고 타이밍이신호(ALE)에 의해 입력신호 IN을 LT11와 상호보조적적으로 래치하는 래치(LT 12)와, 클록 인버터(703) 을 통과한 신호를 지연시키는 제 1의 타이밍 조정용지연회로(717)와, 706 ~ 711로 이루어지고 클록 YCLK 3 또는 YCLK 4에 의해 동작하여 상기 타이밍조정용 지연회로(717)에서 지연된 신호를 래치하는 마스터 열속구성의 플립플롭으로 이루어지는 레지스터(719)와 상기 레지스터(719)에서 래치된 신호를 지연시키는 제 2의 타이밍 조정용 지연회로(718)를 구비하고 있다. 그리고, 출력부에는 상기 제어신호(ALE)에 따라서 상기 타이밍조정용 지연회로(718) 또는 클록인버터(702)의 출력신호를 상호 보조적으로 선택하여 출력시키는 클록인버터(712, 713)가 설치되어 있다.
상기 타이밍조정용 지연회로(717, 718)는 예를들면 복수의 인버터를 직렬로 접속하여 각 게이트 지연 시간의 총합에 상당하는 지연 시간을 갖는 회로로서 구성된다. 상기 지연용 인버터열에는 타이밍조정회로의 배치장소와 타이밍밍조정회로에 입력되는 신호열류의 각각의 경우에 따라서 적당한 단수가 할당된다. 또한, 도2에 나타나고 있는 지연용 레지스터(201, 202, 203)도 도 6과 동일한 회로로 구성하는 것이 가능하다.
도 6의 타이밍 조정회로(124, 125)는 AL = 0의 경우는 ALE가 일정하게 고정되기 때문에 제어신호(LAE)와 상기를 인버터(701)에서 반전한 신호(ALE)에 의해 클록인버터(703, 712)가 무능화되고 또한 클록인버터(702, 713)이 유능화되고 래치(LT 12)에 의한 노이드(N701)의 래치상태가 해제되고 인버터(702, 713)을 직결하는 관통경로가 선택되고 입력신호(IN)는 거의 지연되는 경우 없이 출력된다. 또한, 이 때 클록인버터(704)가 유능화되고 노이드(N702)가 래치(LT 11) 에 의해 고정상태가 된다.
한편, AL = 0의 경우는 제어신호(ALE)는 하이고정으로 되기 때문에 ALE와 상기를 인버터(701)에 의해 반전한 신호에 의해 클록인버터(702, 713)가 무능화되고 클록인버터(703, 712)가 유능화되고 래치(LT 11)에 의한 노이드(N702)의 래치상태가 해제되고 타이밍조정용 지연회로(717)를 포함하는 지연측 신호경로가 선택된다. 이 때 클록 인버터(716)가 유능화되고 노이드(N701)가 래치(LT 12)에 의해 고정상태가 된다. 또한 AL = 1의 경우 커맨드 디코더(102)에서 클록(YCLK 3, YCLK 4)가 입력되고 입력신호(IN)는 레지스터(719)에서 일단 래치되는 것으로 YCLK 3, YCLK 4의 1 사이클분 지연되어 출력된다. 또한, 타이밍조정용 지연회로(717, 718)는 타이밍조정회로(124, 125)의 배치장소와 입력되는 신호의 열류등, 각각의 조건에 따라서 최적의 타이밍의 신호가 구해질수 있는 지연을 전달하도록 구성된다.
도 7은 타이밍조정회로(124, 125)의 구체적인 회로의 제 2의 실시예를 나타낸다. 상기 실시예의 타이밍조정회로(124, 125)의 구성은 도 6의 타이밍 조정회로(124, 125)의 구성과 비교적 유사하고 있다. 다른 점은 도 6에 있어서의 타이밍조정용 지연회로(717, 718)를 대체하여 지연시간을 조정가능한 타이밍 가변회로(817, 818)를 이용하면서 타이밍가변회로(817)를 클록인버터(703)의 후단계가 아닌 전단계로 또한 타이밍가변회로(818)를 클록인버터(712)의 전단계가 아닌 후단계에 각각 설치하고 있는 점이다.
기본적인 동작은 도 6의 회로와 동일하고 AL = 0의 경우는 인버터(702, 713)를 직결하는 관통경로가 선택되고 입력신호(IN)는 거의 지연되는 경우 없이 출력된다. AL = 1의 경우 입력신호(IN)는 레지스터(719)에서 일단 래치되는 것으로 YCLK 3 또는 YCLK 4의 1사이클분 지연되어 출력된다.
상기 타이밍가변회로(817, 818)는 예를들면 도 9에 나타나는 바와 같은 구성이 된다. 상기 도에서 알수 있듯이 타이밍가변회로(817, 818)는 도 6의 지연용 타이밍조정회로(124, 125)에 있어서 레지스터(719)와 타이밍조정용 지연회로(717, 718)중 어느 한쪽을 생략한 것과 같은 구성을 구비하고 있다. 상기에 의해 타이밍가변회로(817, 818)는 제어신호(ALE)의 상태 즉 AL 값에 따라서 입력신호의 타이밍을 조정하여 출력하는 작용을 성립한다.
도 8은 타이밍 조정회로(124, 125)의 구체적인 회로의 제 3의 실시예를 나타낸다.
상기 실시예의 타이밍조정회로(124(125))는 제어신호(ALE)에 따라서 클록(YCLK 3(YCLK 4))또는 상기를 인버터(901)에서 반전한 신호 중 어느하나를 선택하는 NOR게이트(902, 903)와 입력신호(IN)를 지연시키는 제 1의 타이밍 가변회로(910)와 타이밍가변회로(910)의 출력을 래치하는 마스터열속 구성의 플립플롭으로 이루어지는 레지스터(912)와 레지스터(912)의 출력을 지연시키는 제 2의 타이밍 가변회로(911)로 구성되어 있다. 상기 타이밍가변회로(910, 911)의 구성은 도 7의 실시예에서 사용하려고 한 도 9에 나타나고 있는 회로와 동일한 구성을 갖는 회로로 하는 것이 가능 하다. 타이밍가변회로(910, 911)는 AL의 값에 따라서 지연시간이 조정된다.
상기 실시예의 타이밍조정회로(124(125))는 AL = 0의 경우는 ALE는 로우 고정이기 때문에 NOR(902, 903)의 출력은 하이고정이 되고 클록인버터(905, 907)이 무능화되고 클록인버터(904), 클록인버터(909)가 유능화되고 노이드(901, 902)의래치가 해제되어 관통경로가 선택되고 입력신호(IN)는 거의 지연되는 경우 없이 출력된다. 한편, AL = 1의 경우는 ALE는 하이 고정이 되기 때문에 NOR(902 903)의 출력은 YCLK 3, 인버터(901)에서 생성되는 ALE 의 반전신호에 따라서 변환한다. 그리고 커맨드디코더(102) 및 클록(YCLK 3(YCLK 4))이 입력되기 때문에 레지스터(912)에서 입력신호(IN)는 1사이클분 지연되어 출력된다.
다음으로 도 1의 DRAM의 동작에 대해서 설명한다. 도 10 ~ 도 13에는 ACTV커맨드가 입력되고 나서 컬럼커맨드가 입력되기 까지의 시간(tRCD)이 2사이클, CAS잠재시간이 2사이클을 전제로하여 도 10에 컬럼커맨드 선행잠재시간(AL)이 0 즉 컬럼커맨드를 ACTV커맨드입력에서 2사이클 후에 입력시의 독출동작에 있어서의 타이밍챠트를 나타내며, 도 11에 AL 이 0일때의 기입동작에 있어서의 타이밍챠트를 나타내고, 도 12에 AL 이 1 즉 컬럼커맨드를 ACTV커맨드 입력으로부터 1사이클 후에 입력할 때의 독출동작에 있어서의 타이밍챠트를, 도 13에 AL이 1일 때의 기입동작에 있어서의 타이밍챠트를 나타낸다.
우선, 도 10을 참조하면서 AL이 0의 경우 독출동작을 설명한다. ACTV커맨드가 투입되면 동시에 행어드레스가 어드레스버퍼(101)로부터 내부로 변환되어 ACTV커맨드를 수취하여 커맨드디코더(102)에서 출력된 ACLK로 어드레스레지스터(103)에 래치된다. 또한, ACTV커맨드를 수취하여 커맨드디코더(102)에서 출력되는 클록(RCLK)에 의해 행어드레스가 행어드레스 래치(104)에 래치된다. 상기 후 행어드레스신호은 행어드레스 비교회로(105)에 입력되고 행구제어드레스기억회로(106)에 보존되어 있는 구제어드레스와 비교되어 일치 또는 불일치가 판단된다. 일치한경우는 행프리 디코더(107)는 비활성화 되고 중복행디코더(108) 에 의해 중복워드선이 선택된다. 불일치의 경우는 행디코더(107)가 활성화되고 행어드레스래치(104)의 출력이 행어드레스 프리디코더(107)에서 프리디코딩되어 상기 출력이 행디코더(109)에서 디코딩되어 워드선이 선택된다. 상기 후 선택된 워드선에 접속되어 있는 메모리셀로부터 비트선으로 데이터가 출력되고 비트선의 전위가 충분하게 되어 있는 시점에서 센스앰프가 기동된 비트선의 전위차가 증폭된다.
도 10에서는 AL = 0의 경우이므로 ACTV커맨드가 투입되고 나서 2사이클 후에 READ 커맨드가 투입된다. 상기와 동시에 열어드레스가 어드레스 버퍼(101)에서 내부로 변환되고 READ커맨드를 수취하여 커맨드 디코더(102)로부터 출력된 클록(ACLK)에서 어드레스레지스터(103)에 래치된다. 또한, READ커맨드를 수취하여 커맨드디코더(102)로부터 출력된 클록(YCLK 1)에서 열어드레스가 열어드레스래치(110)에 래치된다. 상기에서 READ커맨드를 수취하여 커맨드디코더(102)에서 생성되는 기입 레지스터 유능화신호(WRE)는 로우고정화 되기 때문에 열 어드레스는 1사이클분 지연되는 경우 없이 열 어드레스 래치(110)에서 출력된다.
상기 후, 열어드레스는 열어드레스카운터(111)를 통하고 열어드레스 비교회로(112)에 입력되어 열구제 어드레스 기억회로(113)에 보존되어 있는 구제어드레스와 비교되어 일치 또는 불일치가 판단된다. 비교회로(112)에서의 출력은 제 2의 타이밍조정회로(125)에 입력되지만 AL = 0으로 ALE가 로우 고정이 되기 때문 에 상기 제 2 타이밍조정회로(125)를 관통한다. 또한, 제1 타이밍조정회로(124)에 있어서도 ALE가 로우고정이기 때문에 열어드레스 카운터(111)로부터의 출력은 관통되고 열프리디코더(114)에 입력된다. 비교회로(112)에서의 비교결과 일치한 경우는 제 2 타이밍조정회로(125)의 출력에 의해 열프리 디코더(114)는 비활성화되고 중복 열디코더(115)에 의해 중복비트선이 선택된다. 불일치의 경우는 제 2의 타이밍 조정회로(125)의 출력에 의해 열 프리디코더(114)가 활성화되고 제 1 타이밍조정회로(124)의 출력이 열 프리디코더(114)에서 프리디코딩되어 상기 출력은 열데이터(116)에서 디코딩되어 비트선이 선택된다.
이 때, 비트선이 충분하게 증폭되어 있는 것이 비트선 선택의 조건이다. 비트선이 선택 되는 것에 의해 비트선의 데이터가 독출회로(117)에 입력된다. 사이후 독출회로(117)에서 리드 데이터는 또한 증폭되고 출력레지스터(118)에 보내진다. 출력레지스터(118)에서는 커맨드디코더(102)로부터 CSA잠재시간 정보신호(CL)와 출력클록 생성회로(119)로부터 출력된 클록(QCLK 1)에 따라서 출력버퍼(120)에 데이터가 보내지고 외부에 출력된다. 이 때 상기 실시형태의 더블데이터 레이트 ·동기DRAM에서는 출력버퍼(120)에 2n비트의 데이터가 보내지고 클록(QCLK 1)의 상승에이지에서 절반의 n비트의 데이터가 또한 QCLK 1의 하강에이지에서 잔여분의 n비트의 데이터가 출력된다.
또한, 상기 독출동작에 있어서 독출회로 가능화신호(MAE) 및 출력클록 생성회로가능화 신호(ORE)는 READ커맨드를 수취하여 커맨드디코더(102)에서 출력되고 도 2에 나타나는 지연 제어회로(126)내의 지연용레지스터(201) 및지연용레지스터(202)를 통하여 각각 MAE 1, ORE 1로서 독출회로(117) 및 출력클록생성회로(119)에 공급된다. 상기에서는 AL = 0이므로 ALE는 로우고정이 되기 때문에 MAE, ORE는 지연용레지스터(201, 202)를 관통하여 지연되는 경우 없이 지연제어회로(126)에서 MAE 1, ORE 1로서 출력된다.
AL이 0일 때 기입동작은 도 11에 나타나는 바와 같이 ACTV커맨드가 투입되는 것과 동시에 행어드레스가 내부로 변환되어 독출시와 동일하게 행어드레스가 디코딩되어 워드선이 선택되고 메모리셀의 데이터가 비트선에 출력된다. 그리고 비트선의 전위가 충분하게 되어 있는 시점에서 센스앰프가 기동되고 비트선 전위가 증폭된다.
상기에서는 AL = 0이므로 ACTV커맨드가 투입되고 나서 2사이클 후에 WRITE커맨드가 투입되어 상기 커맨드투입과 동시에 열어드레스가 내부로 변환된다. 또한 WRITE커맨드를 수취하여 커맨드디코더(102)에서 생성되는 라이트가능화신호(WRE)가 가능화상태(하이레벨)가 되기 때문에 커맨드 디코더(102)에서 생성되는 클록(YCLK 1)에 의해 열어드레스래치(110)에서 열 어드레스가 WRITE커맨드 투입보다 1사이클분 지연되어 출력된다. 상기 후 독출시와 동일하게 열어드레스가 디코딩되어 비트선이 선택된다. 이 때 AL =0이기 때문에 제 1 타이밍조정회로(124) 제 2 타이밍조정회로(125)로 입력신호는 관통된다. 기입데이터는 WRITE커맨드가 투입되고 나서 1사이클(=AL + CAS 잠재시간 -1)로 외부에서 변환된다.
상기 실시형태의 더블데이터레이트·동기DRAM에서는 라이트데이터는 입력버퍼(121)에 의해 내부로 변환되고 WRITE커맨드를 수취하여 커맨드디코더(102)에서 출력되는 클록(DCLK)의 상승에이지에서 다음 n비트의 데이터가 각각 입력레지스터(122)에 래치되어 2n비트의 데이터가 된다. 그리고 변환된 라이트데이터는 기입회로(117)를 통하여 메모리셀배열(123)로 보내지고 또한 선택된 비트선을 통하여 메모리셀에게 기입된다.
또한, 상기 기입동작에서는 기입회로 유능화신호(WBE)는 WRITE커맨드를 수취하여 커맨드디코더(102)에서 출력되고 도 2에 나타나는 지연제어회로(126)내의 지연용 레지스터(203)를 통하고 WBE 1로서 기입회로(117)에 입력된다. 이때 AL = 0으로 ALE는 로우 고정이 되기 때문에 WBE는 지연용레지스터(203)를 관통하여 지연제어회로(126)에서 WBE 1로서 출력된다.
다음으로 AL = 1 즉 ACTV커맨드가 투입되고 나서 1사이클 후에 READ커맨드가 투입되는 시점의 독출동작을 설명한다. 도 12에 나타나는 바와 같이 ACTV커맨드가 투입되는 것과 동시에 행어드레스가 내부로 변환되고 AL = 0일 때와 동일하게 행 어드레스가 디코딩되어 워드선이 선택되고 메모리셀의 데이터가 비트선에 출력된다. 충분하게 비트선이 열린시점에서 센스앰프가 기동되고 비트선의 전위차가 증폭된다.
그리고, ACTV커맨드가 투입되고 나서 1사이클 후에 READ커맨드가 투입되면 상기와 동시에 열어드레스가 어드레스 버퍼(101)에 의해 내부로 변환되고 READ커맨드를 수취하여 커맨드디코더(102)로부터 출력되는 클록(ACLK)에 의해 어드레스 레지스터(103)에 래치된다. 또한, READ커맨드를 수취하여 커맨드디코더(102)에서 출력되는 클록(ACLK)에 의해 어드레스레지스터(103)에 래치된다. 또한, READ커맨드를 수취하여 커맨드디코더(102)에서 출력되는 클록(YCLK 1)에서 열어드레스가 열어드레스 래치(110)에 래치된다. 또한, 독출시는 READ커맨드를 수취하여 커맨드 디코더 (102)에서 생성되는 라이트 레지스터 유능화신호(WRE)는 로우고정이므로 열어드레스는 1사이클분 지연되는 경우 없이 열어드레스 래치(110)로부터 출력된다.
상기 후 열어드레스는 열어드레스 카운터(111)를 통하여 열 어드레스 비교회로(112)에 입력되고 열구제어드레스 기억회로(113)에 보존되어 있는 구제어드레스와 비교되어 일치 또는 불일치가 판단된다. 상기에서 AL = 1의 경우 ALE는 하이레벨로 고정되므로 비교회로(112)에서의 출력은 제 2 타이밍조정회로(125)에서 래치되어 열 어드레스 카운터(111)에서의 출력은 제 1 타이밍조정회로(124)로 래치된다.
그리고, READ커맨드가 투입되고 나서 1사이클 후의 클록을 수취하여 커맨드 디코더(102)에서 클록(YCLK 3, YCLK 4)이 생성되어 각각 제1 타이밍 조정회로(124), 제 2 타이밍조정회로(125)에 입력되기 때문에 상기 YCLK 3, YCLK 4의 각각의 상승에이지를 수취하여 제 1 타이밍조정회로(124)에 래치되어 있던 열 어드레스 카운터(111)의 출력 및 제 2 타이밍조정회로(125)에 래치되어 있던 비교회로(112)의 출력이 각각 출력된다. 상기에 의해 상기 열어드레스 카운터(111)의출력 및 비교회로(112)의 출력은 1사이클분 지연된 경우가 된다.
상기 후, 비교회로(112)에서의 비교결과 일치한 경우는 제 2 타이밍조정회로(125)의 출력에 의해 열프리디코더(114)는 활성화되고중복디코더(115)에 의해 중복비트선이 선택된다. 한편, 불일치의 경우는 타이밍조정회로(125)의 출력에 의해 열 프리디코더(114)가 활성화되고 제 1 타이밍 조정회로(124)의 출력이 열 프리디코더(114)에서 프리디코딩되어 상기 출력이 열디코더(116)에서 디코딩되어 비트선이 선택된다. 이 때 열어드레스 경로에는 이미 1사이클분의 지연이 포함되어 있으므로 비트선 전위가 충분하게 증폭되어 있고 올바른 데이트럴 독출시키는 경우가 된다. 상기 후 비트선이 선택되는 것에 의해 비트선의 데이터가 독출회로(117)에 입력되고 상기 독출회로(117)에서 데이터는 또한 증폭되고 출력레지스터(118)에 보내진다.
출력레지스터(118)에서는 커맨드디코더(102)에서의 CAS잠재시간 정보신호(CL)와 출력클록생성회로(119)에서 생성된 클록(QCLK 1)에 따라서 출력버퍼(120)에 데이터가 보내지고 외부에 출력된다. 이 때 도 11에서 설명한 것과 동일하게 더블데이터 레이트·동기DRAM에서는 클록의 상스에이지와 하강에이지의 양쪽 타이밍으로 데이터가 출력된다.
또한, 독출시에는 독출회로유능화신호(MAE) 및 출력클록생성회로 유능화신호(ORE)는 READ커맨드를 수취하여 커맨드디코더(102)에서 출력되고 도 2에 나타나는 지연제어회로(126)내의 지연용레지스터(201, 202)를 통하고 각각 MAE 1, ORE 1로서 독출회로(117) 및 출력클록생성회로(119)에 입력되지만 AL = 1에서 ALE는 하이레벨로 고정되기 때문에 MAE, ORE는 지연용 레지스터(201, 202)내에서 1사이클 분 지연되어 MAE 1, ORE 1로서 출력된다.
AL이 1일 때의 기입동작은 도 13에 나타나고 있는 바와 같이 우선 ACTV커맨드가 투입되어 상기와 동시에 행어드레스가 내부로 변환되고 독출시와 동일하게 행어드레스가 디코딩되어 워드선이 선택되어 메모리셀의 데이터가 비트선에 출력된다. 어느 정도의 비트선의 전위차가 충분한 시점에서 센스앰프가 기동되고 비트선의 전위차가 증폭된다.
그리고, ACTV커맨드가 투입되고 나서 1사이클 후에 WRITE커맨드가 투입되면 커맨드투입과 동시에 열어드레스가 내부로 변환된다. 다음으로 WRITE커맨드를 수취하여 커맨드 디코더(102)에서 생성되는 라이트 레지스터 유능화신호(WRE)가 유능화되고 커맨드디코던(102)에서 생성되는 클록(BCLK)에 의해 열 어드레스래치(110)에서 열 어드레스가 1사이클분 지연되어 출력된다. 상기 후 독출시와 동일하게 열 어드레스가 디코딩되어 비트선이 선택된다. 이 때 AL = 1에 의해 ALE는 하이레벨로 고정되기 때문에 제 1 타이밍 조정회로(124)와 제 2 타이밍조정회로(125)에 입력된 신호는 각각 제 1 타이밍조정회로(124), 제 2 타이밍조정회로(125)에서 1사이클 분 지연되고 나서 출력된다.
따라서, AL = 0일 때에 비하여 WRITE 커맨드가 투입되고 나서 비트선이 선택되기 까지의 지연시간은 1사이클분 지연된다. 상기 결과 기입데이터는 WRITE 커맨드가 투입되고 나서 2사이클(=AL + CAS 잠재시간-1)에서 외부에서 변환하는 것이 가능 하다. 이 때 더블데이터 레이트·동기DRAM에서는 클록의 상승에이지와 하강에이지의 양쪽에서 데이터가 변환된다. 상기 기입데이터는 입력버퍼(121)에 의해 내부로 변환되고 WRITE커맨드가 투입되고 나서 1사이클 후의 클록을 수취하여 커맨드디코더(102)에서 출력되는 클록(DCLK)에 의해 입력레지스터(122)에 래치된다.
그런데, 상기와 같이 AL = 1에서 WRITE커맨드가 ACTV커맨드 투입의 다음 사이클에서 WRITE커맨드가 투입되어도 클록DCLK가 생성되기 까지의 지연시간이 AL = 0일 때에 대해서 1사이클분 지연되어 있기때문에 문제없이 상기 기입데이터를 변환한다. 상기 후 상기 기입데이터는 기입회로(117)를 통하여 메모리셀 배열(123)으로 보내지고 또한 선택된 비트선을 통하여 메모리셀으로 기입된다. 또한, 기입회로 유능화신호(WBE)는 WRITE커맨드를 수취하여 커맨드디코더(102)에서 출력되고 도 2에 나타나는 지연제어회로(126)내의 지연용레지스터(203)를 통하여 WBE 1로서 기입회로(117)에 입력되지만 AL = 1에서 ALE는 하이레벨로 고정되기 때문 에 WBE는 지연용 레지스터(203)내에서 1사이클 분 지연되고 WBE 1로서 출력된다. 그로 인하여 WRITE커맨드투입이 1사이클 빨라도 문제없이 메모리셀으로의 데이터의 기입을 실행할 수 있게 된다.
도 14A에 컬럼커맨드 선행잠재시간(AL)이 0일때 독출동작에 있어서의 로우계 및 컬럼계 신호의 타이밍을 나타낸다. 도 14A 및 도 14B에 있어서 ACTV코맨드가 투입되고 나서 비트선의 전위가 충분하게 증폭되기 까지의 소요시간을 t0, READ커맨드가 투입되고 나서 YCLK 1에 의해 컬럼어드레스가 열어드레스래치(110)로 변화되기 까지의 소요시간을 t1, 컬럼어드레스가 래치되고나서 열프리디코더(114)에 입력되기가지 소요시간을 t2, 컬럼어드레스가 래치되고 나서 비교회로(112)에서 비교결과가 출력되기까지의 소요시간을 t2', 비교회로(112)의 출력에서 디코더(115, 116)에서 어드레스가 디코딩되어 비트선이 선택되기 까지의 소요시간을 t3, 비트선의 선택으로부터 독출회로(177)에서 증폭된 신호가 출력되기까지의소요시간을 t4,독출회로(117)의 출력에서 출력레지스터(118)에 입력되기 까지의 소요시간을 t5, 출력레지스터(118)로의 입력에서 출력버퍼(120)에 의한 데이터출력까지의 소요시간을 t6으로 한다. 동도에서 알 수 있듯이 ACTV커맨드가 투입되고 나서 비트선의 전위가 충분하게 증폭되기까지 3사이클이 필요할 때 ACTV커맨드가 투입되고 나서 2사이클 후에 READ커맨드가 투입된 경우 비트선 증폭완료시간(t0)과 비트선선택시간(2tk + t1 + t2' + t3)은 동일하다.
한편, 도 14B에 AL이 1일때의 독출동작에 있어서의 타이밍을 나타내다. 상기의 경우 ACTV커맨드가 투입되고 나서 1사이클 후에 READ커맨드가 투입되고 상기로부터 1사이클 후에 YCLK 3, YCLK 4의 생성이 개시되고 t21시간 후에 YCLK 3, YCLK 4가 출력되고 시간 t22후에 타이밍조정회로(124, 125)에 의해 열어드레스 데이터 및 비교회로(112)의 출력이 래치되고 또한 시간 t3후에 비트선이 선택된다. 이 때 YCLK 3, YCLK 4의 생성 및 타이밍조정회로(124, 125)의 래치가 종료하기까지의 소요시간(t21 + t22)을 상기 AL = 0일때의 READ커맨드가 투입되고 나서 컬럼어드레스의 래치 및 비교회로(112)로부터 비교결과가 출력되기 까지의 소요시간(t1 + t2')과 동일하게 즉 (t21 + t22) = (t1 + t2') 하는 것에 의해 ACTV커맨드가 투입되고 나서 비트선이 선택되기 까지의 소요시간은 AL = 0일때에도 AL = 1의 경우와 거의 동일하게 하는 것이 가능하기 때문에 선택된 메모리셀의 데이터를 바르게 독출시킨다.
도 15A에 비트선증폭 완료까지의 시간이 상대적으로 짧은 경우에 있어서 AL = 0일 때의 독출동작에 있어서의 로우계 및 컬럼계의 타이밍을 나타낸다. 도 15A의 타이밍에서는 ACTV커맨드가 투입되고 나서 비트선이 충분하게 증폭되기까지의 소요시간 t0'은 ACTV커맨드가 투입되고 나서 비트선이 선택되기까지의 소요시간(2tck + t1 + t2' + t3)보다도 짧다. 상기와 같은 경우 READ커맨드 투입후 데이터가 출력되기 까지의 소요시간(t1 + t2 + t3 + t4 + t5 + t6)가 2사이클(2tack)이내에 종료하도록 사이클타이밍이 결정된다. 즉 사이클타이밍(tck)은 컬럼계 경로에 의해 율속되는 것이 된다. 최적의 타이밍은 비트선 증폭완료시점(t0'의 후단)과 컬럼디코더 종료시점(t3의 후단)이 일치하는 경우이지만 도 15A에 있어서는 비트선 증폭완료가 우선하여 종료하기 때문에 파선(t0)으로 나타내는 시간이 필요없게 되는 것을 알 수 있다. 또한 비트선 증폭완료까지의 시간이 상대적으로 짧아지는 현상은 프로세스분산에 의해 제품간에서 발생하는 것이다.
상기와 같이, 비트선 증폭완료까지의 시간이 상대적으로 짧아지고 있는 제품에 있어서는 상기 실시형태와 같이 열프리디코더(114)의 전단계에 열어드레스를 지연가능한 레지스터를 삽입하여 READ커맨드를 1사이클 선행하여 투입하는 AL = 1을 실현하는 것으로 도 15B에 나타나는 바와 같이 컬럼어드레스의 래치(t1기간)및 비교회로(112)의 비교(t2')를 제 2 사이클에서 실행하고 YCLK 3, 4의 생성에서 컬럼어드레스의 디코딩까지를 제 3 사이클에서 실행하는 것이 가능하도록 이루어진다. 도 15B에 있어서 t21'는 클록에서 YCLK 3, 4가 생성되기까지의 소요시간 t22'는 타이밍이조정회로 124, 125에 의해 지연된 어드레스의 출력이 확정하기 까지의 소요시간이고 (t21' + t22') 는 (t1 + t2')보다도 짧은 것이 필요조건이지만 이것은 회로적으로 용이하게 실현할 수 있다.
상기 결과 AL=1일 때는 비트선이 증폭되는 시간에 맞추어서 비트선을 선택할 수 있기 때문에 비트선 증폭완료까지의 시간차를 전체소요사이클의 「4」로 나눈 (t0 - t0')/4 만큼 사이클시간을 단축하는 것이 가능하다. 도 14B와 같은 타이밍제어에 따르면 YCLK 3, 4의 생성으로부터 데이터의 출력까지의 소요시간 (t21' + t22' + t3 + t4 + t5 + t6) 이 2사이클에서 종료하면 용이하기 때문에 비트선 증폭완료까지의 소요시간이 더욱 짧아지면 원리적으로는 (t1 + t2') 또는 (t21' + t22' + t3 + t4 + t5 + t6)/2의 어느 한쪽이 늦어지는 시간에서 사이클타이밍(Tck)이 결정되고 AL = 0일때에 비하여, {(t1 + t2' + t3 + t4 + t5 + t6)/2 - (t1 + t2 )} 또는 {(t1 + t2' + t3 + t4 + t5 + t6)/2 - (t21' + t22' + t3 + t4 + t5 + t6) /2}만큼 사이클타이밍을 단축하는 것이 가능하다.
다음으로 도 1에서 구성되는 더블데이터 레이트·동기DRAM에 있어서의 상기 컬럼커맨드 선행잠재시간(AL)의 설정방법 및 AL이 설정될 때의 동작에 대해서 설명한다.
도 1의 실시형태에서는 모드레지스터세트(MRS) 커맨드에 의해 CAS대기시간(CL)이 CL 설정레지스터(131)에 설정되고 연장모드 레지스터세트(EMRS)커맨드에 의해 컬럼커맨드 선행잠재시간(AL)이 커맨드디코더내의 AL설정레지스터(132)에 설정된다.
도 16에 MRS커맨드 및 EMRS 커맨드의 구체예를 나타낸다. 상기 실시형태에 있어서는 CPU등의 외부장치에서 공급되는 제어신호(CKE)가 하이레벨, /CS, /RAS, /CAS, /WE가 로우레벨, 뱅크어드레스(BA 1, BA 0(혹은 어드레스 A14, A13)) 및 어드레스의 소정비트(AP(예를들면 A 10))이 로우레벨일 경우 MRS커맨드가 발행되고 어드레스(A8 ~ A0)값에 따라서 각종 값이 설정된다. 또한, CKE ·BA 0 (A14)가 하이레벨, /CS, /RAS, /CAS, /WE, BA1(A13), AP(A10)이 로우레벨일 경우 EMRS커맨드가 발행되고 어드레스 값에 따라서 각종값이 설정된다.
또한, CKE, /RAS, /WE가 하이레벨, /CS, /CAS, /AP(A10)가 로우레벨의 경우는 독출을 지령하는 READ커맨드가 CKE, /RAS가 하이레벨, /CS, /RAS, /CAS, /WE, AP(A10)이 로우레벨의 경우는 기입을 지령하는 WRITE커맨드가 CKE, /CAS, /WE가 하이레벨, /CS, /RAS가 로우레벨의 경우는 동작개시 즉 로우 어드레스의 변환과 뱅크(메모리배열)의 활성화를 지령하는 ACTV커맨드가 각각 발행된다.
도 17A에는 MRS커맨드에 의한 CAS잠재시간의 설정에 있어서의 어드레스와 설정값과의 관계의 일례가 나타나 있다. 동도에 나타나는 바와 같이 상기 실시형태의 DRAM에 있어서는 어드레스(A0 ~ A2)에서 버스트장(BL)이 설정되고 A3에서 버스트타입(인터리브 또는 순차식)이 설정되고 A4 ~ A6에서 CAS잠재시간이 설정되고 A8에서 출력클록생성회로(119)의 리셋이 설정된다. CAS잠재시간에 관해서는 예를들면 (A4, A5, A6) = (0, 1, 0)의 경우는 잠재시간이 「2」, (A4, A5, A6) = (0, 1, 0)의 경우는 잠재시간이 「3」으로 설정된다.
도 17(B)에는 EMRS커맨드에 의한 컬럼커맨드 선행잠재시간의 설정에 있어서의 어드레스와 설정값과의 관계의 일례가 나타나 있다. 동도에 나타나는 바와 같이 본 실시형태의 DRAM에 있어서는 A0에서 출력클록생성회로(119)의 활성/비활성이 설정되고 A1 ~ A3에서 컬럼커맨드 선행잠재시간(AL)이 설정된다. 컬럼커맨드선행 잠재시간(AL)에 관해서는 예를들면 (A1, A2, A3) = (0, 0, 0)의 경우는 잠재시간이 「0」, (A1, A2, A3) = (1, 0, 0)의 경우에 잠재시간이 잠재시간이 「1」, 그리고 (A1, A2, A3) = (0, 1, 0)의 경우에 잠재시간이 「2」로 설정된다.
도 18은 본 발명을 적용한 더블데이터 레이트·동기DRAM의 제 2의 실시형태를 나타낸다. 상기 제 2의 실시형태는 제 1의 실시형태(도 1)에 있어서 열 프리디코더(114)의 전단계에 설치되어 있는 타이밍 조정회로(124, 125)를 열어드레스 래치(110)와 열어드레스 카운터(111)와의 사이에 224로서 설치된 것이다. 다른 구성은 제 1 실시형태와 동일하기 때문에 동일한 회로 블록에는 동일한 부호를 부여하여 중복하는 설명은 생략한다.
도 19에는 tRCD가 2사이클 CAS잠재시간이 2사이클을 전제로하여 AL잠재시간이 1의 경우의 독출동작에 있어서의 타이밍챠트를 나타낸다. 도 19는 제 1 실시형태에 있어서의 타이밍챠트를 나타내는 도 12에 대응한다.
도 12와 비교하면 명확해지듯이 상기 제 2 실시형태의 DRAM 에서는 타이밍 조정회로(224)가 열어드레스 카운터(111)의 전단계에 있기 때문에 열어드레스 카운터(111)의 출력은 제 1 실시형태의 경우보다도 늦지만 열디코더(116) 또는 중복열 디코더(115)로의 입력타이밍은 제 1 실시형태와 거의 동일해진다. 상기 결과 제 1 실시형태와 동일해지는 작용효과가 얻어진다.
제 2의 실시형태의 DRAM에 있어서는 AL = 0일 때 독출동작 및 기입동작에 대해서는 제 1 실시형태에 있어서의 독출동작(도 10) 및 기입동작(도 11)보다 용이하게 추측할 수 있다. 또한 AL = 1일 때의 기입동작에 대해서도 상기 독출동작(도19) 및 제 1의 실시형태에 있어서 기입동작(도 13)보다 용이하게 추측할 수 있기 때문에 여기서는 설명을 생략한다.
상기 제 2의 실시형태는 제 1 실시형태에 비하여 타이밍조정회로의 총비트수가 절반이하로 완료되는 이점이 있다. 즉, 상기 제 2의 실시형태에 있어서의 타이밍조정회로(224)의 비트수는 제 1 실시형태에 있어서 제 1타이밍이 조정회로(124)와 동일한 예를들면 9 ×4 = 36비트와 같은 비트수이고 예비메모리열의 개수(예를들면 32 ×4 = 128개)와 동일한 비트수를 가지는 제 2 타이밍조정회로(125)는 불필요하다. 그러나 타이밍조정회로(224)의 위치가 제 1 실시형태에 비하여 전단측에 있기 때문에 근소한 사이클타이밍의 단축효과가 작아진다.
즉, 제 1의 실시형태의 타이밍을 나타내는 도 14B에 있어서 제 2 사이클에 있는 READ커맨드가 투입되고 나서 YCLK 1에 의해 컬럼어드레스가 열 어드레스래치(110)에 변환되기 까지의 소요시간(t1)은 제 2의 실시형태에 있어서도 제 2 사이클에서 실행할 수 있지만 제 1 실시형태에 있어서는 제 2 사이클에 있는 컬럼어드레스가 열프리디코더(114)에 입력되기 까지의 소요시간(t2)은 상기 제 2 실시형태에서는 제 3 사이클에 들어가는 경우가 되기 때문에 제 1 실시형태에 비하여 사이클타이밍단축의 효과가 작아진다.
도 20은 본 발명을 적용한 더블 데이터 레이트·동기DRAM의 제 3의 실시형태를 나타낸다. 상기 제 3의 실시형태는 제 1 실시형태(도 1)에 있어서 열프리디코더(114)의 전단계에 설치되어 있는 타이밍조정회로(124, 125)를 열어드레스 카운터(111)와 열프리디코더(114)와의 사이에 324로서 설치한 것이다. 다른구성은 제 1의 실시형태와 동일하기 때문에 동일한 회로블록에는 동일한 부호를 부여하여 중복한 설명은 생략한다.
도 21에는 tRCD가 2사이클, CAS잠재시간이 2사이클을 전제로 하여 AL잠재시간이 1일 때의 독출동작에 있어서 타이밍챠트를 나타낸다. 도 21은 제 1의 실시형태에 있어서의 타이밍챠트를 나타내는 도 12에 대응 한다.
도 12와 비교하면 명확해지듯이 상기 제 3 실시형태의 DRAM에서는 타이밍조정회로(324)가 열어드레스비교회로(112)의 전단계에 있기 때문에 열어드레스 비교회로(112)의 출력은 제 1 실시형태의 경우보다도 늦지만, 열 디코더(116) 또는 중복열디코더(115)로 입력타이밍은 제 1 실시형 태와 거의 동일해진다. 상기의 결과 제 1 실시형태와 동일해지는 작용효과가 구해진다.
제 3 실시형태의 DRAM에 있어서 AL = 0일 때의 독출동작 및 기입동작에 대해서는 제 1 실시형태에 있어서의 독출동작(도 10) 및 기입동작(도11)보다 용이하게 추측할 수 있다. AL = 1일때 기입동작에 대해서도 상기 독출동작(도 21) 및 제 1 실시형태에 있어서의 기입동작(도 13)보다 용이하게 추측할 수 있기 때문에 여기에서는 설명을 생략한다.
본 실시형태에서는 도 1에 나타난 제 1 실시형태에 비하면 AL =1 일때 효율적인 시간배분을 불가능하다. 또한, ACTV 커맨드로부터 비트선이 증폭되기까지의 시간이 단축되어 AL = 0일때 컬럼계 경로가 율속하는 경우에서도 사이클타이밍의 단축효과는 작다. 단, 타이밍조정회로의 수를 비교회로출력의 수만큼 감축하는 것이 가능하고 칩사이즈 저감에 기여할 수 있다. 또한 제 2 실시형태에 비하면 AL =1일 때 효율적인 시간배분이 가능하고 ACTV코맨드로부터 비트선이 증폭되기까지의 시간이 단축되어 AL = 0일때 컬럼계 경로가 율속하는 경우에 사이클타이밍을 단축할 수 있다. 타이밍조정회로(324)의 비트수에 대해서는 제 2 실시형태의 경우와 동일하다.
도 22는 본 발명을 적용한 더블데이터 레이트·동기DRAM의 제 4의 실시형태를 나타낸다. 상기 제 4의 실시형태는 제 1 실시형태(도 1)에 있어서 열프리디코더(114)의 전단계에 설치되어 있는 타이밍조정회로(124, 125)를 열프리디코더(114)의 후단계에 424, 425로서 설치된 것이다. 다른 구성은 제 1 실시형태와 동일하기 때문에 동일회로 블록에는 동일부호를 부여하여 중복한 설명을 생략한다.
도 23에는 tRCD가 2사이클, CAS 잠재시간이 2사이클을 전제로 하여 AL잠재시간이 1일때의 독출동작에 있어서의 타이밍챠트를 나타낸다. 도 23은 제 1 실시형태에 있어서의 타이밍챠트를 나타내는 도 12에 대응 한다.
도 12와 비교하면 확실해지듯이 상기 제 4 실시형태의 DRAM에서는 타이밍 조정회로(424, 425)가 열 프리디코더(114)의 후단계에 있지만 도 23에 나타나 잇는 신호타이밍에 관해서는 제 1 실시형태의 도 12의 타이밍챠트와 모두 동일하다. 상기 결과 제 1 실시형태와 동일한 작용효과가 구해진다.
제 4의 실시형태의 DRAM에 있어서 AL = 0일때의 독출동작 및 기입동작에 대해서는 제 1 실시형태에 있어서의 독출동작(도 10) 및 기입동작(도 11)보다 용이하게 추측할 수 있다. 또한, AL = 1일때의 기입동작에 대해서도 상기 독출동작(도 23) 및 제 1 실시형태에 있어서의 기입동작(도 13)보다 용이하게 추측할 수 있기때문에 여기에서는 설명을 생략한다.
본 실시형태에서는 도 1에 나타난 제 1 실시형태와 동일하게 AL = 1일때 효율적인 시간배분이 가능하다. 또한, ACTV 커맨드로부터 비트선이 증폭되기 까지의 시간이 단축되어 AL = 0일때 컬럼계 경로가 율속하는 경우 AL = 1이상에서는 파이프라인효과에 의해 사이클타이밍을 단축할 수 있다. 단, 프리디코딩된 열어드레스분과 비교회로 출력수분의 타이밍조정회로를 가지고 있기 때문에 타이밍조정회로(424, 425)의 비트수는 제 1 실시형태보다도 많아 진다.
도 24는 본 발명을 적용한 더블데이터 레이트·동기DRAM의 제 5 실시형태를 나타낸다. 상기 제 5 실시형태는 제 1 실시형태(도 1)에 있어서 열프리디코더(114)의 전단계에 설치되어 있는 타이밍조정회로(124, 125)에 부가하여 제 3 실시형태와 동일하게 열어드레스 카운터(111)와 열어드레스 비교회로(112)와의 사이에도 타이밍조정회로(524)를 설치한 것이다. 다른 구성은 제 1 실시형태와 동일하기 때문에 동일회로블록에는 동일부호를 부여하여 중복한 설명은 생략한다.
도 25에는 tRCD가 3사이클, CAS잠재시간이 2사이클을 전제로 하여 AL잠재시간이 2일 때의 독출동작에 있어서의 타이밍챠트를 나타낸다.
도 25에 나타나 있는 바와 같이 AL = 2일때의 독출동작에서는 ACTV커맨드가 투입되는 것과 동시에 행어드레스가 내부로 변환되어 행어드레스가 디코딩되어 워드선이 선택되고 메모리셀의 데이터가 비트선에 출력된다. 충분하게 비트선이 열린시점에서 센스앰프가 기동되어 비트선전위가 증폭된다.
tRCD가 3사이클에서 AL = 2의 경우 ACTV커맨드가 투입되고 나서 1사이클 후에 READ커맨드가 투입된다. 상기와 동시에 열어드레스가 어드레스버퍼(101)로부터 내부에 변환되고 READ커맨드를 수취하여 커맨드 디코더(102)로부터 출력된 ACLK에서 어드레스레지스터(103)에 래치된다. 또한, READ커맨드를 수취하여 커맨드디코더(102)로부터 출력된 YCLK 1에서 열어드레스가 열어드레스래치(110)에 래치된다. READ커맨드를 수취하여 커맨드디코더(102)에서 생성되는 라이트레지스터 유능화신호(WRE)는 로우고정이기 때문에 열어드레스는 1사이클분 지연되는 경우 없이 열어드레스래치(110)로부터 출력된다.
상기 후 열어드레스는 열어드레스 카운터(111)를 통하고 타이밍조정회로(524)에 입력되고 래치된다. READ커맨드가 투입되고 나서 1사이클 후의 클록을 수취하여 커맨드디코더(102)에서 YCLK 5가 생성되고 타이밍조정회로(524)에 입력된다. 상기 YCLK 5의 상승 에이지를 수취하여 타이밍조정회로(524)에 래치되어 있던 열어드레스가 출력된다. 상기에 의해 상기 열어드레스는 1사이클분 지연되게 된다. 상기 후 열어드레스 비교회로(112)에 입력되어 열구제어드레스 기억회로(113)에 보존되고 있는 구제어드레스와 비교되어 일치 또는 불일치가 판단된다. AL = 2의 경우 ALE 1은 하이고정이므로 비교회로(112)로부터의 출력은 타이밍조정회로(125)에서 래치되고 타이밍조정회로(524)에서의 출력(상기 열어드레스 카운터(111)의 출력)은 타이밍조정회로(124)에서 래치된다.
그리고, READ커맨드가 투입되고 나서 2사이클 후의 클록을 수취하여 커맨드디코더(102)에서 YCLK 3, YCLK 4가 생성되고 각각이 타이밍조정회로(124, 125)에입력된다. 상기 YCLK 3, YCLK 4의 각각의 상승에이지를 수취하여 타이밍조정회로(124)에 래치되어 있던 열어드레스카운터(111)의 출력 및 타이밍조정회로(125)에 래치되어 있던 비교회로(112)의 출력이 출력된다. 상기에 의해 상기 열어드레스 카운터(111)의 출력 및 비교회로(112)의 출력은 1사이클 분 지연되는 경우가 된다.
상기 후, 비교회로(112)에서의 비교결과 일치한 경우는 타이밍조정회로(125)의 출력에 의해 열프리디코더(114)는 비활성화되고 중복열디코더(115)에 의해 중복비트선이 선택된다. 불일치의 경우는 타이밍조정회로(124)의 출력에 의해 열프리디코더(114)가 활성화되고 타이밍조정회로(124)의 출력이 열프리디코더(114)에서 프리디코딩되어 상기 출력이 열디코더(116)에서 디코딩된 비트선이 선택된다. 이 때 열어드레스경로에는 이미 2사이클분의 지연이 포함되어 있으므로 비트선은 충분하게 증폭되어 있고 올바른 데이터를 독출시키게 된다. 상기 후 비트선이 선택되는 것에 의해 비트선의 데이터가 독출회로(117)에 입력되고 상기 독출회로(117)에서 다시 데이터는 증폭되고 출력레지스터(118)에 보내진다.
출력레지스터(118)는 커맨드디코더(102)로부터의 CAS잠재시간 정보신호(CL)와 출력클록생성회로(119)로부터 생성된 QCLK 1에 따라서 출력버퍼(120)에 데이터가 보내지고 외부에 출력된다. 이 때 더블데이터 레이트·동기DRAM에서는 클록의 상승에이지와 하강에이지의 양에이지에서 데이터가 출력된다. 독출회로 유능화신호(MAE) 및 출력클록 생성회로 유능화신호(ORE)는 READ커맨드를 수취하여 커맨드 디코더(102)로부터 출력되고 도 26에 나타나는 지연제어회로(126)내의 제 1 지연용레지스터(3201) 및 제 2 지연용 레지스터(3202)와 제 3 지연용레지스터(3211) 및 제 4 지연용 레지스터(3212)를 통하여 각각 MAE 1, ORE 1로서 독출회로(117) 및 출력클록생성회로(119)에 입력된다. AL = 2의 경우 (ALE 1, ALE 2는 하이고정으로 인하여), MAE, ORE는 각각 제 1 지연용레지스터(3201) 및 제 2 지연용 레지스터(3202)와 제 3 지연용레지스터(3211) 및 제 4 지연용 레지스터(3212)내에서 2사이클 분 지연되어, MAE 1, ORE 1로서 출력된다.
본 실시형태에서는 도 1에 나타난 제1 실시형태와 동일하게 AL = 2일때 효율적인 시간배분이 실현가능하다. 또한, ACTV커맨드로부터 비트선이 증폭되기까지의 시간이 단축되어 AL = 0일때 컬럼계 경로가 율속하는 경우 AL = 1이상에서는 파이프라인화의 효과에 의해 사이클타이밍을 단축할 수 있다. 그러나 회로규모는 제 1 실시형태에 비하여 약간 크게 된다.
도 27은 본 발명을 적용한 더블데이터레이트 ·동기DRAM의 제 6 실시형태를 나타낸다. 상기 실시형태는 제 5 실시형태(도24)에 있어서 열어드레스카운터(111) 직후에 설치되어 있는 타이밍조정회로(524)를 열어드레스래치(110)와 열어드레스카운터(111)와의 사이에 설치된 것이다. 또한 상기 제 6 실시형태의 더블레이트 ·동기DRAM에서는 독출·기입데이터뿐 아니라 커맨드입력도 더블데이터 레이트로 하고 있다.
도 28에는 tRCD가 2사이클, CAS잠재시간이 2사이클을 전제로 하여 AL잠재시간이 1.5일때의 독출동작에 있어서의 타이밍챠트를 나타낸다.
도 28에 나타나고 있는 바와 같이 AL = 1.5일때 독출동작에서는 ACTV커맨드가 투입되는 것과 동시에 행어드레스가 내부에 변환되고 행어드레스가 디코딩되어 워드선이 선택되어 메모리셀의 데이터가 비트선에 출력된다. 충분하게 비트선이 열린 시점에서 센스앰프가 기동되고 비트선 전위가 증폭된다.
AL = 1.5의 경우 ACTV커맨드가 투입되고 나서 0.5사이클 후에 READ커맨드가 투입된다. 상기와 동시에 열어드레스가 어드레스버퍼(101)에서 내부로 변환되고 READ커맨드를 수취하여 커맨드디코더(102)로부터 출력된 ACLK에서 어드레스 레지스터(103)에 래치된다. 또한 READ 커맨드를 수취하여 커맨드디코더(102)로부터 출력된 YCLK 1에서 열어드레스 열 어드레스 래치(110)에 래치된다. 이 때 READ커맨드를 수취하여 커맨드디코더(102)에서 생성되는 라이트레지스터 유능화신호(WRE)는 로우고정이기 때문에 열어드레스는 1사이클 분 지연되는 경우 없이 열어드레스 래치(110)로부터 출력되고 타이밍조정회로(524)에 래치된다.
그리고, READ커맨드가 투입되고 나서 1사이클 후의 클록을 수취하고 커맨드디코더(102)에서 YCLK 5가 생성되고 타이밍조정회로(524)이 입력된다. 상기 YCLK 5의 상승 에이지를 수취하여 타이밍조정회로(524)에 래치되어 있던 열어드레스가 출력된다. 상기에 의해 상기 열어드레스는 0.5사이클분 지연된 경우가 된다. 상기 후 열어드레스는 열어드레스 비교회로(112)에 입력되고 열구제어드레스 기억회로(113)에 보존되어 있는 구제어드레스와 비교되고, 일치 또는 불일치가 판단된다. AL = 1.5 에 의해 ALE 1은 하이고정이므로 비교회로(112)로부터의 출력은 타이밍조정회로(125)에서 래치되고 또한 열어드레스카운터(111)로부터의 출력은 타이밍조정회로(124)에서 래치된다.
READ커맨드가 투입되고 나서 2사이클 후의 클록을 수취하여 커맨드디코더(102)에서 YCLK 3, YCLK 4가 생성되고 각각이 타이밍조정회로(124, 125)에 입력된다. 상기 YCLK 3, YCLK 4의 각각의 상승에이지를 수취하여 타이밍조정회로(124)에 래치되어 있던 열어드레스카운터(11)의 출력 및 타이밍조정회로(125)에 래치되어 있던 비교회로(112)의 출력이 출력된다. 상기에 의해 상기 열어드레스카운터(111)의 출력 및 비교회로(112)의 출력은 1사이클분 지연된 경우가 된다.
상기 후, 비교회로(112)에서의 비교결과 일치한 경우는 타이밍조정회로(125)의 출력에 의해 열프리디코더(114)는 비활성화되고 중복디코더(115)에 의해 중복비트선이 선택된다. 불일치의 경우는 타이밍조정회로(124)의 출력에 의해 열프리디코더(114)가 활성화되고 타이밍조정회로(124)의 출력이 열프리디코더(114)에서 프리디코딩되어 상기 출력이 열프리디코더(116)에서 디코딩되어 비트선이 선택된다. 이 때 열어드레스계의 신호경로에는 이미 1.5사이클분의 지연이 포함되어 있으므로 비트선은 충분하게 증폭되어 있고 올바른 데이터를 독출시키게 된다. 상기 후 비트선이 선택되는 것에 의해 비트선의 데이터가 독출회로(117)에 입력되고 상기 독출회로(117)에서 데이터는 또한 증폭되고 출력레지스터(118)에 보내지고 출력버퍼(120)에 의해 칩외부로 출력된다.
본 실시형태에 있어서는 제 5 실시형태의 효과에 부가하여 독출·기입데이터뿐아니라 커맨드입력도 더블데이터레이트로 이루어진 경우에도 대응가능하다는 이점이 있다.
이상 설명한 바와 같이 상기 실시형태의 더블데이터레이트·동기DRAMD은 컬럼커맨드의 투입타이밍이 선행되어도 센스앰프에서 독출데이터가 증폭되기 전에 비트선이 선택되는 경우는 없기 때문에 올바른 데이터를 독출하는 것이 가능하다. 또한, 기입회로에 올바른 기입데이터가 입력된 후에 비트선이 선택되는 것이 되고 올바른 데이터를 기입하는 것이 가능하다.
또한, 컬럼커맨드 선행 잠재시간이 변경되어도 센스앰프에서 독출데이터가 증폭되기 전에 비트선이 선택되는 것은 없기 때문에 올바른 데이터를 독출하는 것이 가능하다. 또한 기입회로에 올바른 기입데이터가 입력되기 전에 비트선이 선택되는 것은 없기 때문에 올바른 데이터를 기입하는 것이 가능하다.
또한, 액티브커맨드 투입으로부터 비트선이 증폭되기까지의 시간이 단축되고 커럼커맨드 선행 잠재시간 AL =0으로 컬럼계 경로가 사이클타이밍을 율속하는 경우에 AL = 1에서는 파이프라인화의 효과에 의해 사이클타이밍을 단축하여 데이터전송속도를 고속화 할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명하였지만 본 발명은 상기 실시형태에 한정되는 것은 아니고 상기 용지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다. 예를들면 제 1 실시형태(도 1), 제 2 실시형태(도 18), 제 4 실시형태(도 22), 제 5 실시형태(도 24) 및 제 6 실시형태(도 27)에 있어서는 각각 열어드레스 카운터(111)를 생략하도록 하여도 좋다. 또한, 상기 실시형태에 있어서는 어느 하나도 액티브커맨드로부터 컬럼커맨드의 투입까지의 사이클(tRCD)가 2사이클로 컬럼커맨드 선행 잠재시간이 「0」 또는 「1」과 「1.5」에 설정되는 경우에 대해서 설명하였지만 예를들면 tRCD가 3사이클 이상의 경우에는 컬럼커맨드 선행 잠재시간을 「2」이상으로 설정하는 것도 가능하다. 이와 같은 경우에 있어서는 예를들면 어드레스를 3회이상으로 나누어서 시분할로 칩내부에 변환하도록 구성되는 메모리등이 있다.
이상의 주요한 설명은 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 더블데이터 레이트·동기DRAM에 적용하의 경우에 대해서 설명하였지만 본 발명은 상기에 한정되는 것은 아니고 반도체메모리 특히 클록 동기형 반도체메모리 일반에 이용하는 것이 가능하다.
본원에 있어서, 개시되는 발명 가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다.
즉, 본 발명에 의하면 독출커맨드와 기입커맨드가 선행하여 투입되고 열어드레스가 선행하여 투입된 경우에도 올바른데이터의 독출 및 기입이 가능한 클록동기형의 반도체기억장치를 실현하는 것이 가능하다. 또한, 사이클시간을 단축하여 데이터전송속도를 고속화 하는 것이 가능한 클록동기형의 반도체기억장치를 실현하는 것이 가능하다.

Claims (23)

  1. 메모리셀이 접속된 복수의 워드선과 복수의 비트선을 갖는 메모리셀 배열과,
    외부로부터 입력되는 행어드레스를 래치하는 행어드레스 래치회로와,
    행어드레스를 디코딩하여 상기 메모리셀배열내의 워드선을 선택하는 행디코더와,
    외부로부터 입력되는 열어드레스를 래치하는 열어드레스 래치회로와,
    열어드레스를 디코딩하여 상기 메모리셀 배열내의 적어도 하나의 비트선을 선택하는 열디코더와,
    상기 메모리셀배열로부터 독출된 데이터를 출력하는 출력버퍼와,
    입력데이터를 변환하는 입력버퍼와,
    상기 입력버퍼 및 출력버퍼에 있어서의 데이터의 변환타이밍 및 데이터의 출력타이밍을 지정하는 값을 설정가능한 제 1 레지스터와,
    데이터의 독출지령 또는 기입지령의 투입타이밍을 지정하는 값을 설정가능한 제 2 레지스터와,
    상기 열어드레스래치회로와 상기 열디코더와의 사이의 열어드레스계 신호경로상에 설치되고 상기 제 2 레지스터에 설정된 값에 따라서 소정의 시간만의 신호를 지연시키기 위한 타이밍 조정회로를 포함하여 상기 입력버퍼 및 출력버퍼는 상기 제 1 레지스터에 설정된 값에 따라서 동작타이밍이 결정되는 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    외부로부터 공급되는 제어신호에 의거하여 내부회로의 제어에 이용되는 내부제어신호를 생성하는 회로와 상기 제 2의 레지스터에 설정된 값에 따라서 소정의 사이클시간만 상기 내부제어신호를 지연시키기 위한 지연제어회로가 설치되고,
    상기 타이밍조정회로는 상기 지연제어회로에서 조정된 내부제어신호에 의해 제어되어 열어드레스계의 신호타이밍조정을 실행하는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 2에 있어서,
    상기 내부제어신호에 의거하여 상기 출력버퍼의 동작타이밍을 전달하는 신호를 생성하는 회로를 구비하고,
    상기 회로는 상기 지연제어회로에서 생성된 내부제어신호에 의해 제어되고 또한 상기 제 2 레지스터에 설정된 값에 따라서 발생하는 신호를 지연시키는 것이 가능한 것을 특징으로 하는 반도체기억장치.
  4. 청구항 1에 있어서,
    상기 열어드레스래치회로에 래치된 열어드레스를 자동적으로 갱신하는 열어드레스 카운터를 구비하고,
    상기 타이밍조정회로는 상기 열어드레스 카운터와 상기 열디코더와의 사이의열어드레스계 신호경로상에 설치되는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 1에 있어서,
    상기 열어드레스 래치회로에 래치된 열어드레스를 자동적으로 갱신하는 열어드레스 카운터를 구비하고,
    상기 타이밍조정회로는 상기 열어드레스 래치회로와 상기 열어드레스 카운터와의 사이에 설치되는 것을 특징으로 하는 반도체기억장치.
  6. 청구항 1에 있어서,
    상기 메모리셀배열의 정규메모리열과 치환가능한 복수의 예비메모리열과, 불량한 메모리열의 어드레스를 기억가능한 구제어드레스기억회로와, 입력된 열어드레스와 상기 구제어드레스기억회로에 기억된 어드레스를 비교하는 어드레스 비교회로와, 상기 어드레스비교회로의 비교결과에 의거하는 신호를 디코딩하여 상기 예비메모리열의 어느하나를 선택하는 중복열디코더와, 상기 열어드레스래치회로에 래치된 열어드레스를 갱신하는 열어드레스 카운터를 또한 구비하고,
    상기 어드레스비교회로는 상기 열어드레스카운터로부터 출력되는 어드레스를 상기 구제어드레스기억회로에 기억된 어드레스를 비교하고,
    상기 어드레스비교회로와 상기 중복 열디코더와의 사이의 신호경로상에 제 2 타이밍조정회로가 설치되는 것을 특징으로 하는 반도체기억장치.
  7. 청구항 6에 있어서,
    상기 열디코더의 전단계에 상기 열어드레스를 프리디코딩하는 열프리디코더를 포함하고,
    상기 타이밍조정회로는 상기 열어드레스카운터와 상기 열프리디코더와의 사이에 또는 상기 제 2 타이밍조정회로는 상기 어드레스비교회로와 상기 열프리디코더와의 사이에 각각 설치되는 것을 특징으로 하는 반도체기억장치.
  8. 청구항 6에 있어서,
    상기 열디코더의 전단계에 상기 열어드레스를 프리디코딩하는 열프리디코더를 포함하고,
    상기 타이밍조정회로는 상기 열프리디코더와 상기 열디코더와의 사이에 또는 상기 제 2 타이밍조정회로는 상기 어드레스비교회로와 상기 열디코더와의 사이에 각각 설치되는 것을 특징으로 하는 반도체기억장치.
  9. 청구항 6에 있어서,
    상기 열어드레스래치회로와 상기 어드레스비교회로와의 사이에 상기 제 3 타이밍조정회로가 설치되는 것을 특징으로 하는 반도체기억장치.
  10. 청구항 1에 있어서,
    상기 반도체기억장치는 외부로부터 공급되는 커맨드에 의거하여 동작하고,
    상기 제 2의 레지스터에 설정되는 값은 동작개시커맨드가 투입된 후에 투입되는 상기 독출 또는 기입커맨드가 선행하여 투입되야 할 사이클 수를 지정하는 값인 것을 특징으로 하는 반도체기억장치.
  11. 청구항 10에 있어서,
    상기 제 2 레지스터에 설정된 값은 외부로부터 공급되는 상기 커맨드가 상기 제 2의 레지스터에 설정을 지시하고 있을 때 외부로부터의 어드레스가 입력되는 단자의 상태에 의거하여 설정되는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 1에 있어서,
    상기 타이밍조정회로는 신호지연수단을 갖는 지연경로와 신호지연수단을 갖지않고 입력된 신호를 그 상태로 출력하는 관통경로와,
    상기 제 2의 레지스터에 설정된 값에 따라서 입력신호를 상기 복수경로의 어느하나를 통과시켜 절환하는 절환수단에 의해 구성되는 것을 특징으로 하는 반도체기억장치.
  13. 청구항 12에 있어서,
    상기 타이밍조정회로의 신호지연수단을 갖는 상기 지연경로에는 상기 내부제어신호에 의해 동작하는 마스터종속구성의 래치회로가 배치되는 것을 특징으로 하는 반도체기억장치.
  14. 액티브커맨드의 입력으로부터 리드커맨드입력까지의 클록사이클수가 제 1 클록사이클인 경우와 제 2 클록사이클인 경우의 어느 하나의 경우에도 대응하여 동작가능하도록 컬럼어드레스 신호경로의 신호전송시간을 조정하는 회로를 갖는 것을 특징으로 하는 반도체기억회로.
  15. 액티브커맨드의 입력으로부터 리드커맨드입력까지의 클록사이클수가 제 1 클록사이클인 경우와 제 2 클록사이클인 경우의 어느 하나의 경우에도 대응하여 동작가능하도록 컬럼어드레스 신호경로의 신호전송시간을 조정하는 회로를 갖는 것을 특징으로 하는 반도체기억회로.
  16. 클록신호에 동기하고 커맨드에 의거하여 동작하는 반도체기억회로의 동작방법에 있어서, 상기 동작방법은,
    상기 클록신호의 제 1 타이밍에서 제 1 커맨드가 입력되는 스텝과,
    상기 제 1 타이밍에서 제 1 어드레스가 입력되는 스텝과,
    상기 제 1 타이밍에 대하여 상기 클록신호의 제 1 클록사이클후인 제 2 타이밍으로 제 2 커맨드가 입력되는 스텝과,
    상기 제 2 타이밍에서 제 2 어드레스가 입력되는 스텝과,
    상기 제 2 어드레스 또는 상기 제 2 어드레스에 의거하여 형성되는 신호의 신호전송시간을 조정하는 제 1 조정스텝과,
    상기 클록신호의 제 3 타이밍에서 상기 제 1 커맨드가 입력되는 스텝과,
    상기 제 3 타이밍에서 제 3 어드레스가 입력되는 스텝과,
    상기 제 3 타이밍에 대하여 상기 클록신호의 제 2 클록사이클후인 제 4 타이밍에서 상기 제 2 커맨드가 입력되는 스텝과,
    상기 제 4 타이밍에서 제 4 어드레스가 입력되는 스텝과,
    상기 제 4 어드레스 또는 상기 제 4 어드레스에 의거하여 형성되는 신호의 신호전송시간을 조정하는 제 2 조정스텝과,
    상기 제 1 클록사이클과 상기 제 2 클록사이클은 다르고,
    상기 제 1 조정스텝에 있어서의 조정시간과 제 2 조정스텝에 있어서의 조정시간과는 상이한 것을 특징으로 하는 반도체기억회로의 동작방법.
  17. 청구항 16에 있어서,
    상기 제 1 커맨드는 액티브커맨드이고,
    상기 제 2 커맨드는 독출커맨드인 것을 특징으로 하는 반도체기억회로의 동작방법.
  18. 청구항 16에 있어서,
    상기 제 1 커맨드는 액티브커맨드이고,
    상기 제 2 커맨드는 기입커맨드인 것을 특징으로 하는 반도체기억회로의 동작방법.
  19. 청구항 16에 있어서,
    상기 반도체기억회로는 동기DRAM인 것을 특징으로 하는 반도체기억회로의 동작방법.
  20. 청구항 16에 있어서,
    상기 반도체기억회로는 더블데이터 레이트의 동기DRAM인 것을 특징으로 하는 반도체기억회로의 동작방법.
  21. 클록신호에 동기하고 커맨드에 의거하여 동작하는 반도체기억회로의 동작방법에 있어서, 상기 동작방법은,
    상기 클록신호의 제 1 타이밍에서 액티브 커맨드가 입력되는 스텝과,
    상기 제 1 타이밍에서 제 1 로우어드레스가 입력되는 스텝과,
    상기 제 1 타이밍에 대하여 상기 클록신호의 제 1 클록사이클후인 제 2 타이밍에서 독출하는 커맨드가 입력되는 스텝과,
    상기 제 2 타이밍에서 제 1 컬럼어드레스가 입력되는 스텝과,
    상기 제 1 컬럼어드레스 또는 상기 제 1 컬럼어드레스에 의거하여 형성되는 신호의 신호전송시간을 조정하는 제 1 조정스텝과,
    상기 제 1 로우어드레스 및 상기 제 1 컬럼어드레스에 대응하는 메모리셀의 데이터를 상기 반도체기억회로의 외부에 출력하는 스텝과,
    상기 클록신호의 제 3 타이밍에서 상기 액티브커맨드가 입력되는 스텝과,
    상기 제 3 타이밍에서 제 2 로우 어드레스가 입력되는 스텝과,
    상기 제 3 타이밍에 대하여 상기 클록신호의 제 2 클록사이클후인 제 4 타이밍에서 상기 독출커맨드가 입력되는 스텝과,
    상기 제 4 타이밍에서 제 2컬럼 어드레스가 입력되는 스텝과,
    상기 제 2컬럼어드레스 또는 상기 제 2 컬럼 어드레스에 의거하여 형성되는 신호의 신호전송시간을 조정하는 제 2 조정스텝과,
    상기 제 2 로우어드레스 및 상기 제 2 컬럼어드레스에 대응하는 메모리셀의 데이터를 상기 반도체기억회로의 외부에 출력하는 스텝을 포함하고,
    상기 제 1 클록사이클과 상기 제 2 클록사이클은 상이하고,
    상기 제 1 조정스텝에 있어서의 조정시간과 제 2 조정스텝에 있어서의 조정시간과는 상이한 것을 특징으로 하는 반도체기억회로의 동작방법.
  22. 클록신호에 동기하고, 커맨드에 의거하여 동작하는 반도체기억회로의 동작방법에 있어서, 상기 동작방법은,
    상기 클록신호의 제 1 타이밍에서 액티브 커맨드가 입력되는 스텝과,
    상기 제 1 타이밍에서 제 1 로우어드레스가 입력되는 스텝과,
    상기 제 1 타이밍에 대하여 상기 클록신호의 제 1 클록사이클후인 제 2 타이밍으로 기입하는 커맨드가 입력되는 스텝과,
    상기 제 2 타이밍에서 제 1 컬럼어드레스가 입력되는 스텝과,
    상기 제 1 컬럼어드레스 또는 상기 제 1 컬럼어드레스에 의거하여 형성되는 신호의 신호전송시간을 조정하는 제 1 조정스텝과,
    상기 클록신호의 제 3 타이밍에서 상기 액티브커맨드가 입력되는 스텝과,
    상기 제 3 타이밍에서 제 2 로우어드레스가 입력되는 스텝과,
    상기 제 3 타이밍에 대하여 상기 클록신호의 제 2 클록사이클후인 제 4 타이밍에서 상기 기입하는 커맨드가 입력되는 스텝과,
    상기 제 4 타이밍에서 제 2 컬럼 어드레스가 입력되는 스텝과,
    상기 제 2 컬럼어드레스 또는 상기 제 2 컬럼 어드레스에 의거하여 형성되는 신호의 신호전송시간을 조정하는 제 2 조정스텝을 포함하고,
    상기 제 1 클록사이클과 상기 제 2 클록사이클은 다르고,
    상기 제 1 조정스텝에 있어서의 조정시간과 제 2 조정스텝에 있어서의 조정시간과는 상이한 것을 특징으로 하는 반도체기억회로의 동작방법.
  23. 청구항 22에 있어서,
    상기 반도체기억회로는 더블데이터 레이트의 클록동기형 메모리인 것을 특징으로 하는 반도체기억회로의 동작방법.
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