JP2001307480A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2001307480A
JP2001307480A JP2000122037A JP2000122037A JP2001307480A JP 2001307480 A JP2001307480 A JP 2001307480A JP 2000122037 A JP2000122037 A JP 2000122037A JP 2000122037 A JP2000122037 A JP 2000122037A JP 2001307480 A JP2001307480 A JP 2001307480A
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semiconductor integrated
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Kengo Aritomi
謙悟 有冨
Takayuki Miyamoto
崇行 宮元
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Abstract

(57)【要約】 【課題】 データ入出力端子間に存在する入出力容量の
差を調整することが可能で、スキューの発生を抑制する
ことが可能な半導体集積回路装置を提供する。 【解決手段】 半導体集積回路装置１０００は、外部と
の間で複数の入出力データ信号を授受するための複数の
データ入出力端子ＤＱ０〜ＤＱｍと、外部からの制御信
号の組合せに応じて、半導体集積回路装置１０００の動
作モードを設定し、かつ、複数の容量設定信号Ｓｉｇ１
〜ＳｉｇＮを生成するためのモード設定回路６０と、所
定の基準電位と複数のデータ入出力端子ＤＱ０〜ＤＱｍ
との間にそれぞれ設けられ、容量設定信号Ｓｉｇ１〜Ｓ
ｉｇＮに応じて、ぞれぞれ独立に容量を変更することが
可能な複数の可変容量回路６２．０〜６２．ｍとを備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、データ入出力を高速に行なうための半
導体集積回路装置の構成に関する。
【０００２】
【従来の技術】半導体集積回路装置、たとえば、半導体
記憶装置のダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭと呼ぶ）においては、外部との間でのデー
タ入出力の速度を向上させるために、そのインターフェ
ースの仕様によって、ランバスＤＲＡＭ（Rambus DRAM:
以下、RDRAMと称す）やダブルデータレート シンクロ
ナスＤＲＡＭ（Double Data Rate Synchronous DRAM:以
下、DDR SDRAMと称す）などが実用化されている。
【０００３】これらの半導体記憶装置のチップは、一般
には、複数個のデータ入出力端子（パッド）を備え、こ
れらの端子を介して、外部とデータのやり取りをする。
【０００４】このとき、各データ入出力端子に対応する
半導体記憶装置チップ内部での信号伝達経路長の相違
や、各データ入出力端子からパッケージの外部ピンまで
の経路長の相違などに起因して、データ入出力端子間に
は、無視できないデータ入出力タイミングのずれ（以
下、「スキュー」と呼ぶ）が生じる。このスキューの発
生は、言いかえれば、データ入出力端子間で、外部から
見たときの入出力容量が異なっていることに起因する。
しかしながら、このようなスキューの存在は、データ入
出力の高速化を阻む原因となる。
【０００５】このような問題は、半導体記憶装置のデー
タ入出力端子間に限らず、他の制御信号に対する入力端
子間にも内在し得るばかりでなく、より一般に、複数個
の端子を介して、外部との間で信号のやり取りを行う半
導体集積回路には、存在するものである。
【０００６】
【発明が解決しようとする課題】しかしながら、従来
は、一旦、半導体集積回路装置として完成してしまう
と、各端子間に存在する入出力容量の差を調整すること
は困難である。したがって、入出力容量の調整を行うた
めには、製造工程のうち、写真製版工程で用いられるマ
スクを改定し、回路パターンなどの変更を行う必要があ
る。ただし、このような方法で、入出力容量の調整を行
うことは、それに要するコストおよび時間の観点から、
現実的でないという問題があった。
【０００７】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、データ入出
力端子間に存在する入出力容量の差を容易に調整するこ
とが可能で、スキューの発生を抑制することが可能な半
導体集積回路装置を提供することである。
【０００８】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、外部から与えられる複数の制御信号およ
び複数の入力信号に応じて、複数の出力データを生成す
る内部回路と、半導体集積回路装置の外部からの複数の
入力データ信号を受けるための複数の入力ノードと、複
数の入力ノードから内部回路に対して入力データ信号を
伝達するための複数の配線と、複数の制御信号の組合せ
に応じて、内部回路の動作モードを設定し、かつ、複数
の容量設定信号を生成するためのモード設定回路と、複
数の配線と所定の基準電位との間にそれぞれ設けられ、
複数の容量設定信号に応じて、ぞれぞれ独立に容量を変
更することが可能な複数の可変容量回路とを備える。
【０００９】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、可変
容量回路の各々は、複数の配線のうちの対応する配線と
所定の基準電位との間にそれぞれ設けられ、各々が複数
の容量設定信号により制御される複数の容量回路を含
み、各複数の容量回路は、対応する配線と、所定の基準
電位との間に直列に接続されるスイッチ回路およびキャ
パシタ回路とを有し、スイッチ回路は、複数の容量設定
信号のうちの対応する１つにより制御され、導通状態お
よび遮断状態のいずれかとなる。
【００１０】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、キャ
パシタ回路は、ＭＯＳキャパシタを含む。
【００１１】請求項４記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、キャ
パシタ回路は、ジャンクション容量を含む。
【００１２】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、可変
容量回路の各々は、複数の配線のうちの対応する配線と
所定の基準電位との間にそれぞれ設けられ、各々が複数
の容量設定信号により制御される少なくとも１つの容量
回路を含み、各複数の容量回路は、対応する配線と、所
定の基準電位との間に直列に接続される第１のスイッチ
回路およびキャパシタ回路と、キャパシタ回路の容量を
制御するための容量制御回路とを有し、スイッチ回路
は、複数の容量設定信号のうちの対応する１つにより制
御され、導通状態および遮断状態のいずれかとなり、キ
ャパシタ回路は、ジャンクション容量を有し、容量制御
回路は、複数の容量設定信号のうちの他の信号により制
御され、ジャンクション容量に印加されるジャンクショ
ン電位を制御する。
【００１３】請求項６記載の半導体集積回路装置は、外
部から与えられる複数の制御信号および複数の入力信号
に応じて、複数の出力データを生成する内部回路と、半
導体集積回路装置の外部からの複数の入力データ信号を
受けるための複数の入力ノードと、複数の入力ノードか
ら内部回路に対して入力データ信号を伝達するための複
数の配線と、複数の配線と所定の基準電位との間にそれ
ぞれ設けられ、外部から不揮発的に、ぞれぞれ独立に容
量を変更することが可能な複数の可変容量回路とを備え
る。
【００１４】請求項７記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置の構成に加えて、可変
容量回路の各々は、複数の配線のうちの対応する配線と
所定の基準電位との間にそれぞれ設けられる複数の容量
回路を含み、各複数の容量回路は、対応する配線と、所
定の基準電位との間に直列に接続されるヒューズ素子お
よびキャパシタ回路とを有する。
【００１５】請求項８記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置の構成に加えて、複数
のヒューズ素子を含み、外部からの不揮発的な設定に応
じて複数の容量設定信号を生成するための容量設定回路
と、可変容量回路の各々は、複数の配線のうちの対応す
る配線と所定の基準電位との間にそれぞれ設けられ、各
々が複数の容量設定信号により制御される複数の容量回
路を含み、各複数の容量回路は、対応する配線と、所定
の基準電位との間に直列に接続されるスイッチ回路およ
びキャパシタ回路とを有し、スイッチ回路は、複数の容
量設定信号のうちの対応する１つにより制御され、導通
状態および遮断状態のいずれかとなる。
【００１６】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。
【００１７】図１を参照して、半導体記憶装置１０００
は、外部から、外部チップセレクト信号Ｅｘｔ．／Ｃ
Ｓ、外部ロウアドレスストローブ信号Ｅｘｔ．／ＲＡ
Ｓ、外部コラムアドレスストローブ信号Ｅｘｔ．／ＣＡ
Ｓ、外部ライトイネーブル信号Ｅｘｔ．／ＷＥ等の制御
信号をそれぞれ受ける制御信号入力端子群２、４、６
と、アドレス入力端子群８と、データ信号を授受するた
めのデータ入出力端子群９と、接地電位Ｖｓｓが与えら
れる接地端子１２と、電源電位ｅｘｔ．Ｖｃｃが与えら
れる電源端子１０とを備える。
【００１８】半導体記憶装置１０００は、さらに、制御
信号を受けて、半導体記憶装置１０００の内部動作を制
御するための内部制御信号を生成するコントロール回路
２２と、外部からのアドレス信号を受けて内部アドレス
信号を生成する行および列アドレスバッファ２４と、行
および列アドレスバッファ２４からの信号を受けて、行
選択を行なうための信号を生成する行プリデコーダ２６
と、行および列アドレスバッファ２４からの信号を受け
て、列選択を行なうための信号を生成する列プリデコー
ダ２８と、センスアンプ＋入出力制御回路３０と、メモ
リセルアレイ３２と、データ入出力バッファ３４とを備
える。
【００１９】コントロール回路２２は、制御信号入力端
子１を介して与えられるチップセレクト信号Ｅｘｔ．／
ＣＳ、制御信号入力端子２、４を介して外部から与えら
れる外部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳと
外部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳとに基
づいた所定の動作モードに相当する制御クロックを発生
し、半導体記憶装置全体の動作を制御する。コントロー
ル回路２２は、さらに他の制御信号と外部ライトイネー
ブル信号Ｅｘｔ．／ＷＥとの組合せに応じて、書込み動
作および読出動作におけるデータ入出力バッファ３４の
動作を制御する信号を生成する。
【００２０】行および列アドレスバッファ回路２４は、
外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然
数）に基づいて生成した内部アドレス信号を行プリデコ
ーダ２６および列プリデコーダ２８に与える。
【００２１】メモリセルアレイアは、複数のメモリセル
ブロックＭＣＢ０〜ＭＣＢｎに分割されている。各メモ
リセルブロックには、行プリデコーダ２６からの行プリ
デコード信号に基づいて、対応するメモリセルブロック
内の行（ワード線）を選択する行デコーダ２７と、列プ
リデコーダ２８からの列プリデコード信号に基づいて、
対応するメモリセルブロック内の列（ビット線対）を選
択する列デコーダ１００と、各ビット線対に対応して設
けられ、選択されたメモリセルの記憶データの増幅を行
なうセンスアンプＳＡおよび列デコーダ１００により選
択されるビット線対からのデータをデータ入出力バッフ
ァ３４に選択的に伝達するためのＩ／Ｏ回路とが設けら
れる。図１においては、便宜上、列デコーダ（ＹＤ）１
００、センスアンプおよびＩ／Ｏ回路３０とは、まとめ
てひとつのブロックで表してある。
【００２２】つまり、行デコーダ２７と列デコーダ１０
０とによって指定されたメモリセルアレイ３２中のメモ
リセルは、センスアンプ＋Ｉ／Ｏ回路３０とデータ入出
力バッファ３４を介して、入出力端子群９を通じて外部
とデータのやり取りを行なう。
【００２３】半導体記憶装置１０００は、さらに、外部
電源電位Ｅｘｔ．Ｖｃｃおよび接地電位Ｖｓｓとを受け
て、内部電源電位Ｖｃｃを生成する電圧降下回路３８を
備える。
【００２４】半導体集積回路１０００は、さらに、入出
力端子群９のデータ入出力ＤＱ０〜ＤＱｍ（ｍは自然
数）の各々に対応して設けられ、信号Ｓｉｇ０ｊ〜Ｓｉ
ｇＮｊ（Ｎ、ｊは自然数：０≦ｊ≦ｍ）によりそれぞれ
制御されて容量値を可変とできる入出力容量回路６２．
０〜６２．ｍと、外部からの制御信号Ｅｘｔ．／ＣＳ、
Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥ
に基づいてコントロール回路２２において生成される内
部チップセレクト信号ＣＳ０、内部ロウアドレスストロ
ーブ信号ＲＡＳ０、内部コラムアドレスストローブ信号
ＣＡＳ０、内部ライトイネーブル信号ＷＥ０や行および
列アドレスバッファ２４からの内部アドレス信号に基づ
いて、上記信号Ｓｉｇｊ０〜ＳｉｇＮｊを生成するため
のモードレジスタセット６０とを備える。
【００２５】なお、図１に示した半導体記憶装置１００
０の構成は、その代表的な一例にすぎず、本願は、より
一般的に、ダイナミック型半導体記憶装置の他の構成に
も適用可能なものである。たとえば、メモリセルアレイ
の分割の仕方は、とくに図１の例に限定されるものでは
なく、また、半導体記憶装置１０００自体は、１チップ
上に他の回路とともに集積化される構成であってもよ
い。
【００２６】さらに、半導体記憶装置を例にとって、本
発明の説明を行うが、本発明はこのような構成に限定さ
れることなく、より一般的に、外部との間で、複数の入
出力端子を介してデータや制御信号のやり取りを行う半
導体集積回路装置に対して適用可能なものである。
【００２７】図２は、図１に示したデータ入出力端子群
のうち、データ入出力端子ＤＱｊおよびそれに対応して
設けられる入出力容量回路６２．ｊの構成を説明するた
めの概念図である。
【００２８】図２を参照して、データ入出力端子ＤＱｊ
から、データ入出力バッファ３４に対して信号を伝達す
るための配線ＭＬｊと接地電位との間に入出力容量回路
６２．ｊが設けられている。
【００２９】入出力容量回路６２．ｊは、さらに、配線
ＭＬｊとの間に設けられるＮ個（Ｎは自然数）の可変容
量回路６４．１〜６４．Ｎを備える。
【００３０】可変容量回路６４．１〜６４．Ｎは、それ
ぞれ同様の構成を有し、たとえば、可変容量回路６４．
ｉ（１≦ｉ≦Ｎ）は、配線ＭＬｊと接地電位ＧＮＤとの
間に直列に接続されるスイッチ回路Ｓｉおよびキャパシ
タＣｉを含む。
【００３１】後に説明するように、スイッチ回路Ｓ１〜
ＳＮは、モードレジスタセット６０から出力される信号
Ｓｉｇ１ｊ〜ＳｉｇＮｊによりそれぞれ制御されて導通
または遮断状態となる。
【００３２】図３は、図２に示した入出力容量回路６
２．ｊの構成をより詳しく説明するための回路図であ
る。
【００３３】図３に示した例においては、スイッチ回路
Ｓ１〜ＳＮとして、トランジスタＴ１〜ＴＮがそれぞれ
設けられ、これらトランジスタＴ１〜ＴＮのゲートは、
それぞれ信号Ｓｉｇ１ｊ〜ＳｉｇＮｊを受ける。
【００３４】一方、キャパシタＣ１〜ＣＮは、それぞれ
ＭＯＳキャパシタＭＯＳＣ１〜ＭＯＳＣｎにより構成さ
れている。
【００３５】以上のような構成とすることで、モードレ
ジスタセット６０により、図３に示した可変容量回路６
２．ｊに対して与えられる信号Ｓｉｇ１ｊ〜ＳｉｇＮｊ
を制御することによって、トランジスタＴ１〜ＴＮのオ
ン／オフを制御して、入出力ピンの容量を調整すること
ができる。
【００３６】モードレジスタセット６０から出力される
信号によって、データ入出力端子ＤＱ０〜ＤＱｍに対し
てそれぞれ設けられる入出力容量回路６２．０〜６２．
ｍをそれぞれ独立に制御することで、入出力端子の入出
力容量を調整することで、データ入出力時の信号に発生
するスキューを抑制することが可能となる。
【００３７】なお、以下では、データ入出力端子ＤＱｊ
に対応して設けられる入出力容量回路６２．ｊに注目し
て説明することとし、信号Ｓｉｇ１ｊ〜ＳｉｇＮｊは、
説明の簡単のために、単に信号Ｓｉｇ１〜ＳｉｇＮと表
現することにする。
【００３８】図４は、コントロール回路２２中に設けら
れ、外部チップセレクト信号Ｅｘｔ．／ＣＳ、外部行ア
ドレスストローブ信号Ｅｘｔ．／ＲＡＳ、外部列アドレ
スストローブ信号Ｅｘｔ．／ＣＡＳ、外部ライトイネー
ブル信号Ｅｘｔ．／ＷＥとを受けて、それぞれ対応する
内部制御信号ＣＳ０、ＲＡＳ０、ＣＡＳ０およびＷＥ０
を生成するための入力バッファ回路１００の構成を説明
するための回路図である。
【００３９】以下では、外部から与えられる制御信号Ｅ
ｘｔ．／ＣＳ、Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳお
よびＥｘｔ．／ＷＥを総称してＺＩＮで表わし、内部制
御信号ＣＳ０、ＲＡＳ０、ＣＡＳ０およびＷＥ０を信号
ＯＵＴで総称することにする。
【００４０】バッファ回路１００は、信号ＺＩＮを受け
るインバータ１０２と、チップ外部から与えられるクロ
ックイネーブル信号ＣＫＥとインバータ１０２の出力と
を受けるＮＡＮＤ回路１０４と、コントロール回路２２
から出力され、内部回路の動作タイミングを制御するた
めのクロック信号ＣＬＫを受けるインバータ１０６と、
インバータ１０６の出力および信号ＣＬＫにより制御さ
れて導通または遮断状態となるトランスミッションゲー
ト１０８と、トランスミッションゲート１０８の出力を
受けて信号ＯＵＴを出力し、かつ保持するためのラッチ
回路１１０とを含む。
【００４１】ラッチ回路１１０は、トランスミッション
ゲート１０８の出力を受けて信号ＯＵＴを出力するため
のインバータ１１２と、インバータ１１２の出力を受け
て、反転しインバータ１１２の入力ノードに与えるイン
バータ１１４とを含む。
【００４２】図５は、図１に示したモードレジスタセッ
ト６０に含まれ、後に説明するようなモードレジスタセ
ットコマンドが入力された場合に、モードレジスタセッ
トの動作タイミングを制御するためのタイミング制御回
路１４０の構成を説明するための回路図である。
【００４３】タイミング制御回路１４０は、内部制御信
号ＣＳ０、ＲＡＳ０、ＣＡＳ０、およびＷＥ０を受ける
４入力ＮＡＮＤ回路１４２と、ＮＡＮＤ回路１４２の出
力を一方入力ノードに受けるＮＡＮＤ回路１４４と、Ｎ
ＡＮＤ回路１４４の出力を一方入力ノードに受けるＮＡ
ＮＤ回路１４６と、ＮＡＮＤ回路１４４の出力を受け
て、モードレジスタセットの動作タイミングを制御する
ための信号ＺＭＳＥＴを出力するインバータ１４８とを
含む。
【００４４】ＮＡＮＤ回路１４６の出力が、ＮＡＮＤ回
路１４４の他方入力ノードに与えられる。
【００４５】タイミング制御回路１４０は、さらに、イ
ンバータ１４８の出力を受けて、所定時間遅延するため
の遅延段１５０と、遅延段１５０の出力と、パワーオン
リセット信号ＺＰＯＲとを受けるＮＡＮＤ回路１５２
と、ＮＡＮＤ回路１５２の出力を受けて反転しＮＡＮＤ
回路１４６の他方入力ノードに与えるインバータ１５４
とを含む。後に説明するように、パワーオンリセット信
号は、半導体記憶装置１０００の電源投入後の所定期
間、活性状態（“Ｌ”レベル）となる信号である。
【００４６】信号ＺＭＳＥＴを活性化させるためには、
内部制御信号ＣＳ０、ＲＡＳ０、ＣＡＳ０、ＷＥ０が少
なくともすべて“Ｈ”レベルであることが必要になる。
【００４７】一方、タイミング制御回路１４０は、半導
体記憶装置１０００の電源が投入され、信号ＺＰＯＲが
活性化するのに応じて、その出力状態がリセットされる
とともに、インバータ１４８からの出力が活性状態
（“Ｌ”レベル）となってから遅延段１５０の遅延時間
により決定される所定時間経過した後にも、その出力す
る信号ＺＭＳＥＴのレベルがリセットされる。
【００４８】すなわち、信号ＺＭＳＥＴは遅延段１５０
により決定される所定時間のパルス幅を有し、“Ｌ”レ
ベル活性のパルス信号となる。
【００４９】図６は、図１に示したモードレジスタセッ
ト６０に含まれ、図５に示したタイミング制御回路１４
０により制御されて、信号Ｓｉｇ１〜ＳｉｇＮを生成す
るためのレジスタ回路２００の構成を説明するための概
略ブロック図である。
【００５０】図６を参照して、レジスタ回路２００は、
信号ＺＭＳＥＴを受けるインバータ２０２と、インバー
タ２０２の出力を受けて反転しレジスタのセット動作を
制御するための信号ＺＥＮＡＢＬＥ１を生成するインバ
ータ２０４と、インバータ２０４の出力を受けて、信号
ＺＥＮＡＢＬ１とは相補なレベルを有する信号ＥＮＡＢ
ＬＥ１を生成するためのインバータ２０６とを備える。
【００５１】レジスタ回路２００は、さらに、パワーオ
ンリセット信号ＺＰＯＲ、アドレス信号のうちの第７ビ
ット目の信号Ａｄｄ＜７＞と、信号ＺＥＮＡＢＬＥ１と
を受けて、アドレス信号Ａｄｄ＜７＞のレベルに応じた
内部制御信号ＴＭＡＤＤ＜７＞およびそれと相補な信号
ＺＴＭＡＤＤ＜７＞とを生成するレベル保持回路２１０
と、信号ＺＰＯＲ、アドレス信号のうち、第０から第６
ビットおよび第８から第１３ビットの信号Ａｄｄ＜０：
６，８：１３＞と、信号ＥＮＡＢＬＥとを受けて、アド
レス信号ＡＤＤ＜０：６，８：１３＞の各々のレベルに
応じた内部制御信号ＴＭＡＤＤ＜０：６，８：１３＞お
よびそれらと各々相補なレベルを有する信号ＺＴＭＡＤ
Ｄ＜０：６，８：１３＞を生成するためのレベル保持回
路２４０と、信号ＺＴＭＡＤＤ＜７＞、ＺＴＭＡＤＤ＜
７＞、ＴＭＡＤＤ＜０：６，８：１３＞、ＺＴＭＡＤＤ
＜０：６，８：１３＞とを受けて、信号Ｓｉｇ１〜Ｓｉ
ｇＮを生成する制御信号生成回路２７０とを備える。
【００５２】レジスタ回路２００は、さらに、信号ＺＭ
ＳＥＴおよび信号ＡＤＤ＜７＞とを受けるＯＲ回路３０
０と、ＯＲ回路３００の出力を受けて、信号ＺＥＮＡＢ
ＬＥ２を生成するインバータ３０２と、インバータ３０
２の出力を受けて、信号ＺＥＮＢＬＥ２とは相補なレベ
ルを有する信号ＥＮＡＢＬＥ２を出力するインバータ３
０４と、インバータ３０４の出力と、パワーオンリセッ
ト信号ＺＰＯＲとアドレス信号のうち第０〜６および第
８〜１３ビット目の信号Ａｄｄ＜０：６，８：１３＞と
を受けて、これらアドレス信号の各ビットのレベルにそ
れぞれ応じたレベルの内部制御信号ＴＭＡＤＤ＜０：
６，８：１３＞およびそれとは相補なレベルをそれぞれ
有するＺＴＭＡＤＤ＜０：６，８：１３＞を生成するレ
ベル保持回路３１０と、レベル保持回路３１０の出力を
受けて、通常動作における動作モードを指定するための
ノーマルモードレジスタセット信号を生成する信号生成
回路３２０とを備える。
【００５３】ここで、信号生成回路３２０から生成され
るノーマルモードレジスタセット信号は、半導体記憶装
置１０００が、ＳＤＲＡＭである場合は、その動作モー
ドのうち、たとえばレイテンシの大きさなどをセットす
るための信号として用いられる。あるいは、より一般的
に、ノーマルモードレジスタセット信号は、半導体記憶
装置１０００の動作モードを制御するための信号であ
る。
【００５４】図７は、図６に示したレベル保持回路２１
０の構成を説明するための概略ブロック図である。
【００５５】レベル保持回路２１０は、信号Ａｄｄ＜７
＞を受けて、信号ＺＥＮＡＢＬＥ１およびＥＮＡＢＬＥ
１により制御されるクロックドインバータ２１２と、信
号ＺＰＯＲにより制御されて、クロックドインバータ２
１２の出力ノードのレベルをリセットするためのＰチャ
ネルＭＯＳトランジスタ２１４と、クロックドインバー
タ２１２の出力を受けて、信号ＴＭＡＤＤ＜７＞を出力
するためのインバータ２１６と、信号ＥＮＡＢＬＥ１お
よび信号ＺＥＮＡＢＬＥ１とを受けて、クロックドイン
バータ２１２とは相補に活性状態となり、インバータ２
１６の出力を受けて、反転した信号をインバータ２１６
の入力ノードに与えるクロックドインバータ２１８と、
インバータ２１６の出力を受けて、信号ＺＴＭＡＤＤ＜
７＞を生成するためのインバータ２２０とを含む。
【００５６】図８は、図６に示したレベル保持回路２４
０の構成を説明するための概略ブロック図である。
【００５７】レベル保持回路２４０は、信号ＡＤＤ＜
０：６，８：１３＞のうちの１つのビットの信号を受け
て、信号ＺＥＮＡＢＬＥ１およびＥＮＡＢＬＥ１により
制御されるクロックドインバータ２４２と、信号ＺＰＯ
Ｒにより制御されて、クロックドインバータ２４２の出
力ノードのレベルをリセットするためのＰチャネルＭＯ
Ｓトランジスタ２４４と、クロックドインバータ２４２
の出力を受けて、信号ＴＭＡＤＤ＜０：６，８：１３＞
のうちの１つのビット信号を出力するためのインバータ
２４６と、信号ＥＮＡＢＬＥ１および信号ＺＥＮＡＢＬ
Ｅ１とを受けて、クロックドインバータ２４２とは相補
に活性状態となり、インバータ２４６の出力を受けて、
反転した信号をインバータ２１６の入力ノードに与える
クロックドインバータ２４８と、インバータ２１６の出
力を受けて、信号ＺＴＭＡＤＤ＜０：６，８：１３＞の
うちの１つのビット信号を生成するためのインバータ２
２０とを含む。
【００５８】すなわち、レベル保持回路２４０は、アド
レス信号ＡＤＤ＜０：６，８：１３＞のうちのいずれか
のビット信号を受けて、それに対応する信号ＴＭＡＤＤ
＜０：６，８：１３＞および信号ＺＴＭＡＤＤ＜０：
６，８：１３＞を生成する。
【００５９】つまり、図８に示したのと同様な構成が、
実際には、ビット信号ＡＤＤ＜０＞〜ＡＤＤ＜６＞，Ａ
ＤＤ＜８＞〜ＡＤＤ＜１３＞にそれぞれ対応して１３組
設けられていることになる。
【００６０】図９は、図６に示した構成のうち、信号生
成回路２７０の構成を説明するための概略ブロック図で
ある。
【００６１】信号生成回路２７０は、信号ＴＭＡＤＤ＜
７＞、ＴＭＡＤＤ＜０＞および信号ＴＭＡＤＤ＜１＞と
を受ける３入力ＮＡＮＤ回路２７２．１と、ＮＡＮＤ回
路２７２．１の出力を受けて、信号Ｓｉｇ１を出力する
ためのインバータ２７４．１とを含む。
【００６２】同様にして、信号Ｓｉｇ２〜ＳｉｇＮをそ
れぞれ出力するための構成として、信号ＴＭＡＤＤ＜７
＞と、信号ＴＭＡＤＤ＜０＞〜信号ＴＭＡＤＤ＜６＞お
よび信号ＴＭＡＤＤ＜８＞〜ＴＭＡＤＤ＜１３＞ならび
に信号ＺＴＭＡＤＤ＜０＞〜信号ＺＴＭＡＤＤ＜６＞お
よび信号ＺＴＭＡＤＤ＜８＞〜ＺＴＭＡＤＤ＜１３＞の
うちの２つとの組合せをそれぞれ受けるＮＡＮＤ回路２
７２．２〜２７２．Ｎと、ＮＡＮＤ回路２７２．２〜２
７２．Ｎの出力をそれぞれ受けて、信号Ｓｉｇ２〜Ｓｉ
ｇＮをそれぞれ出力するためのインバータ２７４．２〜
２７４．Ｎを含む。
【００６３】ここで、図９においては、簡単のために、
上述のとおり、入出力容量回路６２．ｊに対応する信号
Ｓｉｇ１〜ＳｉｇＮの構成部分のみを抜き出して示して
いるが、実際には、他の入出力容量回路６２．ｋ（ｋ≠
ｊ）に対する信号も、アドレス信号の組合せにより生成
される。
【００６４】図１０は、図６に示した信号生成回路３２
０の構成を説明するための回路図である。なお、レベル
保持回路３１０の構成は、アドレス信号の組合せを除い
て、レベル保持回路２４０の構成と同様である。
【００６５】信号生成回路３２０は、信号ＴＭＡＤＤ＜
０＞、ＴＭＡＤＤ＜１＞および信号ＴＭＡＤＤ＜２＞と
を受ける３入力ＮＡＮＤ回路３２２．１と、ＮＡＮＤ回
路３２２．１の出力を受けて、ノーマルモードレジスタ
セット信号のうちの１つを出力するためのインバータ３
２４．１とを含む。
【００６６】同様にして、ノーマルモードレジスタセッ
ト信号のうちの他の信号をそれぞれ出力するための構成
として、信号ＴＭＡＤＤ＜３＞〜信号ＴＭＡＤＤ＜Ｍ＞
のうちの３つの組合せをそれぞれ受けるＮＡＮＤ回路３
２２．２〜３２２．Ｒと、ＮＡＮＤ回路３２２．２〜３
２２．Ｒの出力をそれぞれ受けて、それぞれ反転して出
力するためのインバータ３２４．２〜３２４．Ｒを含
む。
【００６７】したがって、図９に示した入力容量を制御
するための信号Ｓｉｇ１〜ＳｉｇＮを生成する信号生成
回路２７０においては、信号ＴＭＡＤＤ＜７＞が“Ｈ”
レベルであることを必要条件として、その他のアドレス
の組合せにより、信号Ｓｉｇ１〜信号ＳｉｇＮのレベル
が決定される構成となっている。
【００６８】一方、図６および図１０に示した信号生成
回路３２０においては、信号ＡＤＤ＜７＞が“Ｌ”レベ
ルの場合においてのみＮＯＲ回路３００およびインバー
タ３０２により生成される信号ＺＥＮＡＢＬＥ２および
インバータ３０４から生成される信号ＥＮＡＢＬＥ２が
活性状態となり得るので、信号生成回路３２０は、アド
レス信号Ａｄｄ＜７＞が“Ｌ”レベルのときは通常のモ
ードレジスタセット信号を生成する。
【００６９】一方、上述のとおり、アドレス信号Ａｄｄ
＜７＞が“Ｈ”レベルのときのみ、通常のモードレジス
タセット信号の生成は行なわれず、入出力容量の制御を
するためのモードレジスタセット動作、すなわち信号Ｓ
ｉｇ１〜ＳｉｇＮのレベル設定が行なわれる構成となっ
ている。
【００７０】たとえば、信号Ｓｉｇ１を“Ｈ”レベルと
したい場合は、信号ＺＭＳＥＴが“Ｌ”レベルであっ
て、アドレス信号Ａｄｄ＜７＞が“Ｈ”レベルであり、
かつアドレス信号Ａｄｄ＜０＞およびＡｄｄ＜１＞がと
もに“Ｈ”レベルであって、かつ内部制御信号ＣＳ０、
ＲＡＳ０、ＣＡＳ０およびＷＥ０がすべて“Ｈ”レベル
となった場合にのみ、信号ＺＥＮＡＢＬＥ１が“Ｌ”レ
ベル、信号ＺＥＮＡＢＬＥ２が“Ｈ”レベルとなる。
【００７１】このときは、通常動作モードに対応する信
号生成回路３２０におけるノーマルモードレジスタセッ
ト動作は行なわれず、信号生成回路２７０の動作のみが
活性化する。
【００７２】このとき、信号ＴＭＡＤＤ＜７＞が、ＴＭ
ＡＤＤ＜０＞、ＴＭＡＤＤ＜１＞がすべて“Ｈ”レベル
であるため、図９に示した信号生成回路２７０の構成に
より、信号Ｓｉｇ１は“Ｈ”レベルとなる。
【００７３】このとき、信号ＴＭＡＤＤ＜０＞，ＴＭＡ
ＤＤ＜１＞，ＴＭＡＤＤ＜７＞はそれぞれ図７および図
８に示したレベル保持回路２１０および２４０によりラ
ッチされかつそのレベルが保持されているので、新たに
信号Ｓｉｇ１〜信号ＳｉｇＮのセット動作を行なわない
限り信号Ｓｉｇ１のレベルは“Ｈ”に保持される。
【００７４】一般に、信号Ｓｉｇｊを“Ｈ”レベルとし
たい場合も同様の手続を行ない、アドレス信号の組合せ
によって選択的に“Ｈ”レベルとすることができる。
【００７５】図１１は、以上説明したような手続によ
り、信号Ｓｉｇ１を“Ｈ”レベルにセットする場合の動
作を説明するためのタイミングチャートである。
【００７６】時刻ｔ１において、電源投入がなされパワ
ーオンリセット信号ＺＰＯＲが活性レベル（“Ｌ”レベ
ル）となる。これにより、各回路のレベルがリセットさ
れる。
【００７７】すなわち、たとえば信号ＺＥＮＡＢＬ２の
レベルは“Ｈ”レベルとなる。続いて、時刻ｔ２におい
て、クロック信号ＣＬＫが立上がった時点において、外
部制御信号Ｅｘｔ．／ＣＳ、Ｅｘｔ．／ＲＡＳ、Ｅｘ
ｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥがすべて“Ｌ”レベルと
なっていると、これに応じて、内部制御信号ＣＳ０、Ｒ
ＡＳ０、ＣＡＳ０、およびＷＥ０がすべて“Ｈ”レベル
となる。したがって、これに応じて、信号ＺＭＳＥＴが
活性状態（“Ｌ”レベル）となる。
【００７８】このとき、アドレス信号ＡＤＤ＜７＞が
“Ｈ”レベルであって、信号ＡＤＤ＜７＞以外のアドレ
ス信号の組合せが、信号Ｓｉｇ１を活性化するレベルに
セットされている場合は、時刻ｔ２において、信号ＴＡ
ＤＤ＜７＞、信号ＴＡＤＤ＜０＞、信号ＴＡＤＤ＜１＞
がともに“Ｈ”レベルとなるので、これに応じて、信号
Ｓｉｇ１のレベルが“Ｈ”レベルに変化する。
【００７９】以上のような構成によって、外部から与え
る制御信号およびアドレス信号の組合せにより、各々の
データ入出力端子ＤＱ０〜ＤＱｍごとに独立に入出力容
量を設定し変更することが可能となるので、データ入出
力におけるスキューを低減することができる。
【００８０】なお、以上の説明では、図３において、ス
イッチ回路はすべてＮチャネルＭＯＳトランジスタを用
いる構成としていたが、このトランジスタとしては、Ｐ
チャネルＭＯＳトランジスタを用いることも可能であ
る。
【００８１】［実施の形態２］図１２は、本発明の実施
の形態２の入出力容量回路６２．ｊの構成を説明するた
めの概略ブロック図である。
【００８２】実施の形態１においては、図３に示したよ
うに、キャパシタをＭＯＳキャパシタで構成したが、実
施の形態２においては、図１２に示すように、キャパシ
タンスをジャンクション容量で構成する。
【００８３】すなわち、図１２を参照して、半導体記憶
装置１０００の形成されるＰ型基板１００１の主表面
に、複数個のＮ型拡散領域Ｎｃｊ１〜ＮｃｊＮを設けた
後に、これらＮ型拡散領域に主表面以外の部分を囲まれ
るように、Ｐ型拡散領域Ｐｃｊ１〜ＰｃｊＮを形成す
る。
【００８４】基板１００１はＰ型であるため、基板電位
を接地電位あるいは負電圧の基板電位Ｖｂｂに設定する
ことで、ＰＮＰ型のジャンクション容量が形成される。
【００８５】トランジスタＴ１〜ＴＮは、それぞれ配線
ＭＬｊとＰ型拡散領域Ｐｃｊ１〜ＰｃｊＮとの間に接続
される。
【００８６】一方、Ｎ型拡散領域Ｎｃｊ１〜ＮｃｊＮ
は、いずれも、例えば、内部電源電位Ｖｃｃよりも高い
昇圧電位Ｖｐｐに設定される。
【００８７】このような構成とすれば、Ｎ型拡散領域Ｎ
ｃｊ１〜ＮｃｊＮ（Ｎウェル部分）が空乏層となり容量
を形成する。
【００８８】トランジスタＴ１〜ＴＮの制御方法は、実
施の形態１の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
【００８９】このような構成によっても実施の形態１と
同様の効果が奏される。 ［実施の形態３］実施の形態３においては、実施の形態
２の構成において、各データ入出力オ端子ＤＱｊごと
に、特に個数は限定されないが、１つのＮ型拡散領域Ｎ
ｃｊ１が設けられ、このＮ型拡散領域Ｎｃｊ１に与えら
れる電位を、電位Ｖｐｐに基づいて電圧調整回路４００
により調整することで、ジャンクション容量を可変とし
て、入出力容量を変化させる構成となっている。
【００９０】図１３は、このような実施の形態３の入出
力容量回路６２．ｊの構成を説明するための概略ブロッ
ク図である。
【００９１】すなわち、Ｎ型拡散領域Ｎｃｊ１には、電
圧調整回路４００から昇圧電位Ｖｐｐを分圧した電位レ
ベルが与えられる。
【００９２】図１４は、電圧調整回路４００の構成を説
明するための概略ブロック図である。
【００９３】電圧調整回路４００は、昇圧電位Ｖｐｐと
接地電位ＧＮＤとの間に直列に接続された抵抗体Ｒ２〜
Ｒｎと、これら抵抗体Ｒ２〜Ｒｎにそれぞれ並列に接続
されたトランジスタＴ２〜ＴＮとを備える。
【００９４】ここで、たとえば、抵抗体Ｒ２とＲ３との
間の接続ノードの電位レベルが、Ｎ型拡散領域Ｎｃｊ１
に与えられるものとする。
【００９５】実施の形態１と同様にして、信号Ｓｉｇ２
〜信号ＳｉｇＮにより、電圧調整回路から出力される電
位レベルが変更されることで、データ入出力端子ＤＱｊ
の入力容量が変化することになる。
【００９６】すなわち、Ｎウェルの電位Ｖｐｐが高いと
きは、ＰＮＰ間の空乏層が大きくなるので、ジャンクシ
ョン容量は減少する。すなわち、容量を小さくしたいと
きは、信号Ｓｉｇ１〜Ｓｉｇ３をすべて“Ｈ”レベルと
し、他の信号Ｓｉｇ４〜ＳｉｇＮは、“Ｌ”レベルとす
れば、Ｎウェルには昇圧電位Ｖｐｐの電位がかかるの
で、その容量値は小さくなる。
【００９７】また、容量を大きくさくしたいときは、信
号ＳＩＧ２およびＳｉｇ３を“Ｌ”レベルとし、Ｓｉｇ
４〜ＳｉｇＮのうちのいくつかを“Ｈ”レベルにしてお
けば、その個数に応じて、ジャンクションに印加される
電位差を小さくすることができ、容量値を大きくするこ
とが可能である。
【００９８】信号Ｓｉｇ１〜ＳｉｇＮの制御は、実施の
形態１と同様であるので、その説明は繰返さない。
【００９９】このような構成によっても実施の形態１と
同様の効果が奏される。 ［実施の形態４］図１５は、実施の形態４の入出力容量
回路６２．ｊの構成を説明するための回路図である。
【０１００】実施の形態１では、キャパシタＣ１〜ＣＮ
は、トランジスタＴ１〜ＴＮを介して配線ＬＭｊと接続
される構成となっていた。
【０１０１】実施の形態４においては、配線ＬＭｊとキ
ャパシタＣ１〜ＣＮとの間にそれぞれヒューズ素子Ｆ１
〜ＦＮを設け、このヒューズ素子をブローすることによ
り、データ入出力端子ＤＱｊに接続される入出力容量を
調整する。
【０１０２】したがって、実施の形態４においては、モ
ードレジスタセット６０は必要ない。
【０１０３】その他の動作は実施の形態１と同様である
ので、その説明は繰返さない。このような構成によって
も実施の形態１と同様の効果が奏される。
【０１０４】［実施の形態５］図１６は、実施の形態５
の入出力容量回路６２．ｊの構成を説明するための回路
図である。
【０１０５】実施の形態１においては、配線ＬＭｊとキ
ャパシタＣ１〜ＣＮとの接続は、トランジスタＴ１〜Ｔ
Ｎを介して接続または遮断状態とされ、これらトランジ
スタＴ１〜ＴＮはモードレジスタセット６０からの信号
Ｓｉｇ１〜ＳｉｇＮにより制御される構成となってい
た。
【０１０６】実施の形態５においては、トランジスタＴ
１〜ＴＮは、ＰチャネルＭＯＳトランジスタとし、これ
らトランジスタＴ１〜ＴＮを制御するための信号を、モ
ードレジスタセット６０からではなく、接地電位ＧＮＤ
とトランジスタＴ１〜ＴＮのゲートとの間にそれぞれ設
けられたヒューズ素子Ｆ１〜ＦＮをブローすることによ
り、その信号レベルを制御する構成としている。
【０１０７】以上のような構成によっても、データ入出
力端子ＤＱｊの入出力容量をチップの製造工程が完了後
に可変とすることが可能となる。なお、トランジスタＴ
１〜ＴＮをＮチャネルＭＯＳトランジスタとする場合
は、それらのゲートと電源電位Ｖｃｃとをヒューズ素子
Ｆ１〜ＦＮをそれぞれ介して接続する構成とすればよ
い。
【０１０８】このような構成によっても実施の形態１と
同様の効果が奏される。今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は上記した説明ではなく
て特許請求の範囲によって示され、特許請求の範囲と均
等の意味および範囲内でのすべての変更が含まれること
が意図される。
【０１０９】
【発明の効果】請求項１〜８記載の半導体集積回路装置
は、データ入出力端子間に存在する入出力容量の差を容
易に調整することが可能で、スキューの発生を抑制する
ことが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
【図２】 データ入出力端子ＤＱｊおよびそれに対応し
て設けられる入出力容量回路６２．ｊの構成を説明する
ための概念図である。
【図３】 図２に示した入出力容量回路６２．ｊの構成
をより詳しく説明するための回路図である。
【図４】 入力バッファ回路１００の構成を説明するた
めの回路図である。
【図５】 タイミング制御回路１４０の構成を説明する
ための回路図である。
【図６】 レジスタ回路２００の構成を説明するための
概略ブロック図である。
【図７】 レベル保持回路２１０の構成を説明するため
の概略ブロック図である。
【図８】 レベル保持回路２４０の構成を説明するため
の概略ブロック図である。
【図９】 信号生成回路２７０の構成を説明するための
概略ブロック図である。
【図１０】 信号生成回路３２０の構成を説明するため
の回路図である。
【図１１】 信号Ｓｉｇ１を“Ｈ”レベルにセットする
場合の動作を説明するためのタイミングチャートであ
る。
【図１２】 本発明の実施の形態２の入出力容量回路６
２．ｊの構成を説明するための概略ブロック図である。
【図１３】 実施の形態３の入出力容量回路６２．ｊの
構成を説明するための概略ブロック図である。
【図１４】 電圧調整回路４００の構成を説明するため
の概略ブロック図である。
【図１５】 実施の形態４の入出力容量回路６２．ｊの
構成を説明するための回路図である。
【図１６】 実施の形態５の入出力容量回路６２．ｊの
構成を説明するための回路図である。
【符号の説明】
１，２,４,６ 制御信号入力端子、８ アドレス信号入
力端子群、９ データ入出力端子群、１０ 電源入力端
子、１２ 接地電位入力端子、１８ ゲート回路、２２
コントロール回路、２４ 行およびアドレスバッフ
ァ、２６ 行プリデコーダ、２８ 列プリデコーダ、３
０ センスアンプ＋入出力制御回路、３２メモリセルア
レイ、３４ データ入出力バッファ、６０ モードレジ
スタセット、６２．０〜６２．ｍ 入出力容量回路、１
００ 列デコーダ、１０００ 半導体集積回路装置。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置であって、 外部から与えられる複数の制御信号および複数の入力信
    号に応じて、複数の出力データを生成する内部回路と、 前記半導体集積回路装置の外部からの前記複数の入力デ
    ータ信号を受けるための複数の入力ノードと、 前記複数の入力ノードから前記内部回路に対して前記入
    力データ信号を伝達するための複数の配線と、 前記複数の制御信号の組合せに応じて、前記内部回路の
    動作モードを設定し、かつ、複数の容量設定信号を生成
    するためのモード設定回路と、 前記複数の配線と所定の基準電位との間にそれぞれ設け
    られ、前記複数の容量設定信号に応じて、ぞれぞれ独立
    に容量を変更することが可能な複数の可変容量回路とを
    備える、半導体集積回路装置。
  2. 【請求項２】 前記可変容量回路の各々は、 前記複数の配線のうちの対応する配線と前記所定の基準
    電位との間にそれぞれ設けられ、各々が前記複数の容量
    設定信号により制御される複数の容量回路を含み、 各前記複数の容量回路は、 前記対応する配線と、前記所定の基準電位との間に直列
    に接続されるスイッチ回路およびキャパシタ回路とを有
    し、 前記スイッチ回路は、前記複数の容量設定信号のうちの
    対応する１つにより制御され、導通状態および遮断状態
    のいずれかとなる、請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 前記キャパシタ回路は、ＭＯＳキャパシ
    タを含む、請求項２記載の半導体集積回路装置。
  4. 【請求項４】 前記キャパシタ回路は、ジャンクション
    容量を含む、請求項２記載の半導体集積回路装置。
  5. 【請求項５】 前記可変容量回路の各々は、 前記複数の配線のうちの対応する配線と前記所定の基準
    電位との間にそれぞれ設けられ、各々が前記複数の容量
    設定信号により制御される少なくとも１つの容量回路を
    含み、 各前記複数の容量回路は、 前記対応する配線と、前記所定の基準電位との間に直列
    に接続される第１のスイッチ回路およびキャパシタ回路
    と、 前記キャパシタ回路の容量を制御するための容量制御回
    路とを有し、 前記スイッチ回路は、前記複数の容量設定信号のうちの
    対応する１つにより制御され、導通状態および遮断状態
    のいずれかとなり、 前記キャパシタ回路は、ジャンクション容量を有し、 前記容量制御回路は、前記複数の容量設定信号のうちの
    他の信号により制御され、前記ジャンクション容量に印
    加されるジャンクション電位を制御する、請求項１記載
    の半導体集積回路装置。
  6. 【請求項６】 半導体集積回路装置であって、 外部から与えられる複数の制御信号および複数の入力信
    号に応じて、複数の出力データを生成する内部回路と、 前記半導体集積回路装置の外部からの前記複数の入力デ
    ータ信号を受けるための複数の入力ノードと、 前記複数の入力ノードから前記内部回路に対して前記入
    力データ信号を伝達するための複数の配線と、 前記複数の配線と所定の基準電位との間にそれぞれ設け
    られ、外部から不揮発的に、ぞれぞれ独立に容量を変更
    することが可能な複数の可変容量回路とを備える、半導
    体集積回路装置。
  7. 【請求項７】 前記可変容量回路の各々は、 前記複数の配線のうちの対応する配線と前記所定の基準
    電位との間にそれぞれ設けられる複数の容量回路を含
    み、 各前記複数の容量回路は、 前記対応する配線と、前記所定の基準電位との間に直列
    に接続されるヒューズ素子およびキャパシタ回路とを有
    する、請求項６記載の半導体集積回路装置。
  8. 【請求項８】 複数のヒューズ素子を含み、外部からの
    不揮発的な設定に応じて複数の容量設定信号を生成する
    ための容量設定回路と、 前記可変容量回路の各々は、 前記複数の配線のうちの対応する配線と前記所定の基準
    電位との間にそれぞれ設けられ、各々が前記複数の容量
    設定信号により制御される複数の容量回路を含み、 各前記複数の容量回路は、 前記対応する配線と、前記所定の基準電位との間に直列
    に接続されるスイッチ回路およびキャパシタ回路とを有
    し、 前記スイッチ回路は、前記複数の容量設定信号のうちの
    対応する１つにより制御され、導通状態および遮断状態
    のいずれかとなる、請求項６記載の半導体集積回路装
    置。
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