KR20090016168A - 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로 - Google Patents

스트로브 신호 생성 회로를 포함하는 반도체 집적 회로 Download PDF

Info

Publication number
KR20090016168A
KR20090016168A KR1020070080623A KR20070080623A KR20090016168A KR 20090016168 A KR20090016168 A KR 20090016168A KR 1020070080623 A KR1020070080623 A KR 1020070080623A KR 20070080623 A KR20070080623 A KR 20070080623A KR 20090016168 A KR20090016168 A KR 20090016168A
Authority
KR
South Korea
Prior art keywords
signal
column control
bank
global
control signal
Prior art date
Application number
KR1020070080623A
Other languages
English (en)
Inventor
고복림
문상만
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070080623A priority Critical patent/KR20090016168A/ko
Publication of KR20090016168A publication Critical patent/KR20090016168A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Dram (AREA)

Abstract

스트로브 신호 생성 회로를 포함하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로는, 독출 또는 기입 명령 진입 신호에 응답하여 뱅크의 컬럼 제어부를 제어하도록 상기 뱅크에 대응하는 복수의 뱅크별 컬럼 제어 신호 및 데이터의 출력 경로를 제어하는 하나의 글로벌 컬럼 제어 신호를 생성하는 컬럼 제어 신호 생성부, 하나의 글로벌 컬럼 제어 신호에 응답하여 출력되는 시간이 조정된 하나의 글로벌 핀 스트로브 신호를 생성하는 제어 신호 튜닝부 및 글로벌 핀 스트로브 신호에 응답하여 버스트 렝쓰(burst length)만큼 복수의 데이터 입력 신호를 제공하는 데이터 입력 신호 생성부를 포함한다.
뱅크, 스트로브, 리드

Description

스트로브 신호 생성 회로를 포함하는 반도체 집적 회로{Semiconductor Integrated Circuits Comprising Strobe Signal Generating Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로에 입력되는 외부 명령이 독출(read) 또는 기입(write) 명령일 경우 이에 응답하여 뱅크별 컬럼 제어 신호가 생성된다. 뱅크별 컬럼 제어 신호에 의해 각각의 뱅크별 핀 스트로브 신호가 생성되고, 이에 따라 데이터 입력 신호가 생성될 수 있다.
보다 자세히 설명하면, 독출 명령 신호가 입력되면 뱅크별 컬럼 제어 신호에 응답하여 각 뱅크마다 뱅크별 핀 스트로브 신호를 각각 생성한다. 활성화된 뱅크별 핀 스트로브 신호 중 어느 하나에 응답하여 BL(burst length) 만큼의 데이터 스트로브 신호가 생성됨으로써 파이프 래치부에 데이터를 래치시킬 수 있다. 이후, 래치된 데이터는 출력 스트로브 신호에 의해 독출될 수 있다.
이러한 경우, 뱅크별 핀 스트로브 신호는 각 뱅크에서 생성되는 신호이므로 PVT(Process, Voltage, Temperature)에 따라 뱅크마다 신호의 스큐(skew)가 차이날 수 있다. 따라서, 이를 고려하여 뱅크별 핀 스트로브 신호 스큐의 차이를 최적화하기 위해 소정의 긴 타이밍 마진(margin)이 필요할 수 있다. 또한, 각 뱅크마다 뱅크별 핀 스트로브 신호를 생성하기 위한 각각의 회로부가 필요하므로 중복되는 구성으로 인한 레이아웃 면적 효율도 저하될 수 있다.
본 발명의 기술적 과제는 각 뱅크에 대해 공통된 글로벌 핀 스트로브 신호를 생성하여 PVT 변동에 둔감한 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로는, 독출 또는 기입 명령 진입 신호에 응답하여 뱅크의 컬럼 제어부를 제어하도록 상기 뱅크에 대응하는 복수의 뱅크별 컬럼 제어 신호 및 데이터의 출력 경로를 제어하는 하나의 글로벌 컬럼 제어 신호를 생성하는 컬럼 제어 신호 생성부, 하나의 글로벌 컬럼 제어 신호에 응답하여 출력되는 시간이 조정된 하나의 글로벌 핀 스트로브 신호를 생성하는 제어 신호 튜닝부 및 글로벌 핀 스트로브 신호에 응답하여 버스트 렝쓰(burst length)만큼 복수의 데이터 입력 신호를 제공하는 데이터 입력 신호 생성부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 코어 영역에 배치되며 컬럼 제어부를 포함하는 복수의 뱅크, 주변 회로 영역에 배치되며, 독출 명령에 응답하여 상기 뱅크 정보와 무관한 공통된 하나의 글로벌 컬럼 제어 신호를 생성함으로써, 독출되는 데이터의 출력 기준이 되며 상기 뱅크 정보와 무관한 공통된 하나의 글로벌 핀 스트로브 신호를 생성하는 스트로브 신호 생성 회로를 포함한다.
본 발명에 따르면 독출 명령 신호에 응답하여 모든 뱅크에 공통으로 사용되는 글로벌 컬럼 제어 신호를 생성한다. 그리하여, 글로벌 컬럼 제어 신호를 이용하여 스트로브 신호를 생성함으로써 뱅크별PVT 변동에 둔감한 글로벌 핀 스트로브 신호를 생성할 수 있다. 또한, 모든 뱅크에 공통으로 사용하는 글로벌 핀 스트로브 신호를 이용함으로써, 뱅크마다 뱅크별 핀 스트로브 신호를 생성하는 별도의 회로부를 구비하지 않음으로 인하여 레이아웃 면적 효율을 높일 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로의 개념적인 블록도이다. 도 2는 도 1에 따른 스트로브 신호 생성 회로(250)의 상세한 블록도이다.
도 1 및 도 2를 참조하면, 반도체 집적 회로는 코어 영역(100), 주변 회로 영역(200) 및 패드 영역(300)을 포함한다.
코어 영역(100)은 우선, 제 1뱅크(110; 뱅크 0), 뱅크의 컬럼 어드레스를 디코딩하거나 제어하는 컬럼 제어부(120), 및 뱅크의 로우 어드레스를 디코딩하거나 제어하는 로우 제어부(130)를 포함한다. 설명의 편의상 제 1 뱅크(110)를 기준으로 설명하였으나, 나머지 뱅크(뱅크 1- 뱅크 3)에 대해서도 각각의 로우 제어부 및 컬럼 제어부가 구성되며 이에 대한 중복되는 설명은 생략하기로 한다.
주변 회로 영역(200)은 스트로브 신호 생성 회로(250)를 포함한다. 스트로브 신호 생성 회로(250)는 컬럼 제어 신호 생성부(210), 제어 신호 튜닝부(220), 데이터 입력 신호 생성부(230)를 포함한다.
우선, 컬럼 제어 신호 생성부(210)는 독출 동작 진입 신호(casp6_rd), 기입 동작 진입 신호(casp6_wt), 버스트 동작 신호(icasp6) 및 제 1 내지 제 4 뱅크 신호(CAST<0:3>)를 수신하여 뱅크 정보를 갖는 제 1 내지 제 4 컬럼 제어 신호(YP<0:3>) 및 뱅크 정보가 없는 공통의 글로벌 컬럼 제어 신호(AY)를 생성한다. 여기서, 제 1 내지 제 4 컬럼 제어 신호(YP<0:3>)는 컬럼계의 메인 제어 신호로서, 독출 또는 기입 명령에 따라 예를 들어, 센스 앰프의 센싱을 제어하는 등, 각 뱅크내의 컬럼계의 회로를 제어하는 신호이다. 특히, 본 발명의 일 실시예에 따른 글로벌 컬럼 제어 신호(AY)는 뱅크 정보를 갖지 않으며 독출시에만 독출을 진행하는 기준이 되는 스트로브 신호로서 이용되는 신호이다. 따라서, 본 발명의 일 실시예에 따른 글로벌 컬럼 제어 신호(AY)는 뱅크에 무관하도록 글로벌하게 사용되는 신호이므로, 뱅크별 PVT 변동성에 둔감해질 수 있도록 생성되는 신호이다.
본 발명의 일 실시예에 따른 제어 신호 튜닝부(220)는 글로벌 컬럼 제어 신호(AY)를 수신하여 딜레이(delay)가 조정된 글로벌 핀 스트로브 신호(PINST)를 제공한다. 여기서의 딜레이는 독출 명령이 인가된 후 데이터를 독출하기에 최적화된 딜레이 시간을 의미한다. 예를 들어, 여기서의 최적화된 딜레이 시간은 독출 명령이 인가된 후, 각각의 제 1 내지 제 4 컬럼 제어 신호(YP<0:3>)각 각 뱅크에서 비트라인 센싱을 완료하고 메인 엠프에서 센싱된 데이터를 래치하고 난 시점까지 기다리는 시간일 수 있다. 어느 뱅크가 활성화되든 독출 명령에 따라 데이터가 적절 한 타이밍에 독출되도록 글로벌 컬럼 제어 신호(AY)의 딜레이를 튜닝하도록 한다.
데이터 입력 신호 생성부(230)는 글로벌 핀 스트로브 신호(PINST) 및 버스트 동작 신호(icasp6)를 수신하여 버스트 렝쓰(Burst Length;BL)만큼의 제 1 내지 제 4 데이터 입력 신호(PINB<0:3>)를 생성한다. 여기서, BL은 4로 예시하나 이에 제한되는 것은 아니다. 다시 말하면, 데이터 입력 신호 생성부(230)는 일종의 카운터를 포함하여, 핀 스트로브 신호(PINST)를 수신하면 BL 만큼 제 1 내지 제 4 데이터 입력 신호(PINB<0:3>)를 제공한다. 즉, 외부 클럭 신호에 동기된 독출 명령어가 인가되면, 선택된 메모리 셀의 데이터는 내부 데이터 경로를 거쳐 데이터 다중화부(Mux; 미도시)로 출력된다. 이때, 제 1 내지 제 4 데이터 입력 신호(PINB<0:3>)는 이러한 데이터를 일단 래치시킨다. 이후, 데이터 출력 신호(미도시)에 의해 래치된 데이터를 출력시킬 수 있다.
패드 영역(300)은 제 1 내지 제 2 패드 블록(310, 320)를 포함한다.
예를 들어, 제 1 패드 블록(310)에는 클럭 핀 패드, 어드레스 핀 패드, 커맨드 핀 패드등이 구비될 수 있으며, 제 2 패드 블록(320)에는 데이터 입출력 핀 패드 블록을 구비할 수 있다. 반도체 집적 회로의 구성에 따라 패드 블록에 구비되는 핀의 배열이 달라질 수 있음은 물론이다.
도 3은 도 2에 따른 컬럼 제어 신호 생성부(210)의 상세한 회로도이다.
도 3을 참조하면, 컬럼 제어 신호 생성부(210)는 신호 조합부(211), 펄스 생성부(212) 및 뱅크별 컬럼 신호 생성부(218)를 포함한다.
우선, 신호 조합부(211)는 제 1 내지 제 3 인버터(IV1-IV3) 및 제 1 낸드 게 이트(ND1)를 포함한다. 신호 조합부(211)는 활성화된 독출 또는 기입 명령 진입 신호(casp6_rd, casp6_wt)에 응답하여 활성화된 신호 레벨을 제공한다.
제 1 인버터(IV1)는 독출 명령 진입 신호(casp6_rd)를, 제 2 인버터(IV2)는 기입 명령 진입 신호(casp6_wt)를, 제 3 인버터(IV3)는 BL 정보 신호(icasp6)를 각각 수신하여 반전시킨다. 독출 명령 진입 신호(casp6_rd)는 독출 명령 신호가 수신되면 활성화되는 신호이며, 기입 명령 진입 신호(cast6_wt)는 기입 명령 신호가 수신되면 활성화되는 신호이다. BL 정보 신호(icasp6)는 독출 또는 기입 명령 신호가 인가될 때 설정된 BL만큼의 버스트 동작을 위해 연속적으로 펄싱하는 신호이다.
즉, 신호 조합부(211) 독출 명령 진입 신호(casp6_rd), 기입 명령 진입 신호(casp6_wt) 중 어느 하나라도 논리레벨 하이로 활성화되는 경우에 제 1 낸드 게이트(ND1)를 통해 활성화된 하이 레벨을 제공한다.
펄스 생성부(212)에서는 이러한 활성화된 하이 레벨의 신호를 수신하여 펄스 형태의 글로벌 컬럼 제어 신호(AY)로 제공할 수 있다.
한편, 뱅크별 컬럼 신호 생성부(218)는 복수의 신호 생성부(213-216)를 포함한다. 제 1 신호 생성부(213)는 제 1 뱅크 정보 신호(CAST<0>) 및 글로벌 컬러 제어 신호(AY)를 수신하여, 제 1 뱅크 정보 신호(CAST<0>)에 응답하여 제 1 뱅크에 제 1 컬럼 제어 신호(YP<0>)를 제공한다. 마찬가지로, 제 2 내지 제 4 신호 생성부(214-216)는 각각의 뱅크 정보 신호에 응답하여 각 뱅크별 제 2 내지 제 3 컬럼 제어 신호(YP<1:3>)를 제공한다. 즉, 각각 뱅크내에서 메모리 셀의 데이터를 독출하거나 기입하기 위한 컬럼계의 회로 동작을 제어하기 위해서는 각 뱅크별 컬럼 제 어 신호가 필요하다. 그러나, 통상적으로 데이터를 독출하기 위해서는 각각의 뱅크에서 생성된 제 1 내지 제 4 컬럼 제어 신호(YP<0:3>)를 이용하는 것은 PVT에 의해 뱅크별 변동성이 있을 수 있다. 즉, 제 1 컬럼 제어 신호(YP<0>)로써 출력되는 데이터와 제 4 컬럼 제어 신호(YP<3>)로써 출력되는 데이터의 스큐 차이가 발생할 수 있다. 이때, 스큐 차이가 나는 각각의 제 1 내지 제 4 컬럼 제어 신호(YP<0:3>)로써 각각의 뱅크별 핀 스트로브 신호를 생성하고, 이로써 데이터 입력 신호를 생성하면 이로 인해 독출되는 데이터의 슬루 레이트(slew rate)의 변동이 심할 수 있다.
하지만, 본 발명의 일 실시예에 따르면, 뱅크 정보와는 무관한 공통의 글로벌 컬럼 제어 신호(AY)를 생성한다. 또한, 이러한 글로벌 컬럼 제어 신호(AY)는 주변 회로 영역(도 1의 200 참조)내에서 생성된다. 이로써, 공통된 하나의 기준 스트로브 신호로서의 글로벌 컬럼 제어 신호(AY)를 이용함으로 인해 PVT에 의한 뱅크별 신호 스큐의 가능성을 줄일 수 있으며, 각 뱅크내에 별도의 뱅크별 핀 스트로브 신호를 생성하는 회로를 제거할 수 있으므로 면적의 효율이 높을 수 있다.
도 4a 내지 도 4c는 제어 신호 튜닝부(220)의 다양한 실시예의 회로도이다.
글로벌 컬럼 제어 신호(AY)가 실질적으로 메모리 셀에서 데이터가 독출 또는 기입의 데이터 경로를 경유하여 파이프 래치부(미도시)에 도착하기까지의 소정 시간을 고려하여 지연 소자를 구비할 수 있다.
우선, 도 4a는 글로벌 컬럼 제어 신호(AY)를 수신하는 인버터 체인(IV1-IV4)를 포함한다. 즉, 글로벌 컬럼 제어 신호(AY)를 수신하여 소정 시간 지연시킴으로 써 글로벌 핀 스트로브 신호(PINST)를 생성한다. 여기서는 소정 시간의 지연을 인버터 체인으로 구현하는 것을 예시하였다.
도 4b에 도시된 바와 같이, 다른 실시예에 따른 제어 신호 튜닝부(220)는 글로벌 컬럼 제어 신호(AY)를 수신하되, 미세하게 지연량을 조절하도록 RC 지연 시간을 이용하는 회로이다. 그리하여, 다른 실시예에 따른 제어 신호 튜닝부(220)는 제 1 내지 제 4 인버터 체인(IV1-IV4), 제 1 및 제 2 저항(R1, R2), 및 제 1 내지 제 4 모스 커패시터(C1-C4)를 포함한다.
보다 구체적으로, 제 1 및 제 2 커패시터(C1, C2)는 각각 구동 전압(VPERI)을 인가받는 소스, 각각의 소스와 접속된 드레인, 제 1 저항(R1) 노드와 연결된 게이트를 포함한다. 제 3 및 제 4 커패시터(C3, C4)는 각각 접지 전압(VSS)을 인가받는 소스, 각각의 소스와 접속된 드레인, 제 1 저항(R1) 노드와 연결된 게이트를 포함한다. 이러한 제 1 내지 제 4 커패시터(C1-C4)의 사이즈(폭(width) 또는 길이(length))를 조절하면서 커패시턴스를 조절할 수 있다. 제 1 및 제 2 저항(R1, R2)과 제 1 내지 제 4 커패시터(C1-C4)에 의해 커패시턴스를 증가시키면서 지연량을 증가시킬 수 있다. 또는, 이러한 제 1 내지 제 4 커패시터(C1-C4)중 연결되지 않는 모스 커패시터에 의해 미세하게 커패시턴스를 감소시키면서 지연량을 조절할 수 있다.
물론, 이에 제한되지 않으며 도 4c를 참조하면, 제어 신호 튜닝부(220)의 또다른 실시예를 나타낸다.
도 4c를 참조하면, 또다른 실시예의 제어 신호 튜닝부(220)는 인버터 체인을 구성하는 제 1 및 제 2 인버터(IV1, IV2)를 포함하며, RC 딜레이를 위한 제 3 저항(R3) 및 제 1 내지 제 4 커패시터(C1-C4)를 포함한다. 제 1 인버터(IV1)는 글로벌 컬럼 제어 신호(AY)를 반전시키되, 제 1 인버터(IV1)의 양단에 제 1 및 제 2 저항(R1, R2)을 구비함으로써 반전되는 포인트 신호(crossing point signal)의 전위차 범위를 좁힐 수 있다. 그리하여, 초기에 글로벌 컬럼 제어 신호(AY)의 반전된 신호의 슬루 레이트를 조절하여 이후 스큐 발생 가능성을 줄일 수 있다.
도시하지 않았으나, 이러한 글로벌 컬럼 제어 신호(AY)에 의해 생성된 글로벌 핀 스트로브 신호(PINST)는 데이터 입력 신호 생성부(230)에 수신되어 BL만큼의 복수의 데이터 입력 제어 신호(PINB<0:3>)를 생성할 수 있다. 이후, 통상의 과정으로 데이터 출력 신호에 의해 래치된 데이터를 출력시킬 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 독출을 위해 핀 스트로브 신호를 각각의 뱅크에서 생성하지 않아도 된다. 즉, 하나로 공통되는 글로벌 컬럼 제어 신호를 생성하고, 이에 따라 글로벌 핀 스트로브 신호를 생성함으로써 뱅크별 PVT로 인한 신호의 스큐 발생 가능성을 줄일 수 있다. 또한 공통의 글로벌 컬럼 제어 신호 및 글로벌 핀 스트로브 신호를 이용함으로써, 각각의 뱅크내에서는 이러한 신호들을 생성하는 별도의 회로부를 구비하지 않아도 되므로 면적의 효율이 증대될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1에 따른 스트로브 신호 생성 회로의 블록도,
도 3은 도 2에 따른 컬럼 제어 신호 생성부의 회로도, 및
도 4는 다양한 실시예에 따른 제어 신호 튜닝부의 회로도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 코어 영역 200 : 주변 회로 영역
210 : 컬럼 제어 신호 생성부 220 : 제어 신호 튜닝부
230 : 데이터 입력 신호 생성부 250 : 스트로브 신호 생성 회로
310 : 제 1 패드 블록 320 : 제 2 패드 블록

Claims (13)

  1. 독출 또는 기입 명령 진입 신호에 응답하여 뱅크의 컬럼 제어부를 제어하도록 상기 뱅크에 대응하는 복수의 뱅크별 컬럼 제어 신호 및 데이터의 출력 경로를 제어하는 하나의 글로벌 컬럼 제어 신호를 생성하는 컬럼 제어 신호 생성부;
    상기 하나의 글로벌 컬럼 제어 신호에 응답하여 출력되는 시간이 조정된 하나의 글로벌 핀 스트로브 신호를 생성하는 제어 신호 튜닝부; 및
    상기 글로벌 핀 스트로브 신호에 응답하여 버스트 렝쓰(burst length)만큼 복수의 데이터 입력 신호를 제공하는 데이터 입력 신호 생성부를 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 컬럼 제어 신호 생성부는,
    상기 독출 명령 진입 신호 또는 기입 명령 진입 신호 중 활성화된 신호의 레벨에 응답하여 활성화된 출력 신호를 제공하는 신호 조합부;
    상기 신호 조합부의 출력 신호로써 펄스 형태의 상기 글로벌 컬럼 제어 신호를 생성하는 펄스 생성부; 및
    상기 글로벌 컬럼 제어 신호 및 각 뱅크별 정보 신호를 각각 수신하여 상기 뱅크의 상기 컬럼 제어부를 제어하는 복수의 상기 뱅크별 컬럼 제어 신호를 생성하는 뱅크별 컬럼 신호 생성부를 포함하는 스트로브 신호 생성 회로를 포함하는 반도 체 집적 회로.
  3. 제 1항에 있어서,
    상기 제어 신호 튜닝부는,
    상기 글로벌 컬럼 제어 신호를 상기 데이터가 상기 뱅크내의 상기 컬럼 제어부를 경유하는 시간만큼 지연시키기 위한 지연 소자를 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  4. 제 3항에 있어서,
    상기 지연 소자는 인버터 체인기, 저항 및 커패시터의 일부 또는 전부를 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  5. 제 1항에 있어서,
    상기 데이터 입력 신호는 상기 데이터를 기 설정된 파이프 래치부에 래치시키는 것을 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 파이프 래치부에 래치된 데이터가 데이터 출력 신호에 응답하여 독출되는 것을 더 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  7. 코어 영역에 배치되며 컬럼 제어부를 포함하는 복수의 뱅크; 및
    주변 회로 영역에 배치되며, 독출 명령에 응답하여 상기 뱅크 정보와 무관한 공통된 하나의 글로벌 컬럼 제어 신호를 생성함으로써, 독출되는 데이터의 출력 기준이 되며 상기 뱅크 정보와 무관한 공통된 하나의 글로벌 핀 스트로브 신호를 생성하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 스트로브 신호 생성 회로는,
    상기 독출 또는 기입 명령 진입 신호에 응답하여, 상기 뱅크에 대응하도록 상기 뱅크의 정보를 갖는 복수의 뱅크별 컬럼 제어 신호 및 상기 데이터의 출력 경로를 제어하는 하나의 상기 글로벌 컬럼 제어 신호를 생성하는 컬럼 제어 신호 생성부;
    상기 하나의 글로벌 컬럼 제어 신호에 응답하여 버스트 렝쓰(burst length)만큼 복수의 데이터 입력 신호를 제공하는 데이터 입력 신호 생성부를 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 컬럼 제어 신호 생성부는,
    상기 독출 명령 진입 신호 또는 기입 명령 진입 신호 중 활성화된 신호의 레벨에 응답하여 활성화된 출력 신호를 제공하는 신호 조합부;
    상기 신호 조합부의 출력 신호로써 펄스 형태의 상기 글로벌 컬럼 제어 신호를 생성하는 펄스 생성부; 및
    상기 글로벌 컬럼 제어 신호 및 각 뱅크별 정보 신호를 각각 수신하여 상기 뱅크의 상기 컬럼 제어부를 제어하는 복수의 상기 뱅크별 컬럼 제어 신호를 생성하는 뱅크별 컬럼 신호 생성부를 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  10. 제 8항에 있어서,
    상기 글로벌 컬럼 제어 신호를 상기 데이터가 상기 뱅크내의 상기 컬럼 제어부를 경유하는 시간만큼 지연시키기 위한 지연 소자로 구성된 제어 신호 튜닝부를 더 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 지연 소자는 인버터 체인기, 저항 및 커패시터의 일부 또는 전부를 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  12. 제 8항에 있어서,
    상기 데이터 입력 신호는 상기 데이터를 기 설정된 파이프 래치부에 래치시키는 것을 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
  13. 제 12항에 있어서,
    상기 파이프 래치부에 래치된 데이터가 데이터 출력 신호에 응답하여 독출되는 것을 더 포함하는 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로.
KR1020070080623A 2007-08-10 2007-08-10 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로 KR20090016168A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070080623A KR20090016168A (ko) 2007-08-10 2007-08-10 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070080623A KR20090016168A (ko) 2007-08-10 2007-08-10 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로

Publications (1)

Publication Number Publication Date
KR20090016168A true KR20090016168A (ko) 2009-02-13

Family

ID=40685442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070080623A KR20090016168A (ko) 2007-08-10 2007-08-10 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로

Country Status (1)

Country Link
KR (1) KR20090016168A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514650B2 (en) 2010-07-07 2013-08-20 Hynix Semiconductor Inc. Semiconductor memory device
US8924679B2 (en) 2011-03-28 2014-12-30 Hynix Semiconductor Inc. Memory device and memory system including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514650B2 (en) 2010-07-07 2013-08-20 Hynix Semiconductor Inc. Semiconductor memory device
US8924679B2 (en) 2011-03-28 2014-12-30 Hynix Semiconductor Inc. Memory device and memory system including the same

Similar Documents

Publication Publication Date Title
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
US9281035B2 (en) Semiconductor integrated circuit capable of controlling read command
JP4370507B2 (ja) 半導体集積回路装置
JP4632114B2 (ja) 半導体集積回路装置
US10872646B2 (en) Apparatuses and methods for providing active and inactive clock signals
US6260128B1 (en) Semiconductor memory device which operates in synchronism with a clock signal
US10090026B2 (en) Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US6366507B1 (en) High speed semiconductor memory device with short word line switching time
US9530459B2 (en) Semiconductor memory device including a repeater circuit on main data lines
CN110603591B (zh) 用于半导体存储器的可配置命令及数据输入电路的设备及方法
US20210201978A1 (en) Apparatuses and methods for wide clock frequency range command paths
KR20000006546A (ko) 로우디코더를갖는메모리장치
US6496403B2 (en) Semiconductor memory device
KR100356638B1 (ko) 동기형 반도체 기억 장치
KR20040022379A (ko) 입출력 단자를 삭감 가능한 반도체 기억 장치
JPH10162576A (ja) 半導体メモリ装置のカラム選択ラインイネーブル回路
US6552954B2 (en) Semiconductor integrated circuit device
KR20090016168A (ko) 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로
US7263026B2 (en) Semiconductor memory device and method for controlling the same
US6930950B2 (en) Semiconductor memory device having self-precharge function
KR100649059B1 (ko) 반도체 집적 회로
US8947128B2 (en) Semiconductor device having input receiver circuit that operates in response to strobe signal
US20240212741A1 (en) Main Wordline Decoding Circuitry
KR20070063291A (ko) 데이터 마스킹 회로
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination