JPH10162576A - 半導体メモリ装置のカラム選択ラインイネーブル回路 - Google Patents
半導体メモリ装置のカラム選択ラインイネーブル回路Info
- Publication number
- JPH10162576A JPH10162576A JP9299133A JP29913397A JPH10162576A JP H10162576 A JPH10162576 A JP H10162576A JP 9299133 A JP9299133 A JP 9299133A JP 29913397 A JP29913397 A JP 29913397A JP H10162576 A JPH10162576 A JP H10162576A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- signal
- line enable
- timing control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Abstract
(57)【要約】
【課題】半導体メモリ装置のカラム選択ラインイネーブ
ル回路を提供する。 【解決手段】本発明に係る半導体メモリ装置のカラム選
択ラインイネーブル回路は、タイミング制御信号発生部
と、パルス発生器と、論理手段とを具備する。タイミン
グ制御信号発生部は、同期式半導体メモリ装置の外部か
らローアクティブ命令が入力されてから所定期間だけ遅
延した後にアクティブになるタイミング制御信号を発生
する。パルス発生器は、タイミング制御信号がアクティ
ブになることによりトリガーされて、一定期間だけアク
ティブになるパルスを発生する。論理手段は、タイミン
グ制御信号、パルス発生器の出力及び半導体メモリ装置
の内部で発生される内部クロックに基づいて、カラム選
択ラインイネーブル信号を発生する。前記タイミング制
御信号がアクティブで、かつ、前記内部クロック及び前
記パルス発生器の出力のいずれか１つがアクティブの場
合に、カラム選択ラインイネーブル信号がアクティブに
される。
ル回路を提供する。 【解決手段】本発明に係る半導体メモリ装置のカラム選
択ラインイネーブル回路は、タイミング制御信号発生部
と、パルス発生器と、論理手段とを具備する。タイミン
グ制御信号発生部は、同期式半導体メモリ装置の外部か
らローアクティブ命令が入力されてから所定期間だけ遅
延した後にアクティブになるタイミング制御信号を発生
する。パルス発生器は、タイミング制御信号がアクティ
ブになることによりトリガーされて、一定期間だけアク
ティブになるパルスを発生する。論理手段は、タイミン
グ制御信号、パルス発生器の出力及び半導体メモリ装置
の内部で発生される内部クロックに基づいて、カラム選
択ラインイネーブル信号を発生する。前記タイミング制
御信号がアクティブで、かつ、前記内部クロック及び前
記パルス発生器の出力のいずれか１つがアクティブの場
合に、カラム選択ラインイネーブル信号がアクティブに
される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に半導体メモリ装置のカラム選択ラインイネ
ーブル回路に関する。
に係り、特に半導体メモリ装置のカラム選択ラインイネ
ーブル回路に関する。
【０００２】
【従来の技術】半導体メモリ装置は、SRAM(Static Rand
om Access Memory)とDRAM(Dynamic Random Access Memo
ry)に大別されるが、DRAMは、その単位メモリセルがSRA
Mの単位メモリセルよりも簡単な構造であるため、高集
積化に有利な面を持っている。
om Access Memory)とDRAM(Dynamic Random Access Memo
ry)に大別されるが、DRAMは、その単位メモリセルがSRA
Mの単位メモリセルよりも簡単な構造であるため、高集
積化に有利な面を持っている。
【０００３】データの読み出し/書き込み動作の高速化
を図るために、DRAMが搭載されるコンピュータシステム
などのシステムクロックに同期して動作するDRAMがあ
る。このようにシステムクロックに同期して動作するラ
ンダムアクセスメモリ装置をS-DRAM(Synchronous Dynam
ic Random Access Memory)という。S-DRAMには、システ
ムクロックに同期して、ローアクティブ動作、データの
読み出し/書き込み動作の実行命令が入力される他、S-D
RAM機能を実行するための多様な命令がシステムクロッ
クに同期して入/出力される。入/出力をシステムクロッ
クの立上がりエッジ又は立下がりエッジのいずれで行う
かは、S-DRAMの設計時に定められる。
を図るために、DRAMが搭載されるコンピュータシステム
などのシステムクロックに同期して動作するDRAMがあ
る。このようにシステムクロックに同期して動作するラ
ンダムアクセスメモリ装置をS-DRAM(Synchronous Dynam
ic Random Access Memory)という。S-DRAMには、システ
ムクロックに同期して、ローアクティブ動作、データの
読み出し/書き込み動作の実行命令が入力される他、S-D
RAM機能を実行するための多様な命令がシステムクロッ
クに同期して入/出力される。入/出力をシステムクロッ
クの立上がりエッジ又は立下がりエッジのいずれで行う
かは、S-DRAMの設計時に定められる。
【０００４】S-DRAMにおいて、チップ外部から信号は、
システムクロックに同期して入力されるが、内部回路は
クロックに同期して動作する部分と非同期に動作する部
分とに分けられる。更に、クロックに同期して動作する
部分は、外部から印加されるシステムクロックに同期し
て動作する部分と、内部で発生した内部クロックに同期
して動作する部分とに分けることができる。例えば、ロ
ーアドレスデコーディング、選択されたワードラインの
活性化、ビットラインセンシングなどの動作はクロック
に非同期に成される一方、半導体メモリ装置のデータ入
/出力動作はクロックに同期して成される。
システムクロックに同期して入力されるが、内部回路は
クロックに同期して動作する部分と非同期に動作する部
分とに分けられる。更に、クロックに同期して動作する
部分は、外部から印加されるシステムクロックに同期し
て動作する部分と、内部で発生した内部クロックに同期
して動作する部分とに分けることができる。例えば、ロ
ーアドレスデコーディング、選択されたワードラインの
活性化、ビットラインセンシングなどの動作はクロック
に非同期に成される一方、半導体メモリ装置のデータ入
/出力動作はクロックに同期して成される。
【０００５】このように、S-DRAMには、クロックに非同
期に動作する部分とクロックに同期して動作する部分と
があり、両者の間には、インターフェースのために一定
の時間マージンが要求される。インターフェースのため
の時間マージンが遵守されない場合には誤動作が発生
し、信頼性を喪失するようになる。従って、動作の信頼
性を維持しながらも半導体メモリ装置の動作を高速化さ
せるためには、要求される時間マージンを縮少する必要
がある。即ち、tRCD(/RAS to /CAS Delay:ローアクティ
ブ命令が入力されてから読み出し/書き込み命令が入力
されるまでに要求される最小限の時間)パラメータを減
少させる必要がある。
期に動作する部分とクロックに同期して動作する部分と
があり、両者の間には、インターフェースのために一定
の時間マージンが要求される。インターフェースのため
の時間マージンが遵守されない場合には誤動作が発生
し、信頼性を喪失するようになる。従って、動作の信頼
性を維持しながらも半導体メモリ装置の動作を高速化さ
せるためには、要求される時間マージンを縮少する必要
がある。即ち、tRCD(/RAS to /CAS Delay:ローアクティ
ブ命令が入力されてから読み出し/書き込み命令が入力
されるまでに要求される最小限の時間)パラメータを減
少させる必要がある。
【０００６】図４は、tRCDパラメータを説明するための
タイミング図である。ここで、システムクロックCLKの
１つのサイクルタイムをtCCという。チップ選択信号/CS
は、ローレベルアクティブ(Low level active)の信号で
あり、システムクロックCLKの立上がりエッジにおいて
半導体メモリ装置に入力される。ローアドレスストロー
ブ信号/RAS、カラムアドレスストローブ信号/CAS及び書
き込みイネーブル信号/WEもまたローレベルアクティブ
の信号であり、システムクロックCLKの立上がりエッジ
で入力される。
タイミング図である。ここで、システムクロックCLKの
１つのサイクルタイムをtCCという。チップ選択信号/CS
は、ローレベルアクティブ(Low level active)の信号で
あり、システムクロックCLKの立上がりエッジにおいて
半導体メモリ装置に入力される。ローアドレスストロー
ブ信号/RAS、カラムアドレスストローブ信号/CAS及び書
き込みイネーブル信号/WEもまたローレベルアクティブ
の信号であり、システムクロックCLKの立上がりエッジ
で入力される。
【０００７】半導体メモリ装置が休止状態の時、システ
ムクロックCLKの立上がりエッジで、ローレベル(Low le
vel)のチップ選択信号/CS、ローレベル(Low level)のロ
ーアドレスストローブ信号/RAS、ハイレベルのカラムア
ドレスストローブ信号/CAS及びハイレベル(High level)
の書き込みイネーブル信号/WEの組合は、ローアクティ
ブ（Row active）命令として認識される。
ムクロックCLKの立上がりエッジで、ローレベル(Low le
vel)のチップ選択信号/CS、ローレベル(Low level)のロ
ーアドレスストローブ信号/RAS、ハイレベルのカラムア
ドレスストローブ信号/CAS及びハイレベル(High level)
の書き込みイネーブル信号/WEの組合は、ローアクティ
ブ（Row active）命令として認識される。
【０００８】半導体メモリ装置がローアクティブ(Row a
ctive)状態の時、システムクロックCLKの立上がりエッ
ジでローレベル(Low level)のチップ選択信号/CS、ロー
レベル(Low level)のローアドレスストローブ(Low addr
ess strobe)信号/RAS、ハイレベル(High level)のカラ
ムアドレスストローブ(column address strobe)信号/CA
S及びハイレベル(High level)の書き込みイネーブル信
号/WEは読み出し命令として認識される。
ctive)状態の時、システムクロックCLKの立上がりエッ
ジでローレベル(Low level)のチップ選択信号/CS、ロー
レベル(Low level)のローアドレスストローブ(Low addr
ess strobe)信号/RAS、ハイレベル(High level)のカラ
ムアドレスストローブ(column address strobe)信号/CA
S及びハイレベル(High level)の書き込みイネーブル信
号/WEは読み出し命令として認識される。
【０００９】ローアクティブ命令及び読み出し命令など
は、書き込みイネーブル信号/WE、チップ選択信号/CS、
カラムアドレスストローブ信号/CAS及びローアドレスス
トローブ信号/RASなどを上記の説明と異なる組み合わせ
として入力可能に設計することも可能である。
は、書き込みイネーブル信号/WE、チップ選択信号/CS、
カラムアドレスストローブ信号/CAS及びローアドレスス
トローブ信号/RASなどを上記の説明と異なる組み合わせ
として入力可能に設計することも可能である。
【００１０】図５は、ローアクティブ命令と読み出し命
令が入力される場合の半導体メモリ装置の内部信号の波
形を示す。
令が入力される場合の半導体メモリ装置の内部信号の波
形を示す。
【００１１】ローアクティブ命令（”Row Active”）が
入力されると、バンクアドレス及びローアドレスによっ
て選択されたバンクのうち、選択されたローに該当する
ワードラインがアクティブにされる。次いで、ビットラ
インセンシング動作が実行されて、ビットラインのレベ
ル遷移が発生する。ここで、ローアクティブ命令が入力
された時点からビットラインセンシング動作が成される
まで要する時間をt1といい、読み出し/書き込み命令が
入力された時点からカラム選択ラインがイネーブルにさ
れるまでに要する時間をt2という。
入力されると、バンクアドレス及びローアドレスによっ
て選択されたバンクのうち、選択されたローに該当する
ワードラインがアクティブにされる。次いで、ビットラ
インセンシング動作が実行されて、ビットラインのレベ
ル遷移が発生する。ここで、ローアクティブ命令が入力
された時点からビットラインセンシング動作が成される
まで要する時間をt1といい、読み出し/書き込み命令が
入力された時点からカラム選択ラインがイネーブルにさ
れるまでに要する時間をt2という。
【００１２】t1時間が経過する前にカラム選択ライン信
号CSLiがアクティブにされると誤動作が発生する可能性
があるので、tRCDはt1時間に基づいて決定される。例え
ば、クロックのサイクルタイムtCCが10ns、即ち、クロ
ックの周波数が100MHzであり、Aという半導体メモリ装
置のt1を30ns、t2を10nsとし、Bという半導体メモリ装
置のt1を31nsとし、t2を10nsとしよう。この場合、A半
導体メモリ装置のtRCDは2クロックになり、B半導体メモ
リ装置のtRCDは3クロックになる。このように、t1の1ns
差はtRCDの1クロック差になるが、これはS-DRAMで全て
の命令がシステムクロックCLKに同期して入力されるた
めである。即ち、B半導体メモリ装置では、ローアクテ
ィブ命令が印加された後、システムクロックCLKの2サイ
クル分の時間が経過した時点で読み出し命令を入力する
と誤動作が発生することになる。
号CSLiがアクティブにされると誤動作が発生する可能性
があるので、tRCDはt1時間に基づいて決定される。例え
ば、クロックのサイクルタイムtCCが10ns、即ち、クロ
ックの周波数が100MHzであり、Aという半導体メモリ装
置のt1を30ns、t2を10nsとし、Bという半導体メモリ装
置のt1を31nsとし、t2を10nsとしよう。この場合、A半
導体メモリ装置のtRCDは2クロックになり、B半導体メモ
リ装置のtRCDは3クロックになる。このように、t1の1ns
差はtRCDの1クロック差になるが、これはS-DRAMで全て
の命令がシステムクロックCLKに同期して入力されるた
めである。即ち、B半導体メモリ装置では、ローアクテ
ィブ命令が印加された後、システムクロックCLKの2サイ
クル分の時間が経過した時点で読み出し命令を入力する
と誤動作が発生することになる。
【００１３】図１は、従来技術に係る半導体メモリ装置
のカラム選択ラインイネーブル回路を示す図である。こ
の回路は、インバーター110、120、150、NORゲート130
及びNANDゲート140で構成される。このような従来のカ
ラム選択ラインイネーブル回路は、各バンクについて構
成される。例えば、半導体メモリ装置に含まれるバンク
の数が２の場合には、２個のカラム選択ラインイネーブ
ル回路が構成される。
のカラム選択ラインイネーブル回路を示す図である。こ
の回路は、インバーター110、120、150、NORゲート130
及びNANDゲート140で構成される。このような従来のカ
ラム選択ラインイネーブル回路は、各バンクについて構
成される。例えば、半導体メモリ装置に含まれるバンク
の数が２の場合には、２個のカラム選択ラインイネーブ
ル回路が構成される。
【００１４】図１に示すように、インバータ110はデコ
ードされたバンクアドレス信号DBAiを反転して出力す
る。バンクアドレス信号は半導体メモリ装置の外部から
印加され、例えばバンクの数が２個の場合は１つのビッ
トでバンクアドレス信号を構成することができる。バン
クアドレス信号を１ビットで構成する場合においては、
例えば、バンクアドレス信号の論理レベルがローレベル
の場合はAバンクを選択し、論理レベルがハイレベルの
場合はBバンクを選択するように定めることができる。
１ビットのバンクアドレス信号をデコードすると、２個
のデコードされたバンクアドレス信号が出力され、その
うち１方をバンクAに割当て、他方をバンクBに割当てる
ことになる。そして、デコードされたバンクアドレス信
号は、該当するバンクが選択された場合にのみハイレベ
ル、すなわちでアクティブレベルになる。
ードされたバンクアドレス信号DBAiを反転して出力す
る。バンクアドレス信号は半導体メモリ装置の外部から
印加され、例えばバンクの数が２個の場合は１つのビッ
トでバンクアドレス信号を構成することができる。バン
クアドレス信号を１ビットで構成する場合においては、
例えば、バンクアドレス信号の論理レベルがローレベル
の場合はAバンクを選択し、論理レベルがハイレベルの
場合はBバンクを選択するように定めることができる。
１ビットのバンクアドレス信号をデコードすると、２個
のデコードされたバンクアドレス信号が出力され、その
うち１方をバンクAに割当て、他方をバンクBに割当てる
ことになる。そして、デコードされたバンクアドレス信
号は、該当するバンクが選択された場合にのみハイレベ
ル、すなわちでアクティブレベルになる。
【００１５】タイミング制御信号PYEは、半導体メモリ
装置の内部で発生される信号であり、ローアクティブ命
令が入力された後、所定期間(t1)が経過した後にアクテ
ィブにされる。ここで、期間(t1)は、ローアドレススト
ローブ信号/RASがアクティブにされた後、ビットライン
センシングが実行されるまでに要求される時間であり、
タイミング制御信号PYEは、ビットラインセンシングが
実行される前にカラムラインが選択されるのを防止する
役割を果たす。インバータ120は、タイミング制御信号P
YEを反転し、NORゲート130は、インバータ110の出力と
インバータ120の出力との論理和を反転して出力する。N
ANDゲート140は、内部クロックPCLKCD及びNORゲート130
の出力を入力し、インバータ150はNANDゲート140の出力
を反転してカラム選択ライネーブル信号PCSLEiを出力す
る。
装置の内部で発生される信号であり、ローアクティブ命
令が入力された後、所定期間(t1)が経過した後にアクテ
ィブにされる。ここで、期間(t1)は、ローアドレススト
ローブ信号/RASがアクティブにされた後、ビットライン
センシングが実行されるまでに要求される時間であり、
タイミング制御信号PYEは、ビットラインセンシングが
実行される前にカラムラインが選択されるのを防止する
役割を果たす。インバータ120は、タイミング制御信号P
YEを反転し、NORゲート130は、インバータ110の出力と
インバータ120の出力との論理和を反転して出力する。N
ANDゲート140は、内部クロックPCLKCD及びNORゲート130
の出力を入力し、インバータ150はNANDゲート140の出力
を反転してカラム選択ライネーブル信号PCSLEiを出力す
る。
【００１６】従って、図１に示す半導体メモリ装置のカ
ラム選択ラインイネーブル回路は、該当なるバンクが選
択され、タイミング制御信号PYEがハイレベルの場合
に、内部クロックPCLKCDを通過させる。内部クロックPC
LKCDは半導体メモリ装置の外部から印加されるシステム
クロックCLKに基づいてチップ内部で発生させたクロッ
クである。
ラム選択ラインイネーブル回路は、該当なるバンクが選
択され、タイミング制御信号PYEがハイレベルの場合
に、内部クロックPCLKCDを通過させる。内部クロックPC
LKCDは半導体メモリ装置の外部から印加されるシステム
クロックCLKに基づいてチップ内部で発生させたクロッ
クである。
【００１７】図２は、図１に示す半導体メモリ装置のカ
ラム選択ラインイネーブル回路において、最小限のtRCD
を満足する場合の信号波形図である。図２において、内
部クロックPCLKCDは、半導体メモリ装置の外部から印加
されるシステムクロックCLKに基づいて生成される。タ
イミング制御信号PYEは、ローアクティブ命令が印加さ
れた後、所定期間t1が経過した後にアクティブにされ
る。デコードされたバンクアドレス信号DBAiは、読み出
し命令が印加された後、所定期間が経過した後にハイレ
ベル、すなわちアクティブレベルになる。カラム選択ラ
インイネーブル信号PCSLEiは、タイミング制御信号PYE
とデコードされたバンクアドレス信号が共にハイレベル
の場合に、内部クロックPCLKCDに応じてレベルが遷移す
る。
ラム選択ラインイネーブル回路において、最小限のtRCD
を満足する場合の信号波形図である。図２において、内
部クロックPCLKCDは、半導体メモリ装置の外部から印加
されるシステムクロックCLKに基づいて生成される。タ
イミング制御信号PYEは、ローアクティブ命令が印加さ
れた後、所定期間t1が経過した後にアクティブにされ
る。デコードされたバンクアドレス信号DBAiは、読み出
し命令が印加された後、所定期間が経過した後にハイレ
ベル、すなわちアクティブレベルになる。カラム選択ラ
インイネーブル信号PCSLEiは、タイミング制御信号PYE
とデコードされたバンクアドレス信号が共にハイレベル
の場合に、内部クロックPCLKCDに応じてレベルが遷移す
る。
【００１８】図３は、図１に示す半導体メモリ装置のカ
ラム選択ラインイネーブル回路において、最小限のtRCD
を満足しない場合の信号波形図である。図３において
は、所定期間(t1)に基づいて算出されたtRCDが3サイク
ルであり、ローアクティブ命令が入力されてから2サイ
クルが経過した後に、読み出し命令が入力されている。
タイミング制御信号PYEは、ローアクティブ命令にトリ
ガーされて発生し、デコードされたバンクアドレス信号
DBAiは、読み出し命令と共に入力されるバンクアドレス
に基づいて発生する。バンクアドレスがデコードされる
際にカラムアドレスもデコードされる。従って、バンク
Aについてのデコードされたバンクアドレス信号がハイ
レベルになる時、該当するカラムアドレスに対応するカ
ラム選択ラインがアクティブにされる必要がある。
ラム選択ラインイネーブル回路において、最小限のtRCD
を満足しない場合の信号波形図である。図３において
は、所定期間(t1)に基づいて算出されたtRCDが3サイク
ルであり、ローアクティブ命令が入力されてから2サイ
クルが経過した後に、読み出し命令が入力されている。
タイミング制御信号PYEは、ローアクティブ命令にトリ
ガーされて発生し、デコードされたバンクアドレス信号
DBAiは、読み出し命令と共に入力されるバンクアドレス
に基づいて発生する。バンクアドレスがデコードされる
際にカラムアドレスもデコードされる。従って、バンク
Aについてのデコードされたバンクアドレス信号がハイ
レベルになる時、該当するカラムアドレスに対応するカ
ラム選択ラインがアクティブにされる必要がある。
【００１９】しかしながら、図３に示すように、デコー
ドされたバンクアドレス信号がアクティブにされた場合
においても、タイミング制御信号PYEがインアクティブ
状態であれば、カラム選択ラインイネーブル信号PCSLEi
にはアクティブのパルスが発生しない。図３は、バース
ト読み出しの際の信号波形図であり、連続的に読み出さ
れるべきデータの中で１番目のデータが半導体メモリ装
置から出力されない。
ドされたバンクアドレス信号がアクティブにされた場合
においても、タイミング制御信号PYEがインアクティブ
状態であれば、カラム選択ラインイネーブル信号PCSLEi
にはアクティブのパルスが発生しない。図３は、バース
ト読み出しの際の信号波形図であり、連続的に読み出さ
れるべきデータの中で１番目のデータが半導体メモリ装
置から出力されない。
【００２０】
【発明が解決しようとする課題】本発明は、上記の背景
に鑑みてなされたものであり、その目的は、tRCDパラメ
ータを減少させ得る半導体メモリ装置のカラム選択ライ
ンイネーブル回路を提供することにある。
に鑑みてなされたものであり、その目的は、tRCDパラメ
ータを減少させ得る半導体メモリ装置のカラム選択ライ
ンイネーブル回路を提供することにある。
【００２１】本発明の他の目的は、tRCDパラメータを減
少させることによって動作速度を改善できる半導体メモ
リ装置のカラム選択ラインイネーブル回路を提供するこ
とにある。
少させることによって動作速度を改善できる半導体メモ
リ装置のカラム選択ラインイネーブル回路を提供するこ
とにある。
【００２２】
【課題を解決するための手段】前記目的を達成するため
に、本発明の１つの実施の形態に係る半導体メモリ装置
のカラム選択ラインイネーブル回路は、タイミング制御
信号発生部と、パルス発生器と、論理手段とを具備す
る。タイミング制御信号発生部は、同期式半導体メモリ
装置の外部からローアクティブ命令が入力された時点か
ら所定期間遅延した後にアクティブにされるタイミング
制御信号を発生する。パルス発生器は、タイミング制御
信号がアクティブになることによりトリガーされて、一
定期間アクティブにされるパルスを発生する。論理手段
は、タイミング制御信号、パルス発生器の出力及び半導
体メモリ装置の内部から発生した内部クロックに基づい
て、カラム選択ラインイネーブル信号を発生する。前記
タイミング制御信号がアクティブであり、かつ、前記内
部クロック又は前記パルス発生器の出力のいずれか１つ
がアクティブの場合にカラム選択ラインイネーブル信号
がアクティブされる。
に、本発明の１つの実施の形態に係る半導体メモリ装置
のカラム選択ラインイネーブル回路は、タイミング制御
信号発生部と、パルス発生器と、論理手段とを具備す
る。タイミング制御信号発生部は、同期式半導体メモリ
装置の外部からローアクティブ命令が入力された時点か
ら所定期間遅延した後にアクティブにされるタイミング
制御信号を発生する。パルス発生器は、タイミング制御
信号がアクティブになることによりトリガーされて、一
定期間アクティブにされるパルスを発生する。論理手段
は、タイミング制御信号、パルス発生器の出力及び半導
体メモリ装置の内部から発生した内部クロックに基づい
て、カラム選択ラインイネーブル信号を発生する。前記
タイミング制御信号がアクティブであり、かつ、前記内
部クロック又は前記パルス発生器の出力のいずれか１つ
がアクティブの場合にカラム選択ラインイネーブル信号
がアクティブされる。
【００２３】前記目的を達成するために、本発明の他の
実施の形態に係る半導体メモリ装置のカラム選択ライン
イネーブル回路に含まれる論理手段は、タイミング制御
信号、パルス発生器の出力、デコードされたバンクアド
レス信号及び半導体メモリ装置の内部で発生される内部
クロックに基づいて、カラム選択ラインイネーブル信号
を発生する。ここで、タイミング制御信号及びデコード
されたバンクアドレス信号が全てアクティブであり、か
つ、前記内部クロック及び前記パルス発生器の出力のい
ずれか１つがアクティブの場合に、前記カラム選択ライ
ンイネーブル信号がアクティブにされる。
実施の形態に係る半導体メモリ装置のカラム選択ライン
イネーブル回路に含まれる論理手段は、タイミング制御
信号、パルス発生器の出力、デコードされたバンクアド
レス信号及び半導体メモリ装置の内部で発生される内部
クロックに基づいて、カラム選択ラインイネーブル信号
を発生する。ここで、タイミング制御信号及びデコード
されたバンクアドレス信号が全てアクティブであり、か
つ、前記内部クロック及び前記パルス発生器の出力のい
ずれか１つがアクティブの場合に、前記カラム選択ライ
ンイネーブル信号がアクティブにされる。
【００２４】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
発明の好適な実施の形態を説明する。
【００２５】図６は、本発明の好適な実施の形態に係る
半導体メモリ装置のカラム選択ラインイネーブル回路を
示す図である。このカラム選択ラインイネーブル回路
は、タイミング制御信号発生部310と、パルス発生器320
と、論理部330を含む。
半導体メモリ装置のカラム選択ラインイネーブル回路を
示す図である。このカラム選択ラインイネーブル回路
は、タイミング制御信号発生部310と、パルス発生器320
と、論理部330を含む。
【００２６】タイミング制御信号発生部310は、ローア
クティブ命令信号に基づいてタイミング制御信号PYEを
発生する。ここで、ローアクティブ命令信号は、書き込
みイネーブル信号/WE、ローアドレスストローブ信号/RA
S、カラムアドレスストローブ信号/CAS、チップ選択信
号/CSの論理状態により構成することができる。即ち、
ローアクティブ命令は、設計仕様によって半導体メモリ
装置の外部から印加される信号の組合で構成することが
できる。タイミング制御信号PYEは、ローアクティブ命
令が入力された後、所定期間t1が経過した後にアクティ
ブにされる。期間t1は、ローアクティブ命令が入力され
た後、ビットラインセンシングが開始されるまで要する
時間である。
クティブ命令信号に基づいてタイミング制御信号PYEを
発生する。ここで、ローアクティブ命令信号は、書き込
みイネーブル信号/WE、ローアドレスストローブ信号/RA
S、カラムアドレスストローブ信号/CAS、チップ選択信
号/CSの論理状態により構成することができる。即ち、
ローアクティブ命令は、設計仕様によって半導体メモリ
装置の外部から印加される信号の組合で構成することが
できる。タイミング制御信号PYEは、ローアクティブ命
令が入力された後、所定期間t1が経過した後にアクティ
ブにされる。期間t1は、ローアクティブ命令が入力され
た後、ビットラインセンシングが開始されるまで要する
時間である。
【００２７】パルス発生器320は、タイミング制御信号P
YEがアクティブになることによりトリガーされて、一定
期間だけアクティブになるパルスを発生する。図６にお
いて、パルス発生器320は、複数のインバータ321、32
2、323及びNANDゲート324で構成されている。直列に連
結されたインバータ321、322、323は、タイミング制御
信号PYEを遅延して出力する役割を果たす。NANDゲート3
24は、インバータ323から出力される遅延されたタイミ
ング制御信号とタイミング制御信号PYEの論理積の反転
を出力する。ここで、直列に連結されるインバータ等の
数は、パルス発生器320から発生する信号のパルス幅が
内部クロックPCLKCDのパルス幅の90%乃至110%になるよ
うに調整することが望ましい。参照符号N1は、パルス発
生器320の出力のノードを示す。
YEがアクティブになることによりトリガーされて、一定
期間だけアクティブになるパルスを発生する。図６にお
いて、パルス発生器320は、複数のインバータ321、32
2、323及びNANDゲート324で構成されている。直列に連
結されたインバータ321、322、323は、タイミング制御
信号PYEを遅延して出力する役割を果たす。NANDゲート3
24は、インバータ323から出力される遅延されたタイミ
ング制御信号とタイミング制御信号PYEの論理積の反転
を出力する。ここで、直列に連結されるインバータ等の
数は、パルス発生器320から発生する信号のパルス幅が
内部クロックPCLKCDのパルス幅の90%乃至110%になるよ
うに調整することが望ましい。参照符号N1は、パルス発
生器320の出力のノードを示す。
【００２８】論理部330は、タイミング制御信号PYE、パ
ルス発生器320の出力及び半導体メモリ装置の内部で発
生する内部クロックPCLKCDに基づいてカラム選択ライン
イネーブル信号PCSLEを発生する。ここで、発生するカ
ラム選択ラインイネーブル信号PCSLEは、タイミング制
御信号PYEがアクティブであり、内部クロックPCLKCD及
びパルス発生器320の出力のうち、いずれか１つがアク
ティブの時にアクティブにされる。図６において、論理
部330は、NANDゲート331、332で構成されている。NAND
ゲート331は、タイミング制御信号PYEと内部クロックPC
LKCDの論理積を反転して出力し、NANDゲート332は、NAN
Dゲート331の出力とパルス発生器320の出力との論理積
を反転したカラム選択ラインイネーブル信号PCSLEを出
力する。
ルス発生器320の出力及び半導体メモリ装置の内部で発
生する内部クロックPCLKCDに基づいてカラム選択ライン
イネーブル信号PCSLEを発生する。ここで、発生するカ
ラム選択ラインイネーブル信号PCSLEは、タイミング制
御信号PYEがアクティブであり、内部クロックPCLKCD及
びパルス発生器320の出力のうち、いずれか１つがアク
ティブの時にアクティブにされる。図６において、論理
部330は、NANDゲート331、332で構成されている。NAND
ゲート331は、タイミング制御信号PYEと内部クロックPC
LKCDの論理積を反転して出力し、NANDゲート332は、NAN
Dゲート331の出力とパルス発生器320の出力との論理積
を反転したカラム選択ラインイネーブル信号PCSLEを出
力する。
【００２９】図７及び図８は、図６に示すカラム選択ラ
インイネーブル信号PCSLEに関連する半導体メモリ装置
の動作を説明するための図である。図７に示す例におい
ては、半導体メモリ装置は１つのバンクで構成される。
カラムアドレスCAは、読み出し命令が入力される際に半
導体メモリ装置の外部から入力される。カラムアドレス
CAは、バッファリングされた後にカラムアドレスデコー
ダ410に入力される。カラムアドレスデコーダ410は、カ
ラム選択ラインイネーブル信号PCSLEがアクティブの場
合にはカラムアドレスをデコードして出力し、カラム選
択ラインイネーブル信号PCSLEがインアクティブの場合
にはその出力をディスエーブルにする。従って、カラム
選択ラインイネーブル信号PCSLEがアクティブの場合
は、多数のカラム選択ライン信号CSLiのうち、いずれか
１つが選択的にアクティブにされる。一方、カラム選択
ラインイネーブル信号PCSLEがインアクティブの場合
は、全てのカラム選択ライン信号CSLiがインアクティブ
にされる。カラム選択ライン信号CSLiは、入/出力ゲー
ト部420に印加される。入/出力ゲート部420は、多数の
入/出力ゲートで構成され、１つのカラム選択ライン信
号により１つの入/出力ゲートが制御される。
インイネーブル信号PCSLEに関連する半導体メモリ装置
の動作を説明するための図である。図７に示す例におい
ては、半導体メモリ装置は１つのバンクで構成される。
カラムアドレスCAは、読み出し命令が入力される際に半
導体メモリ装置の外部から入力される。カラムアドレス
CAは、バッファリングされた後にカラムアドレスデコー
ダ410に入力される。カラムアドレスデコーダ410は、カ
ラム選択ラインイネーブル信号PCSLEがアクティブの場
合にはカラムアドレスをデコードして出力し、カラム選
択ラインイネーブル信号PCSLEがインアクティブの場合
にはその出力をディスエーブルにする。従って、カラム
選択ラインイネーブル信号PCSLEがアクティブの場合
は、多数のカラム選択ライン信号CSLiのうち、いずれか
１つが選択的にアクティブにされる。一方、カラム選択
ラインイネーブル信号PCSLEがインアクティブの場合
は、全てのカラム選択ライン信号CSLiがインアクティブ
にされる。カラム選択ライン信号CSLiは、入/出力ゲー
ト部420に印加される。入/出力ゲート部420は、多数の
入/出力ゲートで構成され、１つのカラム選択ライン信
号により１つの入/出力ゲートが制御される。
【００３０】図８は、半導体メモリ装置が多数のバンク
を有する場合におけるカラム選択ラインイネーブル信号
PCSLEに関連する半導体メモリ装置の一部を示す図であ
る。カラムアドレスCAは、カラムアドレスデコーダ411
に入力され、バンクアドレスBAは、バンクアドレスデコ
ーダ412に入力される。カラムアドレスデコーダ411は、
カラム選択ラインイネーブル信号PCSLEがアクティブの
場合はカラムアドレスCAをデコードして出力し、カラム
選択ラインイネーブル信号PCSLEがインアクティブの場
合はその出力を全てディスエーブルにする。バンクアド
レスデコーダ412もまたカラム選択ラインイネーブル信
号PCSLEがアクティブの場合はバンクアドレスBAをデコ
ードして出力し、カラム選択ラインイネーブル信号PCSL
Eがインアクティブの場合はその出力をディスエーブル
にする。
を有する場合におけるカラム選択ラインイネーブル信号
PCSLEに関連する半導体メモリ装置の一部を示す図であ
る。カラムアドレスCAは、カラムアドレスデコーダ411
に入力され、バンクアドレスBAは、バンクアドレスデコ
ーダ412に入力される。カラムアドレスデコーダ411は、
カラム選択ラインイネーブル信号PCSLEがアクティブの
場合はカラムアドレスCAをデコードして出力し、カラム
選択ラインイネーブル信号PCSLEがインアクティブの場
合はその出力を全てディスエーブルにする。バンクアド
レスデコーダ412もまたカラム選択ラインイネーブル信
号PCSLEがアクティブの場合はバンクアドレスBAをデコ
ードして出力し、カラム選択ラインイネーブル信号PCSL
Eがインアクティブの場合はその出力をディスエーブル
にする。
【００３１】カラムアドレスデコーダ411の出力は、各
バンク選択部431、432に入力される。バンクアドレスデ
ィコーダ412の出力は、各々対応するバンク選択部431、4
32に印加される。即ち、デコードされたバンクアドレス
信号DBA1はバンク選択部431に入力され、デコードされ
たバンクアドレス信号DBAnはバンク選択部432に入力さ
れる。各バンク選択部431、432は、入力されたデコード
されたバンクアドレス信号がアクティブで、かつ、デコ
ードされたカラムアドレスがアクティブの場合にアクテ
ィブになる多数のカラム選択ライン信号CSLiを出力す
る。従って、カラム選択ラインイネーブル信号PCSLEが
アクティブの場合は、バンクアドレス及びカラムアドレ
スによって選択されたいずれか１つのカラム選択ライン
信号だけがアクティブにされる。
バンク選択部431、432に入力される。バンクアドレスデ
ィコーダ412の出力は、各々対応するバンク選択部431、4
32に印加される。即ち、デコードされたバンクアドレス
信号DBA1はバンク選択部431に入力され、デコードされ
たバンクアドレス信号DBAnはバンク選択部432に入力さ
れる。各バンク選択部431、432は、入力されたデコード
されたバンクアドレス信号がアクティブで、かつ、デコ
ードされたカラムアドレスがアクティブの場合にアクテ
ィブになる多数のカラム選択ライン信号CSLiを出力す
る。従って、カラム選択ラインイネーブル信号PCSLEが
アクティブの場合は、バンクアドレス及びカラムアドレ
スによって選択されたいずれか１つのカラム選択ライン
信号だけがアクティブにされる。
【００３２】入/出力ゲート部421、422は、各々多数の
入/出力ゲートで構成され、１つの入/出力ゲートは１つ
のカラム選択ライン信号によって制御される。カラム選
択ライン信号がアクティブの場合は入/出力ゲートがタ
ーン-オンし、カラム選択ライン信号がインアクティブ
の場合に入/出力ゲートはターンオフする。
入/出力ゲートで構成され、１つの入/出力ゲートは１つ
のカラム選択ライン信号によって制御される。カラム選
択ライン信号がアクティブの場合は入/出力ゲートがタ
ーン-オンし、カラム選択ライン信号がインアクティブ
の場合に入/出力ゲートはターンオフする。
【００３３】図９は、図７及び図８に示す入/出力ゲー
トに関連する半導体メモリ装置の内部回路図である。メ
モリセル440は、１つのトランジスタ441と１つのキャパ
シタ442で構成されており、キャパシタ442にはプレート
電圧VPが印加される。トランジスタ441のゲートはワー
ドラインWLに連結されている。そして、ワードラインWL
がアクティブになるとキャパシタ442の両端に保存され
ているデータによってビットラインBL及び反転ビットラ
イン/BLの電圧が変化する。等化信号PEQがアクティブに
なると等化器450によってビットラインBL及び反転ビッ
トライン/BLの電圧レベルが同一になる。等化器450には
電源電圧の1/2の電圧値のVBL電圧が印加される。
トに関連する半導体メモリ装置の内部回路図である。メ
モリセル440は、１つのトランジスタ441と１つのキャパ
シタ442で構成されており、キャパシタ442にはプレート
電圧VPが印加される。トランジスタ441のゲートはワー
ドラインWLに連結されている。そして、ワードラインWL
がアクティブになるとキャパシタ442の両端に保存され
ているデータによってビットラインBL及び反転ビットラ
イン/BLの電圧が変化する。等化信号PEQがアクティブに
なると等化器450によってビットラインBL及び反転ビッ
トライン/BLの電圧レベルが同一になる。等化器450には
電源電圧の1/2の電圧値のVBL電圧が印加される。
【００３４】隔離ゲート部460は、図９に示すようにセ
ンスアンプ470の片方にだけメモリセル440が連結される
場合には常にオン状態を維持する。しかし、半導体メモ
リ装置は、一般的に１つのセンスアンプが多数のメモリ
セルによって共有され、図９に示す構成とは相違し、セ
ンスアンプ470の両側(例えば、左側及び右側)にメモリ
セルが連結される。このような場合、隔離 ゲート部460
は、センスアンプ470とメモリセル440を孤立させるため
に、左側隔離ゲート部は左側メモリセルアレイとセンス
アンプの間に連結され、右側隔離ゲート部は右側メモリ
セルアレイとセンスアンプの間に連結される。左側及び
右側隔離ゲート部は、ビットラインセンシング動作時に
ビットラインの負荷を減少させるために次のように動作
する。
ンスアンプ470の片方にだけメモリセル440が連結される
場合には常にオン状態を維持する。しかし、半導体メモ
リ装置は、一般的に１つのセンスアンプが多数のメモリ
セルによって共有され、図９に示す構成とは相違し、セ
ンスアンプ470の両側(例えば、左側及び右側)にメモリ
セルが連結される。このような場合、隔離 ゲート部460
は、センスアンプ470とメモリセル440を孤立させるため
に、左側隔離ゲート部は左側メモリセルアレイとセンス
アンプの間に連結され、右側隔離ゲート部は右側メモリ
セルアレイとセンスアンプの間に連結される。左側及び
右側隔離ゲート部は、ビットラインセンシング動作時に
ビットラインの負荷を減少させるために次のように動作
する。
【００３５】プリチャージの時は、左側隔離ゲート部及
び右側隔離ゲート部の双方がターンオンされる。一方、
ワードラインがイネーブルになる場合(即ち、メモリセ
ルに対してアクセスする場合)は、アクセスされるメモ
リセルが左側メモリセルアレイに属する場合には右側隔
離ゲート部がオフされ、左側隔離ゲート部はオン状態を
維持する。逆に、アクセスされるメモリセルが右側メモ
リセルアレイに属する場合には左側隔離ゲート部がオフ
され、右側隔離ゲート部はオン状態を維持する。
び右側隔離ゲート部の双方がターンオンされる。一方、
ワードラインがイネーブルになる場合(即ち、メモリセ
ルに対してアクセスする場合)は、アクセスされるメモ
リセルが左側メモリセルアレイに属する場合には右側隔
離ゲート部がオフされ、左側隔離ゲート部はオン状態を
維持する。逆に、アクセスされるメモリセルが右側メモ
リセルアレイに属する場合には左側隔離ゲート部がオフ
され、右側隔離ゲート部はオン状態を維持する。
【００３６】センスアンプ470は、制御信号LA、/LAによ
って動作が制御され、データ（保持された電荷）による
ビットラインBL及び反転ビットライン/BLのレベル遷移
を増幅する。ビットラインのレベル遷移が増幅された
後、カラムライン選択信号がハイレベル（アクティブ）
にされると、入/出力ゲート480を構成するNMOSトランジ
スタ481、482がターンオンされ、入出力ラインIO及び反
転入出力ライン/IOの電圧レベルが各々ビットラインBL
及び反転ビットライン/BLの電圧レベルに応じて変化す
る。
って動作が制御され、データ（保持された電荷）による
ビットラインBL及び反転ビットライン/BLのレベル遷移
を増幅する。ビットラインのレベル遷移が増幅された
後、カラムライン選択信号がハイレベル（アクティブ）
にされると、入/出力ゲート480を構成するNMOSトランジ
スタ481、482がターンオンされ、入出力ラインIO及び反
転入出力ライン/IOの電圧レベルが各々ビットラインBL
及び反転ビットライン/BLの電圧レベルに応じて変化す
る。
【００３７】半導体メモリ装置のカラム選択ラインイネ
ーブル回路は、カラム選択ラインをアクティブ又はイン
アクティブにする制御するための信号を発生する。カラ
ム選択ラインは、図７及び図８から明らかなように、カ
ラムアドレス及びバンクアドレスデコーダをイネーブル
するか否かを制御することによっても制御することがで
きる。他の方法としては、カラムアドレス及びバンクア
ドレスをデコードした信号が、カラム選択ラインイネー
ブル信号PCSLEがアクティブの場合にだけ、カラム選択
ライン信号として各入/出力ゲート部に印加されるよう
にする方法がある。
ーブル回路は、カラム選択ラインをアクティブ又はイン
アクティブにする制御するための信号を発生する。カラ
ム選択ラインは、図７及び図８から明らかなように、カ
ラムアドレス及びバンクアドレスデコーダをイネーブル
するか否かを制御することによっても制御することがで
きる。他の方法としては、カラムアドレス及びバンクア
ドレスをデコードした信号が、カラム選択ラインイネー
ブル信号PCSLEがアクティブの場合にだけ、カラム選択
ライン信号として各入/出力ゲート部に印加されるよう
にする方法がある。
【００３８】図１０は、本発明の他の実施の形態に係る
半導体メモリ装置のカラム選択ラインイネーブル回路を
示す図である。このカラム選択ラインイネーブル回路
は、タイミング制御信号発生部310と、パルス発生器320
と、論理部330とを含む。
半導体メモリ装置のカラム選択ラインイネーブル回路を
示す図である。このカラム選択ラインイネーブル回路
は、タイミング制御信号発生部310と、パルス発生器320
と、論理部330とを含む。
【００３９】タイミング制御信号発生部310は、半導体
メモリ装置の外部からローアクティブ命令が入力されて
から所定期間t1が遅延した後にアクティブになるタイミ
ング制御信号PYEを発生する。ここで、ローアクティブ
命令は、半導体メモリ装置の外部から印加される１つ以
上の信号の組み合わせで定義することができる。
メモリ装置の外部からローアクティブ命令が入力されて
から所定期間t1が遅延した後にアクティブになるタイミ
ング制御信号PYEを発生する。ここで、ローアクティブ
命令は、半導体メモリ装置の外部から印加される１つ以
上の信号の組み合わせで定義することができる。
【００４０】パルス発生器320は、タイミング制御信号P
YEがアクティブになることによりトリガーされて、一定
期間だけアクティブになるパルスを発生する。パルス発
生器320は、図１０に示すように、多数のインバータ32
1、322、323及びNANDゲート324で構成することができる。
多数のインバータ321、322、323は、タイミング制御信号P
YEを遅延して出力する。直列に連結されたインバータの
数は、パルス発生器320から出力されるパルスの幅が半
導体メモリ装置の内部クロックPCLKCDのパルス幅の90%
乃至110%になるように調整することが望ましい。NANDゲ
ート324は、遅延したタイミング制御信号とタイミング
制御信号PYEとの論理積を反転して出力する。参照符号N1
は、パルス発生器320の出力のノードを示す。
YEがアクティブになることによりトリガーされて、一定
期間だけアクティブになるパルスを発生する。パルス発
生器320は、図１０に示すように、多数のインバータ32
1、322、323及びNANDゲート324で構成することができる。
多数のインバータ321、322、323は、タイミング制御信号P
YEを遅延して出力する。直列に連結されたインバータの
数は、パルス発生器320から出力されるパルスの幅が半
導体メモリ装置の内部クロックPCLKCDのパルス幅の90%
乃至110%になるように調整することが望ましい。NANDゲ
ート324は、遅延したタイミング制御信号とタイミング
制御信号PYEとの論理積を反転して出力する。参照符号N1
は、パルス発生器320の出力のノードを示す。
【００４１】パルス発生器320の他の構成例としては、
例えば、タイミング制御信号PYEを遅延させる遅延素子
と、該遅延素子の出力とタイミング制御信号PYEとの論
理積を出力する論理ゲートで構成されたものが挙げられ
る。
例えば、タイミング制御信号PYEを遅延させる遅延素子
と、該遅延素子の出力とタイミング制御信号PYEとの論
理積を出力する論理ゲートで構成されたものが挙げられ
る。
【００４２】論理部330は、タイミング制御信号PYE、パ
ルス発生器320の出力、デコードされたバンクアドレス
信号DBAi及び半導体メモリ装置の内部で発生した内部ク
ロックPCLKCDに基づいて、カラム選択ラインイネーブル
信号PCSLEを発生する。カラム選択ラインイネーブル信
号PCSLEは、タイミング制御信号PYE及びデコードされた
バンクアドレス信号DBAiが共にアクティブで、内部クロ
ックPCLKCD及びパルス発生器320の出力のうち、いずれ
か１つがアクティブの場合にアクティブになる。図１０
において、カラム選択ラインイネーブル信号PCSLE、デ
コードされたバンクアドレス信号DBAi及び内部クロック
PCLKCDは、ハイレベルの時にアクティブになる信号であ
り、パルス発生器320の出力は、ローレベルの時にアク
ティブになる信号である。
ルス発生器320の出力、デコードされたバンクアドレス
信号DBAi及び半導体メモリ装置の内部で発生した内部ク
ロックPCLKCDに基づいて、カラム選択ラインイネーブル
信号PCSLEを発生する。カラム選択ラインイネーブル信
号PCSLEは、タイミング制御信号PYE及びデコードされた
バンクアドレス信号DBAiが共にアクティブで、内部クロ
ックPCLKCD及びパルス発生器320の出力のうち、いずれ
か１つがアクティブの場合にアクティブになる。図１０
において、カラム選択ラインイネーブル信号PCSLE、デ
コードされたバンクアドレス信号DBAi及び内部クロック
PCLKCDは、ハイレベルの時にアクティブになる信号であ
り、パルス発生器320の出力は、ローレベルの時にアク
ティブになる信号である。
【００４３】図１０に示す論理部330の例は、NANDゲー
ト331、332、333及びインバータ334で構成されている。NA
NDゲート331は、タイミング制御信号PYEと内部クロック
PCLKCDとの論理積を反転して出力する。NANDゲート332
は、パルス発生器320の出力とNANDゲート331の出力との
論理積を反転して出力する。NANDゲート333は、デコー
ドされたバンクアドレス信号DBAiとNANDゲート332の出
力との論理積を反転して出力し、インバータ334は、NAN
Dゲート333の出力を反転したカラム選択ラインイネーブ
ル信号PCSLEiを出力する。
ト331、332、333及びインバータ334で構成されている。NA
NDゲート331は、タイミング制御信号PYEと内部クロック
PCLKCDとの論理積を反転して出力する。NANDゲート332
は、パルス発生器320の出力とNANDゲート331の出力との
論理積を反転して出力する。NANDゲート333は、デコー
ドされたバンクアドレス信号DBAiとNANDゲート332の出
力との論理積を反転して出力し、インバータ334は、NAN
Dゲート333の出力を反転したカラム選択ラインイネーブ
ル信号PCSLEiを出力する。
【００４４】図１０に示すカラム選択ラインイネーブル
回路と同一の回路は、各バンクに対して設けられ、カラ
ム選択ラインイネーブル信号PCSLEiは、該当するバンク
のカラム選択ラインを制御する。
回路と同一の回路は、各バンクに対して設けられ、カラ
ム選択ラインイネーブル信号PCSLEiは、該当するバンク
のカラム選択ラインを制御する。
【００４５】図１０におけるデコードされたバンクアド
レス信号DBAiは、多数のデコードされたバンクアドレス
信号の１つを示している。例えば、半導体メモリ装置が
8個のバンクを有すると仮定すると、バンクAが選択され
る場合はデコードされたバンクアドレス信号DBA1がハイ
レベル（アクティブ）にされ、バンクBが選択される場
合にはデコードされたバンクアドレス信号DBA2がハイレ
ベル（アクティブ）にされる。他のバンクアドレス信号
に関しても同様である。
レス信号DBAiは、多数のデコードされたバンクアドレス
信号の１つを示している。例えば、半導体メモリ装置が
8個のバンクを有すると仮定すると、バンクAが選択され
る場合はデコードされたバンクアドレス信号DBA1がハイ
レベル（アクティブ）にされ、バンクBが選択される場
合にはデコードされたバンクアドレス信号DBA2がハイレ
ベル（アクティブ）にされる。他のバンクアドレス信号
に関しても同様である。
【００４６】図１１は、図１０に示すカラム選択ライン
イネーブル信号PCSLEiに関連する半導体メモリ装置の内
部回路図である。カラムアドレスディコーダ511、512及
び入/出力ゲート部521、522は、各々のバンクについて設
けられている。それぞれのカラムアドレスディコーダ51
1、512には、共通のカラムアドレスが入力されると共に
該当するカラム選択ラインイネーブル信号PCSLEiが入力
される。
イネーブル信号PCSLEiに関連する半導体メモリ装置の内
部回路図である。カラムアドレスディコーダ511、512及
び入/出力ゲート部521、522は、各々のバンクについて設
けられている。それぞれのカラムアドレスディコーダ51
1、512には、共通のカラムアドレスが入力されると共に
該当するカラム選択ラインイネーブル信号PCSLEiが入力
される。
【００４７】カラムアドレスデコーダ511は、カラム選
択ラインイネーブル信号PCSLE1がアクティブの場合はイ
ネーブルされてカラムアドレスをデコードし、一方、カ
ラム選択ラインイネーブル信号PCSLE1がインアクティブ
の場合はディスエーブルになる。同様にして、カラムア
ドレスデコーダ512は、カラム選択ラインイネーブル信
号PCSLEnがアクティブの場合はイネーブルされてカラム
アドレスをデコードし、一方、カラム選択ラインイネー
ブル信号PCSLEnがインアクティブの場合はディスエーブ
ルになる。他のカラムアドレスデコーダに関しても同様
である。
択ラインイネーブル信号PCSLE1がアクティブの場合はイ
ネーブルされてカラムアドレスをデコードし、一方、カ
ラム選択ラインイネーブル信号PCSLE1がインアクティブ
の場合はディスエーブルになる。同様にして、カラムア
ドレスデコーダ512は、カラム選択ラインイネーブル信
号PCSLEnがアクティブの場合はイネーブルされてカラム
アドレスをデコードし、一方、カラム選択ラインイネー
ブル信号PCSLEnがインアクティブの場合はディスエーブ
ルになる。他のカラムアドレスデコーダに関しても同様
である。
【００４８】入/出力ゲート部521、522は、各々多数の入
/出力ゲートで構成されており、各入/出力ゲートは、図
９に示すように、ビットラインBLと入出力ラインIOに夫
々そのドレイン及びソースが連結され、該当するカラム
選択ライン信号CSLiにそのゲートが連結されたNMOSトラ
ンジスタと、反転ビットライン/BLと反転入出力ライン/
IOに夫々そのドレイン及びソースが連結され、該当する
カラム選択ラインCSLiにそのゲートが連結されたNMOSト
ランジスタにより構成することができる。
/出力ゲートで構成されており、各入/出力ゲートは、図
９に示すように、ビットラインBLと入出力ラインIOに夫
々そのドレイン及びソースが連結され、該当するカラム
選択ライン信号CSLiにそのゲートが連結されたNMOSトラ
ンジスタと、反転ビットライン/BLと反転入出力ライン/
IOに夫々そのドレイン及びソースが連結され、該当する
カラム選択ラインCSLiにそのゲートが連結されたNMOSト
ランジスタにより構成することができる。
【００４９】図１２は、上記の実施の形態に係る半導体
メモリ装置のカラム選択ラインイネーブル回路におい
て、最小限のtRCDを満足する場合の信号波形図である。
ローアクティブ命令及び読み出し命令は、全てシステム
クロックCLKの立上がりエッジで半導体メモリ装置の外
部から取り込まれる。図１２に示す例は、ローアクティ
ブ命令が入力されてからビットラインセンシングが実行
されるまでに要する期間t1に基づいて決定されるtRCDが
3サイクルであって、ローアクティブ命令が印加されて
から3サイクルが経過した後に読み出し命令が入力され
る場合に関する。
メモリ装置のカラム選択ラインイネーブル回路におい
て、最小限のtRCDを満足する場合の信号波形図である。
ローアクティブ命令及び読み出し命令は、全てシステム
クロックCLKの立上がりエッジで半導体メモリ装置の外
部から取り込まれる。図１２に示す例は、ローアクティ
ブ命令が入力されてからビットラインセンシングが実行
されるまでに要する期間t1に基づいて決定されるtRCDが
3サイクルであって、ローアクティブ命令が印加されて
から3サイクルが経過した後に読み出し命令が入力され
る場合に関する。
【００５０】タイミング制御信号PYEは、ローアクティ
ブ命令が入力されてから所定期間t1が経過した後にアク
ティブにされる。図７に示すように、ノードN1には、タ
イミング制御信号PYEに基づいてローレベル（アクティ
ブ）のパルスが発生する。内部クロックPCLKCDは、シス
テムクロックCLKに基づいて半導体メモリ装置の内部で
発生されるクロックである。デコードされたバンクアド
レス信号DBAiは、読み出し命令が入力されてから所定期
間が経過した後にアクティブにされる。従って、図１２
に示す例では、ノードN1にパルスが発生してもデコード
されたバンクアドレス信号DBAiがアクティブにならない
ため、ノードN1に現れたパルスがカラム選択ラインイネ
ーブル信号PCSLEiに影響を及ぼすことはない。従って、
カラム選択ラインイネーブル信号PCSLEiは、内部クロッ
クPCLKCDにだけ影響を受ける。
ブ命令が入力されてから所定期間t1が経過した後にアク
ティブにされる。図７に示すように、ノードN1には、タ
イミング制御信号PYEに基づいてローレベル（アクティ
ブ）のパルスが発生する。内部クロックPCLKCDは、シス
テムクロックCLKに基づいて半導体メモリ装置の内部で
発生されるクロックである。デコードされたバンクアド
レス信号DBAiは、読み出し命令が入力されてから所定期
間が経過した後にアクティブにされる。従って、図１２
に示す例では、ノードN1にパルスが発生してもデコード
されたバンクアドレス信号DBAiがアクティブにならない
ため、ノードN1に現れたパルスがカラム選択ラインイネ
ーブル信号PCSLEiに影響を及ぼすことはない。従って、
カラム選択ラインイネーブル信号PCSLEiは、内部クロッ
クPCLKCDにだけ影響を受ける。
【００５１】カラム選択ライン信号CSLiは、読み出し命
令と共に入力されるカラムアドレス、バンクアドレス及
びカラム選択ラインイネーブル信号PCSLEiによって選択
的にアクティブにされる。図１２は、バースト読み出し
命令の実行時のものであり、カラム選択ライン信号CSLi
は、カラム選択ラインイネーブル信号PCSLEiによって順
にアクティブになる。
令と共に入力されるカラムアドレス、バンクアドレス及
びカラム選択ラインイネーブル信号PCSLEiによって選択
的にアクティブにされる。図１２は、バースト読み出し
命令の実行時のものであり、カラム選択ライン信号CSLi
は、カラム選択ラインイネーブル信号PCSLEiによって順
にアクティブになる。
【００５２】図１２から明らかなように、上記の実施の
形態に係る半導体メモリ装置のカラム選択ラインイネー
ブル回路は、tRCDパラメータを満足するタイミングで読
み出し命令が印加される場合に正常に動作する。
形態に係る半導体メモリ装置のカラム選択ラインイネー
ブル回路は、tRCDパラメータを満足するタイミングで読
み出し命令が印加される場合に正常に動作する。
【００５３】図１３は、上記の実施の形態に係る半導体
メモリ装置のカラム選択ラインイネーブル回路におい
て、最小限のtRCDを満足しない場合の信号波形図であ
る。より具体的には、図１３に示す例は、期間t1に基づ
いて決定されるtRCDパラメータがシステムクロックCLK
の3サイクルであって、ローアクティブ命令を入力して
から2サイクルが経過した後に読み出し命令を入力した
場合に関する。
メモリ装置のカラム選択ラインイネーブル回路におい
て、最小限のtRCDを満足しない場合の信号波形図であ
る。より具体的には、図１３に示す例は、期間t1に基づ
いて決定されるtRCDパラメータがシステムクロックCLK
の3サイクルであって、ローアクティブ命令を入力して
から2サイクルが経過した後に読み出し命令を入力した
場合に関する。
【００５４】タイミング制御信号PYEは、ローアクティ
ブ命令に基づいて発生するため、図１２に示すタイミン
グと同様のタイミングで発生する。また、ノードN1は、
タイミング制御信号PYEに基づいて発生するため、図１
２に示す波形と同様である。デコードされたバンクアド
レス信号DBAiは、読み出し命令と共に入力されるバンク
アドレスをデコードすることにより発生するため、図１
２に示すタイミングとは異なり、システムクロックCLK
の１サイクル分だけ早くアクティブになる。
ブ命令に基づいて発生するため、図１２に示すタイミン
グと同様のタイミングで発生する。また、ノードN1は、
タイミング制御信号PYEに基づいて発生するため、図１
２に示す波形と同様である。デコードされたバンクアド
レス信号DBAiは、読み出し命令と共に入力されるバンク
アドレスをデコードすることにより発生するため、図１
２に示すタイミングとは異なり、システムクロックCLK
の１サイクル分だけ早くアクティブになる。
【００５５】ここで、バンクアドレスだけでなくカラム
アドレスもシステムクロックCLKの１サイクル分だけ早
くアクティブになるので、デコードされたバンクアドレ
ス信号DBAiがアクティブになった後にカラム選択ライン
イネーブル信号PCSLEiにアクティブパルスが発生すべき
である。
アドレスもシステムクロックCLKの１サイクル分だけ早
くアクティブになるので、デコードされたバンクアドレ
ス信号DBAiがアクティブになった後にカラム選択ライン
イネーブル信号PCSLEiにアクティブパルスが発生すべき
である。
【００５６】上記の実施の形態に係るカラム選択ライン
イネーブル回路では、図１３に示すように、ノードN1の
パルスを利用してカラム選択ラインイネーブル信号PCSL
Eiにアクティブパルスが発生する。従って、tRCDパラメ
ータを減少させても正常にデータの読み出し動作が実行
される。すなわち、tRCDパラメータは、システムクロッ
クCLKの3サイクルから2サイクルに減少する。
イネーブル回路では、図１３に示すように、ノードN1の
パルスを利用してカラム選択ラインイネーブル信号PCSL
Eiにアクティブパルスが発生する。従って、tRCDパラメ
ータを減少させても正常にデータの読み出し動作が実行
される。すなわち、tRCDパラメータは、システムクロッ
クCLKの3サイクルから2サイクルに減少する。
【００５７】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。例えば、カラム選択ラインイネーブル信号PCSLEi
を発生する際に、デコードされたバンクアドレス信号を
利用するのではなく、カラムアドレスのうちの一部を先
にデコードして利用することも可能である。
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。例えば、カラム選択ラインイネーブル信号PCSLEi
を発生する際に、デコードされたバンクアドレス信号を
利用するのではなく、カラムアドレスのうちの一部を先
にデコードして利用することも可能である。
【００５８】
【発明の効果】以上述べたように、本発明に係る半導体
メモリ装置のカラム選択ラインイネーブル回路によれ
ば、tRCDパラメータを小さくすることができる。したが
って、半導体メモリ装置の動作速度を向上させることが
でき、また、このような半導体メモリ装置を搭載するシ
ステムの性能を向上させることができる。
メモリ装置のカラム選択ラインイネーブル回路によれ
ば、tRCDパラメータを小さくすることができる。したが
って、半導体メモリ装置の動作速度を向上させることが
でき、また、このような半導体メモリ装置を搭載するシ
ステムの性能を向上させることができる。
【００５９】
【図１】従来の技術による半導体メモリ装置のカラム選
択ラインイネーブル回路を示す図である。
択ラインイネーブル回路を示す図である。
【図２】図１に示す従来の技術による半導体メモリ装置
のカラム選択ラインイネーブル回路において、最小限の
tRCDを満足する場合の信号波形図である。
のカラム選択ラインイネーブル回路において、最小限の
tRCDを満足する場合の信号波形図である。
【図３】図１に示す従来の技術による半導体メモリ装置
のカラム選択ラインイネーブル回路において、最小限の
tRCDを満足しない場合の信号波形図である。
のカラム選択ラインイネーブル回路において、最小限の
tRCDを満足しない場合の信号波形図である。
【図４】同期式DRAMにおけるtRCDパラメータを説明する
ためのタイミング図である。
ためのタイミング図である。
【図５】同期式DRAMの内部動作に示すタイミング図であ
る。
る。
【図６】本発明の好適な実施の形態に係る半導体メモリ
装置のカラム選択ラインイネーブル回路を示す図であ
る。
装置のカラム選択ラインイネーブル回路を示す図であ
る。
【図７】図６に示すカラム選択ラインイネーブル信号(P
CSLE)に関する半導体メモリ装置の動作を説明するため
の図である。
CSLE)に関する半導体メモリ装置の動作を説明するため
の図である。
【図８】図６に示すカラム選択ラインイネーブル信号(P
CSLE)に関する半導体メモリ装置の動作を説明するため
の図である。
CSLE)に関する半導体メモリ装置の動作を説明するため
の図である。
【図９】図７及び図８に示すI/Oゲートに関連する半導
体メモリ装置の内部回路図である。
体メモリ装置の内部回路図である。
【図１０】本発明の好適な他の実施の形態に係る半導体
メモリ装置のカラム選択ラインイネーブル回路を示す図
である。
メモリ装置のカラム選択ラインイネーブル回路を示す図
である。
【図１１】図１０に示すカラム選択ラインイネーブル信
号PCSLEiに関連する半導体メモリ装置の内部回路図であ
る。
号PCSLEiに関連する半導体メモリ装置の内部回路図であ
る。
【図１２】本発明の好適な実施の形態に係る半導体メモ
リ装置のカラム選択ラインイネーブル回路において、最
小限のtRCDを満足する場合の信号波形図である。
リ装置のカラム選択ラインイネーブル回路において、最
小限のtRCDを満足する場合の信号波形図である。
【図１３】本発明の好適な実施の形態に係る半導体メモ
リ装置のカラム選択ラインイネーブル回路において、最
小限のtRCDを満足しない場合の信号波形図である。
リ装置のカラム選択ラインイネーブル回路において、最
小限のtRCDを満足しない場合の信号波形図である。
Claims (8)
- 【請求項１】 同期式半導体メモリ装置のカラム選択ラ
インイネーブル回路において、 前記半導体メモリ装置の外部からローアクティブ命令が
入力された時点から所定期間だけ遅れてアクティブにな
るタイミング制御信号を発生するタイミング制御信号発
生部と、 前記タイミング制御信号がアクティブになることにより
トリガーされて一定期間だけアクティブになるパルスを
発生するパルス発生器と、 前記タイミング制御信号、前記パルス発生器の出力及び
前記半導体メモリ装置の内部で発生される内部クロック
に基づいてカラム選択ラインイネーブル信号を発生する
論理手段とを具備し、 前記カラム選択ラインイネーブル信号は、前記タイミン
グ制御信号がアクティブであり、かつ、前記内部クロッ
ク又は前記パルス発生器の出力のいずれか１つがアクテ
ィブの時にアクティブにされることを特徴とする半導体
メモリ装置のカラム選択ラインイネーブル回路。 - 【請求項２】 前記パルス発生器は、 前記タイミング制御信号を入力とする直列接続された奇
数段のインバータと、 前記タイミング制御信号及び前記インバータの最終段の
出力を入力とするNANDゲートとを具備することを特徴と
する請求項１に記載の半導体メモリ装置のカラム選択ラ
インイネーブル回路。 - 【請求項３】 前記インバーターの数は、前記パルス発
生器が発生する信号のパルス幅が、前記内部クロックの
パルス幅の90%乃至110%になるように調整されているこ
とを特徴とする請求項２に記載の半導体メモリ装置のカ
ラム選択ラインイネーブル回路。 - 【請求項４】 前記論理手段は、 前記内部クロックと前記タイミング制御信号を入力とす
る第1NANDゲートと、 前記パルス発生器の出力と前記第1NANDゲートの出力を
入力とする第2NANDゲートとを具備することを特徴とす
る請求項１に記載の半導体メモリ装置のカラム選択ライ
ンイネーブル回路。 - 【請求項５】 同期式半導体メモリ装置のカラム選択ラ
インイネーブル回路において、 前記半導体メモリ装置の外部からローアクティブ命令が
入力された時点から所定期間だけ遅れてアクティブにな
るタイミング制御信号を発生するタイミング制御信号発
生部と、 前記タイミング制御信号がアクティブになることにより
トリガーされて一定期間だけアクティブになるパルスを
発生するパルス発生器と、 前記タイミング制御信号、前記パルス発生器の出力、デ
コードされたバンクアドレス信号及び前記半導体メモリ
装置の内部で発生される内部クロックに基づいてカラム
選択ラインイネーブル信号を発生する論理手段とを具備
し、 前記カラム選択ラインイネーブル信号は、前記タイミン
グ制御信号及びディコーディングされたバンクアドレス
信号が共にアクティブで、かつ、前記内部クロック又は
前記パルス発生器の出力のいずれか１つがアクティブの
時にアクティブにされることを特徴とする半導体メモリ
装置のカラム選択ラインイネーブル回路。 - 【請求項６】 前記パルス発生器は、 前記タイミング制御信号を入力とする直列接続された奇
数段のインバータと、 前記タイミング制御信号及び前記インバータの最終段の
出力を入力とするNANDゲートとを具備することを特徴と
する請求項５に記載の半導体メモリ装置のカラム選択ラ
インイネーブル回路。 - 【請求項７】 前記インバータの数は、前記パルス発生
器が発生する信号のパルスの幅が、前記内部クロックの
パルスの幅の90%乃至110%になるように調整されている
ことを特徴とする請求項６に記載の半導体メモリ装置の
カラム選択ラインイネーブル回路。 - 【請求項８】 前記論理手段は、 前記内部クロックと前記タイミング制御信号を入力とす
る第1NANDゲートと、 前記パルス発生器の出力と前記第1NANDゲートの出力を
入力とする第2NANDゲートと、 前記第2NANDゲートの出力と前記デコードされたバンク
アドレス信号を入力する第3NANDゲートと、 前記第3NANDゲートの出力を反転するインバータとを具
備することを特徴とする請求項５に記載の半導体メモリ
装置のカラム選択ラインイネーブル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960060507A KR100200763B1 (ko) | 1996-11-30 | 1996-11-30 | 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 |
| KR96-60507 | 1996-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10162576A true JPH10162576A (ja) | 1998-06-19 |
| JP3689229B2 JP3689229B2 (ja) | 2005-08-31 |
Family
ID=19485116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29913397A Expired - Fee Related JP3689229B2 (ja) | 1996-11-30 | 1997-10-30 | 半導体メモリ装置のカラム選択ラインイネーブル回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5959936A (ja) |
| JP (1) | JP3689229B2 (ja) |
| KR (1) | KR100200763B1 (ja) |
| TW (1) | TW328133B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (fr) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Procede d'ecriture de donnees dans une memoire a semi-conducteur et une telle memoire |
| US6166993A (en) * | 1999-06-22 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP2001216778A (ja) * | 1999-12-28 | 2001-08-10 | Infineon Technologies Ag | 列アクセスを用いる集積半導体メモリのための回路装置 |
| WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446280B1 (ko) * | 1997-05-20 | 2004-11-06 | 삼성전자주식회사 | 동기식 디램 웨이퍼 테스트시의 ac 파라미터의 타이밍 제어방법 및 타이밍 제어회로 |
| JP3270411B2 (ja) * | 1999-02-19 | 2002-04-02 | エヌイーシーマイクロシステム株式会社 | アドレス復号化装置 |
| US6535415B2 (en) * | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| US6501688B2 (en) * | 2001-05-30 | 2002-12-31 | Micron Technology, Inc. | tRCD margin |
| KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
| KR100647361B1 (ko) * | 2005-03-18 | 2006-11-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼선택신호 발생장치 |
| KR100615610B1 (ko) * | 2005-08-11 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 컬럼 인에이블 신호발생방법 |
| US7522467B2 (en) * | 2005-09-29 | 2009-04-21 | Hynix Semiconductor Inc. | Semiconductor memory device |
| GB2508052A (en) * | 2012-11-18 | 2014-05-21 | Nds Ltd | Glitch resistant device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1996
- 1996-11-30 KR KR1019960060507A patent/KR100200763B1/ko not_active IP Right Cessation
-
1997
- 1997-07-15 TW TW086109972A patent/TW328133B/zh not_active IP Right Cessation
- 1997-10-30 JP JP29913397A patent/JP3689229B2/ja not_active Expired - Fee Related
- 1997-11-24 US US08/977,187 patent/US5959936A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (fr) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Procede d'ecriture de donnees dans une memoire a semi-conducteur et une telle memoire |
| US6377513B2 (en) | 1998-09-25 | 2002-04-23 | Fujitsu Limited | Method for writing data to semiconductor memory and semiconductor memory |
| US6166993A (en) * | 1999-06-22 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP2001216778A (ja) * | 1999-12-28 | 2001-08-10 | Infineon Technologies Ag | 列アクセスを用いる集積半導体メモリのための回路装置 |
| WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW328133B (en) | 1998-03-11 |
| KR100200763B1 (ko) | 1999-06-15 |
| KR19980041228A (ko) | 1998-08-17 |
| JP3689229B2 (ja) | 2005-08-31 |
| US5959936A (en) | 1999-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6954384B2 (en) | Semiconductor device | |
| JP5160770B2 (ja) | レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法 | |
| US10872646B2 (en) | Apparatuses and methods for providing active and inactive clock signals | |
| KR100233973B1 (ko) | 동기형 반도체 기억 장치 | |
| JP2009501399A (ja) | コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 | |
| CN112041925B (zh) | 用于在读取操作期间控制数据选通信号的系统及方法 | |
| JP3689229B2 (ja) | 半導体メモリ装置のカラム選択ラインイネーブル回路 | |
| US20040100856A1 (en) | Semiconductor memory device adaptive for use circumstance | |
| US6636443B2 (en) | Semiconductor memory device having row buffers | |
| US6166993A (en) | Synchronous semiconductor memory device | |
| KR100430658B1 (ko) | Ｃａｓ 레이턴시가 1 동작과 ｃａｓ 레이턴시가 2 이상인동작을 양립시키는 것이 가능한 반도체 기억 장치 | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| US6026041A (en) | Semiconductor memory device | |
| US6310825B1 (en) | Data writing method for semiconductor memory device | |
| JP2012113819A (ja) | 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法 | |
| JP4216778B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050527 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050610 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |