JP3270411B2 - アドレス復号化装置 - Google Patents
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- G11C—STATIC STORES
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス復号化装
置に関し、特に、所定のクロック信号に同期化させつつ
アドレス信号をラッチするラッチ回路と、このラッチ回
路からの出力信号を復号化する復号化回路とを具備する
同期式メモリのアドレス復号化装置に関する。
置に関し、特に、所定のクロック信号に同期化させつつ
アドレス信号をラッチするラッチ回路と、このラッチ回
路からの出力信号を復号化する復号化回路とを具備する
同期式メモリのアドレス復号化装置に関する。
【０００２】
【従来の技術】従来、素子数優先の同期式スタティック
ラム（同期式ＳＲＡＭ）を設計する際には図７のような
構成を用いていた。図７において、アドレス信号（ＡＤ
信号）Ｓ，Ｓ’は、ラッチ回路（Ｌａｔｃｈ）１００に
てクロック信号（ＣＬＫ信号）Ｔで同期をとりつつ取り
込まれ、ラッチ回路１００からの出力である同期化回路
出力信号群Ｕを復号化回路（デコーダ）１１０にて復号
化し、さらにマルチワードを防止するため、デコーダ１
１０のＮＡＮＤ回路（ＮＡＮＤゲート）１１０ａにＣＬ
Ｋ信号Ｔを接続してある。
ラム（同期式ＳＲＡＭ）を設計する際には図７のような
構成を用いていた。図７において、アドレス信号（ＡＤ
信号）Ｓ，Ｓ’は、ラッチ回路（Ｌａｔｃｈ）１００に
てクロック信号（ＣＬＫ信号）Ｔで同期をとりつつ取り
込まれ、ラッチ回路１００からの出力である同期化回路
出力信号群Ｕを復号化回路（デコーダ）１１０にて復号
化し、さらにマルチワードを防止するため、デコーダ１
１０のＮＡＮＤ回路（ＮＡＮＤゲート）１１０ａにＣＬ
Ｋ信号Ｔを接続してある。
【０００３】ここで、ＡＤ信号Ｓ，Ｓ’がデコーダ１１
０のＮＡＮＤゲート１１０ａに到達する前に、ＣＬＫ信
号Ｔがデコーダ１１０のＮＡＮＤゲート１１０ａに到達
してしまうと、マルチワードを引き起こしてしまう。こ
のため、通常は、ＣＬＫ信号Ｔのラインに遅延回路（Ｄ
ｅｌａｙゲート）１２０を接続し、ＣＬＫ信号Ｔがデコ
ーダ１１０のＮＡＮＤゲート１１０ａに到達する時間を
遅らせている。
０のＮＡＮＤゲート１１０ａに到達する前に、ＣＬＫ信
号Ｔがデコーダ１１０のＮＡＮＤゲート１１０ａに到達
してしまうと、マルチワードを引き起こしてしまう。こ
のため、通常は、ＣＬＫ信号Ｔのラインに遅延回路（Ｄ
ｅｌａｙゲート）１２０を接続し、ＣＬＫ信号Ｔがデコ
ーダ１１０のＮＡＮＤゲート１１０ａに到達する時間を
遅らせている。
【０００４】ここで、マルチワードとは、ＷＯＲＤ線が
複数本選択されることをいい、ＷＯＲＤ線の選択状態
は”Ｈｉｇｈ”レベルである。従って、通常のメモリの
構成としては全ＷＯＲＤ線のうちの１本にみが”Ｈｉｇ
ｈ”レベルになるように回路構成されることでマルチワ
ードを防止している。図８に示すように、ＷＯＲＤ線Ｖ
〜Ｙはメモリセル１３０〜１６０のトランスファーゲー
ト１３０ａ〜１６０ａに接続されている。
複数本選択されることをいい、ＷＯＲＤ線の選択状態
は”Ｈｉｇｈ”レベルである。従って、通常のメモリの
構成としては全ＷＯＲＤ線のうちの１本にみが”Ｈｉｇ
ｈ”レベルになるように回路構成されることでマルチワ
ードを防止している。図８に示すように、ＷＯＲＤ線Ｖ
〜Ｙはメモリセル１３０〜１６０のトランスファーゲー
ト１３０ａ〜１６０ａに接続されている。
【０００５】ここで、メモリセル１３０の状態が”Ｈｉ
ｇｈ”、メモリセル１６０の状態が”Ｌｏｗ”とした場
合に、ＷＯＲＤ線ＶとＷＯＲＤ線Ｙがマルチワードを起
こすと、メモリセル１３０の”Ｈｉｇｈ”とメモリセル
１６０の”Ｌｏｗ”がぶつかり、どちらかの記憶データ
を破壊する結果となってしまう。こうしたことから、同
期式ＳＲＡＭにおいてマルチワードは決して起こしては
ならない現象であり、何らかの回避策が必要となる。
ｇｈ”、メモリセル１６０の状態が”Ｌｏｗ”とした場
合に、ＷＯＲＤ線ＶとＷＯＲＤ線Ｙがマルチワードを起
こすと、メモリセル１３０の”Ｈｉｇｈ”とメモリセル
１６０の”Ｌｏｗ”がぶつかり、どちらかの記憶データ
を破壊する結果となってしまう。こうしたことから、同
期式ＳＲＡＭにおいてマルチワードは決して起こしては
ならない現象であり、何らかの回避策が必要となる。
【０００６】次に、従来、特性優先の同期式ＳＲＡＭを
設計する際には、特開平９−２６５７８２号公報に開示
された図９に示すような構成を用いていた。ラッチ機能
付きデコーダ２００は、デコーダ部２１０とラッチ部２
２０を一体化して構成し、デコーダ部２１０はＮＡＮＤ
ゲート２１０ａとインバータ２１０ｂから形成する。一
方、ラッチ部２２０は第一のトランスミッションゲート
群２２０ａ，２２０ｂおよび第二のトランスミッション
ゲート群２２０ｃ，２２０ｄで形成する。
設計する際には、特開平９−２６５７８２号公報に開示
された図９に示すような構成を用いていた。ラッチ機能
付きデコーダ２００は、デコーダ部２１０とラッチ部２
２０を一体化して構成し、デコーダ部２１０はＮＡＮＤ
ゲート２１０ａとインバータ２１０ｂから形成する。一
方、ラッチ部２２０は第一のトランスミッションゲート
群２２０ａ，２２０ｂおよび第二のトランスミッション
ゲート群２２０ｃ，２２０ｄで形成する。
【０００７】各トランスミッションゲート群２２０ａ〜
２２０ｄは、ＰＭＯＳおよびＮＭＯＳからなり、ゲート
に外部クロックを供給することにより、オン・オフを制
御される。これにより、内部アドレス系の使用されるイ
ンバータを２段減らし、内部アドレス信号を高速化し
て、内部クロックに対するセットアップマージンを確保
し、高周波動作を可能にしている。
２２０ｄは、ＰＭＯＳおよびＮＭＯＳからなり、ゲート
に外部クロックを供給することにより、オン・オフを制
御される。これにより、内部アドレス系の使用されるイ
ンバータを２段減らし、内部アドレス信号を高速化し
て、内部クロックに対するセットアップマージンを確保
し、高周波動作を可能にしている。
【０００８】
【発明が解決しようとする課題】上述した従来のアドレ
ス復号化装置においては、次のような課題があった。前
者の場合、同期式ＳＲＡＭのアクセススピードは、ＣＬ
Ｋ信号Ｔの変化からデータ出力までであるが、デコーダ
１１０のＮＡＮＤゲート１１０ａにＡＤ信号Ｓ，Ｓ’が
到達するまでＣＬＫ信号ＴをＤｅｌａｙゲート１２０で
遅らせるため、結局アクセススピードはＡＤ信号Ｓ，
Ｓ’からデータ出力となってしまい、得られる特性が良
くなかった。また、Ｄｅｌａｙゲート１２０の設定はあ
る程度のマージンを含んだ設定となるため、素子数は少
なく押さえられるが特性は悪化してしまう。
ス復号化装置においては、次のような課題があった。前
者の場合、同期式ＳＲＡＭのアクセススピードは、ＣＬ
Ｋ信号Ｔの変化からデータ出力までであるが、デコーダ
１１０のＮＡＮＤゲート１１０ａにＡＤ信号Ｓ，Ｓ’が
到達するまでＣＬＫ信号ＴをＤｅｌａｙゲート１２０で
遅らせるため、結局アクセススピードはＡＤ信号Ｓ，
Ｓ’からデータ出力となってしまい、得られる特性が良
くなかった。また、Ｄｅｌａｙゲート１２０の設定はあ
る程度のマージンを含んだ設定となるため、素子数は少
なく押さえられるが特性は悪化してしまう。
【０００９】一方、後者の場合、同期式ＳＲＡＭの高速
化は実現可能であるが、デコーダ部２１０とラッチ部２
２０とが一体化しているため、メモリ容量が大きくなれ
ばなるほど面積のオーバーヘッドが出てしまう。つま
り、素子数が増大してしまう。さらに、電源投入時に
は、ＮＡＮＤゲート２１０ａの出力が複数”Ｈｉｇｈ”
状態となって選択する場合があり、最悪クロックが変化
するまでに大電流が流れ、トランジスタを破壊してしま
うおそれがあるため、ＮＡＮＤゲート２１０ａの出力部
分に初期化回路を設ける必要がある。これも素子数増大
の要因である。従って、素子数または特性のいずれかを
優先して設計を行うことしかできず、特性の悪化を伴わ
ずに素子数を低減させるのは非常に困難であった。
化は実現可能であるが、デコーダ部２１０とラッチ部２
２０とが一体化しているため、メモリ容量が大きくなれ
ばなるほど面積のオーバーヘッドが出てしまう。つま
り、素子数が増大してしまう。さらに、電源投入時に
は、ＮＡＮＤゲート２１０ａの出力が複数”Ｈｉｇｈ”
状態となって選択する場合があり、最悪クロックが変化
するまでに大電流が流れ、トランジスタを破壊してしま
うおそれがあるため、ＮＡＮＤゲート２１０ａの出力部
分に初期化回路を設ける必要がある。これも素子数増大
の要因である。従って、素子数または特性のいずれかを
優先して設計を行うことしかできず、特性の悪化を伴わ
ずに素子数を低減させるのは非常に困難であった。
【００１０】本発明は、上記課題にかんがみてなされた
もので、特性の悪化を伴うことなく、素子数を低減させ
ることの可能なアドレス復号化装置の提供を目的とす
る。
もので、特性の悪化を伴うことなく、素子数を低減させ
ることの可能なアドレス復号化装置の提供を目的とす
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、所定のクロック信号に同
期化させつつアドレス信号をラッチするラッチ回路と、
このラッチ回路からの出力信号を復号化して復号化信号
を出力する復号化回路とを具備する同期式メモリのアド
レス復号化装置において、前記ラッチ回路と復号化回路
との間に介在され、前記ラッチ回路が前記クロック信号
に基づき前記アドレス信号を取り込んでいる期間は初期
化信号を前記復号化回路に出力し、前記ラッチ回路が前
記クロック信号に基づき前記アドレス信号をラッチして
いる期間は前記アドレス信号を前記復号化回路に出力す
る論理回路を備える構成としてある。すなわち、論理回
路は、ラッチ回路が所定のクロック信号に同期化させつ
つアドレス信号をラッチして出力した出力信号を取得
し、復号化回路に供給する。このとき、論理回路は、復
号化回路にて復号化されて出力される復号化信号を所定
期間にわたって初期化させている。
め、請求項１にかかる発明は、所定のクロック信号に同
期化させつつアドレス信号をラッチするラッチ回路と、
このラッチ回路からの出力信号を復号化して復号化信号
を出力する復号化回路とを具備する同期式メモリのアド
レス復号化装置において、前記ラッチ回路と復号化回路
との間に介在され、前記ラッチ回路が前記クロック信号
に基づき前記アドレス信号を取り込んでいる期間は初期
化信号を前記復号化回路に出力し、前記ラッチ回路が前
記クロック信号に基づき前記アドレス信号をラッチして
いる期間は前記アドレス信号を前記復号化回路に出力す
る論理回路を備える構成としてある。すなわち、論理回
路は、ラッチ回路が所定のクロック信号に同期化させつ
つアドレス信号をラッチして出力した出力信号を取得
し、復号化回路に供給する。このとき、論理回路は、復
号化回路にて復号化されて出力される復号化信号を所定
期間にわたって初期化させている。
【００１２】論理回路は、ラッチ回路と復号化回路との
間に介在されて復号化信号を所定期間にわたって初期化
するものであれば良く、複数のラッチ回路と復号化回路
が備えられている場合には、各ラッチ回路と復号化回路
との間にそれぞれ配置されたものであっても良いし、複
数のラッチ回路と復号化回路との間に配置されるもので
あっても良い。
間に介在されて復号化信号を所定期間にわたって初期化
するものであれば良く、複数のラッチ回路と復号化回路
が備えられている場合には、各ラッチ回路と復号化回路
との間にそれぞれ配置されたものであっても良いし、複
数のラッチ回路と復号化回路との間に配置されるもので
あっても良い。
【００１３】当該アドレス復号化装置の備えられる同期
式メモリの一例として、請求項２にかかる発明は、上記
請求項１に記載のデータ復号化装置において、同期式メ
モリは、特定用途向け集積回路（ＡＳＩＣ）に備えられ
た同期式スタティックラム（ＳＲＡＭ）である構成とし
てある。すなわち、特定用途向け集積回路に備えられた
同期式スタティックラムのアドレス復号化装置におい
て、論理回路は、ラッチ回路と復号化回路との間に介在
され、復号化信号を所定期間にわたって初期化する。
式メモリの一例として、請求項２にかかる発明は、上記
請求項１に記載のデータ復号化装置において、同期式メ
モリは、特定用途向け集積回路（ＡＳＩＣ）に備えられ
た同期式スタティックラム（ＳＲＡＭ）である構成とし
てある。すなわち、特定用途向け集積回路に備えられた
同期式スタティックラムのアドレス復号化装置におい
て、論理回路は、ラッチ回路と復号化回路との間に介在
され、復号化信号を所定期間にわたって初期化する。
【００１４】復号化回路は、ラッチ回路からの出力信号
を復号化して復号化信号を出力するものであれば良く、
構成の一例として、請求項３にかかる発明は、上記請求
項１または請求項２のいずれかに記載のアドレス復号化
装置において、復号化回路は、復号化信号をＷＯＲＤ線
に出力する構成としてある。すなわち、復号化回路は、
ラッチ回路からの出力信号を復号化してＷＯＲＤ線に復
号化信号を出力する。
を復号化して復号化信号を出力するものであれば良く、
構成の一例として、請求項３にかかる発明は、上記請求
項１または請求項２のいずれかに記載のアドレス復号化
装置において、復号化回路は、復号化信号をＷＯＲＤ線
に出力する構成としてある。すなわち、復号化回路は、
ラッチ回路からの出力信号を復号化してＷＯＲＤ線に復
号化信号を出力する。
【００１５】 また、論理回路における構成の一例とし
て、請求項４にかかる発明は、上記請求項１〜請求項３
のいずれかに記載のアドレス復号化装置において、論理
回路は、ラッチ回路からの出力信号とクロック信号とを
入力して第一の変換信号を復号化回路に出力する第一の
ＮＯＲ回路と、ラッチ回路からの出力信号を反転させる
インバータと、インバータからの反転信号とクロック信
号とを入力して第二の変換信号を復号化回路に出力する
第二のＮＯＲ回路とを備える構成としてある。
て、請求項４にかかる発明は、上記請求項１〜請求項３
のいずれかに記載のアドレス復号化装置において、論理
回路は、ラッチ回路からの出力信号とクロック信号とを
入力して第一の変換信号を復号化回路に出力する第一の
ＮＯＲ回路と、ラッチ回路からの出力信号を反転させる
インバータと、インバータからの反転信号とクロック信
号とを入力して第二の変換信号を復号化回路に出力する
第二のＮＯＲ回路とを備える構成としてある。
【００１６】すなわち、第一のＮＯＲ回路は、ラッチ回
路からの出力信号とクロック信号とを入力して第一の変
換信号を復号化回路に出力する。また、第二のＮＯＲ回
路は、インバータがラッチ回路からの出力信号を反転さ
せると、インバータからの反転信号とクロック信号とを
入力して第二の変換信号を復号化回路に出力する。
路からの出力信号とクロック信号とを入力して第一の変
換信号を復号化回路に出力する。また、第二のＮＯＲ回
路は、インバータがラッチ回路からの出力信号を反転さ
せると、インバータからの反転信号とクロック信号とを
入力して第二の変換信号を復号化回路に出力する。
【００１７】ところで、論理回路が復号化信号を初期化
させるときの所定期間の一例として、請求項５にかかる
発明は、上記請求項１〜請求項４のいずれかに記載のア
ドレス復号化装置において、論理回路は、クロック信号
が低レベル状態にあるとき、復号化信号を初期化する構
成としてある。すなわち、クロック信号が高レベル状態
と低レベル状態とを繰り返すとき、論理回路は、クロッ
ク信号が低レベル状態にある間に復号化信号を初期化す
る。
させるときの所定期間の一例として、請求項５にかかる
発明は、上記請求項１〜請求項４のいずれかに記載のア
ドレス復号化装置において、論理回路は、クロック信号
が低レベル状態にあるとき、復号化信号を初期化する構
成としてある。すなわち、クロック信号が高レベル状態
と低レベル状態とを繰り返すとき、論理回路は、クロッ
ク信号が低レベル状態にある間に復号化信号を初期化す
る。
【００１８】論理回路は、ラッチ回路と復号化回路との
間に介在されていれば良いことから、周囲の回路構成と
一体的に形成されるものであっても良く、構成の一例と
して、図６のような構成も可能である。すなわち、ラッ
チ回路部分が所定のクロック信号に同期化させつつアド
レス信号を取り込むとき、論理回路部分を介して復号化
回路に出力信号を供給することにより、復号化信号を所
定期間にわたって初期化させる。
間に介在されていれば良いことから、周囲の回路構成と
一体的に形成されるものであっても良く、構成の一例と
して、図６のような構成も可能である。すなわち、ラッ
チ回路部分が所定のクロック信号に同期化させつつアド
レス信号を取り込むとき、論理回路部分を介して復号化
回路に出力信号を供給することにより、復号化信号を所
定期間にわたって初期化させる。
【００１９】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態とし
てのアドレス信号復号化装置の概略構成をブロック図に
より示している。
実施形態を説明する。図１は、本発明の一実施形態とし
てのアドレス信号復号化装置の概略構成をブロック図に
より示している。
【００２０】アドレス信号復号化装置１０は、アドレス
信号Ａ，Ａ’を入力するアドレス信号入力端子１１，１
１と、クロック信号Ｂを入力するクロック信号入力端子
１２とを入力側に接続したラッチ回路１３，１３を備え
ており、クロック信号入力端子１２から入力されたクロ
ック信号Ｂに同期化させつつ、アドレス信号入力端子１
１，１１から入力されたアドレス信号Ａ，Ａ’を取り込
んでいる。
信号Ａ，Ａ’を入力するアドレス信号入力端子１１，１
１と、クロック信号Ｂを入力するクロック信号入力端子
１２とを入力側に接続したラッチ回路１３，１３を備え
ており、クロック信号入力端子１２から入力されたクロ
ック信号Ｂに同期化させつつ、アドレス信号入力端子１
１，１１から入力されたアドレス信号Ａ，Ａ’を取り込
んでいる。
【００２１】ラッチ回路１３，１３の出力側とクロック
信号入力端子１２とには、論理回路１４，１４が接続さ
れており、ラッチ回路１３，１３からのラッチ出力信号
Ｃ，Ｃ’をクロック信号Ｂのレベル状態に応じて変更さ
せつつ論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’を出力して
いる。
信号入力端子１２とには、論理回路１４，１４が接続さ
れており、ラッチ回路１３，１３からのラッチ出力信号
Ｃ，Ｃ’をクロック信号Ｂのレベル状態に応じて変更さ
せつつ論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’を出力して
いる。
【００２２】すなわち、ラッチ回路１３，１３は、”Ｌ
ｏｗ”期間でアドレス信号Ａ，Ａ’を取り込み、クロッ
ク信号Ｂの”Ｈｉｇｈ”期間でラッチする。ここで、”
Ｌｏｗ”期間は、本発明にいう低レベル状態を示し、”
Ｈｉｇｈ”期間は、低レベル状態に対する高レベル状態
を示している。また、論理回路１４，１４は、ラッチ出
力信号Ｃ，Ｃ’とクロック信号Ｂとの論理をとる回路
で、クロック信号Ｂが”Ｌｏｗ”期間はラッチ出力信号
Ｃ，Ｃ’を無条件に”Ｌｏｗ”にイニシャライズし、ク
ロック信号Ｂが”Ｈｉｇｈ”期間はラッチ出力信号Ｃ，
Ｃ’をそのまま出力する。さらに、論理回路１４，１４
の出力側には、デコーダ１５〜１８が接続されており、
論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’を復号化してＷＯ
ＲＤ線Ｆ，Ｇ，Ｈ，Ｉに出力している。
ｏｗ”期間でアドレス信号Ａ，Ａ’を取り込み、クロッ
ク信号Ｂの”Ｈｉｇｈ”期間でラッチする。ここで、”
Ｌｏｗ”期間は、本発明にいう低レベル状態を示し、”
Ｈｉｇｈ”期間は、低レベル状態に対する高レベル状態
を示している。また、論理回路１４，１４は、ラッチ出
力信号Ｃ，Ｃ’とクロック信号Ｂとの論理をとる回路
で、クロック信号Ｂが”Ｌｏｗ”期間はラッチ出力信号
Ｃ，Ｃ’を無条件に”Ｌｏｗ”にイニシャライズし、ク
ロック信号Ｂが”Ｈｉｇｈ”期間はラッチ出力信号Ｃ，
Ｃ’をそのまま出力する。さらに、論理回路１４，１４
の出力側には、デコーダ１５〜１８が接続されており、
論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’を復号化してＷＯ
ＲＤ線Ｆ，Ｇ，Ｈ，Ｉに出力している。
【００２３】 ここで、論理回路１４、１４を構成する
ＮＯＲ回路１４ａ、１４ｂは、それぞれ本発明にいう第
一および第二のＮＯＲ回路を構成し、論理回路出力信号
Ｄ、Ｄ’と論理回路出力信号Ｅ、Ｅ’とは、それぞれに
本発明にいう第一および第二の変換信号を構成してい
る。
ＮＯＲ回路１４ａ、１４ｂは、それぞれ本発明にいう第
一および第二のＮＯＲ回路を構成し、論理回路出力信号
Ｄ、Ｄ’と論理回路出力信号Ｅ、Ｅ’とは、それぞれに
本発明にいう第一および第二の変換信号を構成してい
る。
【００２４】図７に示す従来の回路構成では、本実施形
態の論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’に当たる信号
は常にＤ≠Ｅ，Ｄ’≠Ｅ’の関係が成り立っていた。つ
まり、Ｄが”Ｈｉｇｈ”のときＥは”Ｌｏｗ”、Ｄが”
Ｌｏｗ”のときＥは”Ｈｉｇｈ”であったため、マルチ
ワードの防止のために論理構成を付加せざるを得なかっ
た。
態の論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’に当たる信号
は常にＤ≠Ｅ，Ｄ’≠Ｅ’の関係が成り立っていた。つ
まり、Ｄが”Ｈｉｇｈ”のときＥは”Ｌｏｗ”、Ｄが”
Ｌｏｗ”のときＥは”Ｈｉｇｈ”であったため、マルチ
ワードの防止のために論理構成を付加せざるを得なかっ
た。
【００２５】しかし、本実施形態ではＤ≠Ｅ，Ｄ’≠
Ｅ’が成り立つような論理構成を組むことにより、マル
チワードを防止している。これが図２に示すＷＯＲＤ線
Ｆ，Ｇ，Ｈ，Ｉの非選択期間であり、クロック信号Ｂ
が”Ｌｏｗ”である期間は、論理回路出力信号Ｄ，Ｅ，
Ｄ’，Ｅ’が無条件に”Ｌｏｗ”にイニシャライズされ
る。また、図７に示す従来の素子数優先構成において、
メモリの読み出し、書き込み時のタイミングであるセッ
トアップ時間はデコーダ１１０のＮＡＮＤゲート１１０
ａの部分でのアドレス信号Ｓ，Ｓ’とクロック信号Ｔと
の関係が（アドレス信号Ｓ，Ｓ’の到達時間）＜（クロ
ック信号Ｔの到達時間）で決定し、また、ホールド時間
はラッチ回路１００の部分でのアドレス信号Ｓ，Ｓ’と
クロック信号Ｔとの関係が（アドレス信号Ｓ，Ｓ’の到
達時間）＞（クロック信号Ｔの到達時間）で決定する。
Ｅ’が成り立つような論理構成を組むことにより、マル
チワードを防止している。これが図２に示すＷＯＲＤ線
Ｆ，Ｇ，Ｈ，Ｉの非選択期間であり、クロック信号Ｂ
が”Ｌｏｗ”である期間は、論理回路出力信号Ｄ，Ｅ，
Ｄ’，Ｅ’が無条件に”Ｌｏｗ”にイニシャライズされ
る。また、図７に示す従来の素子数優先構成において、
メモリの読み出し、書き込み時のタイミングであるセッ
トアップ時間はデコーダ１１０のＮＡＮＤゲート１１０
ａの部分でのアドレス信号Ｓ，Ｓ’とクロック信号Ｔと
の関係が（アドレス信号Ｓ，Ｓ’の到達時間）＜（クロ
ック信号Ｔの到達時間）で決定し、また、ホールド時間
はラッチ回路１００の部分でのアドレス信号Ｓ，Ｓ’と
クロック信号Ｔとの関係が（アドレス信号Ｓ，Ｓ’の到
達時間）＞（クロック信号Ｔの到達時間）で決定する。
【００２６】一方、本実施例における回路構成では、セ
ットアップ、ホールドとも入力近傍のラッチ回路１３，
１３と論理回路１４，１４とにより決定されるため、相
対的にタイミングも小さくなる。図７においてアドレス
信号をラッチ回路１００にて同期し、同期化回路出力信
号群Ｕをデコーダ１１０にて復号化し、さらにマルチワ
ード防止のため、デコーダ１１０のＮＡＮＤゲート１１
０ａにクロック信号Ｔを遅延させたＤｅｌａｙゲート１
２０の出力を接続するような構成をとっている。ここ
で、アドレス信号Ｓ，Ｓ’がデコーダ１１０のＮＡＮＤ
ゲート１１０ａに到達する時間を遅らせている。
ットアップ、ホールドとも入力近傍のラッチ回路１３，
１３と論理回路１４，１４とにより決定されるため、相
対的にタイミングも小さくなる。図７においてアドレス
信号をラッチ回路１００にて同期し、同期化回路出力信
号群Ｕをデコーダ１１０にて復号化し、さらにマルチワ
ード防止のため、デコーダ１１０のＮＡＮＤゲート１１
０ａにクロック信号Ｔを遅延させたＤｅｌａｙゲート１
２０の出力を接続するような構成をとっている。ここ
で、アドレス信号Ｓ，Ｓ’がデコーダ１１０のＮＡＮＤ
ゲート１１０ａに到達する時間を遅らせている。
【００２７】同期式ＳＲＡＭのアクセススピードは、ク
ロック信号Ｔがデータ出力までであるが、図７の回路構
成ではデコーダ１１０のＮＡＮＤゲート１１０ａにアド
レス信号Ｓ，Ｓ’が到達するまでクロック信号ＴをＤｅ
ｌａｙゲート１２０により遅らせるため、結局、アクセ
ススピードは、アドレス信号Ｓ，Ｓ’からデータ出力と
なってしまうため、アクセス時間を悪化させている。
ロック信号Ｔがデータ出力までであるが、図７の回路構
成ではデコーダ１１０のＮＡＮＤゲート１１０ａにアド
レス信号Ｓ，Ｓ’が到達するまでクロック信号ＴをＤｅ
ｌａｙゲート１２０により遅らせるため、結局、アクセ
ススピードは、アドレス信号Ｓ，Ｓ’からデータ出力と
なってしまうため、アクセス時間を悪化させている。
【００２８】また、Ｄｅｌａｙゲート１２０の設定はあ
る程度のマージンを含んだ設定となるため、この構成で
は素子数は少なく押さえられるが、特性は悪くなってし
まう。しかし、本実施例における回路構成では、ラッチ
回路１３，１３の直後にクロック信号Ｂとの論理回路１
４，１４を設けることにより、クロック信号Ｂが”Ｌｏ
ｗ”期間は論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’が無条
件に”Ｌｏｗ”にイニシャライズされ、デコーダ１５を
構成しているＮＡＮＤゲート１５ａへのクロック信号Ｂ
の接続が不要となり、このＮＡＮＤゲート１５ａを構成
しているトランジスタ数を削減することが可能となる。
る程度のマージンを含んだ設定となるため、この構成で
は素子数は少なく押さえられるが、特性は悪くなってし
まう。しかし、本実施例における回路構成では、ラッチ
回路１３，１３の直後にクロック信号Ｂとの論理回路１
４，１４を設けることにより、クロック信号Ｂが”Ｌｏ
ｗ”期間は論理回路出力信号Ｄ，Ｅ，Ｄ’，Ｅ’が無条
件に”Ｌｏｗ”にイニシャライズされ、デコーダ１５を
構成しているＮＡＮＤゲート１５ａへのクロック信号Ｂ
の接続が不要となり、このＮＡＮＤゲート１５ａを構成
しているトランジスタ数を削減することが可能となる。
【００２９】具体的には、メモリ容量が小サイズの１６
ＷＯＲＤの場合、図７に示す従来の回路構成ではトラン
ジスタ２０２個が必要であるが、本実施形態における回
路構成では、トランジスタ１９４個で済ませることが可
能となる。メモリ容量が大サイズの１０２４ＷＯＲＤの
場合、図７に示すの従来の回路構成では、トランジスタ
８３７４個が必要であるが、本実施形態における回路構
成では、トランジスタ６３８６個で済ませることが可能
となる。
ＷＯＲＤの場合、図７に示す従来の回路構成ではトラン
ジスタ２０２個が必要であるが、本実施形態における回
路構成では、トランジスタ１９４個で済ませることが可
能となる。メモリ容量が大サイズの１０２４ＷＯＲＤの
場合、図７に示すの従来の回路構成では、トランジスタ
８３７４個が必要であるが、本実施形態における回路構
成では、トランジスタ６３８６個で済ませることが可能
となる。
【００３０】図３は、従来の回路構成と本実施形態の回
路構成とにおける素子数の比較をグラフにより示してい
る。図７に示す従来の素子数優先構成時におけるアドレ
ス信号同期化回路＋デコード部素子数と図１に示す本実
施形態の回路構成時におけるアドレス信号同期化回路＋
デコード部素子数では、本実施形態の方が素子数を少な
く構成することが明確である。また、メモリ容量が大き
くなればなるほど削減できる素子数は増大することも分
かる。
路構成とにおける素子数の比較をグラフにより示してい
る。図７に示す従来の素子数優先構成時におけるアドレ
ス信号同期化回路＋デコード部素子数と図１に示す本実
施形態の回路構成時におけるアドレス信号同期化回路＋
デコード部素子数では、本実施形態の方が素子数を少な
く構成することが明確である。また、メモリ容量が大き
くなればなるほど削減できる素子数は増大することも分
かる。
【００３１】当然、素子数削減も本実施形態では明らか
だが、図１では、図７におけるＷＯＲＤ線の本数分必要
なデコーダに備えられたＮＡＮＤゲートの入力本数が減
ることで、駆動能力も同じディメンジョンサイズで向上
することは明らかであり、アクセス時間をより速くする
ことが可能である。また、クロック信号に付く負荷容量
も本発明では削減可能であり、アクセス時間をより速く
することが可能である。
だが、図１では、図７におけるＷＯＲＤ線の本数分必要
なデコーダに備えられたＮＡＮＤゲートの入力本数が減
ることで、駆動能力も同じディメンジョンサイズで向上
することは明らかであり、アクセス時間をより速くする
ことが可能である。また、クロック信号に付く負荷容量
も本発明では削減可能であり、アクセス時間をより速く
することが可能である。
【００３２】次に、従来、特性優先の同期式ＳＲＡＭを
設計する際、図９に示すような構成を用いていたため、
同期式ＳＲＡＭの高速化は実現可能であるが、デコーダ
部２１０とラッチ部２２０とが一体化しているため、メ
モリ容量が大きくなればなるほど素子数が増大してしま
う。さらに、電源投入時には、ＮＡＮＤゲート２１０ａ
の出力が複数”Ｈｉｇｈ”状態となって選択する場合が
あり、最悪クロック信号が変化するまでに大電流が流
れ、トランジスタを破壊してしまうおそれがあるため、
ＮＡＮＤゲート２１０ａの出力部分に初期化回路を設け
る必要があり、素子数増大の要因となっていた。
設計する際、図９に示すような構成を用いていたため、
同期式ＳＲＡＭの高速化は実現可能であるが、デコーダ
部２１０とラッチ部２２０とが一体化しているため、メ
モリ容量が大きくなればなるほど素子数が増大してしま
う。さらに、電源投入時には、ＮＡＮＤゲート２１０ａ
の出力が複数”Ｈｉｇｈ”状態となって選択する場合が
あり、最悪クロック信号が変化するまでに大電流が流
れ、トランジスタを破壊してしまうおそれがあるため、
ＮＡＮＤゲート２１０ａの出力部分に初期化回路を設け
る必要があり、素子数増大の要因となっていた。
【００３３】ここで、従来の回路構成と本実施形態の回
路構成との違いについて図４および図５を参照しながら
説明する。同期式ＳＲＡＭのアクセススピードは、クロ
ック信号からデータ出力まであるが、従来の回路構成で
は、デコーダ部１１０のＮＡＮＤゲート１１０ａにアド
レス信号が到達するまでクロック信号をＤｅｌａｙゲー
ト１２０で遅らせるため、結局アクセススピードはアド
レス信号からデータ出力となってしまう。さらに、クロ
ック信号を遅らせるためのＤｅｌａｙゲート１２０の設
定はある程度のマージンを含んだ設定となる。つまり、
従来の回路構成のアクセススピードは、（アドレス信号
からデータ出力まで＋Ｄｅｌａｙ設定のマージン）とな
る。
路構成との違いについて図４および図５を参照しながら
説明する。同期式ＳＲＡＭのアクセススピードは、クロ
ック信号からデータ出力まであるが、従来の回路構成で
は、デコーダ部１１０のＮＡＮＤゲート１１０ａにアド
レス信号が到達するまでクロック信号をＤｅｌａｙゲー
ト１２０で遅らせるため、結局アクセススピードはアド
レス信号からデータ出力となってしまう。さらに、クロ
ック信号を遅らせるためのＤｅｌａｙゲート１２０の設
定はある程度のマージンを含んだ設定となる。つまり、
従来の回路構成のアクセススピードは、（アドレス信号
からデータ出力まで＋Ｄｅｌａｙ設定のマージン）とな
る。
【００３４】ここで、図７に示すＷＯＲＤ線からデータ
出力までは、本実施形態の回路構成と従来の回路構成も
同じため、特性の定義はアドレス信号の入力からＷＯＲ
Ｄ線までとして説明する。図４に示す本実施形態の回路
構成において、アドレス信号からＷＯＲＤ線までのトラ
ンジスタ段数は６段である。一方、図５に示す従来の回
路構成において、アドレス信号からＷＯＲＤ線めでのト
ランジスタ段数も６段である。
出力までは、本実施形態の回路構成と従来の回路構成も
同じため、特性の定義はアドレス信号の入力からＷＯＲ
Ｄ線までとして説明する。図４に示す本実施形態の回路
構成において、アドレス信号からＷＯＲＤ線までのトラ
ンジスタ段数は６段である。一方、図５に示す従来の回
路構成において、アドレス信号からＷＯＲＤ線めでのト
ランジスタ段数も６段である。
【００３５】つまり、本実施形態の回路構成と従来にお
ける素子数優先の回路構成でのアドレス信号からＷＯＲ
Ｄ線までのゲート段数の増加はなく、従来の回路構成で
は、Ｄｅｌａｙゲート設定のマージンがアクセススピー
ドに付加されるため、特性に関しても本実施形態の方が
良い。さらに、クロック信号Ｂが”Ｌｏｗ”である期間
は、論理回路出力信号Ｄ，Ｅが無条件に”Ｌｏｗ”にイ
ニシャライズされるため、初期化回路を新たに設ける必
要はなく、外部端子も意識して増設する必要もない。以
上説明したように、本実施形態によって、特性の悪化を
伴うことなく素子数の削減が可能であるという効果が得
られる。
ける素子数優先の回路構成でのアドレス信号からＷＯＲ
Ｄ線までのゲート段数の増加はなく、従来の回路構成で
は、Ｄｅｌａｙゲート設定のマージンがアクセススピー
ドに付加されるため、特性に関しても本実施形態の方が
良い。さらに、クロック信号Ｂが”Ｌｏｗ”である期間
は、論理回路出力信号Ｄ，Ｅが無条件に”Ｌｏｗ”にイ
ニシャライズされるため、初期化回路を新たに設ける必
要はなく、外部端子も意識して増設する必要もない。以
上説明したように、本実施形態によって、特性の悪化を
伴うことなく素子数の削減が可能であるという効果が得
られる。
【００３６】本実施形態では、ラッチ回路と論理回路と
をそれぞれ独立に構成しているが、図６に示すように、
ラッチ回路＋論理回路とすることも可能である。すなわ
ち、アドレス信号Ａをクロック信号Ｂの”Ｌｏｗ”区間
でラッチ部２０に取り込み、クロック信号Ｂの”Ｈｉｇ
ｈ”区間でアドレス信号Ａをラッチし、クロック信号Ｂ
を論理回路部３０のＡＮＤ回路３０ａ，３０ａに接続
し、クロック信号Ｂが”Ｌｏｗ”区間は論理回路出力信
号Ｄ，Ｅが無条件に”Ｌｏｗ”になり、これによりマル
チワードを防止するような回路構成とすることもでき
る。
をそれぞれ独立に構成しているが、図６に示すように、
ラッチ回路＋論理回路とすることも可能である。すなわ
ち、アドレス信号Ａをクロック信号Ｂの”Ｌｏｗ”区間
でラッチ部２０に取り込み、クロック信号Ｂの”Ｈｉｇ
ｈ”区間でアドレス信号Ａをラッチし、クロック信号Ｂ
を論理回路部３０のＡＮＤ回路３０ａ，３０ａに接続
し、クロック信号Ｂが”Ｌｏｗ”区間は論理回路出力信
号Ｄ，Ｅが無条件に”Ｌｏｗ”になり、これによりマル
チワードを防止するような回路構成とすることもでき
る。
【００３７】このように、ラッチ回路１３，１３が”Ｌ
ｏｗ”期間でアドレス信号Ａ，Ａ’を取り込み、クロッ
ク信号Ｂの”Ｈｉｇｈ”期間でラッチするとき、論理回
路１４，１４は、クロック信号Ｂが”Ｌｏｗ”期間はラ
ッチ出力信号Ｃ，Ｃ’を無条件に”Ｌｏｗ”にイニシャ
ライズし、クロック信号Ｂが”Ｈｉｇｈ”期間はラッチ
出力信号Ｃ，Ｃ’をそのまま出力するため、マルチワー
ドが防止されて特性の悪化を伴うことなく、素子数を低
減させることが可能となる。
ｏｗ”期間でアドレス信号Ａ，Ａ’を取り込み、クロッ
ク信号Ｂの”Ｈｉｇｈ”期間でラッチするとき、論理回
路１４，１４は、クロック信号Ｂが”Ｌｏｗ”期間はラ
ッチ出力信号Ｃ，Ｃ’を無条件に”Ｌｏｗ”にイニシャ
ライズし、クロック信号Ｂが”Ｈｉｇｈ”期間はラッチ
出力信号Ｃ，Ｃ’をそのまま出力するため、マルチワー
ドが防止されて特性の悪化を伴うことなく、素子数を低
減させることが可能となる。
【００３８】
【発明の効果】以上説明したように本発明は、特性の悪
化を伴うことなく、素子数を低減させることの可能なア
ドレス復号化装置を提供することができる。また、請求
項２にかかる発明によれば、特定用途向け集積回路に備
えられた同期式スタティックラムに対して、本発明のア
ドレス復号化装置を適用することができる。
化を伴うことなく、素子数を低減させることの可能なア
ドレス復号化装置を提供することができる。また、請求
項２にかかる発明によれば、特定用途向け集積回路に備
えられた同期式スタティックラムに対して、本発明のア
ドレス復号化装置を適用することができる。
【００３９】さらに、請求項３にかかる発明によれば、
論理回路は、ＷＯＲＤ線の出力される復号化信号につい
て初期化を行うことができる。さらに、請求項４にかか
る発明によれば、簡単な素子の配列により論理回路を構
成することができるため、構成を簡単化することができ
る。
論理回路は、ＷＯＲＤ線の出力される復号化信号につい
て初期化を行うことができる。さらに、請求項４にかか
る発明によれば、簡単な素子の配列により論理回路を構
成することができるため、構成を簡単化することができ
る。
【００４０】さらに、請求項５にかかる発明によれば、
クロック信号の変化に応じて復号化信号を初期化するこ
とにより、マルチワードを防止することができる。さら
に、請求項６にかかる発明によれば、論理回路をラッチ
回路と直接接続して、回路を一体化することにより、構
成を簡単化することができる。
クロック信号の変化に応じて復号化信号を初期化するこ
とにより、マルチワードを防止することができる。さら
に、請求項６にかかる発明によれば、論理回路をラッチ
回路と直接接続して、回路を一体化することにより、構
成を簡単化することができる。
【図１】本実施形態におけるアドレス信号復号化装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】動作タイミングを示す波形図である。
【図３】従来の回路構成と本実施例の回路構成とにおけ
る素子数を比較するグラフである。
る素子数を比較するグラフである。
【図４】従来の回路構成との違いを説明するための本実
施形態における回路構成を示すブロック図である。
施形態における回路構成を示すブロック図である。
【図５】本実施形態の回路構成との違いを説明するため
の従来例における回路構成を示すブロック図である。
の従来例における回路構成を示すブロック図である。
【図６】変形例における回路構成を示すブロック図であ
る。
る。
【図７】従来例における素子数優先の回路構成を示すブ
ロック図である。
ロック図である。
【図８】マルチワードのメカニズムを説明するための説
明図である。
明図である。
【図９】従来例における特性優先の回路構成を示すブロ
ック図である。
ック図である。
１０ アドレス信号復号化装置 １１ アドレス信号入力端子 １２ クロック信号入力端子 １３ ラッチ回路 １４ 論理回路 １４ａ，１４ｂ ＮＯＲ回路 １５〜１８ デコーダ １５ａ ＮＡＮＤゲート ２０ ラッチ部 ３０ 論理回路部 ３０ａ ＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (5)
- 【請求項１】 所定のクロック信号に同期させつつアド
レス信号をラッチするラッチ回路と、このラッチ回路か
らの出力信号を復号化して復号化信号を出力する復号化
回路とを具備する同期式メモリのアドレス復号化装置に
おいて、 前記ラッチ回路と復号化回路との間に介在され、前記ラ
ッチ回路が前記クロック信号に基づき前記アドレス信号
を取り込んでいる期間は初期化信号を前記復号化回路に
出力し、前記ラッチ回路が前記クロック信号に基づき前
記アドレス信号をラッチしている機関は前期アドレス信
号を前記復号化回路に出力する論理回路を備えることを
特徴とするアドレス復号化装置。 - 【請求項２】 上記請求項１に記載のデータ復号化装置
において、 上記同期式メモリは、特定用途向け集積回路に備えられ
た同期式スタティックラムであることを特徴とするアド
レス復号化回路。 - 【請求項３】 上記請求項１または請求項２のいずれか
に記載のアドレス復号化装置において、 上記復号化回路は、復号化信号をＷＯＲＤ線に出力する
ことを特徴とするアドレス復号化装置。 - 【請求項４】 上記請求項１〜請求項３のいずれかに記
載のアドレス復号化装置において、 上記論理回路は、上記ラッチ回路からの出力信号と上記
クロック信号とを入力して第一の変換信号を上記復号化
回路に出力する第一のＮＯＲ回路と、 上記ラッチ回路からの出力信号を反転させるインバータ
と、 上記インバータからの反転信号と上記クロック信号とを
入力して第二の変換信号を上記復号化回路に出力する第
二のＮＯＲ回路とを備えることを特徴とするアドレス復
号化装置。 - 【請求項５】 上記請求項１〜請求項４のいずれかに記
載のアドレス復号化装置において、 上記論理回路は、上記クロック信号が低レベル状態にあ
るとき、上記復号化信号を初期化することを特徴とする
アドレス復号化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04097999A JP3270411B2 (ja) | 1999-02-19 | 1999-02-19 | アドレス復号化装置 |
| US09/505,779 US6144612A (en) | 1999-02-19 | 2000-02-17 | Address decoder for a synchronous type memory capable of preventing multi-wordline selection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04097999A JP3270411B2 (ja) | 1999-02-19 | 1999-02-19 | アドレス復号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243088A JP2000243088A (ja) | 2000-09-08 |
| JP3270411B2 true JP3270411B2 (ja) | 2002-04-02 |
Family
ID=12595564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04097999A Expired - Fee Related JP3270411B2 (ja) | 1999-02-19 | 1999-02-19 | アドレス復号化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6144612A (ja) |
| JP (1) | JP3270411B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618316B2 (en) * | 2001-12-20 | 2003-09-09 | Intel Corporation | Pseudo-static single-ended cache cell |
| DE102004059206B4 (de) * | 2004-12-09 | 2016-03-31 | Polaris Innovations Ltd. | Speicherbauelement und Adressierung von Speicherzellen |
| JP5034233B2 (ja) * | 2005-12-28 | 2012-09-26 | 富士通株式会社 | アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 |
| KR20130050852A (ko) * | 2011-11-08 | 2013-05-16 | 에스케이하이닉스 주식회사 | 어드레스 디코딩 방법과 이를 이용한 반도체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305277A (en) * | 1991-04-24 | 1994-04-19 | International Business Machines Corporation | Data processing apparatus having address decoder supporting wide range of operational frequencies |
| US5566123A (en) * | 1995-02-10 | 1996-10-15 | Xilinx, Inc. | Synchronous dual port ram |
| JPH09265782A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体集積回路 |
| KR100200763B1 (ko) * | 1996-11-30 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 |
-
1999
- 1999-02-19 JP JP04097999A patent/JP3270411B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-17 US US09/505,779 patent/US6144612A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2000243088A (ja) | 2000-09-08 |
| US6144612A (en) | 2000-11-07 |
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