JP2848314B2 - 半導体記憶装置 - Google Patents
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- 230000015654 memory Effects 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- G11C—STATIC STORES
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Description
【０００１】
【発明の属する技術分野】本発明はパルスワード方式を
用いる半導体記憶装置に関し、特にワード線を駆動する
ためのデコーダ回路に関する。
用いる半導体記憶装置に関し、特にワード線を駆動する
ためのデコーダ回路に関する。
【０００２】
【従来の技術】従来、かかるＳＲＡＭなどの半導体記憶
装置においては、プログラムの実行などを行うＣＰＵと
の処理速度のバランスが問題になっている。このため、
近年のＣＰＵの高速化に伴い、アクセスタイムの遅いＤ
ＲＡＭを使用するメインメモリとＣＰＵとの間に、高速
なキャッシュＳＲＡＭを介在させることにより、システ
ム全体の効率を上げる工夫がなされている。
装置においては、プログラムの実行などを行うＣＰＵと
の処理速度のバランスが問題になっている。このため、
近年のＣＰＵの高速化に伴い、アクセスタイムの遅いＤ
ＲＡＭを使用するメインメモリとＣＰＵとの間に、高速
なキャッシュＳＲＡＭを介在させることにより、システ
ム全体の効率を上げる工夫がなされている。
【０００３】このキャッシュＳＲＡＭを用いると、メイ
ンメモリからデータを読み出すとき、同じ内容のデータ
をキャッシュＳＲＡＭに書き込んでおけば、次にメイン
メモリの同じ番地からデータを読み出す際、何もメイン
メモリにアクセスしなくても、キャッシュＳＲＡＭの方
から高速に読み出すことができる。しかも、このキャッ
シュＳＲＡＭとして、ＣＰＵのクロック（ＣＬＫ）に同
期したキャッシュＳＲＡＭ（以下、同期キャッシュＳＲ
ＡＭと称す）を使用すると、ＣＬＫの開始によって、Ｃ
ＰＵから要求されている番地のデータを読み出すととも
に、次のＣＬＫの開始までに、ＣＰＵから要求されてい
る次の番地のデータを読み出す準備をしておくことがで
きる。したがって、同期キャッシュＳＲＡＭを用いれ
ば、非同期のキャッシュＳＲＡＭを使うよりも、高い周
波数を用いた制御が可能になるので、速い速度で読み出
し動作を行わせることができる。
ンメモリからデータを読み出すとき、同じ内容のデータ
をキャッシュＳＲＡＭに書き込んでおけば、次にメイン
メモリの同じ番地からデータを読み出す際、何もメイン
メモリにアクセスしなくても、キャッシュＳＲＡＭの方
から高速に読み出すことができる。しかも、このキャッ
シュＳＲＡＭとして、ＣＰＵのクロック（ＣＬＫ）に同
期したキャッシュＳＲＡＭ（以下、同期キャッシュＳＲ
ＡＭと称す）を使用すると、ＣＬＫの開始によって、Ｃ
ＰＵから要求されている番地のデータを読み出すととも
に、次のＣＬＫの開始までに、ＣＰＵから要求されてい
る次の番地のデータを読み出す準備をしておくことがで
きる。したがって、同期キャッシュＳＲＡＭを用いれ
ば、非同期のキャッシュＳＲＡＭを使うよりも、高い周
波数を用いた制御が可能になるので、速い速度で読み出
し動作を行わせることができる。
【０００４】また、上述したメインメモリやＣＰＵなど
の他にキャッシュＳＲＡＭを備えたシステムの低消費電
力化を実現するためには、キャッシュＳＲＡＭ自体の消
費電力を少なくすることが必要であり、その１つの方法
としてパルスワード方式と呼ばれる実現手段がある。
の他にキャッシュＳＲＡＭを備えたシステムの低消費電
力化を実現するためには、キャッシュＳＲＡＭ自体の消
費電力を少なくすることが必要であり、その１つの方法
としてパルスワード方式と呼ばれる実現手段がある。
【０００５】通常、キャッシュＳＲＡＭには、デジット
線の負荷としてノーマリーＯＮのＰチャネルＭＯＳトラ
ンジスタが接続されているが、かかるパルスワード方式
を用いない場合、つまり読み出しサイクルのときに常に
ワードが立ち上がっている場合には、選択されたセルに
対し、ノーマリーＯＮのＰチャネルＭＯＳを介して電源
からの電流が常に流れるので、消費電力が大きくなって
しまう。
線の負荷としてノーマリーＯＮのＰチャネルＭＯＳトラ
ンジスタが接続されているが、かかるパルスワード方式
を用いない場合、つまり読み出しサイクルのときに常に
ワードが立ち上がっている場合には、選択されたセルに
対し、ノーマリーＯＮのＰチャネルＭＯＳを介して電源
からの電流が常に流れるので、消費電力が大きくなって
しまう。
【０００６】しかし、上述したパルスワード方式を用い
る場合には、ワード線が立ち上がっている時間が短かく
なるので、電源から常時流れる電流が少なくなり、消費
電力を少なくすることができる。
る場合には、ワード線が立ち上がっている時間が短かく
なるので、電源から常時流れる電流が少なくなり、消費
電力を少なくすることができる。
【０００７】以下、このようなパルスワード方式を同期
キャッシュＳＲＡＭで実現するための回路を図３を用い
て説明する。
キャッシュＳＲＡＭで実現するための回路を図３を用い
て説明する。
【０００８】図３は従来の一例を説明するためのＳＲＡ
Ｍにおけるデコーダ回路図である。図３に示すように、
従来のＳＲＡＭなどにおけるデコーダ回路は、外部アド
レス入力Ａ０，Ａ１あるいはＡ２，Ａ３などを２入力Ａ
ＮＤゲートＤ１でデコードする複数のデコーダ部１と、
これらのデコーダ部１の出力（ノードＮ１）をそれぞれ
転送するために一時的に蓄積する複数のレジスタ回路２
ａと、これら複数のレジスタ回路２ａの出力の組合わせ
データを内部パルスＰＵＬＳＥで同期させることにより
ワード線ＷＬ０〜ＷＬ３を選択する複数のワードドライ
バＷＤ１〜ＷＤ４からなるワードドライバ回路３ａとを
備えている。なお、このワードドライバ回路３ａの各ワ
ードドライバＷＤ１〜ＷＤ４はそれぞれ３入力のＡＮＤ
回路で形成している。
Ｍにおけるデコーダ回路図である。図３に示すように、
従来のＳＲＡＭなどにおけるデコーダ回路は、外部アド
レス入力Ａ０，Ａ１あるいはＡ２，Ａ３などを２入力Ａ
ＮＤゲートＤ１でデコードする複数のデコーダ部１と、
これらのデコーダ部１の出力（ノードＮ１）をそれぞれ
転送するために一時的に蓄積する複数のレジスタ回路２
ａと、これら複数のレジスタ回路２ａの出力の組合わせ
データを内部パルスＰＵＬＳＥで同期させることにより
ワード線ＷＬ０〜ＷＬ３を選択する複数のワードドライ
バＷＤ１〜ＷＤ４からなるワードドライバ回路３ａとを
備えている。なお、このワードドライバ回路３ａの各ワ
ードドライバＷＤ１〜ＷＤ４はそれぞれ３入力のＡＮＤ
回路で形成している。
【０００９】また、各レジスタ回路２ａは、複数の外部
アドレス入力をデコードするデコーダ部１の出力をとり
込み外部クロックＣＬＫをゲート入力とするＰＭＯＳト
ランスファトランジスタＴＲ１と、このＰＭＯＳＴＲ１
の出力（ノードＮ２）を反転するインバータＩ１と、こ
のインバータＩ１の出力（ノードＮ３）を反転するイン
バータＩ２と、インバータＩ２の出力を入力し且つ外部
クロックＣＬＫをゲート入力とするとともに、出力側を
ノードＮ２に接続するＮＭＯＳトランスファトランジス
タＴＲ２と、インバータＩ１の出力（ノードＮ３）デー
タを入力し且つ外部クロックＣＬＫをゲート入力とする
ＮＭＯＳトランスファトランジスタＴＲ３と、このＮＭ
ＯＳＴＲ３の出力（ノードＮ４）を反転するインバータ
Ｉ３と、このインバータＩ３の出力（ノードＸ０）を反
転するインバータＩ６と、インバータＩ６の出力を入力
し且つ外部クロックＣＬＫをゲート入力とするととも
に、出力側をノードＮ４に接続するＰＭＯＳトランスフ
ァトランジスタＴＲ４とで構成している。このレジスタ
回路２ａにおいて、インバータＩ１，Ｉ２およびインバ
ータＩ３，Ｉ６は共にフリップフロップを形成してい
る。
アドレス入力をデコードするデコーダ部１の出力をとり
込み外部クロックＣＬＫをゲート入力とするＰＭＯＳト
ランスファトランジスタＴＲ１と、このＰＭＯＳＴＲ１
の出力（ノードＮ２）を反転するインバータＩ１と、こ
のインバータＩ１の出力（ノードＮ３）を反転するイン
バータＩ２と、インバータＩ２の出力を入力し且つ外部
クロックＣＬＫをゲート入力とするとともに、出力側を
ノードＮ２に接続するＮＭＯＳトランスファトランジス
タＴＲ２と、インバータＩ１の出力（ノードＮ３）デー
タを入力し且つ外部クロックＣＬＫをゲート入力とする
ＮＭＯＳトランスファトランジスタＴＲ３と、このＮＭ
ＯＳＴＲ３の出力（ノードＮ４）を反転するインバータ
Ｉ３と、このインバータＩ３の出力（ノードＸ０）を反
転するインバータＩ６と、インバータＩ６の出力を入力
し且つ外部クロックＣＬＫをゲート入力とするととも
に、出力側をノードＮ４に接続するＰＭＯＳトランスフ
ァトランジスタＴＲ４とで構成している。このレジスタ
回路２ａにおいて、インバータＩ１，Ｉ２およびインバ
ータＩ３，Ｉ６は共にフリップフロップを形成してい
る。
【００１０】上述したＳＲＡＭデコーダの回路動作にお
いて、まずＣＬＫ＝Ｌ（ロウ）の時、外部アドレス入
力、例えばＡ０，Ａ１をデコードするデコーダ部１にお
けるデコーダＤ１の出力Ｎ１〔＝Ｈ（ハイ）、すなわち
選択状態〕は、ＴＲ１がオンしているため、ノードＮ２
に転送（＝Ｈ）され、ノードＮ３にはインバータＩ１に
よりＬが伝達される。また、ＴＲ２，ＴＲ３はオフのた
め、外部アドレス入力をデコードするデコーダ部１のデ
コーダＤ１の出力Ｎ１はインバータＩ３以降には伝達さ
れない。
いて、まずＣＬＫ＝Ｌ（ロウ）の時、外部アドレス入
力、例えばＡ０，Ａ１をデコードするデコーダ部１にお
けるデコーダＤ１の出力Ｎ１〔＝Ｈ（ハイ）、すなわち
選択状態〕は、ＴＲ１がオンしているため、ノードＮ２
に転送（＝Ｈ）され、ノードＮ３にはインバータＩ１に
よりＬが伝達される。また、ＴＲ２，ＴＲ３はオフのた
め、外部アドレス入力をデコードするデコーダ部１のデ
コーダＤ１の出力Ｎ１はインバータＩ３以降には伝達さ
れない。
【００１１】次に、ＣＬＫ＝Ｈになると、ＴＲ１，ＴＲ
４がオフするが、ＴＲ２，ＴＲ３がオンするため、ノー
ドＮ４はＬ、ノードＸ０はＨとなり、ワードドライバ回
路３ａのワードドライバＷＤ１にデコーダ出力Ｎ１が伝
達される。また、ＴＲ２がオンしているため、インバー
タＩ１，Ｉ２からなるフリップフロップにデコーダ出力
Ｎ１が保持される。
４がオフするが、ＴＲ２，ＴＲ３がオンするため、ノー
ドＮ４はＬ、ノードＸ０はＨとなり、ワードドライバ回
路３ａのワードドライバＷＤ１にデコーダ出力Ｎ１が伝
達される。また、ＴＲ２がオンしているため、インバー
タＩ１，Ｉ２からなるフリップフロップにデコーダ出力
Ｎ１が保持される。
【００１２】再び、ＣＬＫ＝Ｌになると、ＴＲ２，ＴＲ
３がオフし、ＴＲ１，ＴＲ４がオンする。この時、イン
バータＩ３，Ｉ６からなるフリップフロップには、ノー
ドＸ０のデータ（＝Ｈ）がつぎのＣＬＫ＝Ｈになるまで
の期間保持される。
３がオフし、ＴＲ１，ＴＲ４がオンする。この時、イン
バータＩ３，Ｉ６からなるフリップフロップには、ノー
ドＸ０のデータ（＝Ｈ）がつぎのＣＬＫ＝Ｈになるまで
の期間保持される。
【００１３】上述したように、レジスタ回路２ａの動作
は外部クロックＣＬＫに同期しており、そのレジスタ回
路２ａの出力（ノードＸ０）はＣＬＫの立ち上がりと同
時にワードドライバＷＤ１に伝達され、次にＣＬＫが立
ち上がるまで、その状態が保持される。
は外部クロックＣＬＫに同期しており、そのレジスタ回
路２ａの出力（ノードＸ０）はＣＬＫの立ち上がりと同
時にワードドライバＷＤ１に伝達され、次にＣＬＫが立
ち上がるまで、その状態が保持される。
【００１４】このレジスタ回路２ａの出力信号Ｘ０は、
他のレジスタ回路２ａの出力信号Ｘ４、さらに外部クロ
ックＣＬＫより遅延回路（図示省略）を通して作成した
内部パルスＰＵＬＳＥとともに、ワードドライバＷＤ１
に伝達される。このＷＤ１においては、Ｘ０＝Ｈ，Ｘ４
＝Ｈのときに対応するワード線ＷＬ０が選択され、さら
にＰＵＬＳＥと論理をとることにより、パルス化された
ワード信号（ＷＬ０）が発生する。
他のレジスタ回路２ａの出力信号Ｘ４、さらに外部クロ
ックＣＬＫより遅延回路（図示省略）を通して作成した
内部パルスＰＵＬＳＥとともに、ワードドライバＷＤ１
に伝達される。このＷＤ１においては、Ｘ０＝Ｈ，Ｘ４
＝Ｈのときに対応するワード線ＷＬ０が選択され、さら
にＰＵＬＳＥと論理をとることにより、パルス化された
ワード信号（ＷＬ０）が発生する。
【００１５】これらアドレス入力Ａ０〜Ａ３，レジスタ
回路２ａの出力Ｘ０，Ｘ１，Ｘ４，Ｘ５のレベルと選択
されるワード線ＷＬ０〜ＷＬ３との関係は、つぎの表１
に示すとおりである。
回路２ａの出力Ｘ０，Ｘ１，Ｘ４，Ｘ５のレベルと選択
されるワード線ＷＬ０〜ＷＬ３との関係は、つぎの表１
に示すとおりである。
【００１６】
【表１】
【００１７】図４は図３における正常動作を説明するた
めの各種信号のタイミング図である。図４に示すよう
に、タイミングＴ＝Ｔ０がサイクル（ＣＹＣＬＥ）の開
始であり、それに同期してＣＬＫが立ち上がる。
めの各種信号のタイミング図である。図４に示すよう
に、タイミングＴ＝Ｔ０がサイクル（ＣＹＣＬＥ）の開
始であり、それに同期してＣＬＫが立ち上がる。
【００１８】しかる後、Ｔ＝Ｔ１のときレジスタ回路２
ａの出力Ｘ０がＬからＨに立ち上がり、つづいてＴ＝Ｔ
２のときレジスタ回路２ａの出力Ｘ４がＬからＨに、Ｔ
＝Ｔ３のときＰＵＬＳＥが立ち上がることにより、ワー
ド線ＷＬ０が選択され、パルス化されたワード選択信号
（ＷＬ０）が得られる。
ａの出力Ｘ０がＬからＨに立ち上がり、つづいてＴ＝Ｔ
２のときレジスタ回路２ａの出力Ｘ４がＬからＨに、Ｔ
＝Ｔ３のときＰＵＬＳＥが立ち上がることにより、ワー
ド線ＷＬ０が選択され、パルス化されたワード選択信号
（ＷＬ０）が得られる。
【００１９】しかしながら、図３に示すような回路で
は、ＰＵＬＳＥに対するデコーダ出力Ｘ０，Ｘ１の変化
するタイミングマージンが少ないときには、複数のワー
ド線が同時に選択されてしまうという不具合（異常動
作）の可能性があり、しかも高周波数動作についても問
題がある。すなわち、高周波数動作は、図４における外
部クロックＣＬＫの立ち上がりから次の立ち上がりまで
の期間をいかに短縮できるかを意味するが、各回路が高
速動作をすれば、つまりＰＵＬＳＥ，Ｘ０等のＬ→Ｈ、
又はＨ→Ｌの傾きが急峻になれば、高周波数動作が可能
である。
は、ＰＵＬＳＥに対するデコーダ出力Ｘ０，Ｘ１の変化
するタイミングマージンが少ないときには、複数のワー
ド線が同時に選択されてしまうという不具合（異常動
作）の可能性があり、しかも高周波数動作についても問
題がある。すなわち、高周波数動作は、図４における外
部クロックＣＬＫの立ち上がりから次の立ち上がりまで
の期間をいかに短縮できるかを意味するが、各回路が高
速動作をすれば、つまりＰＵＬＳＥ，Ｘ０等のＬ→Ｈ、
又はＨ→Ｌの傾きが急峻になれば、高周波数動作が可能
である。
【００２０】以下、上述した不具合については、図５を
参照して説明（後述）するが、高周波数動作について
は、ここで具体例を挙げて説明する。
参照して説明（後述）するが、高周波数動作について
は、ここで具体例を挙げて説明する。
【００２１】例えば、１Ｍビットの同期ＳＲＡＭを例に
とると、ＣＬＫの立ち上がりよりＸ０が確定するまでの
時間を７ｎＳ（Ｔ０→Ｔ１）、Ｘ４が確定するまでの時
間を８ｎＳ（Ｔ０→Ｔ２）、内部ＰＵＬＳＥの立ち上が
りとＸ０のタイミングマージンを３ｎＳ（Ｔ１→Ｔ
３）、Ｘ４のタイミングマージンを２ｎＳ（Ｔ２→Ｔ
３）、ワード幅を５ｎＳ、ワード信号の立ち下がりから
次のＣＬＫまでのマージンを３ｎＳとすると、ワード線
の選択までの時間ｔ１ａおよびサイクルタイムｔ２ａ
は、それぞれつぎのようになる。
とると、ＣＬＫの立ち上がりよりＸ０が確定するまでの
時間を７ｎＳ（Ｔ０→Ｔ１）、Ｘ４が確定するまでの時
間を８ｎＳ（Ｔ０→Ｔ２）、内部ＰＵＬＳＥの立ち上が
りとＸ０のタイミングマージンを３ｎＳ（Ｔ１→Ｔ
３）、Ｘ４のタイミングマージンを２ｎＳ（Ｔ２→Ｔ
３）、ワード幅を５ｎＳ、ワード信号の立ち下がりから
次のＣＬＫまでのマージンを３ｎＳとすると、ワード線
の選択までの時間ｔ１ａおよびサイクルタイムｔ２ａ
は、それぞれつぎのようになる。
【００２２】ｔ１ａ＝〔ＣＬＫの立ち上がりからワード
の立ち上がりまで〕＝（Ｔ０→Ｔ１）＋（Ｔ１→Ｔ３）
＝７ｎＳ＋３ｎＳ＝１０ｎＳ ｔ２ａ＝〔ＣＬＫの立ち上がりからワードの立ち上がり
まで〕＋〔ワード幅〕＋〔ワードの立ち下がりから次の
ＣＬＫの立ち上がりまでのマージン〕＝１０ｎＳ＋５ｎ
Ｓ＋３ｎＳ＝１８ｎＳ これらの時間ｔ１ａ，ｔ２ａは、マージンの制約からこ
れ以上短縮することが不可能である。
の立ち上がりまで〕＝（Ｔ０→Ｔ１）＋（Ｔ１→Ｔ３）
＝７ｎＳ＋３ｎＳ＝１０ｎＳ ｔ２ａ＝〔ＣＬＫの立ち上がりからワードの立ち上がり
まで〕＋〔ワード幅〕＋〔ワードの立ち下がりから次の
ＣＬＫの立ち上がりまでのマージン〕＝１０ｎＳ＋５ｎ
Ｓ＋３ｎＳ＝１８ｎＳ これらの時間ｔ１ａ，ｔ２ａは、マージンの制約からこ
れ以上短縮することが不可能である。
【００２３】図５は図３における異常動作を説明するた
めの各種信号のタイミング図である。図５に示すよう
に、この異常動作、すなわち複数のワード線（ＷＬ０，
ＷＬ４）が同時に選択されてしまうマルチワード選択
は、つぎのような状態のとき発生する。
めの各種信号のタイミング図である。図５に示すよう
に、この異常動作、すなわち複数のワード線（ＷＬ０，
ＷＬ４）が同時に選択されてしまうマルチワード選択
は、つぎのような状態のとき発生する。
【００２４】まず、Ｔ１≦Ｔ３，Ｔ２≦Ｔ３のときは、
図４で説明したとおり、ワード線ＷＬ０のみが正しく選
択され、マルチワード選択は起こらない。
図４で説明したとおり、ワード線ＷＬ０のみが正しく選
択され、マルチワード選択は起こらない。
【００２５】しかし、仮にＴ１≦Ｔ３，Ｔ２≧Ｔ３の状
態であるとすると、タイミングＴ＝Ｔ３でＰＵＬＳＥが
立ち上がるときに、Ｘ０＝Ｈ，Ｘ５＝Ｈとなっているた
め、ワード線ＷＬ２が誤選択されてしまう。
態であるとすると、タイミングＴ＝Ｔ３でＰＵＬＳＥが
立ち上がるときに、Ｘ０＝Ｈ，Ｘ５＝Ｈとなっているた
め、ワード線ＷＬ２が誤選択されてしまう。
【００２６】ついで、タイミングＴ＝Ｔ２のとき、Ｘ１
がＬからＨへ、またＸ１ＢがＨからＬへ変化するが、そ
の過程でワード線ＷＬ２とＷＬ０が同時選択されること
になる。かかる現象は、「マルチワード」と呼ばれ、誤
読み出し、誤書き込み等の不具合の原因になる。
がＬからＨへ、またＸ１ＢがＨからＬへ変化するが、そ
の過程でワード線ＷＬ２とＷＬ０が同時選択されること
になる。かかる現象は、「マルチワード」と呼ばれ、誤
読み出し、誤書き込み等の不具合の原因になる。
【００２７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、マルチワードという不具合を起こす可能性
がある。このマルチワードの不具合を起こさせないため
には、レジスタ回路出力（Ｘ０，Ｘ１，Ｘ４，Ｘ５）の
Ｈ，Ｌを、ＰＵＬＳＥが立ち上がるときに確定させてお
く必要がある。すなわち、従来例の場合においては、つ
ぎのような４つの条件を同時にすべて満足させる必要が
ある。
記憶装置は、マルチワードという不具合を起こす可能性
がある。このマルチワードの不具合を起こさせないため
には、レジスタ回路出力（Ｘ０，Ｘ１，Ｘ４，Ｘ５）の
Ｈ，Ｌを、ＰＵＬＳＥが立ち上がるときに確定させてお
く必要がある。すなわち、従来例の場合においては、つ
ぎのような４つの条件を同時にすべて満足させる必要が
ある。
【００２８】（１）Ｘ０のＨ→Ｌ、Ｌ→Ｈの両方が内部
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
【００２９】（２）Ｘ１のＨ→Ｌ、Ｌ→Ｈの両方が内部
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
【００３０】（３）Ｘ４のＨ→Ｌ、Ｌ→Ｈの両方が内部
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
【００３１】（４）Ｘ５のＨ→Ｌ、Ｌ→Ｈの両方が内部
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
ＰＵＬＳＥの立ち上がりに対してマージンを持っている
こと。
【００３２】したがって、従来の半導体記憶装置におい
ては、マルチワードを起こさないようにして、パルスワ
ード方式を実現するために、上述した複雑な且つ制限さ
れたタイミングマージンを考慮した設計を行う必要があ
り、その上、システムの電源電圧や機器使用温度を考慮
に入れると、さらに大きなタイミングマージンをとる必
要があるため、高周波動作を実現できないという欠点が
ある。
ては、マルチワードを起こさないようにして、パルスワ
ード方式を実現するために、上述した複雑な且つ制限さ
れたタイミングマージンを考慮した設計を行う必要があ
り、その上、システムの電源電圧や機器使用温度を考慮
に入れると、さらに大きなタイミングマージンをとる必
要があるため、高周波動作を実現できないという欠点が
ある。
【００３３】本発明の目的は、かかる選択されたワード
線を必要最小の時間だけ選択状態にするパルスワード方
式を実現するにあたり、内部パルスに対するデコーダ出
力のタイミングマージンを不要にして設計条件を緩和さ
せるとともに、高周波動作を可能にすることのできる半
導体記憶装置を提供することにある。すなわち、本発明
は各信号の波形をそのままにし、タイミングマージンを
０にすることで、高周波数動作を実現するものである。
線を必要最小の時間だけ選択状態にするパルスワード方
式を実現するにあたり、内部パルスに対するデコーダ出
力のタイミングマージンを不要にして設計条件を緩和さ
せるとともに、高周波動作を可能にすることのできる半
導体記憶装置を提供することにある。すなわち、本発明
は各信号の波形をそのままにし、タイミングマージンを
０にすることで、高周波数動作を実現するものである。
【００３４】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のアドレス信号をそれぞれデコードする複数の
デコーダ部と、前記複数のデコーダ部の各々の出力を内
部パルスに同期させてパルス化することによりそれぞれ
転送する複数のレジスタ回路と、前記複数のレジスタ回
路の出力を組合わせてワード線を選択するワードドライ
バ回路とを有し、前記複数のレジスタ回路の各々に供給
される前記内部パルスが前記複数のデコーダ部の出力の
取り込みエッジ後のパルス電位のときには、前記複数の
デコーダ部の各々のデコーダ出力を前記ワードドライバ
回路に伝達し、前記内部パルスが前記複数のデコーダ部
の出力を取り込まないエッジ後のパルス電位のときに
は、前記複数のレジスタ回路の各々に供給される前記複
数のデコーダ部の各々のデコーダ出力を常に非選択状態
にするとともに、前記ワードドライバ回路でデコードす
ることにより、前記ワードドライバ回路に接続されるワ
ード線を選択するように構成される。
は、複数のアドレス信号をそれぞれデコードする複数の
デコーダ部と、前記複数のデコーダ部の各々の出力を内
部パルスに同期させてパルス化することによりそれぞれ
転送する複数のレジスタ回路と、前記複数のレジスタ回
路の出力を組合わせてワード線を選択するワードドライ
バ回路とを有し、前記複数のレジスタ回路の各々に供給
される前記内部パルスが前記複数のデコーダ部の出力の
取り込みエッジ後のパルス電位のときには、前記複数の
デコーダ部の各々のデコーダ出力を前記ワードドライバ
回路に伝達し、前記内部パルスが前記複数のデコーダ部
の出力を取り込まないエッジ後のパルス電位のときに
は、前記複数のレジスタ回路の各々に供給される前記複
数のデコーダ部の各々のデコーダ出力を常に非選択状態
にするとともに、前記ワードドライバ回路でデコードす
ることにより、前記ワードドライバ回路に接続されるワ
ード線を選択するように構成される。
【００３５】また、本発明の半導体記憶装置における各
レジスタ回路は、前記デコーダ部の出力を転送するため
にゲートを前記内部パルスで制御される第１のＭＯＳト
ランジスタと、前記第１のＭＯＳトランジスタの出力を
反転する第１のインバータと、前記第１のインバータの
出力を反転する第２のインバータと、前記第２のインバ
ータの出力を前記第１のインバータの入力に転送するた
めにゲートを前記内部パルスで制御される第２のＭＯＳ
トランジスタと、前記第１のインバータの出力を転送す
るためにゲートを前記内部パルスで制御される第３のＭ
ＯＳトランジスタと、前記第３のＭＯＳトランジスタの
出力側および電源間に接続され且つゲートを前記内部パ
ルスで制御される第４のＭＯＳトランジスタと、前記第
３のＭＯＳトランジスタの出力を反転する第３のインバ
ータとで構成し、前記第１，第２のインバータによる１
組のフリップフロップのみを形成する。
レジスタ回路は、前記デコーダ部の出力を転送するため
にゲートを前記内部パルスで制御される第１のＭＯＳト
ランジスタと、前記第１のＭＯＳトランジスタの出力を
反転する第１のインバータと、前記第１のインバータの
出力を反転する第２のインバータと、前記第２のインバ
ータの出力を前記第１のインバータの入力に転送するた
めにゲートを前記内部パルスで制御される第２のＭＯＳ
トランジスタと、前記第１のインバータの出力を転送す
るためにゲートを前記内部パルスで制御される第３のＭ
ＯＳトランジスタと、前記第３のＭＯＳトランジスタの
出力側および電源間に接続され且つゲートを前記内部パ
ルスで制御される第４のＭＯＳトランジスタと、前記第
３のＭＯＳトランジスタの出力を反転する第３のインバ
ータとで構成し、前記第１，第２のインバータによる１
組のフリップフロップのみを形成する。
【００３６】また、本発明の半導体記憶装置における前
記ワードドライバ回路は、前記複数のレジスタ回路の出
力のみの組合わせ論理をとる複数のワードドライバで構
成される。
記ワードドライバ回路は、前記複数のレジスタ回路の出
力のみの組合わせ論理をとる複数のワードドライバで構
成される。
【００３７】さらに、本発明の半導体記憶装置は、同期
キャッシュＳＲＡＭに適用することができる。
キャッシュＳＲＡＭに適用することができる。
【００３８】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００３９】図１は本発明の一実施の形態を説明するた
めのＳＲＡＭにおけるデコーダ回路図である。図１に示
すように、本実施の形態におけるＳＲＡＭは、複数のワ
ード線と複数のディジット線対からなるメモリセル（図
示省略）やアクセスのためのデコーダ回路等を備えて構
成され、選択されたワード線を必要最小時間だけ選択状
態にするパルスワード方式を実現するものである。特
に、かかるＳＲＡＭのデコーダ回路は、複数の外部アド
レス入力Ａ０，Ａ１をデコードするためのデコーダＤ１
からなるデコーダ部１と、外部クロックＣＬＫに基いて
作成した内部パルスＰＵＬＳＥに同期させるとともに、
デコーダ部１の出力をそれぞれ転送するために一時的に
蓄積する複数のレジスタ回路２と、これら複数のレジス
タ回路２の出力の組合わせデータを用いてワード線ＷＬ
０〜ＷＬ３を選択する複数のワードドライバＷＤ１〜Ｗ
Ｄ４からなるワードドライバ回路３とを備えている。こ
のワードドライバ回路３の各ワードドライバＷＤ１〜Ｗ
Ｄ４は、デコーダ部１のデコーダＤ１と同様、それぞれ
２入力のＡＮＤ回路で形成している。
めのＳＲＡＭにおけるデコーダ回路図である。図１に示
すように、本実施の形態におけるＳＲＡＭは、複数のワ
ード線と複数のディジット線対からなるメモリセル（図
示省略）やアクセスのためのデコーダ回路等を備えて構
成され、選択されたワード線を必要最小時間だけ選択状
態にするパルスワード方式を実現するものである。特
に、かかるＳＲＡＭのデコーダ回路は、複数の外部アド
レス入力Ａ０，Ａ１をデコードするためのデコーダＤ１
からなるデコーダ部１と、外部クロックＣＬＫに基いて
作成した内部パルスＰＵＬＳＥに同期させるとともに、
デコーダ部１の出力をそれぞれ転送するために一時的に
蓄積する複数のレジスタ回路２と、これら複数のレジス
タ回路２の出力の組合わせデータを用いてワード線ＷＬ
０〜ＷＬ３を選択する複数のワードドライバＷＤ１〜Ｗ
Ｄ４からなるワードドライバ回路３とを備えている。こ
のワードドライバ回路３の各ワードドライバＷＤ１〜Ｗ
Ｄ４は、デコーダ部１のデコーダＤ１と同様、それぞれ
２入力のＡＮＤ回路で形成している。
【００４０】また、各レジスタ回路２は、デコーダ部１
を形成するデコーダＤ１介し、複数の外部アドレス入力
Ａ０，Ａ１を取り込むにあたり、このデコーダＤ１の出
力（ノードＮ１）を転送するために、内部パルスＰＵＬ
ＳＥをゲート入力とするＰＭＯＳトランスファトランジ
スタＴＲ１と、このＰＭＯＳＴＲ１の出力（ノードＮ
２）を反転するインバータＩ１と、このインバータＩ１
の出力（ノードＮ３）を反転するインバータＩ２と、イ
ンバータＩ２の出力を入力し且つ内部パルスＰＵＬＳＥ
をゲート入力とするとともに、出力側をノードＮ２に接
続するＮＭＯＳトランスファトランジスタＴＲ２と、イ
ンバータＩ１の出力（ノードＮ３）データを入力し且つ
内部パルスＰＵＬＳＥをゲート入力とするＮＭＯＳトラ
ンスファトランジスタＴＲ３と、このＮＭＯＳＴＲ３の
出力（ノードＮ４）を反転するインバータＩ３と、ＴＲ
３の出力（ノードＮ４）を入力するとともに、内部パル
スＰＵＬＳＥをゲート入力とするＰＭＯＳトランジスタ
Ｐ１とで構成している。このＰＭＯＳＰ１は、ドレイン
をノードＮ４に接続し且つソースを電源ＶＣＣに接続す
る。なお、レジスタ回路２において、インバータＩ１，
Ｉ２は、前述した図３の従来例同様に、フリップフロッ
プ回路を形成しており、またインバータＩ３の出力（ノ
ードＸ０）がレジスタ回路２の出力になり、ワードドラ
イバ回路３に出力される。
を形成するデコーダＤ１介し、複数の外部アドレス入力
Ａ０，Ａ１を取り込むにあたり、このデコーダＤ１の出
力（ノードＮ１）を転送するために、内部パルスＰＵＬ
ＳＥをゲート入力とするＰＭＯＳトランスファトランジ
スタＴＲ１と、このＰＭＯＳＴＲ１の出力（ノードＮ
２）を反転するインバータＩ１と、このインバータＩ１
の出力（ノードＮ３）を反転するインバータＩ２と、イ
ンバータＩ２の出力を入力し且つ内部パルスＰＵＬＳＥ
をゲート入力とするとともに、出力側をノードＮ２に接
続するＮＭＯＳトランスファトランジスタＴＲ２と、イ
ンバータＩ１の出力（ノードＮ３）データを入力し且つ
内部パルスＰＵＬＳＥをゲート入力とするＮＭＯＳトラ
ンスファトランジスタＴＲ３と、このＮＭＯＳＴＲ３の
出力（ノードＮ４）を反転するインバータＩ３と、ＴＲ
３の出力（ノードＮ４）を入力するとともに、内部パル
スＰＵＬＳＥをゲート入力とするＰＭＯＳトランジスタ
Ｐ１とで構成している。このＰＭＯＳＰ１は、ドレイン
をノードＮ４に接続し且つソースを電源ＶＣＣに接続す
る。なお、レジスタ回路２において、インバータＩ１，
Ｉ２は、前述した図３の従来例同様に、フリップフロッ
プ回路を形成しており、またインバータＩ３の出力（ノ
ードＸ０）がレジスタ回路２の出力になり、ワードドラ
イバ回路３に出力される。
【００４１】上述したＳＲＡＭデコーダの回路動作にお
いて、外部アドレス入力Ａ０，Ａ１のレベルによってＤ
１が選択されたとき、デコーダ部１のデコーダＤ１はそ
の出力（ノードＮ１）にハイ（Ｈ）を出力する。まず、
内部パルスＰＵＬＳＥ＝Ｌのとき、転送トランジスタＴ
Ｒ１がオンするため、ノードＮ２にはＨが伝達され、ノ
ードＮ３はインバータＩ１によりＬになる。また同時
に、ＰチャネルＭＯＳトランジスタＰ１がオンするの
で、ノードＮ４はＶＣＣ（＝Ｈ）となり、インバータＩ
３によりレジスタ回路２の出力（ノードＸ０）、すなわ
ちワードドライバＷＤ１の入力はＬ（＝非選択）にな
る。要するに、外部アドレス入力Ａ０，Ａ１は、ワード
ドライバ回路３には伝達されない。
いて、外部アドレス入力Ａ０，Ａ１のレベルによってＤ
１が選択されたとき、デコーダ部１のデコーダＤ１はそ
の出力（ノードＮ１）にハイ（Ｈ）を出力する。まず、
内部パルスＰＵＬＳＥ＝Ｌのとき、転送トランジスタＴ
Ｒ１がオンするため、ノードＮ２にはＨが伝達され、ノ
ードＮ３はインバータＩ１によりＬになる。また同時
に、ＰチャネルＭＯＳトランジスタＰ１がオンするの
で、ノードＮ４はＶＣＣ（＝Ｈ）となり、インバータＩ
３によりレジスタ回路２の出力（ノードＸ０）、すなわ
ちワードドライバＷＤ１の入力はＬ（＝非選択）にな
る。要するに、外部アドレス入力Ａ０，Ａ１は、ワード
ドライバ回路３には伝達されない。
【００４２】次に、ＰＵＬＳＥ＝Ｈになると、ＴＲ１，
Ｐ１がオフするが、ＴＲ２，ＴＲ３がオンするため、ノ
ードＮ４はＬ、ノードＸ０、すなわちワードドライバＷ
Ｄ１の入力はＨ（＝選択）となる。よって 外部アドレ
ス入力Ａ０，Ａ１などがワードドライバ回路３へ伝達さ
れたことになる。また、ＴＲ２がオンしているため、イ
ンバータＩ１，Ｉ２からなるフリップフロップは選択状
態のデータ（ノードＮ３＝Ｌ）を保持することになる。
Ｐ１がオフするが、ＴＲ２，ＴＲ３がオンするため、ノ
ードＮ４はＬ、ノードＸ０、すなわちワードドライバＷ
Ｄ１の入力はＨ（＝選択）となる。よって 外部アドレ
ス入力Ａ０，Ａ１などがワードドライバ回路３へ伝達さ
れたことになる。また、ＴＲ２がオンしているため、イ
ンバータＩ１，Ｉ２からなるフリップフロップは選択状
態のデータ（ノードＮ３＝Ｌ）を保持することになる。
【００４３】再び、ＰＵＬＳＥ＝Ｌになると、Ｐチャネ
ルＭＯＳトランジスタＰ１がオンするので、ノードＮ４
はＨとなる。すなわち、非選択状態に強制的に戻り、次
のＰＵＬＳＥ＝Ｈになるまで選択状態が保持されること
はない。かかる動作が、前述した従来例の動作と比較し
てもっとも異なる点である。
ルＭＯＳトランジスタＰ１がオンするので、ノードＮ４
はＨとなる。すなわち、非選択状態に強制的に戻り、次
のＰＵＬＳＥ＝Ｈになるまで選択状態が保持されること
はない。かかる動作が、前述した従来例の動作と比較し
てもっとも異なる点である。
【００４４】さらに、ワードドライバ回路３では、ＡＮ
Ｄ論理によりパルス化されたワード信号ＷＬ０を発生す
る。このような論理をワードドライバＷＤ１〜ＷＤ４が
とることにより、それぞれパルスワード信号ＷＬ０〜Ｗ
Ｌ３が得られる。
Ｄ論理によりパルス化されたワード信号ＷＬ０を発生す
る。このような論理をワードドライバＷＤ１〜ＷＤ４が
とることにより、それぞれパルスワード信号ＷＬ０〜Ｗ
Ｌ３が得られる。
【００４５】上述したように、本実施の形態におけるレ
ジスタ回路２は、外部クロックＣＬＫから作成する内部
パルスＰＵＬＳＥに同期させているため、前述した図３
のレジスタ回路２ａと比較しても、使用素子数を削減で
きるので、チップ面積を小さくすることができる。さら
に、ワードドライバ回路３におけるワードドライバＷＤ
１〜ＷＤ４の同期入力を不要にすることができ、信号線
数を削減できる上、ワードドライバ回路３そのものも簡
略化することができる。
ジスタ回路２は、外部クロックＣＬＫから作成する内部
パルスＰＵＬＳＥに同期させているため、前述した図３
のレジスタ回路２ａと比較しても、使用素子数を削減で
きるので、チップ面積を小さくすることができる。さら
に、ワードドライバ回路３におけるワードドライバＷＤ
１〜ＷＤ４の同期入力を不要にすることができ、信号線
数を削減できる上、ワードドライバ回路３そのものも簡
略化することができる。
【００４６】図２は図１における回路動作を説明するた
めの各種信号のタイミング図である。図２に示すよう
に、タイミングＴ＝Ｔ０がサイクル（ＣＹＣＬＥ）の開
始であり、それに同期してＰＵＬＳＥが立ち上がる。
めの各種信号のタイミング図である。図２に示すよう
に、タイミングＴ＝Ｔ０がサイクル（ＣＹＣＬＥ）の開
始であり、それに同期してＰＵＬＳＥが立ち上がる。
【００４７】しかる後、ＰＵＬＳＥがＬ→Ｈになるのを
受け、Ｔ＝Ｔ１のときレジスタ回路２の出力Ｘ０がＬか
らＨに立ち上がり、つづいてＴ＝Ｔ２のときレジスタ回
路２の出力Ｘ４がＬからＨになる。このタイミングＴ＝
Ｔ２において、ワードドライバＷＤ１の入力信号Ｘ０，
Ｘ４が共にＨになるので、パルス化されたワード線選択
信号ＷＬ０はＬ→Ｈになる。
受け、Ｔ＝Ｔ１のときレジスタ回路２の出力Ｘ０がＬか
らＨに立ち上がり、つづいてＴ＝Ｔ２のときレジスタ回
路２の出力Ｘ４がＬからＨになる。このタイミングＴ＝
Ｔ２において、ワードドライバＷＤ１の入力信号Ｘ０，
Ｘ４が共にＨになるので、パルス化されたワード線選択
信号ＷＬ０はＬ→Ｈになる。
【００４８】ついで、タイミングＴ＝Ｔ３のとき、内部
パルスＰＵＬＳＥがＨ→Ｌに立ち下がるので、順次Ｔ＝
Ｔ４およびＴ＝Ｔ５において、パルス化されたデコーダ
出力Ｘ０，Ｘ４もＨ→Ｌに立ち下がる。この結果、タイ
ミングＴ＝Ｔ４において、ＷＬ０もＨ→Ｌになり、パル
スワードが得られる。
パルスＰＵＬＳＥがＨ→Ｌに立ち下がるので、順次Ｔ＝
Ｔ４およびＴ＝Ｔ５において、パルス化されたデコーダ
出力Ｘ０，Ｘ４もＨ→Ｌに立ち下がる。この結果、タイ
ミングＴ＝Ｔ４において、ＷＬ０もＨ→Ｌになり、パル
スワードが得られる。
【００４９】本実施の形態において、従来問題となって
いたマルチワードを起こさないようにするために、前の
サイクルでＰＵＬＳＥ＝Ｌとなってから、現サイクルで
ＰＵＬＳＥ＝Ｈとなるまでは、レジスタ回路出力Ｘ０，
Ｘ１，Ｘ４，Ｘ５のどれもが非選択（＝Ｌ）になってい
る。つまり、Ｔ＝Ｔ１において、Ｘ１がＨ→Ｌに移り変
わるのではなく、Ｘ１はＬのままであり、Ｘ０だけがＬ
→Ｈになる。また、Ｔ＝Ｔ２にいても同様に、Ｘ４だけ
がＬ→Ｈになり、Ｘ５はＬのままである。よって、タイ
ミングＴは、Ｔ１≦Ｔ≦Ｔ２のとき、ＷＬ０も、ＷＬ０
以外のどのワードも立ち上がらない。したがって、この
動作は、Ｔ１とＴ２の順序関係に依存しないので、マル
チワードは発生せず、マルチワードを起こさないように
するためのタイミングマージンをとる必要はなくなる。
いたマルチワードを起こさないようにするために、前の
サイクルでＰＵＬＳＥ＝Ｌとなってから、現サイクルで
ＰＵＬＳＥ＝Ｈとなるまでは、レジスタ回路出力Ｘ０，
Ｘ１，Ｘ４，Ｘ５のどれもが非選択（＝Ｌ）になってい
る。つまり、Ｔ＝Ｔ１において、Ｘ１がＨ→Ｌに移り変
わるのではなく、Ｘ１はＬのままであり、Ｘ０だけがＬ
→Ｈになる。また、Ｔ＝Ｔ２にいても同様に、Ｘ４だけ
がＬ→Ｈになり、Ｘ５はＬのままである。よって、タイ
ミングＴは、Ｔ１≦Ｔ≦Ｔ２のとき、ＷＬ０も、ＷＬ０
以外のどのワードも立ち上がらない。したがって、この
動作は、Ｔ１とＴ２の順序関係に依存しないので、マル
チワードは発生せず、マルチワードを起こさないように
するためのタイミングマージンをとる必要はなくなる。
【００５０】ここで、本実施の形態における高周波数動
作について、具体例を挙げて説明する。
作について、具体例を挙げて説明する。
【００５１】前述した図４の従来例と同様に、例えば、
１Ｍビットの同期ＳＲＡＭを例にとると、内部パルスＰ
ＵＬＳＥの立ち上がりよりＸ０が確定するまでの時間を
７ｎＳ（Ｔ０→Ｔ１）、Ｘ４が確定するまでの時間を８
ｎＳ（Ｔ０→Ｔ２）、ワード信号の立ち下がりから次の
ＰＵＬＳＥまでのマージンを３ｎＳとすると、ワード線
の選択までの時間ｔ１およびサイクルタイムｔ２は、そ
れぞれつぎのようになる。
１Ｍビットの同期ＳＲＡＭを例にとると、内部パルスＰ
ＵＬＳＥの立ち上がりよりＸ０が確定するまでの時間を
７ｎＳ（Ｔ０→Ｔ１）、Ｘ４が確定するまでの時間を８
ｎＳ（Ｔ０→Ｔ２）、ワード信号の立ち下がりから次の
ＰＵＬＳＥまでのマージンを３ｎＳとすると、ワード線
の選択までの時間ｔ１およびサイクルタイムｔ２は、そ
れぞれつぎのようになる。
【００５２】ｔ１＝〔ＰＵＬＳＥの立ち上がりからワー
ドの立ち上がりまで〕＝（Ｔ０→Ｔ２）＝８ｎＳ ｔ２ａ＝〔ＰＵＬＳＥの立ち上がりからワードの立ち上
がりまで〕＋〔ワード幅〕＋〔ワードの立ち下がりから
次のＰＵＬＳＥの立ち上がりまでのマージン〕＝８ｎＳ
＋５ｎＳ＋３ｎＳ＝１６ｎＳ 以上より、これらの時間ｔ１，ｔ２を前述した従来の対
応する時間ｔ１ａ，ｔ２ａと比較すると、ワード線の選
択までの時間（ｔ１）で２０％、サイクルタイム（ｔ
２）で１２％も短縮することができ、その分高速化する
ことができる。
ドの立ち上がりまで〕＝（Ｔ０→Ｔ２）＝８ｎＳ ｔ２ａ＝〔ＰＵＬＳＥの立ち上がりからワードの立ち上
がりまで〕＋〔ワード幅〕＋〔ワードの立ち下がりから
次のＰＵＬＳＥの立ち上がりまでのマージン〕＝８ｎＳ
＋５ｎＳ＋３ｎＳ＝１６ｎＳ 以上より、これらの時間ｔ１，ｔ２を前述した従来の対
応する時間ｔ１ａ，ｔ２ａと比較すると、ワード線の選
択までの時間（ｔ１）で２０％、サイクルタイム（ｔ
２）で１２％も短縮することができ、その分高速化する
ことができる。
【００５３】さらに、本実施の形態におけるハード構成
についてみると、前述したように、レジスタ回路２，信
号線およびワードドライバ回路３を経済化することがで
きる。すなわち、信号線は従来の９本から８本に削減で
き、しかも従来は３入力のＡＮＤ回路で構成していたの
に対し、本発明では２入力のＡＮＤ回路で構成すること
ができる。この結果、半導体記憶装置全体をチップ上に
形成したとき、チップ面積を小さくするとともに、コス
トも安くできるという利点がある。
についてみると、前述したように、レジスタ回路２，信
号線およびワードドライバ回路３を経済化することがで
きる。すなわち、信号線は従来の９本から８本に削減で
き、しかも従来は３入力のＡＮＤ回路で構成していたの
に対し、本発明では２入力のＡＮＤ回路で構成すること
ができる。この結果、半導体記憶装置全体をチップ上に
形成したとき、チップ面積を小さくするとともに、コス
トも安くできるという利点がある。
【００５４】以上、本実施の形態では、同期ＳＲＡＭを
例に取り上げて説明したが、本発明はこれに限定される
ことなく、その他の同期式でパルスワードを用いるメモ
リに適用しても、同様の利点を実現することができる。
例に取り上げて説明したが、本発明はこれに限定される
ことなく、その他の同期式でパルスワードを用いるメモ
リに適用しても、同様の利点を実現することができる。
【００５５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、それぞれが複数の外部アドレス入力をとり込
むとともに、内部パルスに同期させたレジスタ回路を複
数個申け、それらのレジスタの出力をデコードしてパル
ス化することにより、タイミングマージンの設定を不要
にしたパルスワード方式を容易に実現できるという効果
がある。
憶装置は、それぞれが複数の外部アドレス入力をとり込
むとともに、内部パルスに同期させたレジスタ回路を複
数個申け、それらのレジスタの出力をデコードしてパル
ス化することにより、タイミングマージンの設定を不要
にしたパルスワード方式を容易に実現できるという効果
がある。
【００５６】また、本発明の半導体記憶装置は、かかる
レジスタ回路の各々に外部クロックではなく、内部パル
スを用いることにより、高周波数動作を実現するととも
に、チップ面積を小さく且つコストの低減をはかること
ができるきるという効果がある。
レジスタ回路の各々に外部クロックではなく、内部パル
スを用いることにより、高周波数動作を実現するととも
に、チップ面積を小さく且つコストの低減をはかること
ができるきるという効果がある。
【図１】本発明の一実施の形態を説明するためのＳＲＡ
Ｍのデコーダ回路図である。
Ｍのデコーダ回路図である。
【図２】図１における回路動作を説明するための各種信
号のタイミング図である。
号のタイミング図である。
【図３】従来の一例を説明するためのＳＲＡＭのデコー
ダ回路図である。
ダ回路図である。
【図４】図３における正常動作を説明するための各種信
号のタイミング図である。
号のタイミング図である。
【図５】図３における異常動作を説明するための各種信
号のタイミング図である。
号のタイミング図である。
１ デコーダ部 ２ レジスタ回路 ３ ワードドライバ回路 Ｄ１ デコーダ ＴＲ１〜ＴＲ３ 転送トランジスタ Ｐ１ ＰＭＯＳトランジスタ Ｉ１〜Ｉ３ インバータ ＷＤ１〜ＷＤ４ ワードドライバ
Claims (4)
- 【請求項１】 複数のアドレス信号をそれぞれデコード
する複数のデコーダ部と、前記複数のデコーダ部の各々
の出力を内部パルスに同期させてパルス化することによ
りそれぞれ転送する複数のレジスタ回路と、前記複数の
レジスタ回路の出力を組合わせてワード線を選択するワ
ードドライバ回路とを有し、前記複数のレジスタ回路の
各々に供給される前記内部パルスが前記複数のデコーダ
部の出力の取り込みエッジ後のパルス電位のときには、
前記複数のデコーダ部の各々のデコーダ出力を前記ワー
ドドライバ回路に伝達し、前記内部パルスが前記複数の
デコーダ部の出力を取り込まないエッジ後のパルス電位
のときには、前記複数のレジスタ回路の各々に供給され
る前記複数のデコーダ部の各々のデコーダ出力を常に非
選択状態にするとともに、前記ワードドライバ回路でデ
コードすることにより、前記ワードドライバ回路に接続
されるワード線を選択することを特徴とする半導体記憶
装置。 - 【請求項２】 前記複数のレジスタ回路の各々は、前記
デコーダ部の出力を転送するためにゲートを前記内部パ
ルスで制御される第１のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタの出力を反転する第１のインバ
ータと、前記第１のインバータの出力を反転する第２の
インバータと、前記第２のインバータの出力を前記第１
のインバータの入力に転送するためにゲートを前記内部
パルスで制御される第２のＭＯＳトランジスタと、前記
第１のインバータの出力を転送するためにゲートを前記
内部パルスで制御される第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの出力側および電源間に
接続され且つゲートを前記内部パルスで制御される第４
のＭＯＳトランジスタと、前記第３のＭＯＳトランジス
タの出力を反転する第３のインバータとで構成し、前記
第１，第２のインバータによる１組のフリップフロップ
のみを形成した請求項１記載の半導体記憶装置。 - 【請求項３】 前記ワードドライバ回路は、前記複数の
レジスタ回路の出力のみの組合わせ論理をとる複数のワ
ードドライバで構成した請求項１記載の半導体記憶装
置。 - 【請求項４】 前記半導体記憶装置は、同期キャッシュ
ＳＲＡＭに適用した請求項１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041392A JP2848314B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
| US08/803,249 US5978308A (en) | 1996-02-28 | 1997-02-20 | Single-chip memory system having a decoder for pulse word line method |
| DE69721361T DE69721361T2 (de) | 1996-02-28 | 1997-02-25 | Einchipspeichersystem mit einem Dekoder für Pulswortleitungsverfahren |
| EP97103024A EP0793235B1 (en) | 1996-02-28 | 1997-02-25 | Single-chip memory system having a decoder for pulse word line method |
| TW086102278A TW315466B (ja) | 1996-02-28 | 1997-02-25 | |
| KR1019970006333A KR100263828B1 (ko) | 1996-02-28 | 1997-02-27 | 펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041392A JP2848314B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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