KR0142405B1 - 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치 - Google Patents

Abstract

[청구범위에 기재된 발명이 속한 기술분야]

반도체메모리장치의 행체인을 자동프리차아지하는 기술분야

[발명이 해결하려고 하는 기술적 과제]

자동프리차아지 실행 여부를 열어드레스스트로우브 신호가 인가되는 시점, 즉 열어드레스가 선택되는 시점으로 하였으므로 행어드레스스트로우브 신호가 전혀 고려되지 않아서 정의된 최소 라스 액티브구간을 지킬 수 없을 뿐만 아니라 여러개의 뱅크가 있을 때 하나의 뱅크에 대한 자동 프리차아지 명령인가 후 갭없이 다른 뱅크에 대해 자동 프리차아지 명령을 인가하면 처음에 인가된 명령이 수행되지 않게 되어 있었으므로 이러한 문제점의 개선을 위함.

[발명의 해결방법의 요지]

행 및 열어드레스스트로우브 신호를 사용하며 다수개의 메모리셀 들을 갖는 다수개의 메모리뱅크 들을 구비하며, 라스신호의 발생시 특정 메모리뱅크가 라스 액티브상태로 되고 그로부터 소정 시간 경과후 특정 메모리뱅크를 자동프리차아지하는 반도체메모리 장치에 있어서, 상기 특정 메모리뱅크의 라스 액티브상태가 최소한으로 보장되도록 하기위한 타이밍제어신호를 발생하는 수단과, 상기 타이밍제어신호에 응답하여 상기 자동프리차아지의 개시를 명하는 신호를 발생하기 위한 수단으로 구성되어 자동 프리차아지 기능의 수행시 최소 라스 액티브구간을 보장한다.

[발명의 중요한 용도]

반도체메모리장치의 행체인 자동프리차아지 기능의 신뢰성 향상용.

Description

최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치

제1도는 종래의 통상적인 자동 프리차아지방식을 보여주는 동작타이밍도.

제2도는 최소 라스 액티브(minimum RAS active)구간이 지켜지지 않은 경우의 종래의 자동 프리차아지방식을 보여주는 동작타이밍도.

제3도는 본 발명에 따른 자동 프리차아지기능을 실현하기 위한 구성들을 보여주는 블럭 다이어그램.

제4도는 제3도중 본 발명에 따른 프리차아지신호 발생회로의 구체적인 구성도.

제5도는 제3도중 본 발명에 따른 버어스트/레이턴시정보신호 발생회로의 구체적인 구성도.

제6도는 제2도중 본 발명에 따른 버어스트/레이턴시정보신호 감지회로의 구체적인 구성도.

제7도는 시스템클럭이 100MHz, 버어스트길이가 8, 카스(CAS)레이턴시가 3인 조건(라스 액티브구간이 충분한 경우)에서 본 발명에 따른 프리차아지 방식을 보여주는 동작타이밍도.

제8도는 시스템클럭이 100MHz, 버어스트길이가 2, 카스레이턴시가 3인 조건에서, 본 발명에 따른 자동 프리차아지방식을 보여주는 동작타이밍도.

*도면의 주요부분에 대한 부호의 설명

:행어드레스스트로우브신호:열어드레스스트로우브신호

ФCA:열마스터클럭 CA10, CA11,:열어드레스신호

COSI:버어스트길이감지신호 ФR1, ФR2:행마스터클럭

ФS1DQ,ФS2DQ:타이밍제어신호

COSA1,COSA2:버어스트/레이턴시정보감지신호

COSAP1, COSAP2:버어스트/레이턴시정보감지신호

,:자동프리차아지신호

본 발명은 반도체 메모리장치에 있어서 행체인(row chain)을 프리차아지하는 장치에 관한 것으로, 특히 최소 라스 액트브구간을 확보하고 자동으로 행체인을 프리차아지하는 동기식 반도체메모리장치에 관한 것이다.

동기식 반도체메모리장치에서 자동 프리차아지란 외부에서 프리차아지 명령을 인가하지 않더라도 열(Cloumn)을 선택할 때 정해진 코드를 인가함으로써 리드(read)나 라이트(write)동작을 수행한 후 자동으로 선택된 행(row)을 디스에이블시키는 것이다. 이런 자동 프리차아지의 실시예는 본원 출원인에 의해 선출원된 바 있는 특허 출원번호 제 94-4125호에 상세히 개시되어 있다.

동기식 반도체메모리장치의 특성상, 모드세팅에 의해 버어스트 길이(burst length)를 바꾸어 줄 수 있다. 또한 자동 프리차아지 시점은 열의 선택을 기준으로 정해진다. 종래의 통상적인 자동 프리차아지 방식의 동작 타이밍을 보여주고 있는 제1도에 도시된 바와 같이, 버어스트 길이가 긴 경우에는 최소 라스 액티브구간이 자동적으로 길어지게 된다. 그러나 제2도에 도시된 바와 같이 버어스트 길이가 짧은 경우에는, 행을 선택한 후 열을 선택하는 시간을 최소로 하게 되면 정의된 최소 라스 액티브구간을 지킬 수 없게 된다. 이는 최소한의 라스 액티브 구조에 대한 고려없이 행 선택 명령 인가 후 일정 시간이 지나면 프리차아지를 수행하는데 기인하는 것이다. 뿐만 아니라 여러개의 뱅크(bank)가 있을 때 하나의 뱅크에 대한 자동 프리차아지 명령인가 후 갭(gap)없이 다른 뱅크에 대해 자동 프리차아지 명령을 인가하면 처음에 인가된 명령이 수행되지 않게 되어 있었다.

따라서 본 발명의 목적은 행체인의 자동 프리차아지시 최소 라스 액티브구간을 보장함으로써 신뢰성이 높아진 동기식 반도체메모리장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 제1발명은 행 및 열어드레스스트로우브 신호를 사용하며 다수개의 메모리셀들을 갖는 다수개의 메모리뱅크들을 구비하며, 라스신호의 발생시 특정 메모리뱅크가 라스 액티브상태로 되고 그로부터 소정 시간 경과후 특정 메모리뱅크를 자동 프리차아지하는 반도체메모리장치에 있어서, 상기 특정 메모리뱅크의 라스 액티브상태가 최소한으로 보장되도록 하기 위한 타이밍제어신호를 발생하는 수단과, 상기 타이밍제어신호에 응답하여 상기 자동 프리차아지의 개시를 명하는 신호를 발생하기 위한 수단으로 구성함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자, 버어스트길이나 열어드레스스트로우브 레이턴시, 클럭의 개수등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 발명에 따른 행체인 자동 프리차아지기능을 실현하기 위하여 필요한 구성을 보여주는 제3도를 참조하면, 행어드레스스트로우브신호를 입력하여 행마스터클럭 ФR1 및 ФR2를 발생하는버퍼 100과, 열어드레스스트로우브신호를 입력하여 열관련제어회로들을 구동하는 열마스터클럭 ФCA를 발생하는버퍼 200과, 어드레스신호 Ai를 입력하여 이 어드레스신호 Ai를 씨모오스레벨로 버퍼링하고 또한 버퍼링된 어드레스신호로부터 복수개의 열어드레스신호들(CA10, CA11 및을 포함함)을 발생하는 칼럼어드레스발생회로 300과, 열마스터클럭 ФCA과 계수된 열어드레스신호들 CA10, CA11,을 입력하여 버어스트길이의 종료상태를 검출하고 버어스트길이 감지신호 COSI를 발생하는 버어스트종료감지회로 400과, 행마스터클럭 ФR1 및 ФR2를 입력하여 타이밍제어신호 ФS1DQ 및 ФS2DQ를 발생하는 타이밍제어회로 500과, 버어스트길이감지신호 COSI와 열마스터클럭 ФCA와 후술할 프리차아지신호발생회로 800으로부터 발생되는 열어드레스활성감지신호 CA11 및를 입력하여 제1 및 제2버어스트/레이턴시정보신호 COSA1, COSA2를 발생하는 버어스트/레이턴시정보신호 발생회로 600과, 타이밍제어신호 ФS1DQ 및 ФS2DQ와 제1 및 제2버어스트/레이턴시정보감지신호 COSAP1, COSAP2를 발생하는 버어스트/레이턴시정보감지회로 700과, 열어드레스신호 CA10 나 CA11 및와 제1 및 제2버어스트/레이턴시정보감지신호 COSAP1 및 COSAP2와 열마스터클럭 ФCA를 입력하여 프리차아지신호및를 발생하여버퍼 100으로 공급하거나 열어드레스활성감지신호 CA11,를 발생하여 상기 버어스트, 레이턴시정보를 갖는 신호의 발생을 위한 제어신호로서 제공하는 프리차아지신호 발생회로 800으로 이루어진다.

제4도는 제3도중 프리차아지신호 발생회로 800의 상세 회로를 나타낸 것이다. 열어드레스신호및 CA11은 낸드게이트 41 및 42에 각각 입력되며, 낸드게이트 41 및 42에는 열어드레스신호 CA10이 공통으로 입력된다.

낸드게이트 41의 출력은 인버터 43을 거쳐 트랜스퍼게이트 47과 래치 51과 인버터 55를 통하여 열어드레스활성감지신호로서 발생되고, 낸드게이트 42의 출력은 인버터 44를 거쳐 트랜스퍼게이트 48과 래치 52 및 인버터 56을 통하여 열어드레스활성감지신호 CA11A로서 발생된다. 트랜스퍼게이트 47 및 48은, 열마스터클럭 ФCA을 입력하는 펄스정형회로 40의 출력에 의해 제어된다. 트랜스퍼게이트47의 p형전극은 펄스정형회로 40의 출력과 인버터 43의 출력을 배타적 논리곱하는 낸드게이트 45의 출력에 직접 연결되며, n형전극은 인버터 49를 통과한 상기 낸드게이트 45의 출력에 연결된다. 트랜스퍼게이트 48의 p형 전극은 펄스정형회로 40의 출력과 인버터 44의 출력을 배타적 논리곱하는 낸드게이트 46의 출력에 직접 연결되며, n형 전극은 인버터 50을 통과한 상기 낸드게이트 46의 출력에 연결된다. 낸드게이트 55 및 56의 출력은, 제1 및 제2버어스트/레이턴시정보감지신호 COSAP1, COSAP2를 입력하는 낸드게이트 57 및 58에 각각 입력된다. 낸드게이트 57 및 58의 출력은 각각 인버터체인 36 및 38을 통하여 각각 제1뱅크 자동프리차아지신호및 제2뱅크 자동프리차아지신호로서 발생된다. 상기 제1뱅크 및 제2뱅크 자동프리차아지신호 는 ФVccH을 공통으로 입력하는 낸드게이트 37, 38에 각각 입력된다. 한편 상기 각 래치 51, 52와 기판전압 Vss(접지전압) 사이에는 각각 n채널 모오스트랜지스터 53 및 54의 드레인-소오스통로가 연결되며, 상기 낸드게이트 37과 39의 출력이 각각 상기 n채널 모오스트랜지스터 53, 54의 게이트에 연결된다.

상기한 구성에서 중요한 점은, 자신의 뱅크에 대한 자동 프리차아지명령이 인가되어야만 트랜스퍼 트랜지스터가 열리도록 되어 있다는 점이다.

또한 저장된 명령을 버어스트/레이턴시 정보감지신호 COSAPi를 기다리고 있다가 이 신호가 오면, 첫째 자동프리차아지신호 ΦAPB1가 발생되어 제3도에 도시된버퍼 100를 리세트 시켜 선택되었던 행축을 프리차아지시키도록 되어있다는 점이다. 또한 상기 자동프리차아지신호 ΦAPB1가 발생되면 저장되었던 자동프리차아지 명령을 지워버리게 되는데, 이는 낸드게이트 37과 모오스트랜지스터 53의 동작에 의해 실현된다. 즉 상기 낸드게이트 37의 출력이 하이 상태로 되어 상기 모오스트랜지스터 53의 턴온되면 래치 51이 리세트되는 것이다.

제5도는 제3도의 버어스트/레이턴시정보신호 발생회로 600의 상세회로를 보여준다. 버어스트길이신호가 인버터 62와 낸드게이트 63으로 입력된다. 낸드게이트 63은 열마스터클럭 ФCA과 상기 버어스트길이를 배타적으로 논리곱한다. 한편 제3도의 버어스트종료감지회로 400으로부터 발생된 버어스트길이감지신호 COSI는 인버터 62를 거친 버어스트길이와 낸드게이트 61에서 배타적으로 논리곱된다. 낸드게이트 61의 출력과 63의 출력은 낸드게이트 64에서 배타적으로 논리곱되고 이 낸드게이트 64의 출력은 인버터 65를 거쳐 씨모오스(CMOS)형의 트랜스퍼게이트 66과 래치 68을 통하여 낸드게이트 69로 전송된다. 트랜스퍼게이트 66의 n형 전극은 인버터 67에 의해 논리반전된 시스템클럭 CLK에 의해 제어된다. 트랜스퍼게이트 66의 p형 전극은 원래의 시스템클럭 CLK에 의해 제어된다. 낸드게이트 69는 상기 시스템클럭 CLK과 상기 래치 68의 출력을 배타적으로 논리곱하고, 이 낸드게이트 69의 출력은 인버터 70을 거쳐 낸드게이트 71로 입력된다. 상기 낸드게이트 71은 열어드레스 활성감지신호와 상기 인버터 70의 출력을 배타적으로 논리곱한다. 이 낸드게이트 71의 출력이 인버터 73을 통하여 제1버어스트/레이턴시 정보신호 COSA1로서 발생된다. 그리고 상기 인버터 70의 출력은 열어드레스 활성 감지신호 CA11A와 낸드게이트 72에서 배타적으로 논리곱되고, 이 낸드게이트 72의 출력이 인버터 74를 통하여 제2버어스트/레이턴시정보신호 COSA2로서 발생된다. 상기 제1 및 제2버어스트/레이턴시정보신호, COSA1-COSA2는 제3도의 버어스트/레이턴시 정보감지회로 700으로 전송된다.

한편, 버어스트 길이에 따라 상기한 버어스트길이 감지신호 COSI가 발생되는 시점이 다른데, 이 버어스트길이감지신호 COSI가 '버어스트 길이-1'시점에서 발생되며 버어스트 길이가 1인 시점에서는 움직이지 않고 하이 상태로 고정되어 있도록 하면, 버어스트 길이가 1인 경우 버어스트길이신호가 하이상태로 되어 열마스터클럭 ФCA에 의해 버어스트/레이턴시정보신호 COSAi가 발생된다. 그러나 버어스트 길이가 2이상인 경우 버어스트 길이신호가 로우상태로 되어 열마스터클럭 ФCA이 아무 역할을 못하고 버어스트 길이감지신호 COSIDP에의해 버어스트/레이턴시정보신호 COSAi가 발생된다. 또한 최종적으로 열어드레스활성감지신호 CA11A 혹은와 배타적 논리조합됨으로써 선택된 뱅크에 해당하는 버어스트/레이턴시정보신호 COSAi가 발생되도록 한다. 결국, 상기 제5도는 열을 선택하고 난 다름 일정시간 후 자동 프리차아지가 되도록 하는 정보를 발생시키기 위한 회로이다. 제6도는 제3도의 버어스트/레이턴시정보감지회로 700의 상세회로를 보여준다. 제1 버어스트/레이턴시정보신호 COSA1은 펄스정형회로 75로 입력되고, 펄스정형회로 75의 출력은 전원전압 Vcc와 노드 N3 사이에 소오스-드레인통로가 연결된 p채널 모오스트랜지스터 77의 게이트에 연결된다. 노드 N3과 기판전압 Vss사이에는 n채널 모오스트랜지스터 78의 드레인-소오스통로가 연결된다. 노드 N3은 래치 81과 인버터 83을 통하여 낸드게이트 85의 입력으로 연결된다. 낸드게이트 85의 다른 하나의 입력으로는, 제3도의 타이밍제어회로 500으로부터 발생된 제1타이밍제어신호 ФS1DQ이 연결된다. 낸드게이트 85의 출력은 펄스정형회로 87을 통하여 제1버어스트/레이턴시정보감지신호 COSAP1로서 발생된다. 또한 상기 펄스정형회로 87의 출력은 인버터 89를 거쳐 낸드게이트 90으로 입력되고, 낸드게이트 90의 다른 하나의 입력으로 파워엎감지신호 ФVccH가 연결된다. 상기 낸드게이트 90의 출력은 n채널 모오스트랜지스터 78의 게이트로 연결된다. 또한 제2버어스트/레이턴시정보신호 COSA2는 펄스정형회로 76으로 입력되고, 펄스정형회로 76의 출력은 전원전압 Vcc와 노드 N4 사이에 소오스-드레인통로가 연결된 p채널 모오스트랜지스터 77의 게이트에 연결된다. 노드 N4와 기판전압 Vss사이에는 n채널 모오스트랜지스터 78의 드레인-소오스통로가 연결된다. 노드 N4는 래치 82와 인버터 84을 통하여 낸드게이트 86의 입력으로 연결된다. 낸드게이트 86의 다른 하나의 입력으로는, 제3도의 출력은 펄스정형회로 88을 통하여 제2버어스트/레이턴시 정보감지신호 COSAP2로서 발생된다. 또한 상기 펄스정형회로 88의 출력은 인버터 891을 거쳐 낸드게이트 91로 입력되고, 낸드게이트 91의 다른 하나의 입력으로 파워엎감지신호 ФVccH가 연결된다. 상기 낸드게이트 91의 출력은 n채널 모오스트랜지스터 80의 게이트로 연결된다.

그러면, 제7도의 동작타이밍도를 참조하여, 시스템클럭 CLK의 주파수가 100MHz이고, 버어스트길이가 8,레이턴시 값이 3인 경우에, 본 발명에 따른 자동 프리차아지동작을 설명한다. 또한 본 실시예에서는 2개의 메모리뱅크를 가지는 반도체메모리장치에 본 발명을 적용시키는 것으로 가정하되, 편의상 제1뱅크를 자동프리차아지하는 경우를 예르들어 설명하기로 한다.

먼저, 시각 t1으로부터 시작되는 리이드싸이클에서의 자동 프리차아지과정을 설명한다. 시각 t1에서, 행어드레스 스트로우브 신호가 논리 로우상태로 활성화됨에 따라버퍼 100에서 행마스터클럭 ФR1 및 ФR2을 발생시키는 과정은 전술한 특허 출원번호 제94-4125호에 상세히 개시되어 있다.

시각 t2에서, 열어드레스스트로우브신호가 활성화됨에 따라 열어드레스 CAi가 래치된다. 이때의 열어드레스신호 CA10 및 CA11의 논리상태를 이용하여 자동 프리차아지의 여부를 결정하게 된다. 즉, 제7도에 나타난 바와 같이, 열어드레스신호 CA10 및 CA11이 논리 하이상태로 되면, 자동 프리차아지 동작을 수행하는 것으로 결정이 된다. 즉 제4도에서, 낸드게이트 100의 출력이 로우상태로 되므로 노드 N1이 하이상태가 된다. 또한 t3시점에서 열마스터클럭 ФCA가 로우상태로되면 노드 N2가 하이상태로 되므로 낸드게이트 45의 출력이 하이상태로 된다. 그 결과 트랜스퍼게이트 47이 턴온됨으로써 노드 N2의 하이상태가 트랜스퍼게이트 47을 통하여 래치 51와 낸드게이트 55를 거친 결과 하이상태의 열어드레스활성감지신호로서 발생된다.

그 후 이렇게 버어스트 길이감지신호 COSI가 하이상태로 천이되더라도 제5도의 낸드게이트 61의 출력은 하이상태를 유지한다. 이 출력은 12번째 클럭 CLK의 상승에지에서 트랜스퍼게이트 66과 래치 68 등을 통하여 낸드게이트 71에 전달된다. 이때 낸드게이트 71의 다른 입력으로 제공되고 있는 열어드레스활성감지신호가 하이상태이므로 제1버어스트/레이턴시정보신호 COSA1가 하이상태로 천이되었다가 이후 상기 12번째 클럭 CLK이 로우상태로 되면 다시 로우상태로 천이된다.

한편 제1버어스트/레이턴시정보신호 COSA1이 로우상태에서 하이상태로 천이되면, 제6도에서, 펄스정형회로 75를 거쳐 p채널 모오스트랜지스터 77을 턴온시킨다. 턴온되는 기간은, 상기 펄스정형회로 75에서 짧은 주기의 펄스를 발생하는 관계로 그리 길지 않다. 한편, 이때 n채널 모오스트랜지스터 78은 턴오프상태인데, 이는 파워엎감지신호 ФVccH와 하이상태인 관계로 오아게이트 90의 출력이 로우상태이기 때문이다. 그러므로 노드 N3에 걸리는 전위는 하이상태가 되고, 이 상태는 래치 81에 저장되어 있다가 제1타이밍제어신호 ФS1DQ의 입력상태에 따라 제1버어스트/레이턴시정보감지신호 COSP1로서의 출력여부가 결정된다. 이 시점에서는 제1타이밍제어신호 ФS1DQ가 제7도에 도시된 바와 같이 하이상태로 천이되어 있으므로 경우에만 인버터 83과 낸드게이트 85 및 펄스정형회로 87을 통하여 제7도의 t4시점에 도시된 바와 같이 하이상태로 천이되는 제1버어스트/레이턴시정보감지신호 COSAP1이 논리 하이상태로 천이되면, 제4도에 됫된 낸드게이트 57의 출력이 래치 36을 거쳐 논리 로우상태의 제1뱅크 자동프리차아지신호 ФAPB1로서 발생된다.

이상과 같은 제7도의 동작타이밍은 제1타이밍제어신호 ФS1DQ의 입력이 제1버어스트/레이턴시정보신호 COSA1에 앞서는 경우로서, 이러한 경우에는 열을 선택시 인가된 자동프리차아지명령에 의해 자동으로 프리차아지가 수행됨을 보여주고 있다.

다음으로, 제8도는 전술한 제7도와 달리 Y축 선택에 따른 명령은 이미 인가되었으나 제1타이밍제어신호 ФS1DQ가 발생되지 않은 경우에 해당한다. 상기 제8도는 상기와 같은 경우에도 제4∼제6도에 도시된 회로의 동작에 의해 정의된 최소 라스 액티브구간을 지키고 자동으로 프리차아지가 수행될 수 있음을 보여준다. 편의상 제1뱅크를 자동프리차아지하는 경우를 예로 들어 설명하기로 한다.

t11시점에서 열어드레스스트로우브신호가 로우상태로 천이되면 4번째 클럭 CLK의 상승에지에서 열어드레스신호가 하이상태로 천이됨으로써 제1뱅크 자동프리차아지를 결정한다. 그러면 여기서 제4도를 참조하여 제1뱅크 자동프리차아지신호가 발생되는 과정을 다시 살펴보기로 한다. 상기와 같이 제1뱅크 자동프리차아지 명령을 결정한 다음 제8도에 도시된 바와 같이 열마스터클럭 ФCA이 t14시점에서 로우상태로 떨어지면, 이때 이미 열어드레스신호는 하이상태로 낸드게이트 41에 입력된다. 그 결과 트랜스퍼게이트 47과 래치 51과 인버터 55를 통하여 열어드레스활성감지신호가 t15시점에서 하이상태로 발생된다.

상기 t14시점에서의 동작에 이어 t15시점에서 전술한 바와 같은 이유(버어스트길이가 2이상에 해당)로 버어스트길이감지신호 COSI가 하이상태로 천이되면 제5도의 낸드게이트 61은 로우상태의 출력을 발생하게 된다. 이 출력은 6번째 클럭 CLK의 상승에지에서 트랜스퍼게이트 66과 래치 68 등을 통하여 낸드게이트 71에 전달된다. 이때 낸드게이트 71의 다른 입력으로 제공되고 있는 열어드레스활성감지신호하이상태이므로 제8도의 t17시점에 도시된 바와 같이 제1버어스트/레이턴시정보신호 COSA1가 하이상태로 천이되었다가 이후 상기 6번째 클럭 CLK이 로우상태로 되면 다시 로우상태로 천이된다.

한편 제1버어스트/레이턴시정보신호 COSA1이 로우상태에서 하이상태로 천이되면, 펄스정형회로 75를 거쳐 p채널 모오스트랜지스터 77의 게이트에 인가됨으로써 이 p채널 모오스트랜지스터 77을 턴온시킨다. 턴온되는 기간은, 상기 펄스정형회로 75에서 짧은 주기의 펄스를 발생하는 관계로 그리 길지 않다. 한편, 이때 n채널 모오스트랜지스터 78은 턴오프상태인데, 이는 파워엎 감지신호 ФVccH는 하이상태이고, 제1버어스트/레이턴시 정보감지신호 COSAP1은 로우상태이므로 낸드게이트 90의 출력은 로우상태이기 때문이다. 그러므로 노드 N3에 걸리는 전위는 하이상태가 되고, 이 상태는 래치 81에 저장되어 있다가 제1타이밍제어신호 ФS1DQ의 입력상태에 따라 제1버어스트/레이턴시정보감지신호 COSAP1로서의 출력여부가 결정된다. 즉 제1타이밍제어신호 ФS1DQ가 제8도의 t18시점에 도시된 바와 같이 하이상태로 천이되어 있는 경우에만 인버터 83과 낸드게이트 85 및 펄스정형회로 87을 통하여 제8도의 t19시점에 도시된 바와 같이 하이상태로 천이되는 제1버어스트/레이턴시 정보감지신호 COSAP1으로서 발생되는 것이다. 또한 제1버어스트/레이턴시 정보감지신호 COSAP1의 하이상태가 되면 낸드게이트 90의 출력이 하이상태가 되어 n채널 모오스트랜지스터 78을 턴온시켜 N3노드를 로우상태로 만든다.

그리고, 제4도를 참조하면, t15시점에서 하이상태로 발생되었던 열어드레스활성감지신호와 상기 제1버어스트/레이턴시 정보감지신호 COSAP1가 낸드게이트 57에서 배타적 논리곱된 후 래치 36을 거쳐 제8도의 t18시점에 나타난 바와 같이 로우상태로 천이되는 제1뱅크 자동프리차아지신호 ФAPB1를 발생되고, 낸드게이트 37의 출력을 하이상태로 되게하여 n모오스트랜지스터 53을 턴온시켜 래치 51이 하이상태가 되게하여 열어드레스 활성감지신호로우상태로 만든다.

결론적으로, 버어스트/레이턴시정보신호 COSAi의 발생이 검출되기만 하면 자동프리차아지를 수행하던 종래와 달리 타이밍제어신호 ФSiDQ을 고려함으로써 부족한 라스 액티브시간을 정상적으로 늘려주게 된다. 즉 제8도에서 6번째 클럭의 상승에지에서 버어스트/레이턴시정보신호 COSAi의 발생이 검출되기만 하면 자동프리차아지를 수행하지 않고 타이밍제어신호 ФSiDQ를 고려하여 최소한의 라스 액티브시간이 보장되도록 한 후 일곱 번째 클럭 CLK의 상승에지에서 자동프리차아지를 개시한다.

상술한 바와 같은 본 발명은 최소한의 라스 액티브시간을 보장함으로써 셀에 충분한 데이터를 리스토어할 수 있으므로 신뢰성을 높이는 장점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 특히 본 발명의 실시예에서는 제4도 내지 제7도와 같은 회로 구성을 예시하였으나, 기타의 다른 회로구성들로서도 본 발명에 따른 최소 라스 액티브구간을 확보하고 자동으로 행체인을 프리차아지하는 신호를 발생시킬수 있다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (4)

1. 행 및 열어드레스스트로우브 신호를 사용하며 다수개의 메모리셀들을 갖는 다수개의 메모리뱅크들을 구비하며, 행어드레스 스트로우브신호의 발생시 특정 메모리뱅크가 라스 액티브상태로 되고 그로부터 소정 시간 경과 후 특정 메모리뱅크를 자동프리차아지하는 반도체메모리장치에 있어서, 상기 특정 메모리뱅크의 라스 액티브상태가 최소한으로 보장되도록 하기 위한 타이밍제어신호를 발생하는 수단과, 상기 타이밍제어신호에 응답하여 상기 자동프리차아지의 개시를 명하는 신호를 발생하기 위한 수단으로 구성됨을 특징으로 하는 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치.
2. 행 및 열어드레스스트로우브신호를 사용하며 다수개의 메모리셀들을 갖는 다수개의 메모리뱅크들을 구비하며, 소정의 제어를 받아 특정 메모리뱅크를 자동프리차아지하는 반도체메모리장치에 있어서, 상기 메모리뱅크들 중 하나의 메모리뱅크를 지정하기 위한 신호와, 상기 행어드레스스트로우브신호의 발생에 응답하여 상기 지정된 메모리뱅크의 최소 라스 액티브구간을 설정하기 위한 타이밍신호를 발생하는 수단과, 상기 열어드레스스트로우브신호와 상기 타이밍제어신호의 조합에 응답하여 상기 지정된 메모리뱅크를 자동으로 프리차아지하는 신호를 발생하는 수단을 구비함을 특징으로 하는 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치.
3. 다수개의 메모리셀들을 가진 다수개의 메모리뱅크들과, 외부로부터 입력되는 행어드레스스트로우브신호와 뱅크선택신호에 따라 상기 메모리뱅크들 중 하나의 메모리뱅크에 속하는 행관련제어회로들을 구동시키는 행마스터클럭을 발생하는 회로와, 외부로부터 열어드레스스트로우브신호를 입력하여 상기 메모리뱅크들중 하나의 메모리뱅크에 속하는 열관련제어회로들을 구동하는 열마스터클럭을 발생하는 회로와, 외부로부터 어드레스신호들을 입력하여 컬럼어드레스신호들을 발생하는 회로를 가지며, 소정의 주파수를 가지는 시스템클럭에 관련된 버어스트길이 및 레이턴시정보에 따라 데이터억세스동작을 수행하는 반도체메모리장치에 있어서, 상기 행마스터클럭에 따르는 타이밍제어신호를 발생하는 수단과, 상기 열마스터클럭과 버어스트길이 및 버어스트길이감지정보로써 상기 버어스트 길이 및 레이턴시정보를 가지는 신호를 발생하기 위한 수단과, 상기 버어스트길이 및 레이턴시정보를 가지는 신호와 상기 타이밍제어신호를 입력하고 소정의 제어신호를 응답하여 상기 열어드레스스트로우브신호와 상기 버어스트길이 및 레이턴시정보를 가지는 정보감지신호를 발생하는 수단과, 상기 열어드레스신호와 상기 열마스터클럭을 입력하여 열어드레스활성감지신호를 발생하여 상기 정보감지신호의 발생을 위한 제어신호로서 제공하며, 상기 열어드레스활성감지신호와 상기 정보감지신호에 응답하는 프리차아지신호를 상기 행마스터클럭을 발생하는 회로로 전송하는 수단을 구비함을 특징으로 하는 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치.
4. 행어드레스스트로우브신호를 입력하여 행마스터클럭을 발생하는 버퍼와, 열어드레스스트로우브신호를 입력하여 열관련제어회로들을 구동하는 열마스터클럭을 발생하는 카스버퍼와, 어드레스신호를 입력하여 이 어드레스 신호를 씨모오스레벨로 버퍼링하고 또한 버퍼링된 어드레스신호로부터 복수개의 열어드레스신호들을 발생하는 열어드레스발생회로와, 열마스터클럭과 계수된 열어드레스신호들을 입력하여 버어스트길이의 종료상태를 검출하는 버어스트길이감지신호를 발생하는 버어스트길이의 종료감지회로와, 행마스터클럭을 입력하여 타이밍제어신호를 발생하는 타이밍제어회로와, 버어스트길이감지신호와 열마스터클럭을 입력하여 버어스트/레이턴시정보신호를 발생하는 버어스트/레이턴시정보신호 발생회로와, 타이밍제어신호와 버어스트/레이턴시정보신호와 후술할 프리차아지신호발생회로로부터 발생되는 열어드레스활성감지신호를 입력하여 버어스트/레이턴시정보감지신호를 발생하는 버어스트/레이턴시정보감지회로와, 열어드레스신호와 버어스트/레이턴시정보감지신호와 열마스터클럭을 입력하여 프리차아지신호를 발생하여 라스버퍼로 공급하거나 열어드레스활성감지신호를 발생하여 상기 버어스트, 레이턴시 정보를 갖는 신호의 발생을 위한 제어신호로서 제공하는 프리차아지신호발생회로로 구성됨을 특징으로 하는 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치.