JPH1145578A - 半導体記憶装置のデータ書き込み方法 - Google Patents

半導体記憶装置のデータ書き込み方法

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JPH1145578A
JPH1145578A JP9200282A JP20028297A JPH1145578A JP H1145578 A JPH1145578 A JP H1145578A JP 9200282 A JP9200282 A JP 9200282A JP 20028297 A JP20028297 A JP 20028297A JP H1145578 A JPH1145578 A JP H1145578A
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JP
Japan
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word line
data
flip
flop
voltage
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JP9200282A
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English (en)
Inventor
Osamu Osawa
修 大沢
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 SRAMの低電圧化,低消費電力化の改善に
関する。 【解決手段】 ライトサイクルにおいて、データに相当
する電圧を第1,第2のビット線BL11,BL12に供給
してこれらの間の電圧を、データに相当する電圧で安定
させたのちに、ライトイネーブル信号WEを立ち上げ、
その立上がりに同期して立ち上がるパルス電圧である内
部書き込みパルスWEDを生成し、内部書き込みパルス
WEDの立上がりに同期してワード線WLの電位を電源
電圧Vccよりも昇圧させて第1,第2のトランスファ
トランジスタT11,T13を十分にONし、データに応じ
た電圧を、第1,第2のビット線BL11,BL12からフ
リップフロップに供給してデータの書き込みを行うこ
と。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ書き込み方法に関し、さらに詳しくいえば、TFT
メモリセルなどを採用したSRAMの低電圧化、低消費
電力化に関する。
【0002】
【従来の技術】以下で従来のSRAMとその書き込み方
法について図面を参照しながら説明する。最初に、一般
的なSRAMのメモリセルの構成を説明する。かかるメ
モリセルは、図2に示すように、nチャネルのMOSF
ETからなる第1のトランスファトランジスタT11、
nチャネルのMOSFETからなる第1のドライバトラ
ンジスタT12、nチャネルのMOSFETからなる第
2のトランスファトランジスタT13、nチャネルのM
OSFETからなる第2のドライバトランジスタT1
4、pチャネルのMOSFETからなる第1の負荷素子
T15、pチャネルのMOSFETからなる第2の負荷
素子T16を有する。
【0003】これらのうち、第1,第2のドライバトラ
ンジスタT12,T14、第1,第2の負荷素子T1
5,T16は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第1のドライバトラン
ジスタT12のソースは第1の負荷素子T15のドレイ
ンと接続し、これらのゲートは共通になっており、第2
のドライバトランジスタT14のソースと接続してい
る。そして第2のドライバトランジスタT14のソース
は第1の負荷素子T16のドレインと接続し、これらの
ゲートもまた共通になっており、第1のドライバトラン
ジスタT12のソースに接続している。
【0004】また、第1,第2の負荷素子T15,T1
6のソースは電源線Vccに接続しており、第1,第2
のドライバトランジスタT12,T14のドレインは接
地されている。第1のドライバトランジスタT12のソ
ースには第1のトランスファトランジスタT11のドレ
インが接続し、第1のトランスファトランジスタT11
のソースは第1のビット線BL11に接続している。ま
た第2のドライバトランジスタT14のソースには第2
のトランスファトランジスタT13のドレインが接続
し、第2のトランスファトランジスタT13のソースは
第2のビット線BL12に接続している。さらに第1,
第2のトランスファトランジスタT11,T13のゲー
トはともにワード線WLに接続している。
【0005】次いで、上記のメモリセルを駆動する周辺
回路を含めたSRAMの構成について図3を参照しなが
ら説明する。図3に示すように、このSRAMは、アド
レス変化検知回路1,プリデコーダ回路2,CE1立下
がり検知回路3,CE2立下がり検知回路4,WE検知
回路5,書き込み制御回路6,入出力制御回路7,制御
信号発生回路8,ワード線電位制御回路9,センスアン
プ制御回路10,ワード線制御11,イコライズプリチ
ャージ12,入出力回路13,書き込み回路14,セン
スアンプ回路15,ローデコーダ回路16,カラムデコ
ーダ回路17,プリチャージ&イコライズ回路18及び
メモリセルアレイ19を有する。
【0006】以下で上記SRAMの書き込み動作につい
て図2〜図4を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第1,第2のトラ
ンスファトランジスタT11,T13のゲートに電圧を
印加してこれらをONさせ、第1,第2のビット線BL
11,BL12から、第1のドライバトランジスタT1
2、第2のドライバトランジスタT14、第1の負荷素
子T15、第2の負荷素子T16より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。
【0007】最初に、チップイネーブル信号CE1,C
E2が、CE1立下がり検知回路3,CE2立下がり検
知回路4に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路1に
入力されたアドレスA0〜A1(図4ではADD)が切
り替わり、この切り替わりがアドレス変化検知回路1に
よって検出されてアドレス変化検知信号ATDが生成さ
れ、図3の制御信号発生回路8に出力される。なお、図
4においてtWCはアドレスADDの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。
【0008】そして、プリデコーダ回路2を介してロー
デコーダ回路16,カラムデコーダ回路17に書き込む
べきアドレスが伝達され、これらのデコーダ回路16,
17によって、選択されたチップにおけるメモリセルア
レイ19内の書き込むべき1つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ATDを検出し
てワード線電位制御回路9がワード線を昇圧させはじめ
る。このとき、図4に示すようにライトサイクルtWC
のほとんどの期間、ワード線の電位WLは電源電圧Vc
cよりも高い電圧のVoまで昇圧されている。
【0009】電源電圧Vccよりもワード線を昇圧させ
る理由については、次の通りである。すなわち、第1の
ドライバトランジスタT12、第2のドライバトランジ
スタT14、第1の負荷素子T15、第2の負荷素子T
16より構成されるフリップフロップの電源電圧Vcc
よりもワード線WLの電位を高くしておかないと、第
1,第2のトランスファトランジスタT11,T13が
十分にONできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線WLの電位を、電源電圧Vccよりも
昇圧しておく必要があるのである。
【0010】図4に示すようにアドレスA0〜A1(図
4ではADD)が切り替わってからセットアップタイム
tASだけ経過してアドレスADDが安定したのちに、
WE検知回路5に入力されるライトイネーブル信号WE
が“H”から“L”に切り替わる。その後、入出力回路
13,カラムデコーダ回路を介してデータ(図4ではI
/O)がメモリセルアレイ19に伝達され、これによっ
て選択されたメモリセルに接続されたビット線(図2で
はBL11,BL12)の電位が書き込むデータに相当
する電圧まで変化する。例えば“H”のデータが書き込
まれる場合には、ビット線の電位が上昇する。従って、
WEが“L”に切り替わることで選択セルは書き込み可
能な状態になる。
【0011】このとき、ワード線WLの電位は既に電源
電圧Vccよりも高い電圧Voまで昇圧されており、第
1,第2のトランスファトランジスタT11,T13は
十分にONされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後WEが立上がり、WL
が再び低下して、1回のライトサイクルが終了する。
【0012】
【発明が解決しようとする課題】上記のような高抵抗又
はTFT型メモリセルを採用したSRAMを低電圧化す
るためには、書き込み特性の改善が必要となる。従来、
その対策として、(1)トランスファトランジスタの閾
値電圧Vtを製造プロセスで低下させ、保持されるデー
タの電圧レベルを上昇させる対策、(2)上記従来例で
説明したように、ライトサイクル時にワード線を昇圧し
て、保持されるデータの電圧レベルを上昇させる、など
という方法で書き込み特性を改善する等が提案されてい
る。
【0013】このうち、(1)の閾値電圧Vtを下げる
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、(2)のワード線を昇圧する方式について
は、従来は図4に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。
【0014】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図1に示すように、第1のビッ
ト線と、第2のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第1のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したMOSFETか
らなる第1のトランスファトランジスタと、前記第2の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したMO
SFETからなる第2のトランスファトランジスタとを
備えたメモリセルを複数有するSRAMのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後にライトイネーブ
ル信号を立ち下げ、前記ワード線の電位を前記フリップ
フロップの電源電圧まで上昇し、前記データに相当する
電圧を、前記第1,第2のビット線に供給して前記第
1,第2のビット線の間の電圧を、前記データに相当す
る電圧で安定させた後に前記ライトイネーブル信号を立
ち上げ、その立上がりに同期して立ち上がるパルス電圧
である内部書き込みパルスを生成し、前記内部書き込み
パルスの立上がりに同期して前記ワード線の電位を前記
電源電圧よりも昇圧させて前記第1,第2のトランスフ
ァトランジスタを十分にONし、前記データに相当する
電圧を、前記第1,第2のビット線から前記フリップフ
ロップに供給してデータの書き込みを行うことを特徴と
するSRAMのデータ書き込み方法により、上記目的を
達成するものである。
【0015】
【発明の実施の形態】以下で本発明の一実施形態に係る
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置で
あるSRAMは、図2にそのメモリセルを、図3に全体
の構成を示す一般的なSRAMであるので、これらの構
成、動作については詳細には説明せず、書き込み方法に
ついて中心に説明する。なお、図1は本実施形態に係る
SRAMのデータ書き込み方法について説明するタイミ
ングチャートである。
【0016】上記のメモリセルにデータを書き込む際に
は、第1,第2のトランスファトランジスタT11,T
13のゲートに電圧を印加してこれらをONさせ、第
1,第2のビット線BL11,BL12から、第1のド
ライバトランジスタT12、第2のドライバトランジス
タT14、第1の負荷素子T15、第2の負荷素子T1
6より構成されるフリップフロップにデータを書き込む
わけだが、SRAM全体としての動作は以下に示すよう
になる。
【0017】最初に、チップイネーブル信号CE1,C
E2が、CE1立下がり検知回路3,CE2立下がり検
知回路4に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路1に
入力されたアドレスA0〜A1(図1ではADD)が切
り替わり、この切り替わりをアドレス変化検知回路1が
検出してアドレス変化検知信号ATDが生成されて図3
の制御信号発生回路8に出力される。なお、図1におい
てtWCはアドレスADDの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。
【0018】そして、プリデコーダ回路2を介してロー
デコーダ回路16,カラムデコーダ回路17に書き込む
べきアドレスが伝達され、これらのデコーダ回路16,
17によって、選択されたチップにおけるメモリセルア
レイ19内の書き込むべき1つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ATDを検出し
てワード線電位制御回路9がワード線を昇圧させはじめ
る。このとき、従来のSRAMでは、図4に示すように
ライトサイクルtWCのほとんどの期間、ワード線の電
位WLは電源電圧Vccよりも高い電圧のVoまで昇圧
されていたが、本実施形態のSRAMでは、この時点で
は電源電圧Vccまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第1,第2のトラ
ンスファトランジスタT11,T13は十分にONして
いない。
【0019】次いで図1に示すようにアドレスA0〜A
1(図1ではADD)が切り替わってからセットアップ
タイムtASだけ経過してアドレスADDが安定したの
ちに、WE検知回路5に入力されるライトイネーブル信
号WEが“H”から“L”に切り替わる。その後、入出
力回路13,カラムデコーダ回路を介してデータ(図1
ではI/O)が入力され、これによって選択されたメモ
リセルに接続されたビット線(図2ではBL11,BL
12)の電位が書き込むべきデータに対応した電位まで
変化する。例えば“H”のデータが書き込まれる場合に
は、ビット線の電位が上昇したのちに所定の電圧で安定
する。このようにして、ライトイネーブル信号WEが
“L”に切り替わることで選択セルは書き込み可能な状
態になる。しかしながら、上述のように選択セルに接続
された第1,第2のトランスファトランジスタT11,
T13は十分にONしていないので、選択セル内のフリ
ップフロップには、微小な電圧が保持されるに留まり、
データが十分に書き込まれた状態とはいえない。
【0020】こうしてビット線BL11,BL12の電
位が安定した後に、ライトイネーブル信号WEが立上が
る。このライトイネーブル信号WEの立ち上がりをWE
検知回路5が検出して、セル内のフリップフロップへの
データ書き込みタイミングを指定する内部書き込みパル
スWEDを生成する。このパルスは、ライトイネーブル
信号WEの立ち上がりとほぼ同期している基本パルスで
ある。
【0021】次いでこの内部書き込みパルスWEDの立
上がりに同期して、ワード線電位制御回路9がワード線
の電位をVoまで昇圧させる。これにより、第1,第2
のトランスファトランジスタT11,T13ははじめて
十分にONし、第1,第2のビット線BL11,BL1
2の電圧がセル内の上述のフリップフロップに供給さ
れ、所定のデータが書き込まれることになる。
【0022】以上説明したように、本発明の実施形態に
係るSRAMのデータ書き込み方法によれば、第1,第
2のビット線BL11,BL12の電位が安定した後に
立ち上がるライトイネーブル信号WEの立ち上がりを検
出してこれにより内部書き込みパルスWEDを生成し、
この内部書き込みパルスWEDの立上がりに同期してワ
ード線WLの電位を電源電圧Vccよりも高い電圧Vo
に昇圧して第1,第2のトランスファトランジスタT1
1,T13をONさせて選択セル内のフリップフロップ
にデータを書き込んでいる。
【0023】このため、アドレス変化検知信号ATDが
検出されてからライトイネーブル信号WEが立ち上がる
までの期間、ワード線の電位WLは電源電圧Vcc以上
には昇圧されておらず、ライトサイクル期間中常時ワー
ド線を電源電圧Vccよりも高い電圧Voに昇圧させて
いた従来のワード線昇圧による低電圧対策に比して消費
電力のロスが少なくすることができ、低電圧化とともに
低消費電力化を実現することが可能となる。
【0024】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置のデータ書き込み方法によれば、ライトイネ
ーブル信号の立上がりの検出結果である内部書き込みパ
ルスに基づいて、ライトサイクルのうち電源電圧より高
い電圧までワード線を昇圧して第1,第2のトランスフ
ァトランジスタをONさせてデータをフリップフロップ
に書き込んであり、ワード線を電源電圧より昇圧させて
いる期間を従来のワード線昇圧方式よりも短くしている
ので、この分の消費電力のロスを従来のワード線昇圧方
式よりも少なくすることができ、低消費電力化、低電圧
化が可能になる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体記憶装置のデ
ータ書き込み方法を説明するタイミングチャートであ
る。
【図2】一般のSRAMのメモリセルの構成について説
明する図である。
【図3】一般のSRAMの全体の構成を説明する図であ
る。
【図4】従来の半導体記憶装置のデータ書き込み方法に
ついて説明するタイミングチャートである。
【符号の説明】
T11 第1のトランスファトランジスタ T12 第1のドライバトランジスタ T13 第2のトランスファトランジスタ T14 第2のドライバトランジスタ T15 第1の負荷素子 T16 第2の負荷素子 BL11 第1のビット線 BL12 第2のビット線 WL ワード線 Vcc 電源電圧 WE ライトイネーブル信号 ATD アドレス変化検知信号 WED 内部書き込みパルス

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 第1のビット線と、第2のビット線と、
    ワード線と、データを保持するためのフリップフロップ
    と、前記第1のビット線にソースが接続し、ドレインが
    前記フリップフロップに接続し、ゲートが前記ワード線
    に接続したMOSFETからなる第1のトランスファト
    ランジスタと、前記第2のビット線にソースが接続し、
    ドレインが前記フリップフロップに接続し、ゲートが前
    記ワード線に接続したMOSFETからなる第2のトラ
    ンスファトランジスタとを備えたメモリセルを複数有す
    る半導体記憶装置のデータ書き込み方法において、 ライトサイクルにおいて、書き込み対象のチップとアド
    レスとを選択した後にライトイネーブル信号を立ち下
    げ、前記ワード線の電位を前記フリップフロップの電源
    電圧まで上昇させ、 前記データに相当する電圧を前記第1,第2のビット線
    に供給して前記第1,第2のビット線の間の電圧を前記
    データに相当する電圧で安定させた後に前記ライトイネ
    ーブル信号を立ち上げ、その立上がりに同期して立ち上
    がるパルス電圧である内部書き込みパルスを生成し、 前記内部書き込みパルスの立上がりに同期して前記ワー
    ド線の電位を前記電源電圧よりも昇圧させて前記第1,
    第2のトランスファトランジスタを十分にONし、前記
    データに相当する電圧を、前記第1,第2のビット線か
    ら前記フリップフロップに供給してデータの書き込みを
    行うことを特徴とする半導体記憶装置のデータ書き込み
    方法。
  2. 【請求項2】 前記フリップフロップは、 nチャネルのMOSFETからなる第1のドライバトラ
    ンジスタと、nチャネルのMOSFETからなる第2の
    ドライバトランジスタと、pチャネルのMOSFETか
    らなる第1の負荷素子と、pチャネルのMOSFETか
    らなる第2の負荷素子とを有し、 前記第1のドライバトランジスタのソースが前記第1の
    負荷素子のドレインと接続し、前記第1のドライバトラ
    ンジスタと前記第1の負荷素子のゲートが共通であっ
    て、前記第2のドライバトランジスタソースと接続し、 前記第2のドライバトランジスタソースは第2の負荷素
    子のドレインと接続し、前記第2のドライバトランジス
    タと前記第2の負荷素子のゲートが共通であって、前記
    第1のドライバトランジスタのソースに接続し、 かつ前記第1,第2の負荷素子のソースがともに電源線
    に接続し、前記第1,第2のドライバトランジスタのド
    レインは接地していることで構成されるSRAMに、デ
    ータを書き込むことを特徴とする請求項1記載の半導体
    記憶装置のデータ書き込み方法。
JP9200282A 1997-07-25 1997-07-25 半導体記憶装置のデータ書き込み方法 Pending JPH1145578A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013914B2 (en) 2012-08-21 2015-04-21 Fujitsu Semiconductor Limited Semiconductor memory device and method for controlling semiconductor memory device

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