JPH1145578A - 半導体記憶装置のデータ書き込み方法 - Google Patents
半導体記憶装置のデータ書き込み方法Info
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- JPH1145578A JPH1145578A JP9200282A JP20028297A JPH1145578A JP H1145578 A JPH1145578 A JP H1145578A JP 9200282 A JP9200282 A JP 9200282A JP 20028297 A JP20028297 A JP 20028297A JP H1145578 A JPH1145578 A JP H1145578A
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Abstract
(57)【要約】
【課題】 ＳＲＡＭの低電圧化，低消費電力化の改善に
関する。 【解決手段】 ライトサイクルにおいて、データに相当
する電圧を第１，第２のビット線ＢＬ11，ＢＬ12に供給
してこれらの間の電圧を、データに相当する電圧で安定
させたのちに、ライトイネーブル信号ＷＥを立ち上げ、
その立上がりに同期して立ち上がるパルス電圧である内
部書き込みパルスＷＥＤを生成し、内部書き込みパルス
ＷＥＤの立上がりに同期してワード線ＷＬの電位を電源
電圧Ｖｃｃよりも昇圧させて第１，第２のトランスファ
トランジスタＴ11，Ｔ13を十分にＯＮし、データに応じ
た電圧を、第１，第２のビット線ＢＬ11，ＢＬ12からフ
リップフロップに供給してデータの書き込みを行うこ
と。
関する。 【解決手段】 ライトサイクルにおいて、データに相当
する電圧を第１，第２のビット線ＢＬ11，ＢＬ12に供給
してこれらの間の電圧を、データに相当する電圧で安定
させたのちに、ライトイネーブル信号ＷＥを立ち上げ、
その立上がりに同期して立ち上がるパルス電圧である内
部書き込みパルスＷＥＤを生成し、内部書き込みパルス
ＷＥＤの立上がりに同期してワード線ＷＬの電位を電源
電圧Ｖｃｃよりも昇圧させて第１，第２のトランスファ
トランジスタＴ11，Ｔ13を十分にＯＮし、データに応じ
た電圧を、第１，第２のビット線ＢＬ11，ＢＬ12からフ
リップフロップに供給してデータの書き込みを行うこ
と。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ書き込み方法に関し、さらに詳しくいえば、ＴＦＴ
メモリセルなどを採用したＳＲＡＭの低電圧化、低消費
電力化に関する。
ータ書き込み方法に関し、さらに詳しくいえば、ＴＦＴ
メモリセルなどを採用したＳＲＡＭの低電圧化、低消費
電力化に関する。
【０００２】
【従来の技術】以下で従来のＳＲＡＭとその書き込み方
法について図面を参照しながら説明する。最初に、一般
的なＳＲＡＭのメモリセルの構成を説明する。かかるメ
モリセルは、図２に示すように、ｎチャネルのＭＯＳＦ
ＥＴからなる第１のトランスファトランジスタＴ１１、
ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタＴ１２、ｎチャネルのＭＯＳＦＥＴからなる第
２のトランスファトランジスタＴ１３、ｎチャネルのＭ
ＯＳＦＥＴからなる第２のドライバトランジスタＴ１
４、ｐチャネルのＭＯＳＦＥＴからなる第１の負荷素子
Ｔ１５、ｐチャネルのＭＯＳＦＥＴからなる第２の負荷
素子Ｔ１６を有する。
法について図面を参照しながら説明する。最初に、一般
的なＳＲＡＭのメモリセルの構成を説明する。かかるメ
モリセルは、図２に示すように、ｎチャネルのＭＯＳＦ
ＥＴからなる第１のトランスファトランジスタＴ１１、
ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタＴ１２、ｎチャネルのＭＯＳＦＥＴからなる第
２のトランスファトランジスタＴ１３、ｎチャネルのＭ
ＯＳＦＥＴからなる第２のドライバトランジスタＴ１
４、ｐチャネルのＭＯＳＦＥＴからなる第１の負荷素子
Ｔ１５、ｐチャネルのＭＯＳＦＥＴからなる第２の負荷
素子Ｔ１６を有する。
【０００３】これらのうち、第１，第２のドライバトラ
ンジスタＴ１２，Ｔ１４、第１，第２の負荷素子Ｔ１
５，Ｔ１６は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第１のドライバトラン
ジスタＴ１２のソースは第１の負荷素子Ｔ１５のドレイ
ンと接続し、これらのゲートは共通になっており、第２
のドライバトランジスタＴ１４のソースと接続してい
る。そして第２のドライバトランジスタＴ１４のソース
は第１の負荷素子Ｔ１６のドレインと接続し、これらの
ゲートもまた共通になっており、第１のドライバトラン
ジスタＴ１２のソースに接続している。
ンジスタＴ１２，Ｔ１４、第１，第２の負荷素子Ｔ１
５，Ｔ１６は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第１のドライバトラン
ジスタＴ１２のソースは第１の負荷素子Ｔ１５のドレイ
ンと接続し、これらのゲートは共通になっており、第２
のドライバトランジスタＴ１４のソースと接続してい
る。そして第２のドライバトランジスタＴ１４のソース
は第１の負荷素子Ｔ１６のドレインと接続し、これらの
ゲートもまた共通になっており、第１のドライバトラン
ジスタＴ１２のソースに接続している。
【０００４】また、第１，第２の負荷素子Ｔ１５，Ｔ１
６のソースは電源線Ｖｃｃに接続しており、第１，第２
のドライバトランジスタＴ１２，Ｔ１４のドレインは接
地されている。第１のドライバトランジスタＴ１２のソ
ースには第１のトランスファトランジスタＴ１１のドレ
インが接続し、第１のトランスファトランジスタＴ１１
のソースは第１のビット線ＢＬ１１に接続している。ま
た第２のドライバトランジスタＴ１４のソースには第２
のトランスファトランジスタＴ１３のドレインが接続
し、第２のトランスファトランジスタＴ１３のソースは
第２のビット線ＢＬ１２に接続している。さらに第１，
第２のトランスファトランジスタＴ１１，Ｔ１３のゲー
トはともにワード線ＷＬに接続している。
６のソースは電源線Ｖｃｃに接続しており、第１，第２
のドライバトランジスタＴ１２，Ｔ１４のドレインは接
地されている。第１のドライバトランジスタＴ１２のソ
ースには第１のトランスファトランジスタＴ１１のドレ
インが接続し、第１のトランスファトランジスタＴ１１
のソースは第１のビット線ＢＬ１１に接続している。ま
た第２のドライバトランジスタＴ１４のソースには第２
のトランスファトランジスタＴ１３のドレインが接続
し、第２のトランスファトランジスタＴ１３のソースは
第２のビット線ＢＬ１２に接続している。さらに第１，
第２のトランスファトランジスタＴ１１，Ｔ１３のゲー
トはともにワード線ＷＬに接続している。
【０００５】次いで、上記のメモリセルを駆動する周辺
回路を含めたＳＲＡＭの構成について図３を参照しなが
ら説明する。図３に示すように、このＳＲＡＭは、アド
レス変化検知回路１，プリデコーダ回路２，ＣＥ１立下
がり検知回路３，ＣＥ２立下がり検知回路４，ＷＥ検知
回路５，書き込み制御回路６，入出力制御回路７，制御
信号発生回路８，ワード線電位制御回路９，センスアン
プ制御回路１０，ワード線制御１１，イコライズプリチ
ャージ１２，入出力回路１３，書き込み回路１４，セン
スアンプ回路１５，ローデコーダ回路１６，カラムデコ
ーダ回路１７，プリチャージ＆イコライズ回路１８及び
メモリセルアレイ１９を有する。
回路を含めたＳＲＡＭの構成について図３を参照しなが
ら説明する。図３に示すように、このＳＲＡＭは、アド
レス変化検知回路１，プリデコーダ回路２，ＣＥ１立下
がり検知回路３，ＣＥ２立下がり検知回路４，ＷＥ検知
回路５，書き込み制御回路６，入出力制御回路７，制御
信号発生回路８，ワード線電位制御回路９，センスアン
プ制御回路１０，ワード線制御１１，イコライズプリチ
ャージ１２，入出力回路１３，書き込み回路１４，セン
スアンプ回路１５，ローデコーダ回路１６，カラムデコ
ーダ回路１７，プリチャージ＆イコライズ回路１８及び
メモリセルアレイ１９を有する。
【０００６】以下で上記ＳＲＡＭの書き込み動作につい
て図２〜図４を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３のゲートに電圧を
印加してこれらをＯＮさせ、第１，第２のビット線ＢＬ
１１，ＢＬ１２から、第１のドライバトランジスタＴ１
２、第２のドライバトランジスタＴ１４、第１の負荷素
子Ｔ１５、第２の負荷素子Ｔ１６より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。
て図２〜図４を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３のゲートに電圧を
印加してこれらをＯＮさせ、第１，第２のビット線ＢＬ
１１，ＢＬ１２から、第１のドライバトランジスタＴ１
２、第２のドライバトランジスタＴ１４、第１の負荷素
子Ｔ１５、第２の負荷素子Ｔ１６より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。
【０００７】最初に、チップイネーブル信号ＣＥ１，Ｃ
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図４ではＡＤＤ）が切
り替わり、この切り替わりがアドレス変化検知回路１に
よって検出されてアドレス変化検知信号ＡＴＤが生成さ
れ、図３の制御信号発生回路８に出力される。なお、図
４においてｔＷＣはアドレスＡＤＤの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図４ではＡＤＤ）が切
り替わり、この切り替わりがアドレス変化検知回路１に
よって検出されてアドレス変化検知信号ＡＴＤが生成さ
れ、図３の制御信号発生回路８に出力される。なお、図
４においてｔＷＣはアドレスＡＤＤの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。
【０００８】そして、プリデコーダ回路２を介してロー
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、図４に示すようにライトサイクルｔＷＣ
のほとんどの期間、ワード線の電位ＷＬは電源電圧Ｖｃ
ｃよりも高い電圧のＶｏまで昇圧されている。
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、図４に示すようにライトサイクルｔＷＣ
のほとんどの期間、ワード線の電位ＷＬは電源電圧Ｖｃ
ｃよりも高い電圧のＶｏまで昇圧されている。
【０００９】電源電圧Ｖｃｃよりもワード線を昇圧させ
る理由については、次の通りである。すなわち、第１の
ドライバトランジスタＴ１２、第２のドライバトランジ
スタＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ
１６より構成されるフリップフロップの電源電圧Ｖｃｃ
よりもワード線ＷＬの電位を高くしておかないと、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３が
十分にＯＮできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線ＷＬの電位を、電源電圧Ｖｃｃよりも
昇圧しておく必要があるのである。
る理由については、次の通りである。すなわち、第１の
ドライバトランジスタＴ１２、第２のドライバトランジ
スタＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ
１６より構成されるフリップフロップの電源電圧Ｖｃｃ
よりもワード線ＷＬの電位を高くしておかないと、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３が
十分にＯＮできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線ＷＬの電位を、電源電圧Ｖｃｃよりも
昇圧しておく必要があるのである。
【００１０】図４に示すようにアドレスＡ０〜Ａ１（図
４ではＡＤＤ）が切り替わってからセットアップタイム
ｔＡＳだけ経過してアドレスＡＤＤが安定したのちに、
ＷＥ検知回路５に入力されるライトイネーブル信号ＷＥ
が“Ｈ”から“Ｌ”に切り替わる。その後、入出力回路
１３，カラムデコーダ回路を介してデータ（図４ではＩ
／Ｏ）がメモリセルアレイ１９に伝達され、これによっ
て選択されたメモリセルに接続されたビット線（図２で
はＢＬ１１，ＢＬ１２）の電位が書き込むデータに相当
する電圧まで変化する。例えば“Ｈ”のデータが書き込
まれる場合には、ビット線の電位が上昇する。従って、
ＷＥが“Ｌ”に切り替わることで選択セルは書き込み可
能な状態になる。
４ではＡＤＤ）が切り替わってからセットアップタイム
ｔＡＳだけ経過してアドレスＡＤＤが安定したのちに、
ＷＥ検知回路５に入力されるライトイネーブル信号ＷＥ
が“Ｈ”から“Ｌ”に切り替わる。その後、入出力回路
１３，カラムデコーダ回路を介してデータ（図４ではＩ
／Ｏ）がメモリセルアレイ１９に伝達され、これによっ
て選択されたメモリセルに接続されたビット線（図２で
はＢＬ１１，ＢＬ１２）の電位が書き込むデータに相当
する電圧まで変化する。例えば“Ｈ”のデータが書き込
まれる場合には、ビット線の電位が上昇する。従って、
ＷＥが“Ｌ”に切り替わることで選択セルは書き込み可
能な状態になる。
【００１１】このとき、ワード線ＷＬの電位は既に電源
電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧されており、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３は
十分にＯＮされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後ＷＥが立上がり、ＷＬ
が再び低下して、１回のライトサイクルが終了する。
電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧されており、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３は
十分にＯＮされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後ＷＥが立上がり、ＷＬ
が再び低下して、１回のライトサイクルが終了する。
【００１２】
【発明が解決しようとする課題】上記のような高抵抗又
はＴＦＴ型メモリセルを採用したＳＲＡＭを低電圧化す
るためには、書き込み特性の改善が必要となる。従来、
その対策として、（１）トランスファトランジスタの閾
値電圧Ｖｔを製造プロセスで低下させ、保持されるデー
タの電圧レベルを上昇させる対策、（２）上記従来例で
説明したように、ライトサイクル時にワード線を昇圧し
て、保持されるデータの電圧レベルを上昇させる、など
という方法で書き込み特性を改善する等が提案されてい
る。
はＴＦＴ型メモリセルを採用したＳＲＡＭを低電圧化す
るためには、書き込み特性の改善が必要となる。従来、
その対策として、（１）トランスファトランジスタの閾
値電圧Ｖｔを製造プロセスで低下させ、保持されるデー
タの電圧レベルを上昇させる対策、（２）上記従来例で
説明したように、ライトサイクル時にワード線を昇圧し
て、保持されるデータの電圧レベルを上昇させる、など
という方法で書き込み特性を改善する等が提案されてい
る。
【００１３】このうち、（１）の閾値電圧Ｖｔを下げる
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、（２）のワード線を昇圧する方式について
は、従来は図４に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、（２）のワード線を昇圧する方式について
は、従来は図４に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。
【００１４】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、第１のビッ
ト線と、第２のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第１のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したＭＯＳＦＥＴか
らなる第１のトランスファトランジスタと、前記第２の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したＭＯ
ＳＦＥＴからなる第２のトランスファトランジスタとを
備えたメモリセルを複数有するＳＲＡＭのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後にライトイネーブ
ル信号を立ち下げ、前記ワード線の電位を前記フリップ
フロップの電源電圧まで上昇し、前記データに相当する
電圧を、前記第１，第２のビット線に供給して前記第
１，第２のビット線の間の電圧を、前記データに相当す
る電圧で安定させた後に前記ライトイネーブル信号を立
ち上げ、その立上がりに同期して立ち上がるパルス電圧
である内部書き込みパルスを生成し、前記内部書き込み
パルスの立上がりに同期して前記ワード線の電位を前記
電源電圧よりも昇圧させて前記第１，第２のトランスフ
ァトランジスタを十分にＯＮし、前記データに相当する
電圧を、前記第１，第２のビット線から前記フリップフ
ロップに供給してデータの書き込みを行うことを特徴と
するＳＲＡＭのデータ書き込み方法により、上記目的を
達成するものである。
に鑑み成されたもので、図１に示すように、第１のビッ
ト線と、第２のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第１のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したＭＯＳＦＥＴか
らなる第１のトランスファトランジスタと、前記第２の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したＭＯ
ＳＦＥＴからなる第２のトランスファトランジスタとを
備えたメモリセルを複数有するＳＲＡＭのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後にライトイネーブ
ル信号を立ち下げ、前記ワード線の電位を前記フリップ
フロップの電源電圧まで上昇し、前記データに相当する
電圧を、前記第１，第２のビット線に供給して前記第
１，第２のビット線の間の電圧を、前記データに相当す
る電圧で安定させた後に前記ライトイネーブル信号を立
ち上げ、その立上がりに同期して立ち上がるパルス電圧
である内部書き込みパルスを生成し、前記内部書き込み
パルスの立上がりに同期して前記ワード線の電位を前記
電源電圧よりも昇圧させて前記第１，第２のトランスフ
ァトランジスタを十分にＯＮし、前記データに相当する
電圧を、前記第１，第２のビット線から前記フリップフ
ロップに供給してデータの書き込みを行うことを特徴と
するＳＲＡＭのデータ書き込み方法により、上記目的を
達成するものである。
【００１５】
【発明の実施の形態】以下で本発明の一実施形態に係る
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置で
あるＳＲＡＭは、図２にそのメモリセルを、図３に全体
の構成を示す一般的なＳＲＡＭであるので、これらの構
成、動作については詳細には説明せず、書き込み方法に
ついて中心に説明する。なお、図１は本実施形態に係る
ＳＲＡＭのデータ書き込み方法について説明するタイミ
ングチャートである。
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置で
あるＳＲＡＭは、図２にそのメモリセルを、図３に全体
の構成を示す一般的なＳＲＡＭであるので、これらの構
成、動作については詳細には説明せず、書き込み方法に
ついて中心に説明する。なお、図１は本実施形態に係る
ＳＲＡＭのデータ書き込み方法について説明するタイミ
ングチャートである。
【００１６】上記のメモリセルにデータを書き込む際に
は、第１，第２のトランスファトランジスタＴ１１，Ｔ
１３のゲートに電圧を印加してこれらをＯＮさせ、第
１，第２のビット線ＢＬ１１，ＢＬ１２から、第１のド
ライバトランジスタＴ１２、第２のドライバトランジス
タＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ１
６より構成されるフリップフロップにデータを書き込む
わけだが、ＳＲＡＭ全体としての動作は以下に示すよう
になる。
は、第１，第２のトランスファトランジスタＴ１１，Ｔ
１３のゲートに電圧を印加してこれらをＯＮさせ、第
１，第２のビット線ＢＬ１１，ＢＬ１２から、第１のド
ライバトランジスタＴ１２、第２のドライバトランジス
タＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ１
６より構成されるフリップフロップにデータを書き込む
わけだが、ＳＲＡＭ全体としての動作は以下に示すよう
になる。
【００１７】最初に、チップイネーブル信号ＣＥ１，Ｃ
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図１ではＡＤＤ）が切
り替わり、この切り替わりをアドレス変化検知回路１が
検出してアドレス変化検知信号ＡＴＤが生成されて図３
の制御信号発生回路８に出力される。なお、図１におい
てｔＷＣはアドレスＡＤＤの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図１ではＡＤＤ）が切
り替わり、この切り替わりをアドレス変化検知回路１が
検出してアドレス変化検知信号ＡＴＤが生成されて図３
の制御信号発生回路８に出力される。なお、図１におい
てｔＷＣはアドレスＡＤＤの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。
【００１８】そして、プリデコーダ回路２を介してロー
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、従来のＳＲＡＭでは、図４に示すように
ライトサイクルｔＷＣのほとんどの期間、ワード線の電
位ＷＬは電源電圧Ｖｃｃよりも高い電圧のＶｏまで昇圧
されていたが、本実施形態のＳＲＡＭでは、この時点で
は電源電圧Ｖｃｃまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３は十分にＯＮして
いない。
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、従来のＳＲＡＭでは、図４に示すように
ライトサイクルｔＷＣのほとんどの期間、ワード線の電
位ＷＬは電源電圧Ｖｃｃよりも高い電圧のＶｏまで昇圧
されていたが、本実施形態のＳＲＡＭでは、この時点で
は電源電圧Ｖｃｃまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３は十分にＯＮして
いない。
【００１９】次いで図１に示すようにアドレスＡ０〜Ａ
１（図１ではＡＤＤ）が切り替わってからセットアップ
タイムｔＡＳだけ経過してアドレスＡＤＤが安定したの
ちに、ＷＥ検知回路５に入力されるライトイネーブル信
号ＷＥが“Ｈ”から“Ｌ”に切り替わる。その後、入出
力回路１３，カラムデコーダ回路を介してデータ（図１
ではＩ／Ｏ）が入力され、これによって選択されたメモ
リセルに接続されたビット線（図２ではＢＬ１１，ＢＬ
１２）の電位が書き込むべきデータに対応した電位まで
変化する。例えば“Ｈ”のデータが書き込まれる場合に
は、ビット線の電位が上昇したのちに所定の電圧で安定
する。このようにして、ライトイネーブル信号ＷＥが
“Ｌ”に切り替わることで選択セルは書き込み可能な状
態になる。しかしながら、上述のように選択セルに接続
された第１，第２のトランスファトランジスタＴ１１，
Ｔ１３は十分にＯＮしていないので、選択セル内のフリ
ップフロップには、微小な電圧が保持されるに留まり、
データが十分に書き込まれた状態とはいえない。
１（図１ではＡＤＤ）が切り替わってからセットアップ
タイムｔＡＳだけ経過してアドレスＡＤＤが安定したの
ちに、ＷＥ検知回路５に入力されるライトイネーブル信
号ＷＥが“Ｈ”から“Ｌ”に切り替わる。その後、入出
力回路１３，カラムデコーダ回路を介してデータ（図１
ではＩ／Ｏ）が入力され、これによって選択されたメモ
リセルに接続されたビット線（図２ではＢＬ１１，ＢＬ
１２）の電位が書き込むべきデータに対応した電位まで
変化する。例えば“Ｈ”のデータが書き込まれる場合に
は、ビット線の電位が上昇したのちに所定の電圧で安定
する。このようにして、ライトイネーブル信号ＷＥが
“Ｌ”に切り替わることで選択セルは書き込み可能な状
態になる。しかしながら、上述のように選択セルに接続
された第１，第２のトランスファトランジスタＴ１１，
Ｔ１３は十分にＯＮしていないので、選択セル内のフリ
ップフロップには、微小な電圧が保持されるに留まり、
データが十分に書き込まれた状態とはいえない。
【００２０】こうしてビット線ＢＬ１１，ＢＬ１２の電
位が安定した後に、ライトイネーブル信号ＷＥが立上が
る。このライトイネーブル信号ＷＥの立ち上がりをＷＥ
検知回路５が検出して、セル内のフリップフロップへの
データ書き込みタイミングを指定する内部書き込みパル
スＷＥＤを生成する。このパルスは、ライトイネーブル
信号ＷＥの立ち上がりとほぼ同期している基本パルスで
ある。
位が安定した後に、ライトイネーブル信号ＷＥが立上が
る。このライトイネーブル信号ＷＥの立ち上がりをＷＥ
検知回路５が検出して、セル内のフリップフロップへの
データ書き込みタイミングを指定する内部書き込みパル
スＷＥＤを生成する。このパルスは、ライトイネーブル
信号ＷＥの立ち上がりとほぼ同期している基本パルスで
ある。
【００２１】次いでこの内部書き込みパルスＷＥＤの立
上がりに同期して、ワード線電位制御回路９がワード線
の電位をＶｏまで昇圧させる。これにより、第１，第２
のトランスファトランジスタＴ１１，Ｔ１３ははじめて
十分にＯＮし、第１，第２のビット線ＢＬ１１，ＢＬ１
２の電圧がセル内の上述のフリップフロップに供給さ
れ、所定のデータが書き込まれることになる。
上がりに同期して、ワード線電位制御回路９がワード線
の電位をＶｏまで昇圧させる。これにより、第１，第２
のトランスファトランジスタＴ１１，Ｔ１３ははじめて
十分にＯＮし、第１，第２のビット線ＢＬ１１，ＢＬ１
２の電圧がセル内の上述のフリップフロップに供給さ
れ、所定のデータが書き込まれることになる。
【００２２】以上説明したように、本発明の実施形態に
係るＳＲＡＭのデータ書き込み方法によれば、第１，第
２のビット線ＢＬ１１，ＢＬ１２の電位が安定した後に
立ち上がるライトイネーブル信号ＷＥの立ち上がりを検
出してこれにより内部書き込みパルスＷＥＤを生成し、
この内部書き込みパルスＷＥＤの立上がりに同期してワ
ード線ＷＬの電位を電源電圧Ｖｃｃよりも高い電圧Ｖｏ
に昇圧して第１，第２のトランスファトランジスタＴ１
１，Ｔ１３をＯＮさせて選択セル内のフリップフロップ
にデータを書き込んでいる。
係るＳＲＡＭのデータ書き込み方法によれば、第１，第
２のビット線ＢＬ１１，ＢＬ１２の電位が安定した後に
立ち上がるライトイネーブル信号ＷＥの立ち上がりを検
出してこれにより内部書き込みパルスＷＥＤを生成し、
この内部書き込みパルスＷＥＤの立上がりに同期してワ
ード線ＷＬの電位を電源電圧Ｖｃｃよりも高い電圧Ｖｏ
に昇圧して第１，第２のトランスファトランジスタＴ１
１，Ｔ１３をＯＮさせて選択セル内のフリップフロップ
にデータを書き込んでいる。
【００２３】このため、アドレス変化検知信号ＡＴＤが
検出されてからライトイネーブル信号ＷＥが立ち上がる
までの期間、ワード線の電位ＷＬは電源電圧Ｖｃｃ以上
には昇圧されておらず、ライトサイクル期間中常時ワー
ド線を電源電圧Ｖｃｃよりも高い電圧Ｖｏに昇圧させて
いた従来のワード線昇圧による低電圧対策に比して消費
電力のロスが少なくすることができ、低電圧化とともに
低消費電力化を実現することが可能となる。
検出されてからライトイネーブル信号ＷＥが立ち上がる
までの期間、ワード線の電位ＷＬは電源電圧Ｖｃｃ以上
には昇圧されておらず、ライトサイクル期間中常時ワー
ド線を電源電圧Ｖｃｃよりも高い電圧Ｖｏに昇圧させて
いた従来のワード線昇圧による低電圧対策に比して消費
電力のロスが少なくすることができ、低電圧化とともに
低消費電力化を実現することが可能となる。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置のデータ書き込み方法によれば、ライトイネ
ーブル信号の立上がりの検出結果である内部書き込みパ
ルスに基づいて、ライトサイクルのうち電源電圧より高
い電圧までワード線を昇圧して第１，第２のトランスフ
ァトランジスタをＯＮさせてデータをフリップフロップ
に書き込んであり、ワード線を電源電圧より昇圧させて
いる期間を従来のワード線昇圧方式よりも短くしている
ので、この分の消費電力のロスを従来のワード線昇圧方
式よりも少なくすることができ、低消費電力化、低電圧
化が可能になる。
体記憶装置のデータ書き込み方法によれば、ライトイネ
ーブル信号の立上がりの検出結果である内部書き込みパ
ルスに基づいて、ライトサイクルのうち電源電圧より高
い電圧までワード線を昇圧して第１，第２のトランスフ
ァトランジスタをＯＮさせてデータをフリップフロップ
に書き込んであり、ワード線を電源電圧より昇圧させて
いる期間を従来のワード線昇圧方式よりも短くしている
ので、この分の消費電力のロスを従来のワード線昇圧方
式よりも少なくすることができ、低消費電力化、低電圧
化が可能になる。
【図１】本発明の一実施形態に係る半導体記憶装置のデ
ータ書き込み方法を説明するタイミングチャートであ
る。
ータ書き込み方法を説明するタイミングチャートであ
る。
【図２】一般のＳＲＡＭのメモリセルの構成について説
明する図である。
明する図である。
【図３】一般のＳＲＡＭの全体の構成を説明する図であ
る。
る。
【図４】従来の半導体記憶装置のデータ書き込み方法に
ついて説明するタイミングチャートである。
ついて説明するタイミングチャートである。
Ｔ１１ 第１のトランスファトランジスタ Ｔ１２ 第１のドライバトランジスタ Ｔ１３ 第２のトランスファトランジスタ Ｔ１４ 第２のドライバトランジスタ Ｔ１５ 第１の負荷素子 Ｔ１６ 第２の負荷素子 ＢＬ１１ 第１のビット線 ＢＬ１２ 第２のビット線 ＷＬ ワード線 Ｖｃｃ 電源電圧 ＷＥ ライトイネーブル信号 ＡＴＤ アドレス変化検知信号 ＷＥＤ 内部書き込みパルス
Claims (2)
- 【請求項１】 第１のビット線と、第２のビット線と、
ワード線と、データを保持するためのフリップフロップ
と、前記第１のビット線にソースが接続し、ドレインが
前記フリップフロップに接続し、ゲートが前記ワード線
に接続したＭＯＳＦＥＴからなる第１のトランスファト
ランジスタと、前記第２のビット線にソースが接続し、
ドレインが前記フリップフロップに接続し、ゲートが前
記ワード線に接続したＭＯＳＦＥＴからなる第２のトラ
ンスファトランジスタとを備えたメモリセルを複数有す
る半導体記憶装置のデータ書き込み方法において、 ライトサイクルにおいて、書き込み対象のチップとアド
レスとを選択した後にライトイネーブル信号を立ち下
げ、前記ワード線の電位を前記フリップフロップの電源
電圧まで上昇させ、 前記データに相当する電圧を前記第１，第２のビット線
に供給して前記第１，第２のビット線の間の電圧を前記
データに相当する電圧で安定させた後に前記ライトイネ
ーブル信号を立ち上げ、その立上がりに同期して立ち上
がるパルス電圧である内部書き込みパルスを生成し、 前記内部書き込みパルスの立上がりに同期して前記ワー
ド線の電位を前記電源電圧よりも昇圧させて前記第１，
第２のトランスファトランジスタを十分にＯＮし、前記
データに相当する電圧を、前記第１，第２のビット線か
ら前記フリップフロップに供給してデータの書き込みを
行うことを特徴とする半導体記憶装置のデータ書き込み
方法。 - 【請求項２】 前記フリップフロップは、 ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタと、ｎチャネルのＭＯＳＦＥＴからなる第２の
ドライバトランジスタと、ｐチャネルのＭＯＳＦＥＴか
らなる第１の負荷素子と、ｐチャネルのＭＯＳＦＥＴか
らなる第２の負荷素子とを有し、 前記第１のドライバトランジスタのソースが前記第１の
負荷素子のドレインと接続し、前記第１のドライバトラ
ンジスタと前記第１の負荷素子のゲートが共通であっ
て、前記第２のドライバトランジスタソースと接続し、 前記第２のドライバトランジスタソースは第２の負荷素
子のドレインと接続し、前記第２のドライバトランジス
タと前記第２の負荷素子のゲートが共通であって、前記
第１のドライバトランジスタのソースに接続し、 かつ前記第１，第２の負荷素子のソースがともに電源線
に接続し、前記第１，第２のドライバトランジスタのド
レインは接地していることで構成されるＳＲＡＭに、デ
ータを書き込むことを特徴とする請求項１記載の半導体
記憶装置のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200282A JPH1145578A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置のデータ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200282A JPH1145578A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置のデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145578A true JPH1145578A (ja) | 1999-02-16 |
Family
ID=16421731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200282A Pending JPH1145578A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置のデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145578A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9013914B2 (en) | 2012-08-21 | 2015-04-21 | Fujitsu Semiconductor Limited | Semiconductor memory device and method for controlling semiconductor memory device |
-
1997
- 1997-07-25 JP JP9200282A patent/JPH1145578A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9013914B2 (en) | 2012-08-21 | 2015-04-21 | Fujitsu Semiconductor Limited | Semiconductor memory device and method for controlling semiconductor memory device |
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