JPH07287981A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07287981A JPH07287981A JP6081455A JP8145594A JPH07287981A JP H07287981 A JPH07287981 A JP H07287981A JP 6081455 A JP6081455 A JP 6081455A JP 8145594 A JP8145594 A JP 8145594A JP H07287981 A JPH07287981 A JP H07287981A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】データラッチ付きＤＲＡＭにおいて、ワード線
に接続されているメモリセルの電荷転送用ＭＯＳトラン
ジスタのゲート絶縁膜にワード線昇圧電位が印加される
デューティを従来よりも小さくし、ゲート絶縁膜の長期
の信頼性の確保、ゲート絶縁膜のスクリーニングテスト
を行う際のテストの低減を図る。 【構成】ＤＲＡＭセルアレイ１０からの読み出しデータ
をセンスするセンスアンプ１４の次段に転送ゲート１５
を介して設けられたデータラッチ回路１６を有し、デー
タラッチ回路とデータバスＤＱ、／ＤＱとの間でデータ
転送を行うデータラッチ付きＤＲＡＭにおいて、ロウデ
コーダ１２が選択したワード線ＷＬを活性状態に設定す
る時間を一定時間以下に制御するロウ系制御回路２３ｂ
を具備することを特徴とする。
に接続されているメモリセルの電荷転送用ＭＯＳトラン
ジスタのゲート絶縁膜にワード線昇圧電位が印加される
デューティを従来よりも小さくし、ゲート絶縁膜の長期
の信頼性の確保、ゲート絶縁膜のスクリーニングテスト
を行う際のテストの低減を図る。 【構成】ＤＲＡＭセルアレイ１０からの読み出しデータ
をセンスするセンスアンプ１４の次段に転送ゲート１５
を介して設けられたデータラッチ回路１６を有し、デー
タラッチ回路とデータバスＤＱ、／ＤＱとの間でデータ
転送を行うデータラッチ付きＤＲＡＭにおいて、ロウデ
コーダ１２が選択したワード線ＷＬを活性状態に設定す
る時間を一定時間以下に制御するロウ系制御回路２３ｂ
を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にメモリセルからの読み出しデータをセンスする
センスアンプの次段に設けられたデータラッチ回路を有
し、データラッチ回路とデータバスとの間で高速にデー
タ転送を行うデータラッチ付きダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）に関する。
り、特にメモリセルからの読み出しデータをセンスする
センスアンプの次段に設けられたデータラッチ回路を有
し、データラッチ回路とデータバスとの間で高速にデー
タ転送を行うデータラッチ付きダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】図１は、データラッチ付きＤＲＡＭの一
般的な構成の一部を示している。このデータラッチ付き
ＤＲＡＭは、通常の汎用ＤＲＡＭのメモリコア部におい
てセンスアンプの次段にデータラッチ回路が設けられた
構成を有する。
般的な構成の一部を示している。このデータラッチ付き
ＤＲＡＭは、通常の汎用ＤＲＡＭのメモリコア部におい
てセンスアンプの次段にデータラッチ回路が設けられた
構成を有する。
【０００３】即ち、１０はＤＲＡＭセルアレイ、１１は
ロウアドレスバッファ、１２はロウデコーダ、１３はワ
ード線昇圧電位発生回路、１４はセンスアンプ、１５は
転送ゲート、１６はデータラッチ回路、１７はカラムア
ドレスバッファ、１８はカラムデコーダ、１９はカラム
選択ゲート、ＤＱ、／ＤＱはデータバス、２０は入／出
力バッファ、２２は転送ゲートバッファ、２３はロウ系
制御回路である。
ロウアドレスバッファ、１２はロウデコーダ、１３はワ
ード線昇圧電位発生回路、１４はセンスアンプ、１５は
転送ゲート、１６はデータラッチ回路、１７はカラムア
ドレスバッファ、１８はカラムデコーダ、１９はカラム
選択ゲート、ＤＱ、／ＤＱはデータバス、２０は入／出
力バッファ、２２は転送ゲートバッファ、２３はロウ系
制御回路である。
【０００４】ここで、ＤＲＡＭセルアレイ１０がｍ行ｎ
列構成であるとすると、データラッチ回路１６は、１行
分のデータを保持できるｎ個のラッチ回路が配列されて
いる。この構成は、キャッシュ付きＤＲＡＭにおいてキ
ャッシュ部が１行ｎ列のデータラッチ回路となっている
ものと類似している。
列構成であるとすると、データラッチ回路１６は、１行
分のデータを保持できるｎ個のラッチ回路が配列されて
いる。この構成は、キャッシュ付きＤＲＡＭにおいてキ
ャッシュ部が１行ｎ列のデータラッチ回路となっている
ものと類似している。
【０００５】図２は、図１中のＤＲＡＭセルアレイの一
列分に対応する回路とデータバス（ＤＱ、／ＤＱ）、デ
ータバス負荷回路２１の一例を示している。図２におい
て、ダイナミック型メモリセルＭＣは情報記憶用キャパ
シタＣおよび電荷転送ゲート用ＭＯＳトランジスタＱを
有する。ワード線ＷＬはメモリセルアレイ１０中の同一
行のメモリセルＭＣに接続されている。（ＢＬ、／Ｂ
Ｌ）はビット線対、（ＤＬ、／ＤＬ）はデータ線、（Ｄ
Ｑ、／ＤＱ）はデータバス、ＬＷは転送ゲート制御信
号、ＣＳＬはカラム選択制御信号、／ＬＤＥは負荷制御
信号である。
列分に対応する回路とデータバス（ＤＱ、／ＤＱ）、デ
ータバス負荷回路２１の一例を示している。図２におい
て、ダイナミック型メモリセルＭＣは情報記憶用キャパ
シタＣおよび電荷転送ゲート用ＭＯＳトランジスタＱを
有する。ワード線ＷＬはメモリセルアレイ１０中の同一
行のメモリセルＭＣに接続されている。（ＢＬ、／Ｂ
Ｌ）はビット線対、（ＤＬ、／ＤＬ）はデータ線、（Ｄ
Ｑ、／ＤＱ）はデータバス、ＬＷは転送ゲート制御信
号、ＣＳＬはカラム選択制御信号、／ＬＤＥは負荷制御
信号である。
【０００６】次に、上記構成のＤＲＡＭの読み出し動作
について、図１０に示すタイミング波形図を参照しなが
ら説明する。読み出し時に／ＲＡＳ（ロウアドレススト
ロウブ）信号が活性化され、これに同期してロウアドレ
ス信号が入力される。上記／ＲＡＳ信号の活性化によ
り、ロウ系制御回路２３が駆動され、さらに、ワード線
昇圧電位発生回路１３によってワード線昇圧電位（通
常、電源電圧Ｖccの約１．５倍）が生成される。このワ
ード線昇圧電位はロウデコーダ１２の電源として与えら
れ、このロウデコーダ１２によって選択されたワード線
ＷＬに昇圧電位が供給される。
について、図１０に示すタイミング波形図を参照しなが
ら説明する。読み出し時に／ＲＡＳ（ロウアドレススト
ロウブ）信号が活性化され、これに同期してロウアドレ
ス信号が入力される。上記／ＲＡＳ信号の活性化によ
り、ロウ系制御回路２３が駆動され、さらに、ワード線
昇圧電位発生回路１３によってワード線昇圧電位（通
常、電源電圧Ｖccの約１．５倍）が生成される。このワ
ード線昇圧電位はロウデコーダ１２の電源として与えら
れ、このロウデコーダ１２によって選択されたワード線
ＷＬに昇圧電位が供給される。
【０００７】このようにワード線ＷＬが活性化される
と、そのワード線に対応したＤＲＡＭセルから、それぞ
れ対応したビット線ＢＬあるいは／ＢＬに読み出され
る。さらに、前記ロウ系制御回路２３により発生された
センスアンプ制御信号／ＳＡＮ、ＳＡＰが活性化され、
前記したようにビット線ＢＬ、／ＢＬに読み出された同
一ロウ上のｎ列分のデータがｎ個のセンスアンプ１４に
よりセンスされ、ラッチされる。この後、転送ゲート制
御信号ＬＷが活性化されてセンスアンプ１４とデータラ
ッチ回路１６との間の転送ゲート１５がオンにされ、セ
ンスアンプ１４によりラッチされているデータがデータ
ラッチ回路１６に転送される。データラッチ回路１６の
ラッチデータは、カラムアドレス信号入力をカラムデコ
ーダ１８がデコードすることによって選択されたカラム
選択ゲート１９を経てデータバス（ＤＱ、／ＤＱ）およ
び入／出力バッファ２０を介して外部データバスに出力
される。
と、そのワード線に対応したＤＲＡＭセルから、それぞ
れ対応したビット線ＢＬあるいは／ＢＬに読み出され
る。さらに、前記ロウ系制御回路２３により発生された
センスアンプ制御信号／ＳＡＮ、ＳＡＰが活性化され、
前記したようにビット線ＢＬ、／ＢＬに読み出された同
一ロウ上のｎ列分のデータがｎ個のセンスアンプ１４に
よりセンスされ、ラッチされる。この後、転送ゲート制
御信号ＬＷが活性化されてセンスアンプ１４とデータラ
ッチ回路１６との間の転送ゲート１５がオンにされ、セ
ンスアンプ１４によりラッチされているデータがデータ
ラッチ回路１６に転送される。データラッチ回路１６の
ラッチデータは、カラムアドレス信号入力をカラムデコ
ーダ１８がデコードすることによって選択されたカラム
選択ゲート１９を経てデータバス（ＤＱ、／ＤＱ）およ
び入／出力バッファ２０を介して外部データバスに出力
される。
【０００８】上記動作において、データがデータラッチ
回路１６に転送された時点で転送ゲート１５がオフにさ
れることにより、ＤＲＡＭセルアレイ１０およびセンス
アンプ１４部はデータラッチ回路１６以降とは独立に動
作することが可能になる。
回路１６に転送された時点で転送ゲート１５がオフにさ
れることにより、ＤＲＡＭセルアレイ１０およびセンス
アンプ１４部はデータラッチ回路１６以降とは独立に動
作することが可能になる。
【０００９】このことを利用して、データラッチ回路１
６と外部データバスとの間で同一ロウ上のデータの授受
が行われている間に、次のロウアドレス信号を入力し、
この新たなロウアドレスに対応した同一ロウ上の新しい
データをセルアレイ１０からセンスアンプ１４に読み出
しておけば、データラッチ回路１６から外部データバス
へのラッチデータの転送が終了した時点で転送ゲート１
５を再びオンにしてセンスアンプ１４からデータラッチ
回路１６へ新しいデータを転送することが可能になる。
６と外部データバスとの間で同一ロウ上のデータの授受
が行われている間に、次のロウアドレス信号を入力し、
この新たなロウアドレスに対応した同一ロウ上の新しい
データをセルアレイ１０からセンスアンプ１４に読み出
しておけば、データラッチ回路１６から外部データバス
へのラッチデータの転送が終了した時点で転送ゲート１
５を再びオンにしてセンスアンプ１４からデータラッチ
回路１６へ新しいデータを転送することが可能になる。
【００１０】これにより、外部データバスからＤＲＡＭ
を見た場合、ロウアドレス入力に対応したデータをＤＲ
ＡＭセルアレイ１０からセンスアンプ１４まで読み出す
のに必要な時間（通常、５０ｎｓ以上）が見掛け上なく
なる。つまり、転送ゲート１５をオンにしてセンスアン
プ１４からデータラッチ回路１６へデータを転送した後
に転送ゲート１５をオフにするのに要する短時間（例え
ば１０ｎｓ以内）後に、再びデータラッチ回路１６から
新しいデータを高速に読み出せることになるという利点
がある。
を見た場合、ロウアドレス入力に対応したデータをＤＲ
ＡＭセルアレイ１０からセンスアンプ１４まで読み出す
のに必要な時間（通常、５０ｎｓ以上）が見掛け上なく
なる。つまり、転送ゲート１５をオンにしてセンスアン
プ１４からデータラッチ回路１６へデータを転送した後
に転送ゲート１５をオフにするのに要する短時間（例え
ば１０ｎｓ以内）後に、再びデータラッチ回路１６から
新しいデータを高速に読み出せることになるという利点
がある。
【００１１】ところで、上記した従来のデータラッチ付
きＤＲＡＭは、ワード線駆動方式に関して以下に述べる
ような問題があった。前述したように、ワード線ＷＬが
活性化され、メモリセルＭＣからデータがセンスアンプ
１４に読み出され、データラッチ回路１６へデータが転
送された後、／ＲＡＳ信号の後縁に同期してワード線Ｗ
Ｌが非活性化され、続いて、センスアンプ活性化信号／
ＳＡＮ、ＳＡＰが非活性化され、センスアンプ１４の一
対の入力ノードが接続されているビット線対（ＢＬ、／
ＢＬ）の電位がイコライズされる。この場合、ワード線
ＷＬは一旦活性化されると、／ＲＡＳ信号の後縁まで通
常６０ｎｓ以上にわたって活性状態になる。
きＤＲＡＭは、ワード線駆動方式に関して以下に述べる
ような問題があった。前述したように、ワード線ＷＬが
活性化され、メモリセルＭＣからデータがセンスアンプ
１４に読み出され、データラッチ回路１６へデータが転
送された後、／ＲＡＳ信号の後縁に同期してワード線Ｗ
Ｌが非活性化され、続いて、センスアンプ活性化信号／
ＳＡＮ、ＳＡＰが非活性化され、センスアンプ１４の一
対の入力ノードが接続されているビット線対（ＢＬ、／
ＢＬ）の電位がイコライズされる。この場合、ワード線
ＷＬは一旦活性化されると、／ＲＡＳ信号の後縁まで通
常６０ｎｓ以上にわたって活性状態になる。
【００１２】従って、ワード線ＷＬに接続されているメ
モリセルＭＣのトランスファゲート用ＭＯＳトランジス
タＱのゲート絶縁膜にワード線昇圧電位が印加されるデ
ューティが大きくなる。これに伴い、上記ゲート絶縁膜
の長期の信頼性の確保が困難になると共に、ウエハー状
態あるいはパッケージング後に上記ゲート絶縁膜のスク
リーニングテストを行う際のテスト時間が長くなり、テ
ストコストが高くなる。
モリセルＭＣのトランスファゲート用ＭＯＳトランジス
タＱのゲート絶縁膜にワード線昇圧電位が印加されるデ
ューティが大きくなる。これに伴い、上記ゲート絶縁膜
の長期の信頼性の確保が困難になると共に、ウエハー状
態あるいはパッケージング後に上記ゲート絶縁膜のスク
リーニングテストを行う際のテスト時間が長くなり、テ
ストコストが高くなる。
【００１３】
【発明が解決しようとする課題】上記したように従来の
データラッチ付きＤＲＡＭは、ワード線に接続されてい
るメモリセルの電荷転送用ＭＯＳトランジスタのゲート
絶縁膜にワード線昇圧電位が印加されるデューティが大
きくなり、ゲート絶縁膜の長期の信頼性の確保が困難に
なると共にゲート絶縁膜のスクリーニングテストを行う
際のテスト時間が長くなり、テストコストが高くなると
いう問題があった。
データラッチ付きＤＲＡＭは、ワード線に接続されてい
るメモリセルの電荷転送用ＭＯＳトランジスタのゲート
絶縁膜にワード線昇圧電位が印加されるデューティが大
きくなり、ゲート絶縁膜の長期の信頼性の確保が困難に
なると共にゲート絶縁膜のスクリーニングテストを行う
際のテスト時間が長くなり、テストコストが高くなると
いう問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、ワード線に接続されているメモリセルの電荷
転送用ＭＯＳトランジスタのゲート絶縁膜にワード線昇
圧電位が印加されるデューティが小さく、ゲート絶縁膜
の長期の信頼性の確保が容易になると共にゲート絶縁膜
のスクリーニングテストを行う際のテスト時間の短縮、
テストコストの低減を図り得るデータラッチ付きの半導
体記憶装置を提供することを目的とする。
たもので、ワード線に接続されているメモリセルの電荷
転送用ＭＯＳトランジスタのゲート絶縁膜にワード線昇
圧電位が印加されるデューティが小さく、ゲート絶縁膜
の長期の信頼性の確保が容易になると共にゲート絶縁膜
のスクリーニングテストを行う際のテスト時間の短縮、
テストコストの低減を図り得るデータラッチ付きの半導
体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、メモリセルか
らの読み出しデータをセンスするセンスアンプの次段に
転送ゲートを介して設けられたデータラッチ回路を有
し、データラッチ回路とデータバスとの間でデータ転送
を行うデータラッチ付きＤＲＡＭにおいて、ロウデコー
ダが選択したワード線を活性状態に設定する時間を一定
時間以下に制御するロウ系制御回路を具備することを特
徴とする。
らの読み出しデータをセンスするセンスアンプの次段に
転送ゲートを介して設けられたデータラッチ回路を有
し、データラッチ回路とデータバスとの間でデータ転送
を行うデータラッチ付きＤＲＡＭにおいて、ロウデコー
ダが選択したワード線を活性状態に設定する時間を一定
時間以下に制御するロウ系制御回路を具備することを特
徴とする。
【００１６】
【作用】ワード線が活性化される時間をロウ系制御回路
により一定時間以下に制限することが可能になる。この
場合、ロウデコーダが選択したワード線を活性状態に設
定した後、一定時間が経過する前にセンスアンプからデ
ータラッチ回路へのデータ転送が終了されなかった場合
には上記一定時間の経過後に自動的にワード線を非活性
状態に設定するように制御し、上記一定時間が経過する
前にセンスアンプからデータラッチ回路へのデータ転送
が終了された場合には上記一定時間記の経過前に自動的
にワード線を非活性状態に設定するように構成すること
も可能である。
により一定時間以下に制限することが可能になる。この
場合、ロウデコーダが選択したワード線を活性状態に設
定した後、一定時間が経過する前にセンスアンプからデ
ータラッチ回路へのデータ転送が終了されなかった場合
には上記一定時間の経過後に自動的にワード線を非活性
状態に設定するように制御し、上記一定時間が経過する
前にセンスアンプからデータラッチ回路へのデータ転送
が終了された場合には上記一定時間記の経過前に自動的
にワード線を非活性状態に設定するように構成すること
も可能である。
【００１７】これにより、ワード線に接続されているメ
モリセルのトランスファゲート用ＭＯＳトランジスタの
ゲート絶縁膜にワード線昇圧電位が印加されるデューテ
ィが従来よりも小さくなり、ゲート絶縁膜の長期の信頼
性の確保が容易になると共にゲート絶縁膜のスクリーニ
ングテストを行う際のテスト時間の短縮、テストコスト
の低減を図ることができる。
モリセルのトランスファゲート用ＭＯＳトランジスタの
ゲート絶縁膜にワード線昇圧電位が印加されるデューテ
ィが従来よりも小さくなり、ゲート絶縁膜の長期の信頼
性の確保が容易になると共にゲート絶縁膜のスクリーニ
ングテストを行う際のテスト時間の短縮、テストコスト
の低減を図ることができる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るデータ
ラッチ付きＤＲＡＭの一部を示している。
に説明する。図１は、本発明の第１実施例に係るデータ
ラッチ付きＤＲＡＭの一部を示している。
【００１９】このデータラッチ付きＤＲＡＭは、従来の
データラッチ付きＤＲＡＭと比べてロウ系制御回路２３
の構成が異なる。即ち、１０はダイナミック型メモリセ
ルがｍ行×ｎ列の行列状に配列されているメモリセルア
レイ、１１はロウアドレスバッファ、１２は上記メモリ
セルアレイ１０中の任意の行のワード線ＷＬを指定する
ためのロウアドレス信号をデコードするロウデコーダで
ある。
データラッチ付きＤＲＡＭと比べてロウ系制御回路２３
の構成が異なる。即ち、１０はダイナミック型メモリセ
ルがｍ行×ｎ列の行列状に配列されているメモリセルア
レイ、１１はロウアドレスバッファ、１２は上記メモリ
セルアレイ１０中の任意の行のワード線ＷＬを指定する
ためのロウアドレス信号をデコードするロウデコーダで
ある。
【００２０】ロウ系制御回路２３は、図３中に示す２３
ａのように、／ＲＡＳ信号が入力し、ロウデコーダ１２
が選択するワード線ＷＬを活性状態に設定する時間を一
定時間に制御する制御信号Ｓ１を出力するワード線制御
回路３０と、／ＲＡＳ信号の活性化タイミングより所定
タイミング遅れたセンスアンプ制御信号／ＳＡＮ、ＳＡ
Ｐを生成するセンスアンプ駆動回路２４などを含む。
ａのように、／ＲＡＳ信号が入力し、ロウデコーダ１２
が選択するワード線ＷＬを活性状態に設定する時間を一
定時間に制御する制御信号Ｓ１を出力するワード線制御
回路３０と、／ＲＡＳ信号の活性化タイミングより所定
タイミング遅れたセンスアンプ制御信号／ＳＡＮ、ＳＡ
Ｐを生成するセンスアンプ駆動回路２４などを含む。
【００２１】上記ワード線制御回路３０として、／ＲＡ
Ｓ信号が入力し、この／ＲＡＳ信号のパルスの前縁（立
下がり）に同期して／ＲＡＳ信号のパルス幅（活性化時
間）より短い所定の時間ＴWD1 だけ“Ｈ”レベルになる
制御信号Ｓ１を生成し、この制御信号Ｓ１をロウデコー
ダ１２およびワード線昇圧電位発生回路１３に供給する
ＲＡＳタイマー回路が用いられている。
Ｓ信号が入力し、この／ＲＡＳ信号のパルスの前縁（立
下がり）に同期して／ＲＡＳ信号のパルス幅（活性化時
間）より短い所定の時間ＴWD1 だけ“Ｈ”レベルになる
制御信号Ｓ１を生成し、この制御信号Ｓ１をロウデコー
ダ１２およびワード線昇圧電位発生回路１３に供給する
ＲＡＳタイマー回路が用いられている。
【００２２】これにより、ロウデコーダ１２は、上記制
御信号Ｓ１の活性化期間に駆動され、上記制御信号Ｓ１
の活性化タイミングより少し遅れてロウアドレス信号の
デコード動作を開始し、上記制御信号Ｓ１の非活性化に
同期してデコード動作を終了する。また、ワード線昇圧
電位発生回路１３は、前記制御信号Ｓ１の活性化期間に
駆動され、上記制御信号Ｓ１の活性化タイミングより少
し遅れてワード線昇圧電位（通常、電源電圧Ｖccの約
１．５倍）を生成してロウデコーダ１２の電源として与
え、上記制御信号Ｓ１の非活性化に同期して昇圧動作を
終了する。
御信号Ｓ１の活性化期間に駆動され、上記制御信号Ｓ１
の活性化タイミングより少し遅れてロウアドレス信号の
デコード動作を開始し、上記制御信号Ｓ１の非活性化に
同期してデコード動作を終了する。また、ワード線昇圧
電位発生回路１３は、前記制御信号Ｓ１の活性化期間に
駆動され、上記制御信号Ｓ１の活性化タイミングより少
し遅れてワード線昇圧電位（通常、電源電圧Ｖccの約
１．５倍）を生成してロウデコーダ１２の電源として与
え、上記制御信号Ｓ１の非活性化に同期して昇圧動作を
終了する。
【００２３】なお、図１において、１４は前記メモリセ
ルアレイ１０の列数（ｎ）と同数設けられ、上記ロウデ
コーダ１２により選択された行のメモリセルから読み出
された１行分のデータをセンスして一時的に保持するセ
ンスアンプである。（ＤＬ、／ＤＬ）は上記複数のセン
スアンプ１４にそれぞれ対応して接続されたデータ線で
ある。
ルアレイ１０の列数（ｎ）と同数設けられ、上記ロウデ
コーダ１２により選択された行のメモリセルから読み出
された１行分のデータをセンスして一時的に保持するセ
ンスアンプである。（ＤＬ、／ＤＬ）は上記複数のセン
スアンプ１４にそれぞれ対応して接続されたデータ線で
ある。
【００２４】１６は前記メモリセルアレイ１０の列数
（ｎ）と同数設けられ、上記複数のデータ線（ＤＬ、／
ＤＬ）にそれぞれ対応して接続され、このデータ線のデ
ータをそれぞれラッチするためのデータラッチ回路であ
る。
（ｎ）と同数設けられ、上記複数のデータ線（ＤＬ、／
ＤＬ）にそれぞれ対応して接続され、このデータ線のデ
ータをそれぞれラッチするためのデータラッチ回路であ
る。
【００２５】１５は上記複数のデータラッチ回路１６と
前記複数のセンスアンプ１４との間で前記データ線にそ
れぞれ対応して挿入された転送ゲートである。１７はカ
ラムアドレスバッファ、１８は前記メモリセルアレイ１
０中の任意の列を指定するためのカラムアドレス信号を
デコードするカラムデコーダである。１９は上記複数の
転送ゲート１５の前記データラッチ回路１６側のデータ
線（ＤＬ、／ＤＬ）にそれぞれ対応して挿入され、上記
カラムデコーダ１８によりスイッチ制御され、前記複数
のデータラッチ回路１６のうちの少なくとも一つを選択
するためのカラム選択ゲートである。
前記複数のセンスアンプ１４との間で前記データ線にそ
れぞれ対応して挿入された転送ゲートである。１７はカ
ラムアドレスバッファ、１８は前記メモリセルアレイ１
０中の任意の列を指定するためのカラムアドレス信号を
デコードするカラムデコーダである。１９は上記複数の
転送ゲート１５の前記データラッチ回路１６側のデータ
線（ＤＬ、／ＤＬ）にそれぞれ対応して挿入され、上記
カラムデコーダ１８によりスイッチ制御され、前記複数
のデータラッチ回路１６のうちの少なくとも一つを選択
するためのカラム選択ゲートである。
【００２６】２０は前記カラム選択ゲート１９により選
択されたデータラッチ回路１６との間で入／出力データ
の授受を行う入／出力バッファである。（ＤＱ、／Ｄ
Ｑ）は上記入／出力バッファ２０と前記カラム選択ゲー
ト１９とを接続するためのデータバスである。
択されたデータラッチ回路１６との間で入／出力データ
の授受を行う入／出力バッファである。（ＤＱ、／Ｄ
Ｑ）は上記入／出力バッファ２０と前記カラム選択ゲー
ト１９とを接続するためのデータバスである。
【００２７】２２は転送ゲート１５を所定期間にオン状
態に制御するための転送ゲート制御信号ＬＷを受け、転
送ゲート１５に供給する転送ゲートバッファである。図
２は、図１のＤＲＡＭセルアレイの一列分に対応する回
路とデータバス（ＤＱ、／ＤＱ）、データバス負荷回路
２１の一例を示している。
態に制御するための転送ゲート制御信号ＬＷを受け、転
送ゲート１５に供給する転送ゲートバッファである。図
２は、図１のＤＲＡＭセルアレイの一列分に対応する回
路とデータバス（ＤＱ、／ＤＱ）、データバス負荷回路
２１の一例を示している。
【００２８】図２において、ダイナミック型メモリセル
ＭＣ（代表的に１個示す）は情報記憶用キャパシタＣお
よび電荷転送ゲート用ＭＯＳトランジスタＱを有する。
ワード線ＷＬ（代表的に１本示す）は、メモリセルアレ
イ１０中の同一行のメモリセルＭＣに接続されている。
ＭＣ（代表的に１個示す）は情報記憶用キャパシタＣお
よび電荷転送ゲート用ＭＯＳトランジスタＱを有する。
ワード線ＷＬ（代表的に１本示す）は、メモリセルアレ
イ１０中の同一行のメモリセルＭＣに接続されている。
【００２９】（ＢＬ、／ＢＬ）はビット線対、（ＤＬ、
／ＤＬ）はデータ線、（ＤＱ、／ＤＱ）はデータバス、
Ｎ１およびＮ２は転送ゲート１５用の第１のＭＯＳトラ
ンジスタ、ＬＷは転送ゲート制御信号、Ｎ５およびＮ６
はカラム選択ゲート１９用の第２のＭＯＳトランジス
タ、ＣＳＬはカラム選択制御信号である。
／ＤＬ）はデータ線、（ＤＱ、／ＤＱ）はデータバス、
Ｎ１およびＮ２は転送ゲート１５用の第１のＭＯＳトラ
ンジスタ、ＬＷは転送ゲート制御信号、Ｎ５およびＮ６
はカラム選択ゲート１９用の第２のＭＯＳトランジス
タ、ＣＳＬはカラム選択制御信号である。
【００３０】センスアンプ１４は、ＰＭＯＳセンスアン
プ１４ＰおよびＮＭＯＳセンスアンプ１４Ｎからなり、
／ＳＡＮおよびＳＡＰはセンスアンプ制御信号である。
データラッチ回路１６は、Ｐ型ラッチ回路用のＰＭＯＳ
トランジスタＰ３、Ｐ４と、Ｎ型ラッチ回路用のＮＭＯ
ＳトランジスタＮ３、Ｎ４からなる。
プ１４ＰおよびＮＭＯＳセンスアンプ１４Ｎからなり、
／ＳＡＮおよびＳＡＰはセンスアンプ制御信号である。
データラッチ回路１６は、Ｐ型ラッチ回路用のＰＭＯＳ
トランジスタＰ３、Ｐ４と、Ｎ型ラッチ回路用のＮＭＯ
ＳトランジスタＮ３、Ｎ４からなる。
【００３１】データバス負荷回路２１は、データバス
（ＤＱ、／ＤＱ）と電源ノードとの間に接続され、負荷
制御信号（／ＬＤＥ）によりインピーダンスが制御され
るＰＭＯＳトランジスタＰ１、Ｐ２からなり、データバ
ス（ＤＱ、／ＤＱ）、データ線（ＤＬ、／ＤＬ）を所定
の期間にプリチャージする。
（ＤＱ、／ＤＱ）と電源ノードとの間に接続され、負荷
制御信号（／ＬＤＥ）によりインピーダンスが制御され
るＰＭＯＳトランジスタＰ１、Ｐ２からなり、データバ
ス（ＤＱ、／ＤＱ）、データ線（ＤＬ、／ＤＬ）を所定
の期間にプリチャージする。
【００３２】図４は、図１のＤＲＡＭの読み出し動作の
一例を示すタイミング波形図であり、以下、このタイミ
ング波形図を参照しながら上記構成のＤＲＡＭの読み出
し動作を説明する。
一例を示すタイミング波形図であり、以下、このタイミ
ング波形図を参照しながら上記構成のＤＲＡＭの読み出
し動作を説明する。
【００３３】図４において、ＴRAS は／ＲＡＳ信号が活
性化されている時間、ＴWUは／ＲＡＳ信号が活性化され
てからワード線ＷＬが活性化されるまでの遅延時間、Ｔ
1 はワード線ＷＬが活性化されている時間、ＴWD1 （＝
ＴWU＋Ｔ1 ）は／ＲＡＳ信号が活性化された後、／ＲＡ
Ｓタイマー回路３０の出力信号によりロウデコーダ１２
が制御されることによってワード線ＷＬが非活性化され
るまでの第１の遅延時間、ＴRLは／ＲＡＳ信号が活性化
されてから転送ゲート制御信号ＬＷが活性化されるまで
の遅延時間であり、ＴRL＞ＴWD1 の関係となるように設
定されている。
性化されている時間、ＴWUは／ＲＡＳ信号が活性化され
てからワード線ＷＬが活性化されるまでの遅延時間、Ｔ
1 はワード線ＷＬが活性化されている時間、ＴWD1 （＝
ＴWU＋Ｔ1 ）は／ＲＡＳ信号が活性化された後、／ＲＡ
Ｓタイマー回路３０の出力信号によりロウデコーダ１２
が制御されることによってワード線ＷＬが非活性化され
るまでの第１の遅延時間、ＴRLは／ＲＡＳ信号が活性化
されてから転送ゲート制御信号ＬＷが活性化されるまで
の遅延時間であり、ＴRL＞ＴWD1 の関係となるように設
定されている。
【００３４】読み出し時に／ＲＡＳ信号が活性化され、
これに同期してロウアドレス信号が入力される。上記／
ＲＡＳ信号が活性状態に設定された時にＲＡＳタイマー
回路３０の出力Ｓ１が立ち上がり、ロウデコーダ１２お
よびワード線昇圧電位発生回路１３に入力する。そし
て、ロウデコーダ１２は、前記／ＲＡＳ信号の活性化の
活性化タイミングから遅延時間ＴWU後にワード線ＷＬを
選択し、この選択ワード線にワード線昇圧電位を供給す
る。このようにワード線ＷＬが活性化されると、そのワ
ード線ＷＬに対応したメモリセルＭＣから、それぞれ対
応したビット線ＢＬあるいは／ＢＬにデータが読み出さ
れる。
これに同期してロウアドレス信号が入力される。上記／
ＲＡＳ信号が活性状態に設定された時にＲＡＳタイマー
回路３０の出力Ｓ１が立ち上がり、ロウデコーダ１２お
よびワード線昇圧電位発生回路１３に入力する。そし
て、ロウデコーダ１２は、前記／ＲＡＳ信号の活性化の
活性化タイミングから遅延時間ＴWU後にワード線ＷＬを
選択し、この選択ワード線にワード線昇圧電位を供給す
る。このようにワード線ＷＬが活性化されると、そのワ
ード線ＷＬに対応したメモリセルＭＣから、それぞれ対
応したビット線ＢＬあるいは／ＢＬにデータが読み出さ
れる。
【００３５】さらに、前記／ＲＡＳ信号の活性化に同期
して駆動されるセンスアンプ駆動路２５から出力するセ
ンスアンプ制御信号／ＳＡＮ、ＳＡＰが／ＲＡＳ信号の
活性化タイミングより所定タイミング遅れて活性化さ
れ、前記したようにビット線ＢＬ、／ＢＬに読み出され
た同一ロウ上のｎ列分のデータがセンスアンプ１４によ
りセンスされ、ラッチされるそして、前記ワード線ＷＬ
が活性化されてから遅延時間Ｔ1 後に前記／ＲＡＳタイ
マー回路３０の出力Ｓ１が立ち下がり、ロウデコーダ１
２はワード線ＷＬを非活性化する。このようにワード線
ＷＬが非活性化されても、前記センスアンプ制御信号／
ＳＡＮ、ＳＡＰは／ＲＡＳ信号が非活性化するまでは活
性化状態を維持し、センスアンプ１４の一対の入力ノー
ドに接続されているビット線対（ＢＬ、／ＢＬ）の電位
はイコライズされず、センスアンプ１４はラッチしたデ
ータを保持している。
して駆動されるセンスアンプ駆動路２５から出力するセ
ンスアンプ制御信号／ＳＡＮ、ＳＡＰが／ＲＡＳ信号の
活性化タイミングより所定タイミング遅れて活性化さ
れ、前記したようにビット線ＢＬ、／ＢＬに読み出され
た同一ロウ上のｎ列分のデータがセンスアンプ１４によ
りセンスされ、ラッチされるそして、前記ワード線ＷＬ
が活性化されてから遅延時間Ｔ1 後に前記／ＲＡＳタイ
マー回路３０の出力Ｓ１が立ち下がり、ロウデコーダ１
２はワード線ＷＬを非活性化する。このようにワード線
ＷＬが非活性化されても、前記センスアンプ制御信号／
ＳＡＮ、ＳＡＰは／ＲＡＳ信号が非活性化するまでは活
性化状態を維持し、センスアンプ１４の一対の入力ノー
ドに接続されているビット線対（ＢＬ、／ＢＬ）の電位
はイコライズされず、センスアンプ１４はラッチしたデ
ータを保持している。
【００３６】ワード線ＷＬが非活性化された後、転送ゲ
ート制御信号ＬＷが活性化されてセンスアンプ１４とデ
ータラッチ回路１６との間の転送ゲート１５がオンにさ
れ、センスアンプ１４によりラッチされているデータが
データラッチ回路１６に転送される。データラッチ回路
１６のラッチデータは、カラムアドレス信号をカラムデ
コーダ１８がデコードすることによって選択されたカラ
ム選択ゲート１９を経てデータバス（ＤＱ、／ＤＱ）お
よび入／出力バッファ２０を介して外部データバスに出
力される。
ート制御信号ＬＷが活性化されてセンスアンプ１４とデ
ータラッチ回路１６との間の転送ゲート１５がオンにさ
れ、センスアンプ１４によりラッチされているデータが
データラッチ回路１６に転送される。データラッチ回路
１６のラッチデータは、カラムアドレス信号をカラムデ
コーダ１８がデコードすることによって選択されたカラ
ム選択ゲート１９を経てデータバス（ＤＱ、／ＤＱ）お
よび入／出力バッファ２０を介して外部データバスに出
力される。
【００３７】データがデータラッチ回路１６に転送され
た時点で、転送ゲート制御信号ＬＷが非活性化されて転
送ゲート１５がオフにされた後、／ＲＡＳ信号が非活性
化されると、センスアンプ制御信号／ＳＡＮ、ＳＡＰも
非活性化され、ビット線対（ＢＬ、／ＢＬ）の電位は例
えばＶcc／２の電位にイコライズされる。
た時点で、転送ゲート制御信号ＬＷが非活性化されて転
送ゲート１５がオフにされた後、／ＲＡＳ信号が非活性
化されると、センスアンプ制御信号／ＳＡＮ、ＳＡＰも
非活性化され、ビット線対（ＢＬ、／ＢＬ）の電位は例
えばＶcc／２の電位にイコライズされる。
【００３８】上記したような動作により、従来のデータ
ラッチ付きＤＲＡＭの動作と同様にデータを高速に読み
出すことが可能になる。しかも、／ＲＡＳタイマー回路
３０によりワード線ＷＬが活性化される時間を一定時間
Ｔ1 に制限することが可能になる（従来のデータラッチ
付きＤＲＡＭでは／ＲＡＳ信号入力が非活性化されるま
でワード線ＷＬが活性化され続けていた）。
ラッチ付きＤＲＡＭの動作と同様にデータを高速に読み
出すことが可能になる。しかも、／ＲＡＳタイマー回路
３０によりワード線ＷＬが活性化される時間を一定時間
Ｔ1 に制限することが可能になる（従来のデータラッチ
付きＤＲＡＭでは／ＲＡＳ信号入力が非活性化されるま
でワード線ＷＬが活性化され続けていた）。
【００３９】これにより、ワード線ＷＬに接続されてい
るメモリセルのトランスファゲート用ＭＯＳトランジス
タＱのゲート絶縁膜にワード線昇圧電位が印加されるデ
ューティが従来よりも小さくなり、ゲート絶縁膜の長期
の信頼性の確保が容易になると共にゲート絶縁膜のスク
リーニングテストを行う際のテスト時間の短縮、テスト
コストの低減を図ることができる。
るメモリセルのトランスファゲート用ＭＯＳトランジス
タＱのゲート絶縁膜にワード線昇圧電位が印加されるデ
ューティが従来よりも小さくなり、ゲート絶縁膜の長期
の信頼性の確保が容易になると共にゲート絶縁膜のスク
リーニングテストを行う際のテスト時間の短縮、テスト
コストの低減を図ることができる。
【００４０】上記第１実施例では、／ＲＡＳ信号が活性
化された後、転送ゲート制御信号ＬＷが活性化されるま
での遅延時間ＴRLが第１の遅延時間ＴWD1 よりも長い
（ＴRL＞ＴWD1 ）条件の下で動作する例を示したが、こ
れに限らず、本発明は以下に述べるように実施すること
も可能である。
化された後、転送ゲート制御信号ＬＷが活性化されるま
での遅延時間ＴRLが第１の遅延時間ＴWD1 よりも長い
（ＴRL＞ＴWD1 ）条件の下で動作する例を示したが、こ
れに限らず、本発明は以下に述べるように実施すること
も可能である。
【００４１】図５は、本発明の第２実施例に係るデータ
ラッチ付きＤＲＡＭの一部を示しており、図６はこのＤ
ＲＡＭの読み出し動作のタイミングの一例を示してい
る。この第２実施例のＤＲＡＭは、前記第１実施例のＤ
ＲＡＭと比べて、ロウ系制御回路２３ｂが異なり、その
他は同じであるので第１実施例と同一符号を付してい
る。
ラッチ付きＤＲＡＭの一部を示しており、図６はこのＤ
ＲＡＭの読み出し動作のタイミングの一例を示してい
る。この第２実施例のＤＲＡＭは、前記第１実施例のＤ
ＲＡＭと比べて、ロウ系制御回路２３ｂが異なり、その
他は同じであるので第１実施例と同一符号を付してい
る。
【００４２】上記ロウ系制御回路２３ｂは、ロウデコー
ダ１２が選択したワード線ＷＬを活性状態に設定した
後、所定の第１の時間Ｔ1 が経過する前（つまり、／Ｒ
ＡＳ信号が活性化された後、前記第１の遅延時間ＴWD1
が経過する前）に転送ゲート１５がオン状態に制御され
たか否か、つまり、センスアンプ１４から前記データラ
ッチ回路１６へのデータ転送が終了したか否かに応じて
ワード線ＷＬを非活性状態に設定するタイミングを異な
らせるように制御する制御信号Ｓ２を出力するように構
成されている。
ダ１２が選択したワード線ＷＬを活性状態に設定した
後、所定の第１の時間Ｔ1 が経過する前（つまり、／Ｒ
ＡＳ信号が活性化された後、前記第１の遅延時間ＴWD1
が経過する前）に転送ゲート１５がオン状態に制御され
たか否か、つまり、センスアンプ１４から前記データラ
ッチ回路１６へのデータ転送が終了したか否かに応じて
ワード線ＷＬを非活性状態に設定するタイミングを異な
らせるように制御する制御信号Ｓ２を出力するように構
成されている。
【００４３】即ち、ワード線ＷＬを活性状態に設定した
後、所定時間Ｔ1 が経過する前にセンスアンプ１４から
データラッチ回路１６へのデータ転送が終了しなかった
場合には、上記制御信号Ｓ２は、上記第１の時間Ｔ1 の
経過後に自動的に上記ワード線ＷＬを非活性状態に設定
するようにロウデコーダ１２およびワード線昇圧電位発
生回路１３を制御する。
後、所定時間Ｔ1 が経過する前にセンスアンプ１４から
データラッチ回路１６へのデータ転送が終了しなかった
場合には、上記制御信号Ｓ２は、上記第１の時間Ｔ1 の
経過後に自動的に上記ワード線ＷＬを非活性状態に設定
するようにロウデコーダ１２およびワード線昇圧電位発
生回路１３を制御する。
【００４４】これに対して、ワード線ＷＬを活性状態に
設定した後、前記所定時間Ｔ1 が経過する前の所定の期
間（センスアンプ１４にメモリセルＭＣからの読み出し
データがラッチされた後の期間）にセンスアンプ１４か
らデータラッチ回路１６へのデータ転送が終了した場合
には、前記制御信号Ｓ２は、上記所定時間Ｔ1 の経過前
に自動的に上記ワード線ＷＬを非活性状態に設定するよ
うにロウデコーダ１２を制御する。この場合、上記ワー
ド線ＷＬを自動的に非活性状態に制御するタイミング
は、転送ゲート１５がオフ状態に制御された後、所定の
第２の時間Ｔ2 の経過後に設定することが、後述する理
由により望ましい。
設定した後、前記所定時間Ｔ1 が経過する前の所定の期
間（センスアンプ１４にメモリセルＭＣからの読み出し
データがラッチされた後の期間）にセンスアンプ１４か
らデータラッチ回路１６へのデータ転送が終了した場合
には、前記制御信号Ｓ２は、上記所定時間Ｔ1 の経過前
に自動的に上記ワード線ＷＬを非活性状態に設定するよ
うにロウデコーダ１２を制御する。この場合、上記ワー
ド線ＷＬを自動的に非活性状態に制御するタイミング
は、転送ゲート１５がオフ状態に制御された後、所定の
第２の時間Ｔ2 の経過後に設定することが、後述する理
由により望ましい。
【００４５】図５のＤＲＡＭの読み出し動作は、図６に
示すタイミング波形図のように、図４を参照して前述し
た第１実施例のＤＲＡＭの読み出し動作とほぼ同じであ
るが、／ＲＡＳ信号が活性状態に設定された後、転送ゲ
ート制御信号ＬＷが活性化されるまでの遅延時間ＴRLが
第１の遅延時間ＴWD1 より長いか短いかに応じて動作が
異なる。
示すタイミング波形図のように、図４を参照して前述し
た第１実施例のＤＲＡＭの読み出し動作とほぼ同じであ
るが、／ＲＡＳ信号が活性状態に設定された後、転送ゲ
ート制御信号ＬＷが活性化されるまでの遅延時間ＴRLが
第１の遅延時間ＴWD1 より長いか短いかに応じて動作が
異なる。
【００４６】即ち、図４に示すように、／ＲＡＳ信号が
活性状態に設定された後、転送ゲート制御信号ＬＷが活
性化されるまでの遅延時間ＴRLが第１の遅延時間ＴWD1
よりも長い場合には、第１実施例のＤＲＡＭの読み出し
動作と同様に、ワード線ＷＬが活性化される時間を一定
時間Ｔ1 に制限する。
活性状態に設定された後、転送ゲート制御信号ＬＷが活
性化されるまでの遅延時間ＴRLが第１の遅延時間ＴWD1
よりも長い場合には、第１実施例のＤＲＡＭの読み出し
動作と同様に、ワード線ＷＬが活性化される時間を一定
時間Ｔ1 に制限する。
【００４７】これに対して、図６に示すように、／ＲＡ
Ｓ信号が活性状態に設定された後、転送ゲート制御信号
ＬＷが活性化されるまでの遅延時間ＴRLが第１の遅延時
間ＴWD1 よりも短い場合には、ワード線ＷＬが活性状態
に設定された後、所定時間Ｔ1 が経過する前に転送ゲー
ト１５がオン状態にされることによりセンスアンプ１４
からデータラッチ回路１６へのデータ転送が終了する。
この場合には、上記所定時間Ｔ1 の経過前に自動的に上
記ワード線ＷＬを非活性状態に設定するようにロウデコ
ーダ１２を制御する。
Ｓ信号が活性状態に設定された後、転送ゲート制御信号
ＬＷが活性化されるまでの遅延時間ＴRLが第１の遅延時
間ＴWD1 よりも短い場合には、ワード線ＷＬが活性状態
に設定された後、所定時間Ｔ1 が経過する前に転送ゲー
ト１５がオン状態にされることによりセンスアンプ１４
からデータラッチ回路１６へのデータ転送が終了する。
この場合には、上記所定時間Ｔ1 の経過前に自動的に上
記ワード線ＷＬを非活性状態に設定するようにロウデコ
ーダ１２を制御する。
【００４８】従って、図５のＤＲＡＭによれば、／ＲＡ
Ｓ信号が活性状態に設定された後、転送ゲート制御信号
ＬＷが活性化されるまでの遅延時間ＴRLを第１の遅延時
間ＴWD1 よりも短くなるように制御することにより、／
ＲＡＳ信号が活性化された後、ワード線ＷＬが非活性化
されるまでの第２の遅延時間ＴWD2 を第１の遅延時間Ｔ
WD1 よりも短くすることが可能になる。
Ｓ信号が活性状態に設定された後、転送ゲート制御信号
ＬＷが活性化されるまでの遅延時間ＴRLを第１の遅延時
間ＴWD1 よりも短くなるように制御することにより、／
ＲＡＳ信号が活性化された後、ワード線ＷＬが非活性化
されるまでの第２の遅延時間ＴWD2 を第１の遅延時間Ｔ
WD1 よりも短くすることが可能になる。
【００４９】これにより、ワード線ＷＬに接続されてい
るメモリセルＭＣのトランスファゲート用ＭＯＳトラン
ジスタＱのゲート絶縁膜にワード線昇圧電位が印加され
るデューティをさらに小さくすることができる。
るメモリセルＭＣのトランスファゲート用ＭＯＳトラン
ジスタＱのゲート絶縁膜にワード線昇圧電位が印加され
るデューティをさらに小さくすることができる。
【００５０】なお、転送ゲート制御信号ＬＷが活性化さ
れて転送ゲート１５がオン状態になっている期間は、ビ
ット線対（ＢＬ、／ＢＬ）の電位がデータラッチ回路１
６によって（カラム選択ゲート１９がオン状態になって
いる期間はデータバス負荷回路２１によっても）引張ら
れるので、ビット線対（ＢＬ、／ＢＬ）の電位が電源電
位Ｖccに比べて浮き上がったり接地電位Ｖssよりも沈ん
だりする。この状態でワード線ＷＬを非活性化すると、
メモリセルへの再書込み電荷量の不足を招き、ソフトエ
ラーレートの悪化を引き起こす。
れて転送ゲート１５がオン状態になっている期間は、ビ
ット線対（ＢＬ、／ＢＬ）の電位がデータラッチ回路１
６によって（カラム選択ゲート１９がオン状態になって
いる期間はデータバス負荷回路２１によっても）引張ら
れるので、ビット線対（ＢＬ、／ＢＬ）の電位が電源電
位Ｖccに比べて浮き上がったり接地電位Ｖssよりも沈ん
だりする。この状態でワード線ＷＬを非活性化すると、
メモリセルへの再書込み電荷量の不足を招き、ソフトエ
ラーレートの悪化を引き起こす。
【００５１】このような問題が発生しないように、転送
ゲート制御信号ＬＷが活性化されている期間にワード線
ＷＬを非活性化することを防ぐために、ロウ系制御回路
２３ｂは、ワード線ＷＬが活性状態に設定された後で転
送ゲート１５がオフ状態に制御された後、第２の時間Ｔ
2 の経過後に自動的にワード線ＷＬを非活性状態に設定
するような制御信号Ｓ２を出力するように構成すること
が望ましい。
ゲート制御信号ＬＷが活性化されている期間にワード線
ＷＬを非活性化することを防ぐために、ロウ系制御回路
２３ｂは、ワード線ＷＬが活性状態に設定された後で転
送ゲート１５がオフ状態に制御された後、第２の時間Ｔ
2 の経過後に自動的にワード線ＷＬを非活性状態に設定
するような制御信号Ｓ２を出力するように構成すること
が望ましい。
【００５２】次に、図４中のロウ系制御回路２３ｂの一
具体例について詳細に説明する。このロウ系制御回路２
３ｂのワード線制御回路は、ロウ系制御回路２３ａと同
様のＲＡＳタイマー回路３０と、転送ゲート制御信号Ｌ
Ｗが入力し、その後縁（立下がりエッジ）を所定の第３
の時間Ｔ3 遅延させるＬＷ立下がり遅延回路５１と、こ
のＬＷ立下がり遅延回路５１の出力および前記ＲＡＳタ
イマー回路３０の出力が入力するオアゲート５２と、前
記転送ゲート制御信号ＬＷが入力し、上記オアゲート５
２の出力信号により活性化制御され、転送ゲート制御信
号ＬＷの立下がりエッジを検出するＬＷ立下がりエッジ
検出回路５３と、このＬＷ立下がりエッジ検出回路５３
の出力信号が入力し、その前縁（立上がりエッジ）を所
定の第２の時間Ｔ2 （＜Ｔ3 ）遅延させるＬＷ立上がり
遅延回路５４と、このＬＷ立上がり遅延回路５４の出力
を反転させるインバータ回路５５と、このインバータ回
路５５の出力および前記オアゲート５２の出力が入力す
るアンドゲート５６とを具備しており、上記アンドゲー
ト５６の出力Ｓ２が前記ロウデコーダ１２およびワード
線昇圧電位発生回路１３に供給される。
具体例について詳細に説明する。このロウ系制御回路２
３ｂのワード線制御回路は、ロウ系制御回路２３ａと同
様のＲＡＳタイマー回路３０と、転送ゲート制御信号Ｌ
Ｗが入力し、その後縁（立下がりエッジ）を所定の第３
の時間Ｔ3 遅延させるＬＷ立下がり遅延回路５１と、こ
のＬＷ立下がり遅延回路５１の出力および前記ＲＡＳタ
イマー回路３０の出力が入力するオアゲート５２と、前
記転送ゲート制御信号ＬＷが入力し、上記オアゲート５
２の出力信号により活性化制御され、転送ゲート制御信
号ＬＷの立下がりエッジを検出するＬＷ立下がりエッジ
検出回路５３と、このＬＷ立下がりエッジ検出回路５３
の出力信号が入力し、その前縁（立上がりエッジ）を所
定の第２の時間Ｔ2 （＜Ｔ3 ）遅延させるＬＷ立上がり
遅延回路５４と、このＬＷ立上がり遅延回路５４の出力
を反転させるインバータ回路５５と、このインバータ回
路５５の出力および前記オアゲート５２の出力が入力す
るアンドゲート５６とを具備しており、上記アンドゲー
ト５６の出力Ｓ２が前記ロウデコーダ１２およびワード
線昇圧電位発生回路１３に供給される。
【００５３】次に、上記構成のロウ系制御回路２３ｂの
動作を説明する。／ＲＡＳ信号が活性状態に設定された
時にＲＡＳタイマー回路３０の出力が立ち上がり、ＬＷ
立下がりエッジ検出回路５３は、上記ＲＡＳタイマー回
路３０の“Ｈ”レベル出力がオアゲート５２を経て入力
することにより活性化されて“Ｌ”レベルを出力する。
そして、ＬＷ立上がり遅延回路５４の出力は“Ｌ”レベ
ル、インバータ回路５５の出力は“Ｈ”レベルになって
いる。これにより、上記ＲＡＳタイマー回路３０の出力
がオアゲート５２を経て入力するアンドゲート５６の出
力Ｓ２は“Ｈ”レベルになる。これにより、ロウデコー
ダ１２はワード線ＷＬを選択し、この選択ワード線にワ
ード線昇圧電位発生回路１３からのワード線昇圧電位を
供給する。
動作を説明する。／ＲＡＳ信号が活性状態に設定された
時にＲＡＳタイマー回路３０の出力が立ち上がり、ＬＷ
立下がりエッジ検出回路５３は、上記ＲＡＳタイマー回
路３０の“Ｈ”レベル出力がオアゲート５２を経て入力
することにより活性化されて“Ｌ”レベルを出力する。
そして、ＬＷ立上がり遅延回路５４の出力は“Ｌ”レベ
ル、インバータ回路５５の出力は“Ｈ”レベルになって
いる。これにより、上記ＲＡＳタイマー回路３０の出力
がオアゲート５２を経て入力するアンドゲート５６の出
力Ｓ２は“Ｈ”レベルになる。これにより、ロウデコー
ダ１２はワード線ＷＬを選択し、この選択ワード線にワ
ード線昇圧電位発生回路１３からのワード線昇圧電位を
供給する。
【００５４】転送ゲート制御信号ＬＷは、初期状態は
“Ｌ”レベルであり、／ＲＡＳ信号が活性状態に設定さ
れた後、遅延時間ＴRL後に活性化され（立ち上がる）、
所定時間後に非活性化される（立ち下がる）。転送ゲー
ト制御信号ＬＷが“Ｌ”レベルの間は、ＬＷ立下がりエ
ッジ検出回路５３の出力は“Ｌ”レベルであり、ＬＷ立
上がり遅延回路５４の出力は“Ｌ”レベル、インバータ
回路５５の出力は“Ｈ”レベルになっている。
“Ｌ”レベルであり、／ＲＡＳ信号が活性状態に設定さ
れた後、遅延時間ＴRL後に活性化され（立ち上がる）、
所定時間後に非活性化される（立ち下がる）。転送ゲー
ト制御信号ＬＷが“Ｌ”レベルの間は、ＬＷ立下がりエ
ッジ検出回路５３の出力は“Ｌ”レベルであり、ＬＷ立
上がり遅延回路５４の出力は“Ｌ”レベル、インバータ
回路５５の出力は“Ｈ”レベルになっている。
【００５５】この場合、／ＲＡＳ信号が活性状態に設定
された後、転送ゲート制御信号ＬＷが活性化されるまで
の遅延時間ＴRLが第１の遅延時間ＴWD1 よりも長い場合
には、上記第１の遅延時間ＴWD1 経過する前にＲＡＳタ
イマー回路３０の出力が立ち下がり、この出力がオアゲ
ート５２およびアンドゲート５６を経てロウデコーダ１
２およびワード線昇圧電位発生回路１３に入力し、ロウ
デコーダ１２は選択ワード線ＷＬを非活性化する。従っ
て、ワード線ＷＬが活性化される時間を一定時間Ｔ1 に
制限する動作が行われる。
された後、転送ゲート制御信号ＬＷが活性化されるまで
の遅延時間ＴRLが第１の遅延時間ＴWD1 よりも長い場合
には、上記第１の遅延時間ＴWD1 経過する前にＲＡＳタ
イマー回路３０の出力が立ち下がり、この出力がオアゲ
ート５２およびアンドゲート５６を経てロウデコーダ１
２およびワード線昇圧電位発生回路１３に入力し、ロウ
デコーダ１２は選択ワード線ＷＬを非活性化する。従っ
て、ワード線ＷＬが活性化される時間を一定時間Ｔ1 に
制限する動作が行われる。
【００５６】なお、ＬＷ立下がりエッジ検出回路５３
は、ＲＡＳタイマー回路３０の“Ｌ”レベル出力がオア
ゲート５２を経て入力することにより非活性化されて
“Ｈ”レベルを出力する。そして、これより所定時間Ｔ
2 遅れてＬＷ立上がり遅延回路５４の出力が“Ｈ”レベ
ル、インバータ回路５５の出力が“Ｌ”レベルになる。
従って、この後は、転送ゲート制御信号ＬＷが立ち上が
っても、ＬＷ立下がりエッジ検出回路５３の出力は
“Ｈ”レベル、ＬＷ立上がり遅延回路５４の出力は
“Ｈ”レベル、インバータ回路５５の出力は“Ｌ”レベ
ル、アンドゲート５６の出力Ｓ２は“Ｌ”レベルを維持
するので、再び／ＲＡＳ信号が活性状態に設定されるま
でロウデコーダ１２がワード線ＷＬを活性化することは
ない。
は、ＲＡＳタイマー回路３０の“Ｌ”レベル出力がオア
ゲート５２を経て入力することにより非活性化されて
“Ｈ”レベルを出力する。そして、これより所定時間Ｔ
2 遅れてＬＷ立上がり遅延回路５４の出力が“Ｈ”レベ
ル、インバータ回路５５の出力が“Ｌ”レベルになる。
従って、この後は、転送ゲート制御信号ＬＷが立ち上が
っても、ＬＷ立下がりエッジ検出回路５３の出力は
“Ｈ”レベル、ＬＷ立上がり遅延回路５４の出力は
“Ｈ”レベル、インバータ回路５５の出力は“Ｌ”レベ
ル、アンドゲート５６の出力Ｓ２は“Ｌ”レベルを維持
するので、再び／ＲＡＳ信号が活性状態に設定されるま
でロウデコーダ１２がワード線ＷＬを活性化することは
ない。
【００５７】これに対して、／ＲＡＳ信号が活性状態に
設定された後、転送ゲート制御信号ＬＷが活性化される
までの遅延時間ＴRLが第１の遅延時間ＴWD1 よりも短い
場合には、ＬＷ立下がりエッジ検出回路５３は、ＲＡＳ
タイマー回路３０の“Ｈ”レベル出力がオアゲート５２
を経て入力することにより活性化されて“Ｌ”レベルを
出力した後、転送ゲート制御信号ＬＷの立下がりエッジ
を検出した時点で出力が“Ｈ”レベルに反転する。
設定された後、転送ゲート制御信号ＬＷが活性化される
までの遅延時間ＴRLが第１の遅延時間ＴWD1 よりも短い
場合には、ＬＷ立下がりエッジ検出回路５３は、ＲＡＳ
タイマー回路３０の“Ｈ”レベル出力がオアゲート５２
を経て入力することにより活性化されて“Ｌ”レベルを
出力した後、転送ゲート制御信号ＬＷの立下がりエッジ
を検出した時点で出力が“Ｈ”レベルに反転する。
【００５８】そして、これより所定時間Ｔ2 遅れてＬＷ
立上がり遅延回路５４の出力が“Ｈ”レベル、インバー
タ回路５５の出力が“Ｌ”レベルになる。これにより、
アンドゲート５６の出力Ｓ２が“Ｌ”レベルになるの
で、ロウデコーダ１２は選択ワード線ＷＬを非活性化す
る。従って、ワード線ＷＬが活性化される時間を一定時
間Ｔ1 内に制限する動作が行われる。
立上がり遅延回路５４の出力が“Ｈ”レベル、インバー
タ回路５５の出力が“Ｌ”レベルになる。これにより、
アンドゲート５６の出力Ｓ２が“Ｌ”レベルになるの
で、ロウデコーダ１２は選択ワード線ＷＬを非活性化す
る。従って、ワード線ＷＬが活性化される時間を一定時
間Ｔ1 内に制限する動作が行われる。
【００５９】この場合、転送ゲート制御信号ＬＷが活性
化されて転送ゲート１５がオン状態になっている期間
は、ビット線対（ＢＬ、／ＢＬ）の電位がデータラッチ
回路１６によって（カラム選択ゲート１９がオン状態に
なっている期間はデータバス負荷回路２１によっても）
引張られ、ビット線対（ＢＬ、／ＢＬ）の電位が電源電
位Ｖccに比べて浮き上がったり接地電位Ｖssよりも沈ん
だりしていたとても、転送ゲート制御信号ＬＷの立下が
りエッジを検出した時点から所定時間Ｔ2 後にワード線
ＷＬを非活性状態に設定するように制御するので、メモ
リセルへの再書込み電荷量の不足を招くことはない。
化されて転送ゲート１５がオン状態になっている期間
は、ビット線対（ＢＬ、／ＢＬ）の電位がデータラッチ
回路１６によって（カラム選択ゲート１９がオン状態に
なっている期間はデータバス負荷回路２１によっても）
引張られ、ビット線対（ＢＬ、／ＢＬ）の電位が電源電
位Ｖccに比べて浮き上がったり接地電位Ｖssよりも沈ん
だりしていたとても、転送ゲート制御信号ＬＷの立下が
りエッジを検出した時点から所定時間Ｔ2 後にワード線
ＷＬを非活性状態に設定するように制御するので、メモ
リセルへの再書込み電荷量の不足を招くことはない。
【００６０】なお、ＬＷ立下がり遅延回路５１の出力
は、転送ゲート制御信号ＬＷが活性化されると“Ｈ”レ
ベルになり、転送ゲート制御信号ＬＷの立下がり後、所
定時間Ｔ3 （＞Ｔ2 ）遅れて“Ｌ”レベルになる。従っ
て、転送ゲート制御信号ＬＷが活性化されてから、非活
性化された後に所定時間Ｔ3 経過するまでの間はオアゲ
ート５２の出力が“Ｈ”レベルを維持するので、この間
にＲＡＳタイマー回路３０の出力が“Ｌ”レベルになっ
たとしてもオアゲート５２の出力は“Ｈ”レベルを維持
し、この間に前記転送ゲート制御信号ＬＷが非活性化さ
れた後に所定時間Ｔ2 経過してインバータ回路５５の出
力が“Ｌ”レベルになるまで前記アンドゲート５６の出
力Ｓ２は“Ｈ”レベルを維持する。
は、転送ゲート制御信号ＬＷが活性化されると“Ｈ”レ
ベルになり、転送ゲート制御信号ＬＷの立下がり後、所
定時間Ｔ3 （＞Ｔ2 ）遅れて“Ｌ”レベルになる。従っ
て、転送ゲート制御信号ＬＷが活性化されてから、非活
性化された後に所定時間Ｔ3 経過するまでの間はオアゲ
ート５２の出力が“Ｈ”レベルを維持するので、この間
にＲＡＳタイマー回路３０の出力が“Ｌ”レベルになっ
たとしてもオアゲート５２の出力は“Ｈ”レベルを維持
し、この間に前記転送ゲート制御信号ＬＷが非活性化さ
れた後に所定時間Ｔ2 経過してインバータ回路５５の出
力が“Ｌ”レベルになるまで前記アンドゲート５６の出
力Ｓ２は“Ｈ”レベルを維持する。
【００６１】即ち、前記ＬＷ立下がり遅延回路５１、Ｌ
Ｗ立下がりエッジ検出回路５３、ＬＷ立上がり遅延回路
５４、インバータ回路５５およびアンドゲート５６は、
前記ロウデコーダ１２が選択したワード線ＷＬを活性状
態に設定した後、転送ゲート制御信号ＬＷがオン状態に
なった後にオフ状態になった時点（転送ゲート１５がオ
ン状態に制御された後にオフ状態に制御された時点）を
検知し、この検知時点が第１の遅延時間ＴWD1 よりも前
である場合には、ＲＡＳタイマー回路３０の出力信号に
代えて、ロウデコーダ１２が選択ワード線ＷＬを非活性
化するように制御する信号Ｓ２を出力する回路を形成し
ている。
Ｗ立下がりエッジ検出回路５３、ＬＷ立上がり遅延回路
５４、インバータ回路５５およびアンドゲート５６は、
前記ロウデコーダ１２が選択したワード線ＷＬを活性状
態に設定した後、転送ゲート制御信号ＬＷがオン状態に
なった後にオフ状態になった時点（転送ゲート１５がオ
ン状態に制御された後にオフ状態に制御された時点）を
検知し、この検知時点が第１の遅延時間ＴWD1 よりも前
である場合には、ＲＡＳタイマー回路３０の出力信号に
代えて、ロウデコーダ１２が選択ワード線ＷＬを非活性
化するように制御する信号Ｓ２を出力する回路を形成し
ている。
【００６２】図７は、本発明の第３実施例に係るデータ
ラッチ付きＤＲＡＭの一部を示している。この第３実施
例のＤＲＡＭは、前記第２実施例のＤＲＡＭと比べて、
高速のクロック信号で動作する同期式ＤＲＡＭで採用さ
れているパイプライン動作方式と同様にカラム信号系と
転送ゲート信号伝達系とがそれぞれ外部からのクロック
信号に同期してパイプライン動作を行う方式を有する
点、転送ゲート信号伝達系が複数のステージに分割され
ている点、ロウ系制御回路２３ｃの構成およびこのロウ
系制御回路２３ｃが転送ゲート信号伝達系の複数のステ
ージの制御信号により制御される点が異なり、その他は
同じであるので第２実施例と同一符号を付している。
ラッチ付きＤＲＡＭの一部を示している。この第３実施
例のＤＲＡＭは、前記第２実施例のＤＲＡＭと比べて、
高速のクロック信号で動作する同期式ＤＲＡＭで採用さ
れているパイプライン動作方式と同様にカラム信号系と
転送ゲート信号伝達系とがそれぞれ外部からのクロック
信号に同期してパイプライン動作を行う方式を有する
点、転送ゲート信号伝達系が複数のステージに分割され
ている点、ロウ系制御回路２３ｃの構成およびこのロウ
系制御回路２３ｃが転送ゲート信号伝達系の複数のステ
ージの制御信号により制御される点が異なり、その他は
同じであるので第２実施例と同一符号を付している。
【００６３】図７中、２２１は転送ゲートバッファ２２
の出力信号ＬＷ１が入力し、内部転送ゲート制御信号Ｌ
Ｗｉを生成して転送ゲート１５に供給する内部転送ゲー
トバッファであり、７１は外部から入力するクロック信
号を前記カラムアドレスバッファ１７、カラムデコーダ
１８、入／出力バッファ２０および転送ゲートバッファ
２２、内部転送ゲートバッファ２２１に分配するクロッ
クバッファ回路である。
の出力信号ＬＷ１が入力し、内部転送ゲート制御信号Ｌ
Ｗｉを生成して転送ゲート１５に供給する内部転送ゲー
トバッファであり、７１は外部から入力するクロック信
号を前記カラムアドレスバッファ１７、カラムデコーダ
１８、入／出力バッファ２０および転送ゲートバッファ
２２、内部転送ゲートバッファ２２１に分配するクロッ
クバッファ回路である。
【００６４】ロウ系制御回路２３ｃは、／ＲＡＳ信号が
入力すると共に、上記転送ゲートバッファ２２の出力信
号ＬＷ１および前記転送ゲート１５を直接に制御する内
部転送ゲートバッファ２２１の出力信号ＬＷｉが入力す
るが、第２実施例のロウ系制御回路２３ｂと基本的には
同じ動作を行うように構成されている。
入力すると共に、上記転送ゲートバッファ２２の出力信
号ＬＷ１および前記転送ゲート１５を直接に制御する内
部転送ゲートバッファ２２１の出力信号ＬＷｉが入力す
るが、第２実施例のロウ系制御回路２３ｂと基本的には
同じ動作を行うように構成されている。
【００６５】次に、図７中のロウ系制御回路２３ｃの一
具体例について図８を参照しながら詳細に説明する。こ
のロウ系制御回路２３ｃのワード線制御回路は、ロウ系
制御回路２３ａと同様のＲＡＳタイマー回路３０と、内
部転送ゲートバッファ２２１からの制御信号ＬＷｉが入
力し、その後縁（立下がりエッジ）を所定の第３の時間
Ｔ3 （＞Ｔ2）遅延させるＬＷｉ立下がり遅延回路８１
と、このＬＷｉ立下がり遅延回路８１の出力および転送
ゲートバッファ２２からの制御信号ＬＷ１が入力する第
１のオアゲート８２と、この第１のオアゲート８２の出
力および前記ＲＡＳタイマー回路３０の出力が入力する
第２のオアゲート８３と、内部転送ゲートバッファ２２
１からの制御信号ＬＷｉが入力し、上記第２のオアゲー
ト８３の出力信号により活性化制御され、制御信号ＬＷ
ｉの立下がりエッジを検出するＬＷｉ立下がりエッジ検
出回路８４と、このＬＷｉ立下がりエッジ検出回路８４
の出力信号が入力し、その前縁（立上がりエッジ）を所
定の第２の時間Ｔ2 遅延させるＬＷｉ立上がり遅延回路
８５と、このＬＷｉ立上がり遅延回路８５の出力を反転
させるインバータ回路８６と、このインバータ回路８６
の出力および前記第２のオアゲート８３の出力が入力す
るアンドゲート８７とを具備しており、上記アンドゲー
ト８７の出力が前記ロウデコーダ１２およびワード線昇
圧電位発生回路１３に供給される。
具体例について図８を参照しながら詳細に説明する。こ
のロウ系制御回路２３ｃのワード線制御回路は、ロウ系
制御回路２３ａと同様のＲＡＳタイマー回路３０と、内
部転送ゲートバッファ２２１からの制御信号ＬＷｉが入
力し、その後縁（立下がりエッジ）を所定の第３の時間
Ｔ3 （＞Ｔ2）遅延させるＬＷｉ立下がり遅延回路８１
と、このＬＷｉ立下がり遅延回路８１の出力および転送
ゲートバッファ２２からの制御信号ＬＷ１が入力する第
１のオアゲート８２と、この第１のオアゲート８２の出
力および前記ＲＡＳタイマー回路３０の出力が入力する
第２のオアゲート８３と、内部転送ゲートバッファ２２
１からの制御信号ＬＷｉが入力し、上記第２のオアゲー
ト８３の出力信号により活性化制御され、制御信号ＬＷ
ｉの立下がりエッジを検出するＬＷｉ立下がりエッジ検
出回路８４と、このＬＷｉ立下がりエッジ検出回路８４
の出力信号が入力し、その前縁（立上がりエッジ）を所
定の第２の時間Ｔ2 遅延させるＬＷｉ立上がり遅延回路
８５と、このＬＷｉ立上がり遅延回路８５の出力を反転
させるインバータ回路８６と、このインバータ回路８６
の出力および前記第２のオアゲート８３の出力が入力す
るアンドゲート８７とを具備しており、上記アンドゲー
ト８７の出力が前記ロウデコーダ１２およびワード線昇
圧電位発生回路１３に供給される。
【００６６】上記構成のロウ系制御回路２３ｃは、／Ｒ
ＡＳ信号が活性状態に設定された後、転送ゲート制御信
号ＬＷが活性化されるまでの遅延時間ＴRLが第１の遅延
時間ＴWD1 より長いか短いかに応じて動作が異なる。
ＡＳ信号が活性状態に設定された後、転送ゲート制御信
号ＬＷが活性化されるまでの遅延時間ＴRLが第１の遅延
時間ＴWD1 より長いか短いかに応じて動作が異なる。
【００６７】即ち、／ＲＡＳ信号が活性状態に設定され
た後、転送ゲート制御信号ＬＷが活性化されるまでの遅
延時間ＴRLが第１の遅延時間ＴWD1 よりも長い場合に
は、第１実施例のＤＲＡＭの読み出し動作と同様に、ワ
ード線ＷＬが活性化される時間を一定時間Ｔ1 に制限す
る。
た後、転送ゲート制御信号ＬＷが活性化されるまでの遅
延時間ＴRLが第１の遅延時間ＴWD1 よりも長い場合に
は、第１実施例のＤＲＡＭの読み出し動作と同様に、ワ
ード線ＷＬが活性化される時間を一定時間Ｔ1 に制限す
る。
【００６８】これに対して、／ＲＡＳ信号が活性状態に
設定された後、転送ゲート制御信号ＬＷが活性化される
までの遅延時間ＴRLが第１の遅延時間ＴWD1 よりも短い
場合には、ワード線ＷＬが活性状態に設定された後、所
定時間Ｔ1 が経過する前に転送ゲート信号伝達系の第２
ステージの制御信号ＬＷｉが活性化されることにより転
送ゲート１５がオン状態にされてセンスアンプ１４から
データラッチ回路１６へのデータ転送が終了する。この
場合には、第２実施例のＤＲＡＭと同様に、上記所定時
間Ｔ1 の経過前に自動的に上記ワード線ＷＬを非活性状
態に設定するように上記ロウデコーダ１２を制御する。
しかも、転送ゲート信号伝達系の第１ステージの制御信
号ＬＷ１が活性化されると、１クロックサイクル後に第
２ステージの制御信号ＬＷｉが活性化することを予測し
て、前記ＲＡＳタイマー回路３０の出力信号に代えて、
少なくとも２クロックサイクル経過後に自動的にワード
線ＷＬを非活性状態に設定するようにロウデコーダ１２
を制御する制御信号Ｓ３を出力することが可能になる。
設定された後、転送ゲート制御信号ＬＷが活性化される
までの遅延時間ＴRLが第１の遅延時間ＴWD1 よりも短い
場合には、ワード線ＷＬが活性状態に設定された後、所
定時間Ｔ1 が経過する前に転送ゲート信号伝達系の第２
ステージの制御信号ＬＷｉが活性化されることにより転
送ゲート１５がオン状態にされてセンスアンプ１４から
データラッチ回路１６へのデータ転送が終了する。この
場合には、第２実施例のＤＲＡＭと同様に、上記所定時
間Ｔ1 の経過前に自動的に上記ワード線ＷＬを非活性状
態に設定するように上記ロウデコーダ１２を制御する。
しかも、転送ゲート信号伝達系の第１ステージの制御信
号ＬＷ１が活性化されると、１クロックサイクル後に第
２ステージの制御信号ＬＷｉが活性化することを予測し
て、前記ＲＡＳタイマー回路３０の出力信号に代えて、
少なくとも２クロックサイクル経過後に自動的にワード
線ＷＬを非活性状態に設定するようにロウデコーダ１２
を制御する制御信号Ｓ３を出力することが可能になる。
【００６９】図８は図７のＤＲＡＭの読み出し動作の一
例を示すタイミング波形図である。図７のＤＲＡＭにお
いては、図８に示すタイミング波形図のように、転送ゲ
ート制御信号ＬＷ入力は１クロックサイクル毎にパイプ
ラインステージを１つづつ伝搬する。つまり、／ＲＡＳ
信号が活性状態に設定された後、例えば第５番目のクロ
ックサイクルの立ち上がりのタイミングで転送ゲート制
御信号ＬＷ入力が転送ゲートバッファ２２に取り込まれ
ることにより第１ステージの制御信号ＬＷ１が立ち上が
る。さらに、次の第６番目のクロックサイクルの立ち上
がりのタイミングで上記制御信号ＬＷ１の“Ｈ”レベル
が内部転送ゲートバッファ２２１に取り込まれることに
より第２ステージの内部制御信号ＬＷｉが立ち上がる。
例を示すタイミング波形図である。図７のＤＲＡＭにお
いては、図８に示すタイミング波形図のように、転送ゲ
ート制御信号ＬＷ入力は１クロックサイクル毎にパイプ
ラインステージを１つづつ伝搬する。つまり、／ＲＡＳ
信号が活性状態に設定された後、例えば第５番目のクロ
ックサイクルの立ち上がりのタイミングで転送ゲート制
御信号ＬＷ入力が転送ゲートバッファ２２に取り込まれ
ることにより第１ステージの制御信号ＬＷ１が立ち上が
る。さらに、次の第６番目のクロックサイクルの立ち上
がりのタイミングで上記制御信号ＬＷ１の“Ｈ”レベル
が内部転送ゲートバッファ２２１に取り込まれることに
より第２ステージの内部制御信号ＬＷｉが立ち上がる。
【００７０】図７のＤＲＡＭの読み出し動作において、
ワード線制御の基本的な方式は前記第２実施例のＤＲＡ
Ｍと同様であるが、ロウ系制御回路２３ｃは、転送ゲー
ト信号伝達系の複数のステージのうち、第１ステージの
制御信号ＬＷ１および前記転送ゲート１５を直接に制御
する第２ステージの制御信号ＬＷｉにより制御される。
ワード線制御の基本的な方式は前記第２実施例のＤＲＡ
Ｍと同様であるが、ロウ系制御回路２３ｃは、転送ゲー
ト信号伝達系の複数のステージのうち、第１ステージの
制御信号ＬＷ１および前記転送ゲート１５を直接に制御
する第２ステージの制御信号ＬＷｉにより制御される。
【００７１】もし、第２ステージの制御信号ＬＷｉによ
り転送ゲート１５がオン状態に制御されている時間とロ
ウ系制御回路２３ｃにより制御されるロウデコーダ１２
によりワード線ＷＬが非活性化されるタイミングとが同
時になる（重なる）と、前述したように転送ゲート１５
がオン状態になっている期間にビット線対（ＢＬ、／Ｂ
Ｌ）の電位が電源電位Ｖccに比べて浮き上がったり接地
電位Ｖssよりも沈んだりしてメモリセルへの再書込み電
荷量の不足を招くおそれがある。
り転送ゲート１５がオン状態に制御されている時間とロ
ウ系制御回路２３ｃにより制御されるロウデコーダ１２
によりワード線ＷＬが非活性化されるタイミングとが同
時になる（重なる）と、前述したように転送ゲート１５
がオン状態になっている期間にビット線対（ＢＬ、／Ｂ
Ｌ）の電位が電源電位Ｖccに比べて浮き上がったり接地
電位Ｖssよりも沈んだりしてメモリセルへの再書込み電
荷量の不足を招くおそれがある。
【００７２】しかし、上記第３実施例のロウ系制御回路
２３ｃは、第２ステージの制御信号ＬＷｉより１クロッ
クサイクル前に、第１ステージの制御信号ＬＷ１の立ち
上がりによって第２ステージの制御信号ＬＷｉの立ち上
がりを予測できるので、この制御信号ＬＷｉが活性化さ
れて転送ゲート１５がオン状態になっている時間に対し
てロウ系制御回路２３ｃの出力信号Ｓ３によりワード線
ＷＬが非活性化されるタイミングを正確に遅らせるよう
に制御することが可能になる。
２３ｃは、第２ステージの制御信号ＬＷｉより１クロッ
クサイクル前に、第１ステージの制御信号ＬＷ１の立ち
上がりによって第２ステージの制御信号ＬＷｉの立ち上
がりを予測できるので、この制御信号ＬＷｉが活性化さ
れて転送ゲート１５がオン状態になっている時間に対し
てロウ系制御回路２３ｃの出力信号Ｓ３によりワード線
ＷＬが非活性化されるタイミングを正確に遅らせるよう
に制御することが可能になる。
【００７３】これにより、転送ゲート１５がオン状態に
なっている時間に対してワード線ＷＬが非活性化される
タイミングを正確に遅らせ、ビット線対（ＢＬ、／Ｂ
Ｌ）の電位が電源電位Ｖccに比べて浮き上がったり接地
電位Ｖssよりも沈んだりしていたとしても、メモリセル
への再書込み動作のタイミングのマージンを向上させる
ことができ、メモリセルへの再書込み電荷量の不足を招
くことはない。
なっている時間に対してワード線ＷＬが非活性化される
タイミングを正確に遅らせ、ビット線対（ＢＬ、／Ｂ
Ｌ）の電位が電源電位Ｖccに比べて浮き上がったり接地
電位Ｖssよりも沈んだりしていたとしても、メモリセル
への再書込み動作のタイミングのマージンを向上させる
ことができ、メモリセルへの再書込み電荷量の不足を招
くことはない。
【００７４】なお、上記各実施例で示したようなスタテ
ィック型のデータラッチ回路１６は、保持データが経時
的に失われることがないので、ラッチ動作のリフレッシ
ュが不要であるという利点を有するが、ＰＭＯＳトラン
ジスタＰ３、Ｐ４およびＮＭＯＳトランジスタＮ３、Ｎ
４を用いているので、ＰＭＯＳトランジスタ形成用基板
領域であるＮウェルとＮＭＯＳトランジスタ形成用基板
領域であるＰウェルとを電気的に分離するための分離領
域が必要となり、ＤＲＡＭのチップサイズの増大をまね
く。
ィック型のデータラッチ回路１６は、保持データが経時
的に失われることがないので、ラッチ動作のリフレッシ
ュが不要であるという利点を有するが、ＰＭＯＳトラン
ジスタＰ３、Ｐ４およびＮＭＯＳトランジスタＮ３、Ｎ
４を用いているので、ＰＭＯＳトランジスタ形成用基板
領域であるＮウェルとＮＭＯＳトランジスタ形成用基板
領域であるＰウェルとを電気的に分離するための分離領
域が必要となり、ＤＲＡＭのチップサイズの増大をまね
く。
【００７５】そこで、同一導電型の２個のＭＯＳトラン
ジスタがクロスカップルされてなるダイナミック型のデ
ータラッチ回路を用いるように変更すれば、構成が簡単
であり、異なる導電型のＭＯＳトランジスタ相互を電気
的に分離するための分離領域が不要になるので、ＤＲＡ
Ｍのチップサイズの大幅な増大をまねくおそれがない。
但し、ダイナミック型のデータラッチ回路は、保持デー
タが経時的に失われるので、ラッチデータのリフレッシ
ュを必要とし、リフレッシュ制御を行う必要がある。
ジスタがクロスカップルされてなるダイナミック型のデ
ータラッチ回路を用いるように変更すれば、構成が簡単
であり、異なる導電型のＭＯＳトランジスタ相互を電気
的に分離するための分離領域が不要になるので、ＤＲＡ
Ｍのチップサイズの大幅な増大をまねくおそれがない。
但し、ダイナミック型のデータラッチ回路は、保持デー
タが経時的に失われるので、ラッチデータのリフレッシ
ュを必要とし、リフレッシュ制御を行う必要がある。
【００７６】また、前記データバス負荷回路２１は、Ｐ
ＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用
い、これを前記負荷制御信号／ＬＤＥに対してレベルが
反転している負荷制御信号ＬＤＥにより制御するように
してもよい。また、前記データバス負荷回路２１の接続
位置を、前記データラッチ回路１６が接続されているデ
ータ線（ＤＬ、／ＤＬ）と電源ノードとの間に変更して
もよい。さらには、上記データ線（ＤＬ、／ＤＬ）と電
源ノードとの間および前記データバス（ＤＱ、／ＤＱ）
と電源ノードとの間にそれぞれ負荷回路２１を接続する
ようにしてもよい。
ＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用
い、これを前記負荷制御信号／ＬＤＥに対してレベルが
反転している負荷制御信号ＬＤＥにより制御するように
してもよい。また、前記データバス負荷回路２１の接続
位置を、前記データラッチ回路１６が接続されているデ
ータ線（ＤＬ、／ＤＬ）と電源ノードとの間に変更して
もよい。さらには、上記データ線（ＤＬ、／ＤＬ）と電
源ノードとの間および前記データバス（ＤＱ、／ＤＱ）
と電源ノードとの間にそれぞれ負荷回路２１を接続する
ようにしてもよい。
【００７７】
【発明の効果】上述したように本発明によれば、ワード
線に接続されているメモリセルの電荷転送用ＭＯＳトラ
ンジスタのゲート絶縁膜にワード線昇圧電位が印加され
るデューティが従来よりも小さくなり、ゲート絶縁膜の
長期の信頼性の確保が容易になると共にゲート絶縁膜の
スクリーニングテストを行う際のテスト時間の短縮、テ
ストコストの低減を図り得るデータラッチ付きの半導体
記憶装置を実現することができる。
線に接続されているメモリセルの電荷転送用ＭＯＳトラ
ンジスタのゲート絶縁膜にワード線昇圧電位が印加され
るデューティが従来よりも小さくなり、ゲート絶縁膜の
長期の信頼性の確保が容易になると共にゲート絶縁膜の
スクリーニングテストを行う際のテスト時間の短縮、テ
ストコストの低減を図り得るデータラッチ付きの半導体
記憶装置を実現することができる。
【図１】本発明の第１実施例に係るデータラッチ付きＤ
ＲＡＭの一部を示すブロック図。
ＲＡＭの一部を示すブロック図。
【図２】図１中のセルアレイの一列分に対応する回路と
データバス負荷回路の一例を示す回路図。
データバス負荷回路の一例を示す回路図。
【図３】図１中のロウ系制御回路の一例を示すブロック
図。
図。
【図４】図１のＤＲＡＭの読み出し動作の一例を示すタ
イミング波形図。
イミング波形図。
【図５】本発明の第２実施例に係るデータラッチ付きＤ
ＲＡＭの一部を示すブロック図。
ＲＡＭの一部を示すブロック図。
【図６】図５のＤＲＡＭの読み出し動作の一例を示すタ
イミング波形図。
イミング波形図。
【図７】本発明の第３実施例に係るデータラッチ付きＤ
ＲＡＭの一部を示すブロック図。
ＲＡＭの一部を示すブロック図。
【図８】図７中のロウ系制御回路の一具体例を示すブロ
ック図。
ック図。
【図９】図７のＤＲＡＭの読み出し動作の一例を示すタ
イミング波形図。
イミング波形図。
【図１０】従来のデータラッチ付きＤＲＡＭの読み出し
動作の一例を示すタイミング波形図。
動作の一例を示すタイミング波形図。
１０…セルアレイ、１２…ロウデコーダ、１３…ワード
線昇圧電位発生回路、１４…センスアンプ、１５…転送
ゲート、１６…データラッチ回路、１８…カラムデコー
ダ、１９…カラム選択ゲート、２０…入／出力バッフ
ァ、２１…データバス負荷回路、２２…転送ゲートバッ
ファ回路、２３ａ、２３ｂ、２３ｃ…ロウ系制御回路、
２４…センスアンプ駆動回路、３０…ＲＡＳタイマー回
路、ＷＬ…ワード線、ＢＬ、／ＢＬ…ビット線対、Ｄ
Ｌ、／ＤＬ…データ入／出力線対、ＤＱ、／ＤＱ…デー
タバス対。
線昇圧電位発生回路、１４…センスアンプ、１５…転送
ゲート、１６…データラッチ回路、１８…カラムデコー
ダ、１９…カラム選択ゲート、２０…入／出力バッフ
ァ、２１…データバス負荷回路、２２…転送ゲートバッ
ファ回路、２３ａ、２３ｂ、２３ｃ…ロウ系制御回路、
２４…センスアンプ駆動回路、３０…ＲＡＳタイマー回
路、ＷＬ…ワード線、ＢＬ、／ＢＬ…ビット線対、Ｄ
Ｌ、／ＤＬ…データ入／出力線対、ＤＱ、／ＤＱ…デー
タバス対。
Claims (11)
- 【請求項１】 情報記憶用キャパシタおよび電荷転送ゲ
ート用ＭＯＳトランジスタを有するダイナミック型メモ
リセルが行列状に配列されたメモリセルアレイと、 このメモリセルアレイ中の同一行のメモリセルに接続さ
れたワード線と、 このメモリセルアレイ中の任意の行のワード線を指定す
るためのロウアドレス信号をデコードするロウデコーダ
と、 前記メモリセルアレイの列数と同数設けられ、上記ロウ
デコーダにより選択された行のメモリセルから読み出さ
れたデータをセンスして一時的に保持するセンスアンプ
と、 この複数のセンスアンプにそれぞれ対応して接続された
データ線と、 この複数のデータ線にそれぞれ対応して接続され、この
データ線のデータをそれぞれラッチするためのデータラ
ッチ回路と、 この複数のデータラッチ回路と前記複数のセンスアンプ
との間で前記データ線にそれぞれ対応して挿入された転
送ゲートと、 この複数の転送ゲートの前記データラッチ回路側のデー
タ線にそれぞれ対応して挿入され、前記複数のデータラ
ッチ回路のうちの少なくとも一つを選択するためのカラ
ム選択ゲートと、 前記メモリセルアレイ中の任意の列を指定するためのカ
ラムアドレス信号をデコードし、上記カラム選択ゲート
をスイッチ制御するカラムデコーダと、 前記ロウデコーダが選択したワード線を活性状態に設定
する時間を一定時間以下に制御するロウ系制御回路とを
具備することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、さらに、 前記カラム選択ゲートにより選択されたデータラッチ回
路との間で入／出力データの授受を行う入／出力バッフ
ァと、 この入／出力バッファと前記カラム選択ゲートとを接続
するためのデータバスと、 このデータバスまたは前記データラッチ回路に接続され
ているデータ線の少なくとも一方と電源ノードとの間に
接続された負荷回路と、 とを具備することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記ロウ系制御回路は、前記ロウデコーダが選択したワ
ード線を活性状態に設定した後、所定の第１の時間の経
過後に自動的に上記ワード線を非活性状態に設定するよ
うに上記ロウデコーダを制御し、 前記センスアンプは、前記ワード線が活性状態に設定さ
れた後にセンス動作を開始するように制御され、前記ワ
ード線が非活性状態に設定された後も外部からプリチャ
ージ状態に設定されるまではセンス出力データを保持し
続けることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記ロウ系制御回路は、前記ロウデコーダが選択したワ
ード線を活性状態に設定した後、所定の第１の時間が経
過する前で前記センスアンプから前記データラッチ回路
へのデータ転送が終了した後に自動的に上記ワード線を
非活性状態に設定するように上記ロウデコーダを制御す
ることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置におい
て、 前記ロウ系制御回路は、前記ロウデコーダが選択したワ
ード線を活性状態に設定した後、所定の第１の時間が経
過する前に前記センスアンプから前記データラッチ回路
へのデータ転送が終了したか否かに応じてワード線を非
活性状態に設定するタイミングを異ならせるように制御
することを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、 前記ロウ系制御回路は、前記ロウデコーダが選択したワ
ード線を活性状態に設定した後、前記第１の時間が経過
する前に前記センスアンプから前記データラッチ回路へ
のデータ転送が終了されなかった場合には、上記第１の
時間の経過後に自動的に上記ワード線を非活性状態に設
定するように上記ロウデコーダを制御し、上記第１の時
間が経過する前に前記センスアンプから前記データラッ
チ回路へのデータ転送が終了された場合には、上記第１
の時間の経過前に自動的に上記ワード線を非活性状態に
設定するように上記ロウデコーダを制御することを特徴
とする半導体記憶装置。 - 【請求項７】 請求項５または６記載の半導体記憶装置
において、 前記ロウ系制御回路は、前記第１の時間の経過前に自動
的に前記ワード線を非活性状態に制御するタイミング
を、前記転送ゲートがオフ状態にされた後、所定の第２
の時間の経過後に設定することを特徴とする半導体記憶
装置。 - 【請求項８】 請求項６記載の半導体記憶装置におい
て、 前記ロウ系制御回路は、 ／ＲＡＳ信号が入力し、この／ＲＡＳ信号のパルスの前
縁に同期して／ＲＡＳ信号のパルス幅より短い所定の時
間ＴWD1 だけ活性状態になる信号を出力するタイマー回
路と、 前記ワード線が活性状態に設定された後、前記第１の時
間が経過する前に前記転送ゲートがオン状態に制御され
たか否かを検知する検知回路と、 この検知回路の出力状態に応じて、前記タイマー回路の
出力信号と同様のタイミングを有し、または、上記タイ
マー回路の出力信号に比べて非活性化タイミングが時間
的に早められた制御信号を出力し、前記ロウデコーダを
制御する回路とを具備することを特徴とする半導体記憶
装置。 - 【請求項９】 請求項６記載の半導体記憶装置におい
て、 前記ロウ系制御回路は、 ／ＲＡＳ信号が入力し、この／ＲＡＳ信号のパルスの前
縁に同期して／ＲＡＳ信号のパルス幅より短い所定の時
間ＴWD1 だけ活性状態になる信号を出力するタイマー回
路と、 転送ゲート制御信号が入力し、その後縁を所定の第３の
時間Ｔ3 （＞Ｔ2 ）遅延させる立下がり遅延回路と、 この立下がり遅延回路の出力および前記タイマー回路の
出力が入力し、両入力の論理和をとる第１の論理回路
と、 前記転送ゲート制御信号が入力し、上記第１の論理回路
の出力信号により活性化制御され、転送ゲート制御信号
の立下がりエッジを検出する立下がりエッジ検出回路
と、 この立下がりエッジ検出回路の出力信号が入力し、その
前縁を所定の第２の時間Ｔ2 遅延させる立上がり遅延回
路と、 この立上がり遅延回路の出力を用いて前記第１の論理回
路の出力の通過を制御する第２の論理回路とを具備する
ことを特徴とする半導体記憶装置。 - 【請求項１０】 請求項１記載の半導体記憶装置におい
て、 カラム信号系と転送ゲート信号伝達系とがそれぞれ外部
からのクロック信号に同期してパイプライン動作を行う
方式を有し、 上記転送ゲート信号伝達系が複数のステージに分割さ
れ、 前記ロウ系制御回路が上記転送ゲート信号伝達系の複数
のステージの制御信号により制御されることを特徴とす
る半導体記憶装置。 - 【請求項１１】 請求項２記載の半導体記憶装置におい
て、さらに、 転送ゲート制御信号が入力し、前記ロウ系制御回路およ
び転送ゲートを制御する信号を出力する転送ゲートバッ
ファ回路と、 カラムアドレス信号が入力し、前記カラムデコーダにカ
ラムアドレス信号を出力するカラムアドレスバッファ回
路とを具備し、 上記転送ゲートバッファ回路、カラムアドレスバッファ
回路、ロウ系制御回路、カラムデコーダおよび前記入／
出力バッファは、外部からのクロック信号に同期してパ
イプライン動作を行う複数のステージに分割され、 上記転送ゲートバッファ回路は、前記ロウ系制御回路を
制御する第１のステージおよび前記転送ゲートを直接に
制御すると共に上記ロウ系制御回路を制御する第２のス
テージを含む複数のステージに分割されており、 前記ロウ系制御回路は、前記ロウデコーダが選択したワ
ード線を活性状態に設定した後、所定の第１の時間が経
過する前に前記第２のステージにおける制御信号が一時
的に活性化された後、所定の第２の時間の経過後に自動
的に前記ワード線を非活性状態に設定するように上記ロ
ウデコーダを制御することを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08145594A JP3222684B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体記憶装置 |
| US08/423,755 US5608674A (en) | 1994-04-20 | 1995-04-18 | Semiconductor memory device |
| KR1019950009604A KR100197770B1 (ko) | 1994-04-20 | 1995-04-20 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08145594A JP3222684B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287981A true JPH07287981A (ja) | 1995-10-31 |
| JP3222684B2 JP3222684B2 (ja) | 2001-10-29 |
Family
ID=13746883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08145594A Expired - Fee Related JP3222684B2 (ja) | 1994-04-20 | 1994-04-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5608674A (ja) |
| JP (1) | JP3222684B2 (ja) |
| KR (1) | KR100197770B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303493A (ja) * | 2002-04-09 | 2003-10-24 | Fujitsu Ltd | 半導体記憶装置の制御方法、および半導体記憶装置 |
| US7036056B2 (en) | 2002-08-09 | 2006-04-25 | Renesas Technology Corp. | Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance |
| JP2007157322A (ja) * | 2005-12-07 | 2007-06-21 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3183184B2 (ja) * | 1996-08-09 | 2001-07-03 | 日本電気株式会社 | クロック同期型半導体記憶装置 |
| KR100554112B1 (ko) * | 1997-05-30 | 2006-02-20 | 미크론 테크놀로지,인코포레이티드 | 256 메가 다이내믹 랜덤 액세스 메모리 |
| JPH1145598A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体記憶装置 |
| KR100335397B1 (ko) * | 1998-05-25 | 2002-09-05 | 주식회사 하이닉스반도체 | 센스앰프순차구동장치 |
| KR100649826B1 (ko) * | 1999-12-30 | 2006-11-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 오토 프리차지장치 |
| KR100406543B1 (ko) | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 동기식 메모리의 파이프 래치 제어회로 |
| US7096498B2 (en) | 2002-03-08 | 2006-08-22 | Cipher Trust, Inc. | Systems and methods for message threat management |
| US6917550B2 (en) * | 2003-04-01 | 2005-07-12 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| JP2007124343A (ja) * | 2005-10-28 | 2007-05-17 | Toshiba Corp | データ保持回路 |
| KR100656432B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 선택신호 제어장치 및 방법 |
| JP4373972B2 (ja) * | 2005-11-14 | 2009-11-25 | 東芝メモリシステムズ株式会社 | 半導体記憶装置 |
| KR100663368B1 (ko) * | 2005-12-07 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031150A (en) * | 1988-08-26 | 1991-07-09 | Kabushiki Kaisha Toshiba | Control circuit for a semiconductor memory device and semiconductor memory system |
| JPH0713863B2 (ja) * | 1989-07-20 | 1995-02-15 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
-
1994
- 1994-04-20 JP JP08145594A patent/JP3222684B2/ja not_active Expired - Fee Related
-
1995
- 1995-04-18 US US08/423,755 patent/US5608674A/en not_active Expired - Lifetime
- 1995-04-20 KR KR1019950009604A patent/KR100197770B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303493A (ja) * | 2002-04-09 | 2003-10-24 | Fujitsu Ltd | 半導体記憶装置の制御方法、および半導体記憶装置 |
| US7036056B2 (en) | 2002-08-09 | 2006-04-25 | Renesas Technology Corp. | Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance |
| JP2007157322A (ja) * | 2005-12-07 | 2007-06-21 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5608674A (en) | 1997-03-04 |
| KR950030152A (ko) | 1995-11-24 |
| KR100197770B1 (ko) | 1999-06-15 |
| JP3222684B2 (ja) | 2001-10-29 |
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Legal Events
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