JPH06243681A - ブートストラップアドレスデコーダ - Google Patents
ブートストラップアドレスデコーダInfo
- Publication number
- JPH06243681A JPH06243681A JP6019391A JP1939194A JPH06243681A JP H06243681 A JPH06243681 A JP H06243681A JP 6019391 A JP6019391 A JP 6019391A JP 1939194 A JP1939194 A JP 1939194A JP H06243681 A JPH06243681 A JP H06243681A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- node
- signal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【目的】 非常に短い期間にワードラインをブートスト
ラップさせる自己計時された信号を供給する。 【構成】 各クロック発生器２０には、アドレスビット
Ａ１およびＡ２から生成されたアドレス信号並びにクロ
ック信号φＹおよびφＺが入力される。また、各クロッ
ク発生器２０には、ロウアドレスデコーダ２２から出力
されるブートストラップイネーブル信号ＢＥＢＡＲが入
力される。ロウアドレスデコーダ２２には、各クロック
発生器２０から出力される信号φ１〜φ４が入力され
る。また、ロウアドレスデコーダ２２には、アドレスビ
ットＡ３〜Ａ８から生成されたアドレス信号およびクロ
ック信号φＸが入力される。ロウアドレスデコーダ２２
は、ワードライン信号ＷＬ０〜ＷＬ２５５を選択的に出
力する。
ラップさせる自己計時された信号を供給する。 【構成】 各クロック発生器２０には、アドレスビット
Ａ１およびＡ２から生成されたアドレス信号並びにクロ
ック信号φＹおよびφＺが入力される。また、各クロッ
ク発生器２０には、ロウアドレスデコーダ２２から出力
されるブートストラップイネーブル信号ＢＥＢＡＲが入
力される。ロウアドレスデコーダ２２には、各クロック
発生器２０から出力される信号φ１〜φ４が入力され
る。また、ロウアドレスデコーダ２２には、アドレスビ
ットＡ３〜Ａ８から生成されたアドレス信号およびクロ
ック信号φＸが入力される。ロウアドレスデコーダ２２
は、ワードライン信号ＷＬ０〜ＷＬ２５５を選択的に出
力する。
Description
【０００１】
【産業上の利用分野】本発明は、ブートストラップアド
レスデコーダに関し、特に、自己計時型ブートストラッ
プ機能を有し、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）のロウアドレスをデコードするブート
ストラップアドレスデコーダに関する。
レスデコーダに関し、特に、自己計時型ブートストラッ
プ機能を有し、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）のロウアドレスをデコードするブート
ストラップアドレスデコーダに関する。
【０００２】
【本発明の背景】通常のＤＲＡＭは、メモリセルをアク
セスするアクセスサイクルと、メモリセルから読み出さ
れたデータをリストアするリストアサイクルとを含んだ
駆動サイクルを有している。駆動サイクルに続いて、次
の駆動サイクルのためにメモリアレイのビットラインお
よびワードラインをプリチャージするために、通常、プ
リチャージサイクルが生じる。ロウアドレスデコーダ
は、一般的に、ワードラインをプリチャージするため、
並びに、ワードライン電圧を、アドレスが付けられたメ
モリセルにアクセスおよびリストアさせるための回路を
有している。
セスするアクセスサイクルと、メモリセルから読み出さ
れたデータをリストアするリストアサイクルとを含んだ
駆動サイクルを有している。駆動サイクルに続いて、次
の駆動サイクルのためにメモリアレイのビットラインお
よびワードラインをプリチャージするために、通常、プ
リチャージサイクルが生じる。ロウアドレスデコーダ
は、一般的に、ワードラインをプリチャージするため、
並びに、ワードライン電圧を、アドレスが付けられたメ
モリセルにアクセスおよびリストアさせるための回路を
有している。
【０００３】従来の典型的なメモリセルの構成が図６に
示されている。ビットライン１０は、トランジスタ１２
のドレイン電極に接続されている。トランジスタ１２
は、実例として、Ｎチャンネル型のエンハンスメントモ
ード電界効果トランジスタである。トランジスタ１２の
ゲート電極は、ワードライン１４に接続、あるいはワー
ドライン１４の一部によって形成されている。トランジ
スタ１２のソース電極は、コンデンサ１６の一端に接続
されている。コンデンサ１６の他端は、定電圧源ＶＣＰ
に接続されている。ビットライン１０は、通常、図示せ
ぬセンス増幅回路に接続されている。ワードライン１４
は、通常、図示せぬロウアドレスデコーダに接続されて
いる。一般的に、このようなセルのアレイが設けられて
いる。
示されている。ビットライン１０は、トランジスタ１２
のドレイン電極に接続されている。トランジスタ１２
は、実例として、Ｎチャンネル型のエンハンスメントモ
ード電界効果トランジスタである。トランジスタ１２の
ゲート電極は、ワードライン１４に接続、あるいはワー
ドライン１４の一部によって形成されている。トランジ
スタ１２のソース電極は、コンデンサ１６の一端に接続
されている。コンデンサ１６の他端は、定電圧源ＶＣＰ
に接続されている。ビットライン１０は、通常、図示せ
ぬセンス増幅回路に接続されている。ワードライン１４
は、通常、図示せぬロウアドレスデコーダに接続されて
いる。一般的に、このようなセルのアレイが設けられて
いる。
【０００４】コンデンサ１６は、通常、論理”１”をス
トアするために電圧ＶＣＣにまでチャージされ、論理”
０”をストアするために０Ｖにまでチャージされる。コ
ンデンサ１６からデータを読み出すために、ビットライ
ン１０は、通常、（１／２）・ＶＣＣにプリチャージさ
れ、ワードライン１４は、コンデンサ１６にストアされ
た電圧、あるいはビットライン１０のプリチャージ電圧
のどちらかよりもしきい値電圧だけ高い電圧が印加され
なければならない。コンデンサ１６にストアされた電
圧、あるいはビットライン１０のプリチャージ電圧のど
ちらかが低い。電圧ＶＣＰは、通常、（１／２）・ＶＣ
Ｃである。
トアするために電圧ＶＣＣにまでチャージされ、論理”
０”をストアするために０Ｖにまでチャージされる。コ
ンデンサ１６からデータを読み出すために、ビットライ
ン１０は、通常、（１／２）・ＶＣＣにプリチャージさ
れ、ワードライン１４は、コンデンサ１６にストアされ
た電圧、あるいはビットライン１０のプリチャージ電圧
のどちらかよりもしきい値電圧だけ高い電圧が印加され
なければならない。コンデンサ１６にストアされた電
圧、あるいはビットライン１０のプリチャージ電圧のど
ちらかが低い。電圧ＶＣＰは、通常、（１／２）・ＶＣ
Ｃである。
【０００５】５Ｖの電源ＶＣＣを有するＤＲＡＭを例に
とると、たとえば、論理”０”（０Ｖ）がコンデンサ１
６にストアされる場合、ワードライン１４は、トランジ
スタ１２をオンさせるために、少なくとも１つのしきい
値電圧（≒１Ｖ）が印加されなければならない。論理”
１”（５Ｖ）がコンデンサ１６にストアされる場合、ワ
ードライン１４は、ビットライン１０のプリチャージ電
圧よりも少なくとも１つのしきい値電圧だけ高い電圧が
印加されなければならない。ビットライン１０が２．５
Ｖ｛（１／２）・ＶＣＣ｝にプリチャージされる場合、
ワードライン１４は、通常、約３．５Ｖにチャージされ
なければならない。
とると、たとえば、論理”０”（０Ｖ）がコンデンサ１
６にストアされる場合、ワードライン１４は、トランジ
スタ１２をオンさせるために、少なくとも１つのしきい
値電圧（≒１Ｖ）が印加されなければならない。論理”
１”（５Ｖ）がコンデンサ１６にストアされる場合、ワ
ードライン１４は、ビットライン１０のプリチャージ電
圧よりも少なくとも１つのしきい値電圧だけ高い電圧が
印加されなければならない。ビットライン１０が２．５
Ｖ｛（１／２）・ＶＣＣ｝にプリチャージされる場合、
ワードライン１４は、通常、約３．５Ｖにチャージされ
なければならない。
【０００６】メモリセルがアクセスされ、データが読み
出された後、データはメモリセルにリストアされる。こ
の場合、ワードライン１４は、ストアされるべき完全な
電圧ＶＣＣ（５Ｖ）をビットライン１０からコンデンサ
１６に供給するために、電圧ＶＣＣ（５Ｖ）よりも少な
くとも１つのしきい値電圧だけ高い電圧が印加される。
チップ電源電圧よりも高い電圧は、通常、公知のいわゆ
る「ブートストラップ」技術によって供給される。
出された後、データはメモリセルにリストアされる。こ
の場合、ワードライン１４は、ストアされるべき完全な
電圧ＶＣＣ（５Ｖ）をビットライン１０からコンデンサ
１６に供給するために、電圧ＶＣＣ（５Ｖ）よりも少な
くとも１つのしきい値電圧だけ高い電圧が印加される。
チップ電源電圧よりも高い電圧は、通常、公知のいわゆ
る「ブートストラップ」技術によって供給される。
【０００７】通常、電源電圧が５ＶのＤＲＡＭが駆動サ
イクルの時、ワードライン１４には、メモリセルからデ
ータを読み出すために、可能な限り急速に電圧ＶＣＣ
（５Ｖ）が印加される。メモリセルからデータが読み出
された後、ワードライン１４は、リストアサイクルの
間、電圧ＶＣＣ（５Ｖ）よりもしきい値電圧だけ高い電
圧にブートストラップされる。メモリセルの臨界アクセ
ス時間の間はワードライン１４はブートストラップされ
ないので、ブートストラップのタイミングは、重要では
ない。ワードライン１４に、電源電圧が５ＶのＤＲＡＭ
の電圧ＶＣＣが印加されてから電圧ＶＣＣを越えた電圧
が印加される時を決定するタイミングは、通常、ロウア
ドレスデコーダの構成の部分でない従来のタイマによっ
て生成される。
イクルの時、ワードライン１４には、メモリセルからデ
ータを読み出すために、可能な限り急速に電圧ＶＣＣ
（５Ｖ）が印加される。メモリセルからデータが読み出
された後、ワードライン１４は、リストアサイクルの
間、電圧ＶＣＣ（５Ｖ）よりもしきい値電圧だけ高い電
圧にブートストラップされる。メモリセルの臨界アクセ
ス時間の間はワードライン１４はブートストラップされ
ないので、ブートストラップのタイミングは、重要では
ない。ワードライン１４に、電源電圧が５ＶのＤＲＡＭ
の電圧ＶＣＣが印加されてから電圧ＶＣＣを越えた電圧
が印加される時を決定するタイミングは、通常、ロウア
ドレスデコーダの構成の部分でない従来のタイマによっ
て生成される。
【０００８】技術の進歩は、素子の寸法および幾何学的
形状を小さくさせ、チップ密度を高くした。通常、小さ
い寸法の素子は、５Ｖのチップ電源電圧で動作しないで
あろう。というのは、５Ｖの電圧は素子に損傷を与える
からである。したがって、これらのより小さい素子に
は、３Ｖなどのより低い電源電圧が用いられる。図６に
示すような電源電圧が３ＶのＤＲＡＭ用のメモリセル
は、１．５Ｖ｛（１／２）・ＶＣＣ｝にプリチャージさ
れたビットライン１０を有する。論理”１”をストアす
るためにコンデンサ１６にチャージされる電圧は、３Ｖ
（電圧ＶＣＣ）である。コンデンサ１６から論理”１”
を読み出すために、ワードライン１４は、プリチャージ
されたビットライン電圧よりもしきい値電圧だけ高い電
圧が印加されなければならない。メモリセルからのデー
タの確実な読み出しを保証するために、ワードライン１
４は、ほぼ完全な電圧ＶＣＣ（３Ｖ）が印加されなけれ
ばならない。
形状を小さくさせ、チップ密度を高くした。通常、小さ
い寸法の素子は、５Ｖのチップ電源電圧で動作しないで
あろう。というのは、５Ｖの電圧は素子に損傷を与える
からである。したがって、これらのより小さい素子に
は、３Ｖなどのより低い電源電圧が用いられる。図６に
示すような電源電圧が３ＶのＤＲＡＭ用のメモリセル
は、１．５Ｖ｛（１／２）・ＶＣＣ｝にプリチャージさ
れたビットライン１０を有する。論理”１”をストアす
るためにコンデンサ１６にチャージされる電圧は、３Ｖ
（電圧ＶＣＣ）である。コンデンサ１６から論理”１”
を読み出すために、ワードライン１４は、プリチャージ
されたビットライン電圧よりもしきい値電圧だけ高い電
圧が印加されなければならない。メモリセルからのデー
タの確実な読み出しを保証するために、ワードライン１
４は、ほぼ完全な電圧ＶＣＣ（３Ｖ）が印加されなけれ
ばならない。
【０００９】電圧電圧が５ＶのＤＲＡＭが有してないア
クセス時間に関する問題が、電源電圧が３ＶのＤＲＡＭ
用のこれらのより小さな素子のサイズに起因する。ワー
ドライン１４の抵抗−コンデンサ（ＲＣ）特性は、メモ
リセルからデータを読み出すために３Ｖが印加されるワ
ードライン１４内における遅延を引き起こす。この遅延
は７〜８ナノ秒であろう、これはアクセス時間とって重
大である。
クセス時間に関する問題が、電源電圧が３ＶのＤＲＡＭ
用のこれらのより小さな素子のサイズに起因する。ワー
ドライン１４の抵抗−コンデンサ（ＲＣ）特性は、メモ
リセルからデータを読み出すために３Ｖが印加されるワ
ードライン１４内における遅延を引き起こす。この遅延
は７〜８ナノ秒であろう、これはアクセス時間とって重
大である。
【００１０】この遅延の問題を解決するために、メモリ
からデータを読み出すために、ワードライン１４が電圧
ＶＣＣよりも高い電圧（以下、この電圧を電圧ＶＣＣＰ
という）にブートストラップされる。ワードライン１４
を電圧ＶＣＣＰにブートストラップする１つの方法は、
ワードライン１４に接続されたＰチャンネル型およびＮ
チャンネル型のトランジスタを用いることである。電圧
ＶＣＣＰは、チップ上に設けられたチャージポンプによ
って供給される。
からデータを読み出すために、ワードライン１４が電圧
ＶＣＣよりも高い電圧（以下、この電圧を電圧ＶＣＣＰ
という）にブートストラップされる。ワードライン１４
を電圧ＶＣＣＰにブートストラップする１つの方法は、
ワードライン１４に接続されたＰチャンネル型およびＮ
チャンネル型のトランジスタを用いることである。電圧
ＶＣＣＰは、チップ上に設けられたチャージポンプによ
って供給される。
【００１１】Ｐチャンネル型トランジスタは、電圧ＶＣ
ＣＰが印加されたソース電極と、ワードライン１４に接
続されたドレイン電極と、図示せぬロウアドレスデコー
ダ内で生成された複数の内部信号がそれぞれ印加される
ゲート電極とを有している。Ｎチャンネル型トランジス
タは、ワードライン１４に接続されたドレイン電極と、
接地されたソース電極と、図示せぬロウアドレスデコー
ダによって生成されたいくつかの信号が印加されるゲー
ト電極とを有している。
ＣＰが印加されたソース電極と、ワードライン１４に接
続されたドレイン電極と、図示せぬロウアドレスデコー
ダ内で生成された複数の内部信号がそれぞれ印加される
ゲート電極とを有している。Ｎチャンネル型トランジス
タは、ワードライン１４に接続されたドレイン電極と、
接地されたソース電極と、図示せぬロウアドレスデコー
ダによって生成されたいくつかの信号が印加されるゲー
ト電極とを有している。
【００１２】Ｐチャンネル型トランジスタは、メモリセ
ルからデータを読み出すために、ワードライン１４の電
圧を電圧ＶＣＣＰまでずっと引き上げるためにオンされ
るプルアップ素子として動作する。Ｐチャンネル型トラ
ンジスタは、メモリセルからデータが読み出された後、
オフされる。Ｎチャンネル型トランジスタは、リストア
サイクルの間、ワードライン１４の電圧を接地電圧に引
き下げるためにオフされるプルダウン素子として動作す
る。このアプローチに伴う問題は、Ｐチャンネル型トラ
ンジスタがほぼ２つの要素によって（同じサイズの）Ｎ
チャンネル型トランジスタよりも電流駆動能力が小さい
ということである。サイズの非常に大きなＰチャンネル
型トランジスタが、ワードライン１４のキャパシタンス
を急速に駆動するために、用いられなければならない。
ルからデータを読み出すために、ワードライン１４の電
圧を電圧ＶＣＣＰまでずっと引き上げるためにオンされ
るプルアップ素子として動作する。Ｐチャンネル型トラ
ンジスタは、メモリセルからデータが読み出された後、
オフされる。Ｎチャンネル型トランジスタは、リストア
サイクルの間、ワードライン１４の電圧を接地電圧に引
き下げるためにオフされるプルダウン素子として動作す
る。このアプローチに伴う問題は、Ｐチャンネル型トラ
ンジスタがほぼ２つの要素によって（同じサイズの）Ｎ
チャンネル型トランジスタよりも電流駆動能力が小さい
ということである。サイズの非常に大きなＰチャンネル
型トランジスタが、ワードライン１４のキャパシタンス
を急速に駆動するために、用いられなければならない。
【００１３】このアプローチの更なる欠点は、Ｐチャン
ネル型トランジスタが非常に制限された領域を有するダ
イナミックＲＡＭのロウピッチの中にレイアウトされな
ければならないということである。上記ロウピッチの中
にこれらのＰチャンネル型トランジスタをレイアウトす
ること、およびワードライン１４を急速にプルアップす
るためにそれらを充分に大きくすることは非常に難し
い。これらのトランジスタは、チップ領域の広い部分を
占める。
ネル型トランジスタが非常に制限された領域を有するダ
イナミックＲＡＭのロウピッチの中にレイアウトされな
ければならないということである。上記ロウピッチの中
にこれらのＰチャンネル型トランジスタをレイアウトす
ること、およびワードライン１４を急速にプルアップす
るためにそれらを充分に大きくすることは非常に難し
い。これらのトランジスタは、チップ領域の広い部分を
占める。
【００１４】図７にもう１つのブートストラップの概念
を実現した従来の回路の構成を示す。この回路は、発振
器１７と、プリデコーダ１８と、デコーダ１９とからな
る。発振器１７は、主入力クロック信号φＸＧが入力さ
れる。発振器１７は、また、他の入力信号が入力される
とともに、マスタクロック信号φＸ＋を出力する。マス
タクロック信号φＸ＋は、結局はワードライン信号ＷＬ
（デコーダ１９からの出力信号）を電圧ＶＣＣＰにブー
ストするために、電圧ＶＣＣＰにブーストされる。様々
な他の入力信号が、たとえば、マスタクロック信号φＸ
＋を”Ｌ”レベルにリセットし、発振器１７をプリチャ
ージし、発振器１７内のノードを電圧ＶＣＣにブースト
し、ロウアドレスストローブ（ＲＡＳ）の”Ｈ”レベル
のプリチャージ期間の最初に発振器１７をプリチャージ
するために用いられる。
を実現した従来の回路の構成を示す。この回路は、発振
器１７と、プリデコーダ１８と、デコーダ１９とからな
る。発振器１７は、主入力クロック信号φＸＧが入力さ
れる。発振器１７は、また、他の入力信号が入力される
とともに、マスタクロック信号φＸ＋を出力する。マス
タクロック信号φＸ＋は、結局はワードライン信号ＷＬ
（デコーダ１９からの出力信号）を電圧ＶＣＣＰにブー
ストするために、電圧ＶＣＣＰにブーストされる。様々
な他の入力信号が、たとえば、マスタクロック信号φＸ
＋を”Ｌ”レベルにリセットし、発振器１７をプリチャ
ージし、発振器１７内のノードを電圧ＶＣＣにブースト
し、ロウアドレスストローブ（ＲＡＳ）の”Ｈ”レベル
のプリチャージ期間の最初に発振器１７をプリチャージ
するために用いられる。
【００１５】プリデコーダ１８は、他の入力信号の中
の、プリデコーダ１８内の回路を”Ｈ”レベル状態にプ
リチャージするためのクロック信号／φＸＤＰ、マスタ
クロック信号φＸ＋、およびプリデコードされ、ブース
トされたクロック信号φＸ＋iの出力をイネーブルため
に用いられるアドレスビットを入力する。変数ｉは、た
とえば、１と８との間の整数を表している。プリデコー
ドされ、ブーストされたクロック信号φＸ＋iは、電圧
ＶＣＣＰにブーストされ、結局は、変数ｉに対応するワ
ードライン信号ＷＬに供給される。
の、プリデコーダ１８内の回路を”Ｈ”レベル状態にプ
リチャージするためのクロック信号／φＸＤＰ、マスタ
クロック信号φＸ＋、およびプリデコードされ、ブース
トされたクロック信号φＸ＋iの出力をイネーブルため
に用いられるアドレスビットを入力する。変数ｉは、た
とえば、１と８との間の整数を表している。プリデコー
ドされ、ブーストされたクロック信号φＸ＋iは、電圧
ＶＣＣＰにブーストされ、結局は、変数ｉに対応するワ
ードライン信号ＷＬに供給される。
【００１６】デコーダ１９は、プリデコードされ、ブー
ストされたクロック信号φＸ＋i、デコーダ１９内の回
路を”Ｈ”レベル状態にプリチャージするためのクロッ
ク信号／φＸＤＰ、およびワードライン信号ＷＬの出力
をイネーブルために用いられるアドレスビットを入力す
る。ワードライン信号ＷＬのレベルは、主入力クロック
信号φＸＧがアクティブの時、電圧ＶＣＣＰにまで上昇
する。
ストされたクロック信号φＸ＋i、デコーダ１９内の回
路を”Ｈ”レベル状態にプリチャージするためのクロッ
ク信号／φＸＤＰ、およびワードライン信号ＷＬの出力
をイネーブルために用いられるアドレスビットを入力す
る。ワードライン信号ＷＬのレベルは、主入力クロック
信号φＸＧがアクティブの時、電圧ＶＣＣＰにまで上昇
する。
【００１７】図７に示す回路の欠点は、入力信号φＸＧ
がアクティブになった後、ワードライン信号ＷＬのレベ
ルが電圧ＶＣＣＰにまで上昇することである。図７に示
すような回路においては、ワードライン信号ＷＬのレベ
ルは極めてゆっくりと電圧ＶＣＣＰにまで上昇する。こ
のことは、メモリセルへのデータのリストア、リフレッ
シュおよび／またはアクセスにおいて不必要な遅延をも
たらす。
がアクティブになった後、ワードライン信号ＷＬのレベ
ルが電圧ＶＣＣＰにまで上昇することである。図７に示
すような回路においては、ワードライン信号ＷＬのレベ
ルは極めてゆっくりと電圧ＶＣＣＰにまで上昇する。こ
のことは、メモリセルへのデータのリストア、リフレッ
シュおよび／またはアクセスにおいて不必要な遅延をも
たらす。
【００１８】メモリアレイのワードラインを電圧ＶＣＣ
Ｐにブートストラップするもう１つの方法は、ブートス
トラップアドレスデコーダを内部、あるいは外部のタイ
ミング回路とともに用いることである。タイミング回路
は、遅延があらかじめ決定されて設計されている。上記
遅延は、通常、ブートストラップアドレスデコーダの実
験データから決定される。タイミング回路は、通常、イ
ンバータ、あるいはＲＣ時定数遅延回路を用いて構成さ
れている。
Ｐにブートストラップするもう１つの方法は、ブートス
トラップアドレスデコーダを内部、あるいは外部のタイ
ミング回路とともに用いることである。タイミング回路
は、遅延があらかじめ決定されて設計されている。上記
遅延は、通常、ブートストラップアドレスデコーダの実
験データから決定される。タイミング回路は、通常、イ
ンバータ、あるいはＲＣ時定数遅延回路を用いて構成さ
れている。
【００１９】この後者のアプローチは、多くの欠点を有
している。タイミングは、各デコーダに対して正確では
ない、すなわち、デコーダは、選択された時、電圧ＶＣ
ＣＰを有するワードライン信号を出力するために準備し
ているかもしれないし、準備していないかもしれない。
実際、タイミングは、通常、信頼性の目的で必要以上に
長く遅延される。また、タイミング回路は、素子の温度
変化を補償しない。したがって、上述した問題を解決す
ることが本発明の主な目的である。本発明のもう１つの
目的は、ブートストラップアドレスデコーダの自己計時
を実現するために、簡単な設計を提供することである。
している。タイミングは、各デコーダに対して正確では
ない、すなわち、デコーダは、選択された時、電圧ＶＣ
ＣＰを有するワードライン信号を出力するために準備し
ているかもしれないし、準備していないかもしれない。
実際、タイミングは、通常、信頼性の目的で必要以上に
長く遅延される。また、タイミング回路は、素子の温度
変化を補償しない。したがって、上述した問題を解決す
ることが本発明の主な目的である。本発明のもう１つの
目的は、ブートストラップアドレスデコーダの自己計時
を実現するために、簡単な設計を提供することである。
【００２０】
【本発明の概要】本発明は、自己計時型ブートストラッ
プアドレスデコーダを提供する。この回路は、ブートス
トラップ駆動回路を有するロウアドレスデコーダを有す
る。自己計時された信号は、ロウアドレスデコーダによ
って発生される。自己計時された信号は、ロウアドレス
デコーダにブートストラップ電圧を適宜供給するため
に、クロック信号発生回路によって用いられる。そし
て、ロウアドレスデコーダは、メモリセルをアクセルす
るため、あるいはメモリセルにデータをリストアするた
めに、選択されたワードラインにブートストラップ電圧
を供給する。
プアドレスデコーダを提供する。この回路は、ブートス
トラップ駆動回路を有するロウアドレスデコーダを有す
る。自己計時された信号は、ロウアドレスデコーダによ
って発生される。自己計時された信号は、ロウアドレス
デコーダにブートストラップ電圧を適宜供給するため
に、クロック信号発生回路によって用いられる。そし
て、ロウアドレスデコーダは、メモリセルをアクセルす
るため、あるいはメモリセルにデータをリストアするた
めに、選択されたワードラインにブートストラップ電圧
を供給する。
【００２１】本発明の新規で重要な点は、ブートストラ
ップ駆動回路が充分にチャージされた後、非常に短い期
間にワードラインをブートストラップさせる自己計時さ
れた信号を供給することである。本発明の有益な点は、
自己計時された信号があらゆるロウアドレスデコーダに
よって発生され得る１つの信号であるということであ
る。
ップ駆動回路が充分にチャージされた後、非常に短い期
間にワードラインをブートストラップさせる自己計時さ
れた信号を供給することである。本発明の有益な点は、
自己計時された信号があらゆるロウアドレスデコーダに
よって発生され得る１つの信号であるということであ
る。
【００２２】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。図１は本発明の一実施例によるブートス
トラップアドレスデコーダの構成を表すブロック図であ
る。図１において、各クロック発生器２０には、アドレ
スビットＡ１およびＡ２から生成されたアドレス信号並
びにクロック信号φＹおよびφＺが入力される。各クロ
ック発生器２０には、また、ロウアドレスデコーダ２２
から出力されるブートストラップイネーブル信号ＢＥＢ
ＡＲが入力される。
いて説明する。図１は本発明の一実施例によるブートス
トラップアドレスデコーダの構成を表すブロック図であ
る。図１において、各クロック発生器２０には、アドレ
スビットＡ１およびＡ２から生成されたアドレス信号並
びにクロック信号φＹおよびφＺが入力される。各クロ
ック発生器２０には、また、ロウアドレスデコーダ２２
から出力されるブートストラップイネーブル信号ＢＥＢ
ＡＲが入力される。
【００２３】ロウアドレスデコーダ２２には、各クロッ
ク発生器２０から出力される信号φ１〜φ４が入力され
る。また、ロウアドレスデコーダ２２には、アドレスビ
ットＡ３〜Ａ８から生成されたアドレス信号およびクロ
ック信号φＸが入力される。ロウアドレスデコーダ２２
は、図示せぬメモリアレイに複数のワードライン信号Ｗ
Ｌ０〜ＷＬ２５５を選択的に供給する。
ク発生器２０から出力される信号φ１〜φ４が入力され
る。また、ロウアドレスデコーダ２２には、アドレスビ
ットＡ３〜Ａ８から生成されたアドレス信号およびクロ
ック信号φＸが入力される。ロウアドレスデコーダ２２
は、図示せぬメモリアレイに複数のワードライン信号Ｗ
Ｌ０〜ＷＬ２５５を選択的に供給する。
【００２４】次に、図１に示す回路の動作の概要につい
て以下に説明する。プリチャージモードにおいては、ア
ドレスビットＡ３〜Ａ８から生成されたアドレス信号
は、すべて”Ｌ”レベルにされる。そして、”Ｌ”レベ
ルのクロック信号φＹは、クロック信号φ１〜φ４を”
Ｌ”レベルにするために、各クロック発生器２０に供給
される。これにより、ワードライン信号ＷＬ０〜ＷＬ２
５５が順に”Ｌ”レベルとなる。
て以下に説明する。プリチャージモードにおいては、ア
ドレスビットＡ３〜Ａ８から生成されたアドレス信号
は、すべて”Ｌ”レベルにされる。そして、”Ｌ”レベ
ルのクロック信号φＹは、クロック信号φ１〜φ４を”
Ｌ”レベルにするために、各クロック発生器２０に供給
される。これにより、ワードライン信号ＷＬ０〜ＷＬ２
５５が順に”Ｌ”レベルとなる。
【００２５】次に、”Ｌ”レベルのクロック信号φＸが
ロウアドレスデコーダ２２をプリチャージするために供
給される。プリチャージされたロウアドレスデコーダ２
２は、ワードライン信号ＷＬ０〜ＷＬ２５５を”Ｌ”レ
ベルに保持し続ける。最終的に、”Ｌ”レベルのクロッ
ク信号φＺがブートストラップイネーブル信号ＢＥＢＡ
Ｒを”Ｈ”レベルにするために供給される。
ロウアドレスデコーダ２２をプリチャージするために供
給される。プリチャージされたロウアドレスデコーダ２
２は、ワードライン信号ＷＬ０〜ＷＬ２５５を”Ｌ”レ
ベルに保持し続ける。最終的に、”Ｌ”レベルのクロッ
ク信号φＺがブートストラップイネーブル信号ＢＥＢＡ
Ｒを”Ｈ”レベルにするために供給される。
【００２６】メモリアクセスモードにおいては、”Ｈ”
レベルのクロック信号φＸ、φＹおよびφＺが供給され
る。アドレスビットＡ１およびＡ２から生成された”
Ｈ”レベルのアドレス信号は、それぞれのクロック発生
器２０を選択するために供給される。アドレスビットＡ
３〜Ａ８から生成された”Ｈ”レベルのアドレス信号
は、ロウアドレスデコーダ２２のそれぞれのロウアドレ
スデコーダを選択するために供給される。
レベルのクロック信号φＸ、φＹおよびφＺが供給され
る。アドレスビットＡ１およびＡ２から生成された”
Ｈ”レベルのアドレス信号は、それぞれのクロック発生
器２０を選択するために供給される。アドレスビットＡ
３〜Ａ８から生成された”Ｈ”レベルのアドレス信号
は、ロウアドレスデコーダ２２のそれぞれのロウアドレ
スデコーダを選択するために供給される。
【００２７】ブートストラップイネーブル信号ＢＥＢＡ
Ｒは、”Ｌ”レベルにされ、このブートストラップイネ
ーブル信号ＢＥＢＡＲは、選択されたクロック発生器２
０にそれぞれ”Ｈ”レベルのクロック信号φ１、φ２、
φ３、あるいはφ４を出力させる。”Ｈ”レベルのクロ
ック信号φ１、φ２、φ３、あるいはφ４は、ワードラ
イン信号ＷＬ０〜ＷＬ２５５に対応したワードライン
を”Ｈ”レベルにするために、ロウアドレスデコーダ２
２の１つ以上のロウアドレスデコーダに供給される。
Ｒは、”Ｌ”レベルにされ、このブートストラップイネ
ーブル信号ＢＥＢＡＲは、選択されたクロック発生器２
０にそれぞれ”Ｈ”レベルのクロック信号φ１、φ２、
φ３、あるいはφ４を出力させる。”Ｈ”レベルのクロ
ック信号φ１、φ２、φ３、あるいはφ４は、ワードラ
イン信号ＷＬ０〜ＷＬ２５５に対応したワードライン
を”Ｈ”レベルにするために、ロウアドレスデコーダ２
２の１つ以上のロウアドレスデコーダに供給される。
【００２８】図２は図１に示すロウアドレスデコーダ２
２の詳細な構成を表す回路図である。図２に示すロウア
ドレスデコーダ２２には、クロック信号φＸ、アドレス
信号Ａ３Ａ４，Ａ５Ａ６およびＡ７Ａ８、電圧ＶＳＳ，
ＶＣＣおよびＶＣＣＰ並びにクロック信号φ１〜φ４が
入力される。アドレス信号Ａ３Ａ４，Ａ５Ａ６およびＡ
７Ａ８は、それぞれアドレスビットＡ３とＡ４，Ａ５と
Ａ６およびＡ７とＡ８の論理的積である。ロウアドレス
デコーダ２２からは、信号ＷＬ１〜ＷＬ４およびブート
ストラップイネーブル信号ＢＥＢＡＲが出力される。
２の詳細な構成を表す回路図である。図２に示すロウア
ドレスデコーダ２２には、クロック信号φＸ、アドレス
信号Ａ３Ａ４，Ａ５Ａ６およびＡ７Ａ８、電圧ＶＳＳ，
ＶＣＣおよびＶＣＣＰ並びにクロック信号φ１〜φ４が
入力される。アドレス信号Ａ３Ａ４，Ａ５Ａ６およびＡ
７Ａ８は、それぞれアドレスビットＡ３とＡ４，Ａ５と
Ａ６およびＡ７とＡ８の論理的積である。ロウアドレス
デコーダ２２からは、信号ＷＬ１〜ＷＬ４およびブート
ストラップイネーブル信号ＢＥＢＡＲが出力される。
【００２９】図２において、トランジスタ５０のソース
電極は、第１の電源に接続されている。第１の電源は、
電圧ＶＣＣＰ、たとえば、５Ｖを供給する。トランジス
タ５０のドレイン電極は、ノード５２に接続されてい
る。トランジスタ５０のゲート電極には、クロック信号
φＸが入力される。ノード５２は、トランジスタ５４の
ドレイン電極に接続されている。
電極は、第１の電源に接続されている。第１の電源は、
電圧ＶＣＣＰ、たとえば、５Ｖを供給する。トランジス
タ５０のドレイン電極は、ノード５２に接続されてい
る。トランジスタ５０のゲート電極には、クロック信号
φＸが入力される。ノード５２は、トランジスタ５４の
ドレイン電極に接続されている。
【００３０】トランジスタ５４のソース電極は、ヒュー
ズ５６並びに直列接続されたトランジスタ５８，６０お
よび６１のソース・ドレイン経路を介して接地に接続さ
れている。より詳しく言えば、ＦＥＴ５４のソース電極
は、ヒューズ５６の第１の端子に接続されている。トラ
ンジスタ５４のゲート電極は、第２の電源に接続されて
いる。第２の電源は、電圧ＶＣＣ、たとえば、３Ｖを供
給する。
ズ５６並びに直列接続されたトランジスタ５８，６０お
よび６１のソース・ドレイン経路を介して接地に接続さ
れている。より詳しく言えば、ＦＥＴ５４のソース電極
は、ヒューズ５６の第１の端子に接続されている。トラ
ンジスタ５４のゲート電極は、第２の電源に接続されて
いる。第２の電源は、電圧ＶＣＣ、たとえば、３Ｖを供
給する。
【００３１】ヒューズ５６の第２の端子は、トランジス
タ５８のドレイン電極に接続されている。トランジスタ
５８のソース電極は、トランジスタ６０のドレイン電極
に接続されている。トランジスタ５８のゲート電極に
は、アドレス信号Ａ３Ａ４が入力される。トランジスタ
６０のソース電極は、トランジスタ６１のドレイン電極
に接続されている。トランジスタ６０のゲート電極に
は、アドレス信号Ａ５Ａ６が入力される。トランジスタ
６１のソース電極は、第３の電源に接続されている。第
３の電源は、電圧ＶＳＳ、たとえば、０Ｖを供給する。
トランジスタ６１のゲート電極には、アドレス信号Ａ７
Ａ８が入力される。
タ５８のドレイン電極に接続されている。トランジスタ
５８のソース電極は、トランジスタ６０のドレイン電極
に接続されている。トランジスタ５８のゲート電極に
は、アドレス信号Ａ３Ａ４が入力される。トランジスタ
６０のソース電極は、トランジスタ６１のドレイン電極
に接続されている。トランジスタ６０のゲート電極に
は、アドレス信号Ａ５Ａ６が入力される。トランジスタ
６１のソース電極は、第３の電源に接続されている。第
３の電源は、電圧ＶＳＳ、たとえば、０Ｖを供給する。
トランジスタ６１のゲート電極には、アドレス信号Ａ７
Ａ８が入力される。
【００３２】トランジスタ６２のソース電極は、第１の
電源に接続されている。トランジスタ６２のドレイン電
極は、ノード５２に接続されている。トランジスタ６２
のゲート電極は、ノード６４に接続されている。ノード
６４は、トランジスタ６６のドレイン電極に接続されて
いる。トランジスタ６６のソース電極は、第１の電源
（ＶＣＣＰ）に接続されている。トランジスタ６６のゲ
ート電極は、ノード５２に接続されている。
電源に接続されている。トランジスタ６２のドレイン電
極は、ノード５２に接続されている。トランジスタ６２
のゲート電極は、ノード６４に接続されている。ノード
６４は、トランジスタ６６のドレイン電極に接続されて
いる。トランジスタ６６のソース電極は、第１の電源
（ＶＣＣＰ）に接続されている。トランジスタ６６のゲ
ート電極は、ノード５２に接続されている。
【００３３】ノード６４は、トランジスタ７０がオンし
た時、１対のトランジスタ６８，７０のソース・ドレイ
ン経路を介して接地に接続される。ノード６４は、トラ
ンジスタ６８のドレイン電極に接続されている。トラン
ジスタ６８のゲート電極は、第２の電源（ＶＣＣ）に接
続されている。トランジスタ６８のソース電極は、トラ
ンジスタ７０のドレイン電極に接続されている。トラン
ジスタ７０のゲート電極は、ノード５２に接続されてい
る。トランジスタ７０のソース電極は、第３の電源（Ｖ
ＳＳ）に接続されている。
た時、１対のトランジスタ６８，７０のソース・ドレイ
ン経路を介して接地に接続される。ノード６４は、トラ
ンジスタ６８のドレイン電極に接続されている。トラン
ジスタ６８のゲート電極は、第２の電源（ＶＣＣ）に接
続されている。トランジスタ６８のソース電極は、トラ
ンジスタ７０のドレイン電極に接続されている。トラン
ジスタ７０のゲート電極は、ノード５２に接続されてい
る。トランジスタ７０のソース電極は、第３の電源（Ｖ
ＳＳ）に接続されている。
【００３４】ノード６４は、トランジスタ７２のゲート
電極に接続されている。トランジスタ７２のソース電極
は、第３の電源に接続されている。トランジスタ７２の
ドレイン電極は、ノード７４に接続されている。ノード
７４は、トランジスタ７６のソース電極に接続されてい
る。トランジスタ７６のドレイン電極は、第２の電源に
接続されている。トランジスタ７６のゲート電極は、ノ
ード５２に接続されている。
電極に接続されている。トランジスタ７２のソース電極
は、第３の電源に接続されている。トランジスタ７２の
ドレイン電極は、ノード７４に接続されている。ノード
７４は、トランジスタ７６のソース電極に接続されてい
る。トランジスタ７６のドレイン電極は、第２の電源に
接続されている。トランジスタ７６のゲート電極は、ノ
ード５２に接続されている。
【００３５】ノード６４は、トランジスタ７８のゲート
電極に接続されている。トランジスタ７８のソース電極
は、第３の電源に接続されている。トランジスタ７８の
ドレイン電極からは、上述したブートストラップイネー
ブル信号ＢＥＢＡＲが出力される。ノード６４は、トラ
ンジスタ８０，８２，８４および８６のそれぞれのソー
ス・ドレイン経路の第１の端子に接続されている。
電極に接続されている。トランジスタ７８のソース電極
は、第３の電源に接続されている。トランジスタ７８の
ドレイン電極からは、上述したブートストラップイネー
ブル信号ＢＥＢＡＲが出力される。ノード６４は、トラ
ンジスタ８０，８２，８４および８６のそれぞれのソー
ス・ドレイン経路の第１の端子に接続されている。
【００３６】トランジスタ８０のソース・ドレイン経路
の第２の端子は、トランジスタ８８のゲート電極に接続
されている。トランジスタ８８のドレイン電極には、信
号φ１が入力される。トランジスタ８８のソース電極
は、ノード９０に接続されている。信号ＷＬ１は、ノー
ド９０から出力される。ノード９０は、トランジスタ９
２のドレイン電極に接続されている。トランジスタ９２
のソース電極は、第３の電源に接続されている。トラン
ジスタ９２のゲート電極は、ノード７４に接続されてい
る。信号φ２，φ３およびφ４がそれぞれ入力され、信
号ＷＬ２，ＷＬ３およびＷＬ４をそれぞれ出力する他の
トランジスタもこの構成と同様である。
の第２の端子は、トランジスタ８８のゲート電極に接続
されている。トランジスタ８８のドレイン電極には、信
号φ１が入力される。トランジスタ８８のソース電極
は、ノード９０に接続されている。信号ＷＬ１は、ノー
ド９０から出力される。ノード９０は、トランジスタ９
２のドレイン電極に接続されている。トランジスタ９２
のソース電極は、第３の電源に接続されている。トラン
ジスタ９２のゲート電極は、ノード７４に接続されてい
る。信号φ２，φ３およびφ４がそれぞれ入力され、信
号ＷＬ２，ＷＬ３およびＷＬ４をそれぞれ出力する他の
トランジスタもこの構成と同様である。
【００３７】すなわち、トランジスタ８２のソース・ド
レイン経路の第２の端子は、トランジスタ９４のゲート
電極に接続されている。トランジスタ９４のドレイン電
極には、信号φ２が入力される。トランジスタ９４のソ
ース電極は、ノード９６に接続されている。信号ＷＬ２
は、ノード９６から出力される。ノード９６は、トラン
ジスタ９８のドレイン電極に接続されている。トランジ
スタ９８のソース電極は、第３の電源に接続されてい
る。トランジスタ９８のゲート電極は、ノード７４に接
続されている。
レイン経路の第２の端子は、トランジスタ９４のゲート
電極に接続されている。トランジスタ９４のドレイン電
極には、信号φ２が入力される。トランジスタ９４のソ
ース電極は、ノード９６に接続されている。信号ＷＬ２
は、ノード９６から出力される。ノード９６は、トラン
ジスタ９８のドレイン電極に接続されている。トランジ
スタ９８のソース電極は、第３の電源に接続されてい
る。トランジスタ９８のゲート電極は、ノード７４に接
続されている。
【００３８】トランジスタ８４のソース・ドレイン経路
の第２の端子は、トランジスタ１００のゲート電極に接
続されている。トランジスタ１００のドレイン電極に
は、信号φ３が入力される。トランジスタ１００のソー
ス電極は、ノード１０２に接続されている。信号ＷＬ３
は、ノード１０２から出力される。ノード１０２は、ト
ランジスタ１０４のドレイン電極に接続されている。ト
ランジスタ１０４のソース電極は、第３の電源に接続さ
れている。トランジスタ１０４のゲート電極は、ノード
７４に接続されている。
の第２の端子は、トランジスタ１００のゲート電極に接
続されている。トランジスタ１００のドレイン電極に
は、信号φ３が入力される。トランジスタ１００のソー
ス電極は、ノード１０２に接続されている。信号ＷＬ３
は、ノード１０２から出力される。ノード１０２は、ト
ランジスタ１０４のドレイン電極に接続されている。ト
ランジスタ１０４のソース電極は、第３の電源に接続さ
れている。トランジスタ１０４のゲート電極は、ノード
７４に接続されている。
【００３９】トランジスタ８６のソース・ドレイン経路
の第２の端子は、トランジスタ１０６のゲート電極に接
続されている。トランジスタ１０６のドレイン電極に
は、信号φ４が入力される。トランジスタ１０６のソー
ス電極は、ノード１０８に接続されている。信号ＷＬ４
は、ノード１０８から出力される。ノード１０８は、ト
ランジスタ１１０のドレイン電極に接続されている。ト
ランジスタ１１０のソース電極は、第３の電源に接続さ
れている。トランジスタ１１０のゲート電極は、ノード
７４に接続されている。
の第２の端子は、トランジスタ１０６のゲート電極に接
続されている。トランジスタ１０６のドレイン電極に
は、信号φ４が入力される。トランジスタ１０６のソー
ス電極は、ノード１０８に接続されている。信号ＷＬ４
は、ノード１０８から出力される。ノード１０８は、ト
ランジスタ１１０のドレイン電極に接続されている。ト
ランジスタ１１０のソース電極は、第３の電源に接続さ
れている。トランジスタ１１０のゲート電極は、ノード
７４に接続されている。
【００４０】図３は、図１に示すクロック発生器２０の
詳細な構成を表す回路図である。図３に示すクロック発
生器２０には、クロック信号φＹおよびφＺ、電圧ＶＳ
Ｓ，ＶＣＣおよびＶＣＣＰ、アドレス信号Ａ１Ａ２並び
にブートストラップイネーブル信号ＢＥＢＡＲが入力さ
れる。また、このクロック発生器２０からは、クロック
信号φ１が出力される。クロック発生器２０は、図１お
よび図２に示すクロック信号φ１を発生する。ノード１
２０には、クロック信号φＹが入力される。ノード１２
０は、トランジスタ１２２のゲート電極に接続されてい
る。
詳細な構成を表す回路図である。図３に示すクロック発
生器２０には、クロック信号φＹおよびφＺ、電圧ＶＳ
Ｓ，ＶＣＣおよびＶＣＣＰ、アドレス信号Ａ１Ａ２並び
にブートストラップイネーブル信号ＢＥＢＡＲが入力さ
れる。また、このクロック発生器２０からは、クロック
信号φ１が出力される。クロック発生器２０は、図１お
よび図２に示すクロック信号φ１を発生する。ノード１
２０には、クロック信号φＹが入力される。ノード１２
０は、トランジスタ１２２のゲート電極に接続されてい
る。
【００４１】トランジスタ１２２のソース電極は、第２
の電源（ＶＣＣ）に接続されている。トランジスタ１２
２のドレイン電極は、ノード１２４に接続されている。
ノード１２４は、トランジスタ１２６のドレイン電極に
接続されている。トランジスタ１２６のソース電極は、
第３の電源に接続されている。トランジスタ１２６のゲ
ート電極は、ノード１２０に接続されている。
の電源（ＶＣＣ）に接続されている。トランジスタ１２
２のドレイン電極は、ノード１２４に接続されている。
ノード１２４は、トランジスタ１２６のドレイン電極に
接続されている。トランジスタ１２６のソース電極は、
第３の電源に接続されている。トランジスタ１２６のゲ
ート電極は、ノード１２０に接続されている。
【００４２】ノード１２０は、トランジスタ１２８のゲ
ート電極に接続されている。トランジスタ１２８のソー
ス・ドレイン経路の第１の端子には、アドレス信号Ａ１
Ａ２が入力される。トランジスタ１２８のソース・ドレ
イン経路の第２の端子は、ノード１３０に接続されてい
る。ノード１３０は、トランジスタ１３２のドレイン電
極に接続されている。トランジスタ１３２のソース電極
は、第３の電源に接続されている。トランジスタ１３２
のゲート電極は、ノード１２４に接続されている。
ート電極に接続されている。トランジスタ１２８のソー
ス・ドレイン経路の第１の端子には、アドレス信号Ａ１
Ａ２が入力される。トランジスタ１２８のソース・ドレ
イン経路の第２の端子は、ノード１３０に接続されてい
る。ノード１３０は、トランジスタ１３２のドレイン電
極に接続されている。トランジスタ１３２のソース電極
は、第３の電源に接続されている。トランジスタ１３２
のゲート電極は、ノード１２４に接続されている。
【００４３】ノード１３０は、トランジスタ１３４のゲ
ート電極に接続されている。トランジスタ１３４のソー
ス電極は、第３の電源に接続されている。トランジスタ
１３４のドレイン電極は、トランジスタ１３６のソース
電極に接続されている。トランジスタ１３６のゲート電
極は、第２の電源に接続されている。トランジスタ１３
６のドレイン電極は、ノード１３８に接続されている。
ート電極に接続されている。トランジスタ１３４のソー
ス電極は、第３の電源に接続されている。トランジスタ
１３４のドレイン電極は、トランジスタ１３６のソース
電極に接続されている。トランジスタ１３６のゲート電
極は、第２の電源に接続されている。トランジスタ１３
６のドレイン電極は、ノード１３８に接続されている。
【００４４】ノード１３８は、トランジスタ１４０のド
レイン電極に接続されている。トランジスタ１４０のゲ
ート電極は、ノード１２０に接続されている。トランジ
スタ１４０のソース電極は、第１の電源に接続されてい
る。トランジスタ１４２のソース電極は、第１の電源
（ＶＣＣＰ）に接続されている。トランジスタ１４２の
ドレイン電極は、ノード１３８に接続されている。トラ
ンジスタ１４２のゲート電極は、ノード１４４に接続さ
れている。トランジスタ１４６のソース電極は、第１の
電源に接続されている。トランジスタ１４６のゲート電
極は、ノード１３８に接続されている。トランジスタ１
４６のドレイン電極は、ノード１４４に接続されてい
る。トランジスタ１４０，１４２および１４６の基板
は、第１の電源に接続されている。
レイン電極に接続されている。トランジスタ１４０のゲ
ート電極は、ノード１２０に接続されている。トランジ
スタ１４０のソース電極は、第１の電源に接続されてい
る。トランジスタ１４２のソース電極は、第１の電源
（ＶＣＣＰ）に接続されている。トランジスタ１４２の
ドレイン電極は、ノード１３８に接続されている。トラ
ンジスタ１４２のゲート電極は、ノード１４４に接続さ
れている。トランジスタ１４６のソース電極は、第１の
電源に接続されている。トランジスタ１４６のゲート電
極は、ノード１３８に接続されている。トランジスタ１
４６のドレイン電極は、ノード１４４に接続されてい
る。トランジスタ１４０，１４２および１４６の基板
は、第１の電源に接続されている。
【００４５】ノード１４４は、トランジスタ１４８のド
レイン電極に接続されている。トランジスタ１４８のゲ
ート電極は、第２の電源に接続されている。トランジス
タ１４８のソース電極は、トランジスタ１５０のドレイ
ン電極に接続されている。トランジスタ１５０のソース
電極は、第３の電源に接続されている。トランジスタ１
５０のゲート電極は、ノード１３８に接続されている。
レイン電極に接続されている。トランジスタ１４８のゲ
ート電極は、第２の電源に接続されている。トランジス
タ１４８のソース電極は、トランジスタ１５０のドレイ
ン電極に接続されている。トランジスタ１５０のソース
電極は、第３の電源に接続されている。トランジスタ１
５０のゲート電極は、ノード１３８に接続されている。
【００４６】ノード１３８は、トランジスタ１５２のゲ
ート電極に接続されている。トランジスタ１５２のソー
ス電極は、第３の電源に接続されている。トランジスタ
１５２のドレイン電極は、ノード１５４に接続されてい
る。ノード１５４は、トランジスタ１５６のソース電極
に接続されている。トランジスタ１５６のゲート電極
は、ノード１４４に接続されている。トランジスタ１５
６のドレイン電極は、第２の電源に接続されている。
ート電極に接続されている。トランジスタ１５２のソー
ス電極は、第３の電源に接続されている。トランジスタ
１５２のドレイン電極は、ノード１５４に接続されてい
る。ノード１５４は、トランジスタ１５６のソース電極
に接続されている。トランジスタ１５６のゲート電極
は、ノード１４４に接続されている。トランジスタ１５
６のドレイン電極は、第２の電源に接続されている。
【００４７】ノード１５４は、トランジスタ１５８のゲ
ート電極に接続されている。トランジスタ１５８のソー
ス電極は、ノード１６０に接続されている。ノード１６
０は、トランジスタ１６２のドレイン電極に接続されて
いる。トランジスタ１６２のゲート電極には、クロック
信号φＺが入力される。トランジスタ１６２のソース電
極は、第２の電源に接続されている。ノード１６０に
は、図２のトランジスタ７８から出力されたブートスト
ラップイネーブル信号ＢＥＢＡＲが供給される。
ート電極に接続されている。トランジスタ１５８のソー
ス電極は、ノード１６０に接続されている。ノード１６
０は、トランジスタ１６２のドレイン電極に接続されて
いる。トランジスタ１６２のゲート電極には、クロック
信号φＺが入力される。トランジスタ１６２のソース電
極は、第２の電源に接続されている。ノード１６０に
は、図２のトランジスタ７８から出力されたブートスト
ラップイネーブル信号ＢＥＢＡＲが供給される。
【００４８】トランジスタ１５８のドレイン電極は、ノ
ード１６４に接続されている。ノード１６４は、トラン
ジスタ１６６のドレイン電極に接続されている。トラン
ジスタ１６６のゲート電極は、ノード１４４に接続され
ている。トランジスタ１６６のソース電極は、第１の電
源に接続されている。トランジスタ１６６の基板は、第
１の電源に接続されている。
ード１６４に接続されている。ノード１６４は、トラン
ジスタ１６６のドレイン電極に接続されている。トラン
ジスタ１６６のゲート電極は、ノード１４４に接続され
ている。トランジスタ１６６のソース電極は、第１の電
源に接続されている。トランジスタ１６６の基板は、第
１の電源に接続されている。
【００４９】ノード１４４は、トランジスタ１６８のゲ
ート電極に接続されている。トランジスタ１６８のソー
ス電極は、第３の電源に接続されている。トランジスタ
１６８のドレイン電極は、ノード１７０に接続されてい
る。ノード１７０は、トランジスタ１７２のソース電極
に接続されている。トランジスタ１７２のゲート電極
は、ノード１６４に接続されている。トランジスタ１７
２のドレイン電極は、第２の電源に接続されている。
ート電極に接続されている。トランジスタ１６８のソー
ス電極は、第３の電源に接続されている。トランジスタ
１６８のドレイン電極は、ノード１７０に接続されてい
る。ノード１７０は、トランジスタ１７２のソース電極
に接続されている。トランジスタ１７２のゲート電極
は、ノード１６４に接続されている。トランジスタ１７
２のドレイン電極は、第２の電源に接続されている。
【００５０】ノード１７０は、トランジスタ１７４のゲ
ート電極に接続されている。トランジスタ１７４のソー
ス電極は、第３の電源に接続されている。トランジスタ
１７４のドレイン電極は、トランジスタ１７６のソース
電極に接続されている。トランジスタ１７６のゲート電
極は、第２の電源に接続されている。トランジスタ１７
６のドレイン電極は、ノード１７８に接続されている。
ート電極に接続されている。トランジスタ１７４のソー
ス電極は、第３の電源に接続されている。トランジスタ
１７４のドレイン電極は、トランジスタ１７６のソース
電極に接続されている。トランジスタ１７６のゲート電
極は、第２の電源に接続されている。トランジスタ１７
６のドレイン電極は、ノード１７８に接続されている。
【００５１】クロック信号φ１は、ノード１７８から出
力される。ノード１７８は、トランジスタ１８０のドレ
イン電極に接続されている。トランジスタ１８０のソー
ス電極は、第１の電源に接続されている。トランジスタ
１８０のゲート電極は、ノード１６４に接続されてい
る。トランジスタ１８０の基板は、第１の電源に接続さ
れている。
力される。ノード１７８は、トランジスタ１８０のドレ
イン電極に接続されている。トランジスタ１８０のソー
ス電極は、第１の電源に接続されている。トランジスタ
１８０のゲート電極は、ノード１６４に接続されてい
る。トランジスタ１８０の基板は、第１の電源に接続さ
れている。
【００５２】次に、動作について説明する。まず、図２
および図４を参照して、図１に示す回路の動作について
説明する。ロウアドレスデコーダ２２をプリチャージし
ている間、アドレス信号Ａ３Ａ４，Ａ５Ａ６およびＡ７
Ａ８は、トランジスタ５８，６０および６１をオフさせ
るために”Ｌ”レベルである（図４においては、アドレ
ス信号Ａ５Ａ６のみが時刻Ｔ１に示されているが、アド
レス信号Ａ３Ａ４およびＡ７Ａ８も実質上アドレス信号
Ａ５Ａ６と同様である。）。（これら３つのトランジス
タは直列に接続されいるので、それらのうちの１つがオ
フされれば、ノード５２から接地への経路は閉鎖され
る。）
および図４を参照して、図１に示す回路の動作について
説明する。ロウアドレスデコーダ２２をプリチャージし
ている間、アドレス信号Ａ３Ａ４，Ａ５Ａ６およびＡ７
Ａ８は、トランジスタ５８，６０および６１をオフさせ
るために”Ｌ”レベルである（図４においては、アドレ
ス信号Ａ５Ａ６のみが時刻Ｔ１に示されているが、アド
レス信号Ａ３Ａ４およびＡ７Ａ８も実質上アドレス信号
Ａ５Ａ６と同様である。）。（これら３つのトランジス
タは直列に接続されいるので、それらのうちの１つがオ
フされれば、ノード５２から接地への経路は閉鎖され
る。）
【００５３】その後、信号φＸは、トランジスタ５０を
オンさせるために、”Ｌ”レベルに降下する（図４の時
刻Ｔ２参照）。ノード５２の電圧は、ほぼ電圧ＶＣＣＰ
に引き上げられる（図４の時刻Ｔ３参照）。ノード５２
の電圧ＶＣＣＰは、トランジスタ７０をオンさせ、トラ
ンジスタ６６をオフさせる。ノード６４の電圧は、オン
したトランジスタ６８および７０を介して第３の電圧Ｖ
ＳＳに引き下げられる（図４の時刻Ｔ４参照）。ノード
６４の電圧ＶＳＳは、トランジスタ６２をオンさせる。
導通状態のトランジスタ６２は、ノード５２の電圧を電
圧ＶＣＣＰにクランプする。トランジスタ６２は、他の
タイミングの間ノード５２の電圧を電圧ＶＣＣＰに保持
するために、ラッチトランジスタとして機能する。
オンさせるために、”Ｌ”レベルに降下する（図４の時
刻Ｔ２参照）。ノード５２の電圧は、ほぼ電圧ＶＣＣＰ
に引き上げられる（図４の時刻Ｔ３参照）。ノード５２
の電圧ＶＣＣＰは、トランジスタ７０をオンさせ、トラ
ンジスタ６６をオフさせる。ノード６４の電圧は、オン
したトランジスタ６８および７０を介して第３の電圧Ｖ
ＳＳに引き下げられる（図４の時刻Ｔ４参照）。ノード
６４の電圧ＶＳＳは、トランジスタ６２をオンさせる。
導通状態のトランジスタ６２は、ノード５２の電圧を電
圧ＶＣＣＰにクランプする。トランジスタ６２は、他の
タイミングの間ノード５２の電圧を電圧ＶＣＣＰに保持
するために、ラッチトランジスタとして機能する。
【００５４】図２において、トランジスタ５０，６２お
よび６６の基板は、第１の電源（ＶＣＣＰ）に接続され
ている。このことは、トランジスタ５０，６２および６
６がノード５２および６４の電圧を高電圧ＶＣＣＰ（た
とえば、５Ｖ）に引き上げるので必要である。もしトラ
ンジスタ５０，６２および６６の基板に電圧ＶＣＣ（た
とえば、３Ｖ）が印加されている場合、ノード５２およ
び６４の電圧ＶＣＣＰは、電源が投入されている間トラ
ンジスタ５０，６２および６６のドレイン電極と、それ
らのトランジスタの基板との間に正の電圧降下を引き起
こす。これにより、トランジスタ５０，６２および６６
のドレイン・基板接合は、順バイアスされる。そのよう
な順バイアスは、トランジスタをラッチアップさせる虞
がある基板電流を引き起こす。
よび６６の基板は、第１の電源（ＶＣＣＰ）に接続され
ている。このことは、トランジスタ５０，６２および６
６がノード５２および６４の電圧を高電圧ＶＣＣＰ（た
とえば、５Ｖ）に引き上げるので必要である。もしトラ
ンジスタ５０，６２および６６の基板に電圧ＶＣＣ（た
とえば、３Ｖ）が印加されている場合、ノード５２およ
び６４の電圧ＶＣＣＰは、電源が投入されている間トラ
ンジスタ５０，６２および６６のドレイン電極と、それ
らのトランジスタの基板との間に正の電圧降下を引き起
こす。これにより、トランジスタ５０，６２および６６
のドレイン・基板接合は、順バイアスされる。そのよう
な順バイアスは、トランジスタをラッチアップさせる虞
がある基板電流を引き起こす。
【００５５】トランジスタ５４および６８は、この実施
例においては、信頼性を高める目的で使用されている。
トランジスタ５４および６８のゲート電極は、トランジ
スタ５４および６８のオン状態を維持するために、第２
の電源に接続されている。トランジスタ５４および６８
のゲート電極の電圧が低電圧ＶＣＣ（３Ｖ）であるの
で、トランジスタ５４および６８のソース電極の電圧
は、電圧（ＶＣＣ−Ｖt）に制限されている。ここで、
電圧Ｖtはトランジスタのしきい値電圧である。トラン
ジスタ５４および６８がオフしてしまうので、それぞれ
のソース電極の電圧は、電圧（ＶＣＣ−Ｖt）を越えて
上昇することができない。
例においては、信頼性を高める目的で使用されている。
トランジスタ５４および６８のゲート電極は、トランジ
スタ５４および６８のオン状態を維持するために、第２
の電源に接続されている。トランジスタ５４および６８
のゲート電極の電圧が低電圧ＶＣＣ（３Ｖ）であるの
で、トランジスタ５４および６８のソース電極の電圧
は、電圧（ＶＣＣ−Ｖt）に制限されている。ここで、
電圧Ｖtはトランジスタのしきい値電圧である。トラン
ジスタ５４および６８がオフしてしまうので、それぞれ
のソース電極の電圧は、電圧（ＶＣＣ−Ｖt）を越えて
上昇することができない。
【００５６】トランジスタ５８および７０の両方の電圧
降下は、トランジスタ５４および６８のために電圧（Ｖ
ＣＣ−Ｖt）を越えない。このことは、本発明の装置が
小さい寸法を有するために欠くことができない。もしよ
り大きな電圧降下が許されると、トランジスタ５８およ
び７０は、ホットキャリア注入および基板電流のため
に、スイッチングの間信頼できなくなる。ノード６４の
電圧ＶＳＳは、ノード７４を接地から絶縁するためにト
ランジスタ７２をオフさせる。ノード５２に電圧ＶＣＣ
Ｐが供給され、それがトランジスタ７６をオンさせる。
トランジスタ７６がオンした時、トランジスタ７６はノ
ード７４の電圧を電圧ＶＣＣにクランプする（図４の時
刻Ｔ４参照）。
降下は、トランジスタ５４および６８のために電圧（Ｖ
ＣＣ−Ｖt）を越えない。このことは、本発明の装置が
小さい寸法を有するために欠くことができない。もしよ
り大きな電圧降下が許されると、トランジスタ５８およ
び７０は、ホットキャリア注入および基板電流のため
に、スイッチングの間信頼できなくなる。ノード６４の
電圧ＶＳＳは、ノード７４を接地から絶縁するためにト
ランジスタ７２をオフさせる。ノード５２に電圧ＶＣＣ
Ｐが供給され、それがトランジスタ７６をオンさせる。
トランジスタ７６がオンした時、トランジスタ７６はノ
ード７４の電圧を電圧ＶＣＣにクランプする（図４の時
刻Ｔ４参照）。
【００５７】ノード６４の電圧ＶＳＳは、トランジスタ
８０，８２，８４および８６のソース・ドレイン経路の
第１の端子に供給される。トランジスタ８０，８２，８
４および８６は、それらのそれぞれのゲート電極の電圧
が電圧ＶＣＣＰであるので、オンされる。ノード６４の
電圧ＶＳＳは、トランジスタ８０，８２，８４および８
６のソース・ドレイン経路を介してそれぞれトランジス
タ８８，９４，１００および１０６のゲート電極に印加
される。トランジスタ８８，９４，１００および１０６
は、ノード９０，９６，１０２および１０８をそれぞれ
クロック信号φ１〜φ４から絶縁するためにオフされ
る。また、ノード６４の電圧ＶＳＳのために、トランジ
スタ７８は、ブートストラップイネーブル信号ＢＥＢＡ
Ｒがトランジスタ７８を介して接地に引き下げられない
ようにするために、オフされる（図４の時刻Ｔ５参
照）。実際、図４に示す時刻Ｔ３より前に、ブートスト
ラップイネーブル信号ＢＥＢＡＲは、上昇を開始する。
これは、上述したように、クロック信号φＺが”Ｌ”レ
ベルに変化する（図３参照）からである。
８０，８２，８４および８６のソース・ドレイン経路の
第１の端子に供給される。トランジスタ８０，８２，８
４および８６は、それらのそれぞれのゲート電極の電圧
が電圧ＶＣＣＰであるので、オンされる。ノード６４の
電圧ＶＳＳは、トランジスタ８０，８２，８４および８
６のソース・ドレイン経路を介してそれぞれトランジス
タ８８，９４，１００および１０６のゲート電極に印加
される。トランジスタ８８，９４，１００および１０６
は、ノード９０，９６，１０２および１０８をそれぞれ
クロック信号φ１〜φ４から絶縁するためにオフされ
る。また、ノード６４の電圧ＶＳＳのために、トランジ
スタ７８は、ブートストラップイネーブル信号ＢＥＢＡ
Ｒがトランジスタ７８を介して接地に引き下げられない
ようにするために、オフされる（図４の時刻Ｔ５参
照）。実際、図４に示す時刻Ｔ３より前に、ブートスト
ラップイネーブル信号ＢＥＢＡＲは、上昇を開始する。
これは、上述したように、クロック信号φＺが”Ｌ”レ
ベルに変化する（図３参照）からである。
【００５８】ノード７４に電圧ＶＣＣが供給され、それ
がトランジスタ９２，９８，１０４および１１０をオン
させる。トランジスタ９２，９８，１０４および１１０
がオンした時、トランジスタ９２，９８，１０４および
１１０は、ノード９０，９６，１０２および１０８を第
３の電源電圧（ＶＳＳ）にそれぞれクランプする。信号
ＷＬ１〜ＷＬ４は”Ｌ”レベルとなり、メモリセルをア
クセスしないようにするために出力される（図４の時刻
Ｔ５参照）。信号ＷＬ１は、信号ＷＬ１がクロック信号
φ１に追随しているので、図４の時刻Ｔ２の前に”Ｌ”
レベルになり、それから低下していく。
がトランジスタ９２，９８，１０４および１１０をオン
させる。トランジスタ９２，９８，１０４および１１０
がオンした時、トランジスタ９２，９８，１０４および
１１０は、ノード９０，９６，１０２および１０８を第
３の電源電圧（ＶＳＳ）にそれぞれクランプする。信号
ＷＬ１〜ＷＬ４は”Ｌ”レベルとなり、メモリセルをア
クセスしないようにするために出力される（図４の時刻
Ｔ５参照）。信号ＷＬ１は、信号ＷＬ１がクロック信号
φ１に追随しているので、図４の時刻Ｔ２の前に”Ｌ”
レベルになり、それから低下していく。
【００５９】メモリ素子がアクセスされるべき時、クロ
ック信号φＸは、トランジスタ５０をオフさせるため
に、電圧ＶＣＣＰにされる（図４の時刻Ｔ６参照）。次
に、プリデコーダは、好ましくはオンチップで、アドレ
ス信号Ａ３Ａ４，Ａ５Ａ６およびＡ７Ａ８をアクティブ
（”Ｈ”レベル）に発生させる（アドレス信号Ａ５Ａ６
は図４では時刻Ｔ７のところに示されている。アドレス
信号Ａ５Ａ６およびＡ７Ａ８は、ほぼ同時に変化す
る。）。たとえば、アドレス信号Ａ３Ａ４，Ａ５Ａ６お
よびＡ７Ａ８は、トランジスタ５８，６０および６１を
オンさせるために、電圧ＶＣＣにされる。もしヒューズ
５６が溶断されていないならば、ノード５２の電圧は、
接地に引き下げられる（図４の時刻Ｔ８参照）。
ック信号φＸは、トランジスタ５０をオフさせるため
に、電圧ＶＣＣＰにされる（図４の時刻Ｔ６参照）。次
に、プリデコーダは、好ましくはオンチップで、アドレ
ス信号Ａ３Ａ４，Ａ５Ａ６およびＡ７Ａ８をアクティブ
（”Ｈ”レベル）に発生させる（アドレス信号Ａ５Ａ６
は図４では時刻Ｔ７のところに示されている。アドレス
信号Ａ５Ａ６およびＡ７Ａ８は、ほぼ同時に変化す
る。）。たとえば、アドレス信号Ａ３Ａ４，Ａ５Ａ６お
よびＡ７Ａ８は、トランジスタ５８，６０および６１を
オンさせるために、電圧ＶＣＣにされる。もしヒューズ
５６が溶断されていないならば、ノード５２の電圧は、
接地に引き下げられる（図４の時刻Ｔ８参照）。
【００６０】しかしながら、タイミングの遅延のため
に、トランジスタ６２は、それがまだオンされており、
ノード５２の電圧を電圧ＶＣＣＰに引き上げているの
で、トランジスタ５４，５８および６０の動作と相反す
る。この相反は、直列接続されたトランジスタ５４，５
８および６０が、オンしたトランジスタ６２よりも大き
な電流駆動能力を有するようにすることにより、排除さ
れる。トランジスタ６２は、したがって、トランジスタ
５４，５８および６０によってオーバードライブされ、
ノード５２の電圧は、電圧ＶＳＳに引き下げられる。
に、トランジスタ６２は、それがまだオンされており、
ノード５２の電圧を電圧ＶＣＣＰに引き上げているの
で、トランジスタ５４，５８および６０の動作と相反す
る。この相反は、直列接続されたトランジスタ５４，５
８および６０が、オンしたトランジスタ６２よりも大き
な電流駆動能力を有するようにすることにより、排除さ
れる。トランジスタ６２は、したがって、トランジスタ
５４，５８および６０によってオーバードライブされ、
ノード５２の電圧は、電圧ＶＳＳに引き下げられる。
【００６１】ノード５２の電圧ＶＳＳは、トランジスタ
７０をオフさせ、トランジスタ６６をオンさせる。オフ
されたトランジスタ７０は、第３の電源からノード６４
を絶縁する。オンされたトランジスタ６６は、ノード６
４の電圧を電圧ＶＣＣＰに引き上げる（図４の時刻Ｔ９
参照）。ノード５２の電圧ＶＳＳは、ノード７４を電源
ＶＣＣと絶縁するというさらなる目的でトランジスタ７
６をオフさせる。ノード６４の電圧ＶＣＣＰは、ノード
７４の電圧を第３の電源電圧にクランプするために、ト
ランジスタ７２をオンさせる。ノード７４の電圧は、す
でに時刻Ｔ８より前に電圧ＶＳＳに向かって低下しつつ
あることを思い出してほしい。このようになるは、図４
の時刻Ｔ８より前に、ノード７４を電源ＶＣＣから絶縁
するとともに、その電圧を電圧ＶＣＣから低下させるた
めに、トランジスタ７６を急速にオフさせるノード５２
の電圧が低下しつつあるからである。
７０をオフさせ、トランジスタ６６をオンさせる。オフ
されたトランジスタ７０は、第３の電源からノード６４
を絶縁する。オンされたトランジスタ６６は、ノード６
４の電圧を電圧ＶＣＣＰに引き上げる（図４の時刻Ｔ９
参照）。ノード５２の電圧ＶＳＳは、ノード７４を電源
ＶＣＣと絶縁するというさらなる目的でトランジスタ７
６をオフさせる。ノード６４の電圧ＶＣＣＰは、ノード
７４の電圧を第３の電源電圧にクランプするために、ト
ランジスタ７２をオンさせる。ノード７４の電圧は、す
でに時刻Ｔ８より前に電圧ＶＳＳに向かって低下しつつ
あることを思い出してほしい。このようになるは、図４
の時刻Ｔ８より前に、ノード７４を電源ＶＣＣから絶縁
するとともに、その電圧を電圧ＶＣＣから低下させるた
めに、トランジスタ７６を急速にオフさせるノード５２
の電圧が低下しつつあるからである。
【００６２】同様に、ほぼ同じ時刻に、ノード７４の電
圧を電圧ＶＳＳにクランプするためのトランジスタ７２
を急速にオンさせるために、ノード６４の電圧が増加し
つつある。ノード７４の電圧ＶＳＳは、ノード９０，９
６，１０２および１０８を第３の電源から絶縁するため
に、トランジスタ９２，９８，１０４および１１０をオ
フさせる。
圧を電圧ＶＳＳにクランプするためのトランジスタ７２
を急速にオンさせるために、ノード６４の電圧が増加し
つつある。ノード７４の電圧ＶＳＳは、ノード９０，９
６，１０２および１０８を第３の電源から絶縁するため
に、トランジスタ９２，９８，１０４および１１０をオ
フさせる。
【００６３】ノード６４の電圧ＶＣＣＰは、トランジス
タ８０，８２，８４および８６のソース・ドレイン経路
の第１の端子に供給される。トランジスタ８０，８２，
８４および８６のそれぞれのゲート電極に高電圧ＶＣＣ
Ｐが印加され、それぞれのソース・ドレイン経路の第２
の端子に約０Ｖの電圧が印加されているので、電流がト
ランジスタ８０，８２，８４および８６に流れる。その
電流は、トランジスタ８８，９４，１００および１０６
のゲート電極とソース電極との間に存在する寄生容量８
９をチャージする。寄生容量８９はそれぞれ、電圧（Ｖ
ＣＣＰ−Ｖt）（図４のほぼ時刻Ｔ８で）までチャージ
され、その電圧がトランジスタ８８，９４，１００およ
び１０６のゲート電極の電圧となる。
タ８０，８２，８４および８６のソース・ドレイン経路
の第１の端子に供給される。トランジスタ８０，８２，
８４および８６のそれぞれのゲート電極に高電圧ＶＣＣ
Ｐが印加され、それぞれのソース・ドレイン経路の第２
の端子に約０Ｖの電圧が印加されているので、電流がト
ランジスタ８０，８２，８４および８６に流れる。その
電流は、トランジスタ８８，９４，１００および１０６
のゲート電極とソース電極との間に存在する寄生容量８
９をチャージする。寄生容量８９はそれぞれ、電圧（Ｖ
ＣＣＰ−Ｖt）（図４のほぼ時刻Ｔ８で）までチャージ
され、その電圧がトランジスタ８８，９４，１００およ
び１０６のゲート電極の電圧となる。
【００６４】プリチャージ状態であるノード９０，９
６，１０２および１０８の電圧は、０Ｖ（図４の時刻Ｔ
８より前に）である。トランジスタ８８，９４，１００
および１０６のゲート電極とソース電極との間の電圧降
下は、電圧（ＶＣＣＰ−Ｖt）である。トランジスタ８
８，９４，１００および１０６は、ノード９０，９６，
１０２および１０８にクロック信号φ１〜φ４をそれぞ
れ供給するために、オンされる。
６，１０２および１０８の電圧は、０Ｖ（図４の時刻Ｔ
８より前に）である。トランジスタ８８，９４，１００
および１０６のゲート電極とソース電極との間の電圧降
下は、電圧（ＶＣＣＰ−Ｖt）である。トランジスタ８
８，９４，１００および１０６は、ノード９０，９６，
１０２および１０８にクロック信号φ１〜φ４をそれぞ
れ供給するために、オンされる。
【００６５】ノード６４の電圧ＶＣＣＰは、ブートスト
ラップイネーブル信号ＢＥＢＡＲを供給する端子を第３
の電源に接続するために、トランジスタ７８をオンさせ
る。これにより、ブートストラップイネーブル信号ＢＥ
ＢＡＲは、電圧ＶＳＳに引き下げられ、アクティブとな
る（図４の時刻Ｔ１０参照）。このアクティブなブート
ストラップイネーブル信号ＢＥＢＡＲは、図１の各クロ
ック発生器２０にクロック信号φ１〜φ４の少なくとも
１つを発生させる。
ラップイネーブル信号ＢＥＢＡＲを供給する端子を第３
の電源に接続するために、トランジスタ７８をオンさせ
る。これにより、ブートストラップイネーブル信号ＢＥ
ＢＡＲは、電圧ＶＳＳに引き下げられ、アクティブとな
る（図４の時刻Ｔ１０参照）。このアクティブなブート
ストラップイネーブル信号ＢＥＢＡＲは、図１の各クロ
ック発生器２０にクロック信号φ１〜φ４の少なくとも
１つを発生させる。
【００６６】アクティブなアドレス信号Ａ３Ａ４，Ａ５
Ａ６およびＡ７Ａ８が、ブートストラップイネーブル信
号ＢＥＢＡＲをアクティブ（”Ｌ”レベル）にさせると
ともに（図４の時刻Ｔ８参照）、寄生容量８９を完全に
チャージさせる（図４の時刻Ｔ８参照）ことが理解され
るであろう。これにより、寄生容量８９がチャージされ
た後に、トランジスタ８８，９４，１００、あるいは１
０６のうちの１つに、クロック信号φ１〜φ４の１つが
アクティブ状態（”Ｈ”レベル）で順に供給される。
Ａ６およびＡ７Ａ８が、ブートストラップイネーブル信
号ＢＥＢＡＲをアクティブ（”Ｌ”レベル）にさせると
ともに（図４の時刻Ｔ８参照）、寄生容量８９を完全に
チャージさせる（図４の時刻Ｔ８参照）ことが理解され
るであろう。これにより、寄生容量８９がチャージされ
た後に、トランジスタ８８，９４，１００、あるいは１
０６のうちの１つに、クロック信号φ１〜φ４の１つが
アクティブ状態（”Ｈ”レベル）で順に供給される。
【００６７】クロック信号φ１〜φ４のいずれもが完全
にアクティブ（”Ｈ”レベル）になる前に、寄生容量８
９がチャージアップされることが重要である（図４の時
刻Ｔ８参照）。もしクロック信号φ１〜φ４のいずれか
１つが、寄生容量８９が完全にチャージアップされる前
に、”Ｈ”レベルにされた場合、ブートストラップは、
正しく働かないだろう。もしクロック信号φ１〜φ４の
いずれか１つが、可能な限り最も早い時間よりもおそ
く”Ｈ”レベルにされた場合、ブートストラップは、正
しく働かないだろうが、アクセス時間は増加するだろ
う。ワードラインＷＬ１は、図４の時刻Ｔ８および時刻
Ｔ１１に示すように、クロック信号φ１に追随する。
にアクティブ（”Ｈ”レベル）になる前に、寄生容量８
９がチャージアップされることが重要である（図４の時
刻Ｔ８参照）。もしクロック信号φ１〜φ４のいずれか
１つが、寄生容量８９が完全にチャージアップされる前
に、”Ｈ”レベルにされた場合、ブートストラップは、
正しく働かないだろう。もしクロック信号φ１〜φ４の
いずれか１つが、可能な限り最も早い時間よりもおそ
く”Ｈ”レベルにされた場合、ブートストラップは、正
しく働かないだろうが、アクセス時間は増加するだろ
う。ワードラインＷＬ１は、図４の時刻Ｔ８および時刻
Ｔ１１に示すように、クロック信号φ１に追随する。
【００６８】次に、図３および図５を参照して、クロッ
ク信号φ１の発生について説明する。なお、図４および
図５において、同一の時刻名は、両方の図において示さ
れた同一の時刻を表してはいない。プリチャージサイク
ルの間、アドレス信号Ａ１Ａ２並びにクロック信号φＹ
およびφＺは、電圧ＶＳＳとして順次入力される。トラ
ンジスタ１２６は、ノード１２４を第３の電源から絶縁
するために、信号φＹによってオフされる（図５の時刻
Ｔ１参照）。トランジスタ１２８は、アドレス信号Ａ１
Ａ２をノード１３０から絶縁するために、クロック信号
φＹによってオフされる。
ク信号φ１の発生について説明する。なお、図４および
図５において、同一の時刻名は、両方の図において示さ
れた同一の時刻を表してはいない。プリチャージサイク
ルの間、アドレス信号Ａ１Ａ２並びにクロック信号φＹ
およびφＺは、電圧ＶＳＳとして順次入力される。トラ
ンジスタ１２６は、ノード１２４を第３の電源から絶縁
するために、信号φＹによってオフされる（図５の時刻
Ｔ１参照）。トランジスタ１２８は、アドレス信号Ａ１
Ａ２をノード１３０から絶縁するために、クロック信号
φＹによってオフされる。
【００６９】”Ｌ”レベルのクロック信号φＹは、ノー
ド１２４の電圧を第２の電源電圧にクランプするため
に、トランジスタ１２２をオンさせる（図５の時刻Ｔ２
参照）。ノード１２４の電圧は、ノード１３０の電圧を
第３の電源電圧にクランプするために、トランジスタ１
３２をオンさせる電圧ＶＣＣである。ノード１３０の電
圧は、トランジスタ１３４をオフさせる電圧ＶＳＳであ
る。オフされたトランジスタ１３４は、ノード１３８
を、オンされたトランジスタ１３６を介して第３の電源
から絶縁する。トランジスタ１３６および１４８は、ト
ランジスタ１３４および１５０のそれぞれの電圧降下を
制限するために機能する。
ド１２４の電圧を第２の電源電圧にクランプするため
に、トランジスタ１２２をオンさせる（図５の時刻Ｔ２
参照）。ノード１２４の電圧は、ノード１３０の電圧を
第３の電源電圧にクランプするために、トランジスタ１
３２をオンさせる電圧ＶＣＣである。ノード１３０の電
圧は、トランジスタ１３４をオフさせる電圧ＶＳＳであ
る。オフされたトランジスタ１３４は、ノード１３８
を、オンされたトランジスタ１３６を介して第３の電源
から絶縁する。トランジスタ１３６および１４８は、ト
ランジスタ１３４および１５０のそれぞれの電圧降下を
制限するために機能する。
【００７０】”Ｌ”レベルのクロック信号φＹは、ノー
ド１３８の電圧を第１の電源電圧にクランプするため
に、トランジスタ１４０をオンさせる（図５の時刻Ｔ３
参照）。ノード１３８の電圧は電圧ＶＣＣＰとなる。ノ
ード１３８の電圧が上昇すると、その電圧は、ノード１
４４を第１の電源から絶縁するために、トランジスタ１
４６をオフさせる。ノード１３８の電圧が上昇すると、
ノード１４４を、オンされたトランジスタ１４８を介し
て第３の電源に接続するために、トランジスタ１５０が
オンされる（図５の時刻Ｔ４参照）。ノード１４４の電
圧ＶＳＳは、ノード１３８の電圧を電圧ＶＣＣＰにクラ
ンプするトランジスタ１４２をオンさせる（図５の時刻
Ｔ５参照）。トランジスタ１４２は、ノード１３８の電
圧を電圧ＶＣＣＰに保持するために機能する。
ド１３８の電圧を第１の電源電圧にクランプするため
に、トランジスタ１４０をオンさせる（図５の時刻Ｔ３
参照）。ノード１３８の電圧は電圧ＶＣＣＰとなる。ノ
ード１３８の電圧が上昇すると、その電圧は、ノード１
４４を第１の電源から絶縁するために、トランジスタ１
４６をオフさせる。ノード１３８の電圧が上昇すると、
ノード１４４を、オンされたトランジスタ１４８を介し
て第３の電源に接続するために、トランジスタ１５０が
オンされる（図５の時刻Ｔ４参照）。ノード１４４の電
圧ＶＳＳは、ノード１３８の電圧を電圧ＶＣＣＰにクラ
ンプするトランジスタ１４２をオンさせる（図５の時刻
Ｔ５参照）。トランジスタ１４２は、ノード１３８の電
圧を電圧ＶＣＣＰに保持するために機能する。
【００７１】時刻Ｔ８の前にノード１３８の電圧が電圧
ＶＣＣＰに引き上がるとともに、時刻Ｔ８にノード１４
４の電圧が電圧ＶＳＳに引き下がるために、トランジス
タ１５２がオンされ、トランジスタ１５６がオフされ
る。これにより、ノード１５４の電圧は、電圧ＶＳＳに
まで低下する（図５の時刻Ｔ４参照）。ノード１５４の
電圧ＶＳＳは、ノード１６０をノード１６４から絶縁す
るために、トランジスタ１５８をオフさせる。トランジ
スタ１５８がオフされると、ノード１６４の電圧は上昇
する。クロック信号φＺの電圧ＶＳＳは、ノード１６０
を第２の電源に接続するために、トランジスタ１６２を
オンさせる。これにより、ブートストラップイネーブル
信号ＢＥＢＡＲの電圧は、非アクティブ状態に向かって
上昇する。
ＶＣＣＰに引き上がるとともに、時刻Ｔ８にノード１４
４の電圧が電圧ＶＳＳに引き下がるために、トランジス
タ１５２がオンされ、トランジスタ１５６がオフされ
る。これにより、ノード１５４の電圧は、電圧ＶＳＳに
まで低下する（図５の時刻Ｔ４参照）。ノード１５４の
電圧ＶＳＳは、ノード１６０をノード１６４から絶縁す
るために、トランジスタ１５８をオフさせる。トランジ
スタ１５８がオフされると、ノード１６４の電圧は上昇
する。クロック信号φＺの電圧ＶＳＳは、ノード１６０
を第２の電源に接続するために、トランジスタ１６２を
オンさせる。これにより、ブートストラップイネーブル
信号ＢＥＢＡＲの電圧は、非アクティブ状態に向かって
上昇する。
【００７２】ノード１４４の電圧ＶＳＳは、ノード１６
４を第１の電源電圧に接続するために、トランジスタ１
６６をオンさせる（図５の時刻Ｔ５参照）。時刻Ｔ５よ
り前に、ノード１４４および１５４のそれぞれの電圧が
電圧ＶＳＳに低下するので、トランジスタ１６６がノー
ド１６４の電圧を電圧ＶＣＣＰに引き上げるためにオン
されるとともに、トランジスタ１５８がノード１６４を
ノード１６０から絶縁するために、オフされる。したが
って、ノード１６４の電圧は、ノード１４４および１５
４の両方の電圧が電圧ＶＳＳに到達する前に、上昇す
る。
４を第１の電源電圧に接続するために、トランジスタ１
６６をオンさせる（図５の時刻Ｔ５参照）。時刻Ｔ５よ
り前に、ノード１４４および１５４のそれぞれの電圧が
電圧ＶＳＳに低下するので、トランジスタ１６６がノー
ド１６４の電圧を電圧ＶＣＣＰに引き上げるためにオン
されるとともに、トランジスタ１５８がノード１６４を
ノード１６０から絶縁するために、オフされる。したが
って、ノード１６４の電圧は、ノード１４４および１５
４の両方の電圧が電圧ＶＳＳに到達する前に、上昇す
る。
【００７３】ノード１４４の電圧ＶＳＳは、ノード１７
０を第３の電源電圧から絶縁するために、トランジスタ
１６８をオフさせる。ノード１６４の電圧ＶＣＣＰは、
ノード１７０の電圧を第２の電源電圧にクランプするた
めに、トランジスタ１７２をオンさせる（図５の時刻Ｔ
６参照）。時刻Ｔ６より前に、トランジスタ１６８がオ
フされるとともに、トランジスタ１７２がオンされるの
で、ノード１７０の電圧は、上昇を開始する。また、ノ
ード１６４の電圧ＶＣＣＰは、出力信号φ１が取り出さ
れるノード１７８を第１の電源から絶縁するために、ト
ランジスタ１８０をオフさせる。ノード１７０の電圧Ｖ
ＣＣは、オンされたトランジスタ１７６を介して、ノー
ド１７８を第３の電源と接続するために、トランジスタ
１７４をオンさせる。クロック信号φ１は、電圧ＶＳＳ
が印加されたノード１７８（非アクティブ状態）から取
り出される。
０を第３の電源電圧から絶縁するために、トランジスタ
１６８をオフさせる。ノード１６４の電圧ＶＣＣＰは、
ノード１７０の電圧を第２の電源電圧にクランプするた
めに、トランジスタ１７２をオンさせる（図５の時刻Ｔ
６参照）。時刻Ｔ６より前に、トランジスタ１６８がオ
フされるとともに、トランジスタ１７２がオンされるの
で、ノード１７０の電圧は、上昇を開始する。また、ノ
ード１６４の電圧ＶＣＣＰは、出力信号φ１が取り出さ
れるノード１７８を第１の電源から絶縁するために、ト
ランジスタ１８０をオフさせる。ノード１７０の電圧Ｖ
ＣＣは、オンされたトランジスタ１７６を介して、ノー
ド１７８を第３の電源と接続するために、トランジスタ
１７４をオンさせる。クロック信号φ１は、電圧ＶＳＳ
が印加されたノード１７８（非アクティブ状態）から取
り出される。
【００７４】メモリアレイがアクセスされるべき時、ク
ロック信号φＹは、電圧ＶＣＣＰにされる。クロック信
号φＹの電圧ＶＣＣＰは、ノード１２４を第２の電源か
ら絶縁するために、トランジスタ１２２をオフさせる。
クロック信号φＹの電圧ＶＣＣＰは、ノード１２４を第
３の電源電圧にクランプするために、トランジスタ１２
６をオンさせる（図５の時刻Ｔ７参照）。ノード１２４
の電圧ＶＳＳは、ノード１３０を第３の電源電圧からの
クランプを解除するするために、トランジスタ１３２を
オフさせる。
ロック信号φＹは、電圧ＶＣＣＰにされる。クロック信
号φＹの電圧ＶＣＣＰは、ノード１２４を第２の電源か
ら絶縁するために、トランジスタ１２２をオフさせる。
クロック信号φＹの電圧ＶＣＣＰは、ノード１２４を第
３の電源電圧にクランプするために、トランジスタ１２
６をオンさせる（図５の時刻Ｔ７参照）。ノード１２４
の電圧ＶＳＳは、ノード１３０を第３の電源電圧からの
クランプを解除するするために、トランジスタ１３２を
オフさせる。
【００７５】クロック信号φＹの電圧ＶＣＣＰは、アド
レス信号Ａ１Ａ２をノード１３０に通過させるために、
トランジスタ１２８をオンさせる。アドレス信号Ａ１Ａ
２は、図示せぬプリデコーダによって発生され、図５の
時刻Ｔ８に電圧ＶＣＣを有するトランジスタ１２８のソ
ース・ドレイン経路に供給される。ノード１３０の電圧
は、電圧ＶＣＣにまで上昇する（図５の時刻Ｔ９参
照）。
レス信号Ａ１Ａ２をノード１３０に通過させるために、
トランジスタ１２８をオンさせる。アドレス信号Ａ１Ａ
２は、図示せぬプリデコーダによって発生され、図５の
時刻Ｔ８に電圧ＶＣＣを有するトランジスタ１２８のソ
ース・ドレイン経路に供給される。ノード１３０の電圧
は、電圧ＶＣＣにまで上昇する（図５の時刻Ｔ９参
照）。
【００７６】クロック信号φＹの電圧ＶＣＣＰは、ノー
ド１３８を第１の電源から絶縁するために、トランジス
タ１４０をオフさせる。ノード１３０の電圧ＶＣＣは、
ノード１３８の電圧を、オンされたトランジスタ１３６
を介して、第３の電源電圧にクランプするために、トラ
ンジスタ１３４をオンさせる（図５の時刻Ｔ１０参
照）。ノード１３０の電圧およびノード１３８の電圧
は、図５の時刻Ｔ７および時刻Ｔ１０の間に示されたよ
うに、ほぼ同時にそれぞれ上昇および低下する。
ド１３８を第１の電源から絶縁するために、トランジス
タ１４０をオフさせる。ノード１３０の電圧ＶＣＣは、
ノード１３８の電圧を、オンされたトランジスタ１３６
を介して、第３の電源電圧にクランプするために、トラ
ンジスタ１３４をオンさせる（図５の時刻Ｔ１０参
照）。ノード１３０の電圧およびノード１３８の電圧
は、図５の時刻Ｔ７および時刻Ｔ１０の間に示されたよ
うに、ほぼ同時にそれぞれ上昇および低下する。
【００７７】ノード１３８の電圧ＶＳＳは、オンされた
トランジスタ１４８を介して導通するノード１４４を第
３の電源から絶縁するために、トランジスタ１５０をオ
フさせる。ノード１３８の電圧ＶＳＳは、ノード１５４
を第３の電源から絶縁するために、トランジスタ１５２
をオフさせる。ノード１３８の電圧ＶＳＳは、ノード１
４４を第１の電源と接続するために、トランジスタ１４
６をオンさせる。
トランジスタ１４８を介して導通するノード１４４を第
３の電源から絶縁するために、トランジスタ１５０をオ
フさせる。ノード１３８の電圧ＶＳＳは、ノード１５４
を第３の電源から絶縁するために、トランジスタ１５２
をオフさせる。ノード１３８の電圧ＶＳＳは、ノード１
４４を第１の電源と接続するために、トランジスタ１４
６をオンさせる。
【００７８】ノード１４４の電圧は、トランジスタ１４
２をオフさせるために、電圧ＶＣＣＰにまで上昇する。
トランジスタ１４２を駆動している間、トランジスタ１
３４および１３６があるために、ノード１４４の電圧が
電圧ＶＣＣＰにクランプされる前に（図５の時刻Ｔ１１
参照）、ノード１３８の電圧は、電圧ＶＳＳにクランプ
される（図７の時刻Ｔ１０参照）。
２をオフさせるために、電圧ＶＣＣＰにまで上昇する。
トランジスタ１４２を駆動している間、トランジスタ１
３４および１３６があるために、ノード１４４の電圧が
電圧ＶＣＣＰにクランプされる前に（図５の時刻Ｔ１１
参照）、ノード１３８の電圧は、電圧ＶＳＳにクランプ
される（図７の時刻Ｔ１０参照）。
【００７９】ノード１４４の電圧ＶＣＣＰは、ノード１
５４を第２の電源に接続するために、トランジスタ１５
６をオンさせる（図５の時刻Ｔ１２参照）。ノード１３
８の電圧は電圧ＶＳＳである。したがって、トランジス
タ１５２はオフされている。ノード１４４の電圧ＶＣＣ
Ｐは、ノード１６４を第１の電源から絶縁するために、
トランジスタ１６６をオフさせる。
５４を第２の電源に接続するために、トランジスタ１５
６をオンさせる（図５の時刻Ｔ１２参照）。ノード１３
８の電圧は電圧ＶＳＳである。したがって、トランジス
タ１５２はオフされている。ノード１４４の電圧ＶＣＣ
Ｐは、ノード１６４を第１の電源から絶縁するために、
トランジスタ１６６をオフさせる。
【００８０】ノード１６４の電圧は、そのノードにおけ
るキャパシタンスのために、まだ電圧ＶＣＣＰに維持さ
れている。ノード１５４の電圧ＶＣＣは、トランジスタ
１５８のゲート電極に印加される。しかしながら、トラ
ンジスタ１５８は、それが少なくとも電圧Ｖtn分ノード
１６０の電圧を越えないので、オンしない。すなわち、
ブートストラップイネーブル信号ＢＥＢＡＲがまだ”
Ｌ”レベルにされて（引き下げられて）いない（図２の
ＦＥＴ７８によって）ので、ノード１６０には、電圧Ｖ
ＣＣが印加されている。ノード１６４の電圧ＶＣＣＰ
は、ノード１７０を第２の電源に接続するために、トラ
ンジスタ１７２をオン状態に保持する。しかしながら、
ノード１４４の電圧ＶＣＣＰは、また、ノード１７０を
第３の電源に接続するために、トランジスタ１６８をオ
ンさせる（図５の時刻Ｔ１３参照）。
るキャパシタンスのために、まだ電圧ＶＣＣＰに維持さ
れている。ノード１５４の電圧ＶＣＣは、トランジスタ
１５８のゲート電極に印加される。しかしながら、トラ
ンジスタ１５８は、それが少なくとも電圧Ｖtn分ノード
１６０の電圧を越えないので、オンしない。すなわち、
ブートストラップイネーブル信号ＢＥＢＡＲがまだ”
Ｌ”レベルにされて（引き下げられて）いない（図２の
ＦＥＴ７８によって）ので、ノード１６０には、電圧Ｖ
ＣＣが印加されている。ノード１６４の電圧ＶＣＣＰ
は、ノード１７０を第２の電源に接続するために、トラ
ンジスタ１７２をオン状態に保持する。しかしながら、
ノード１４４の電圧ＶＣＣＰは、また、ノード１７０を
第３の電源に接続するために、トランジスタ１６８をオ
ンさせる（図５の時刻Ｔ１３参照）。
【００８１】ノード１７０の電圧を電圧ＶＣＣと電圧Ｖ
ＳＳとの両方に導き得るという問題は、トランジスタ１
７２よりもトランジスタ１６８を大きく作製することに
より克服される。より大きなトランジスタ１６８は、ノ
ード１７０の電圧を電圧ＶＳＳに引き下げるために、ト
ランジスタ１７２をオーバードライブする。ノード１６
４の電圧ＶＣＣＰは、また、ノード１７８を第１の電源
から絶縁し続けるために、トランジスタ１８０をオフし
続ける。ノード１７０の電圧ＶＳＳは、ノード１７８を
第３の電源から絶縁するために、トランジスタ１７４を
オフさせる。これにより、信号φ１は、第１および第３
の電源のいずれにも接続されない。
ＳＳとの両方に導き得るという問題は、トランジスタ１
７２よりもトランジスタ１６８を大きく作製することに
より克服される。より大きなトランジスタ１６８は、ノ
ード１７０の電圧を電圧ＶＳＳに引き下げるために、ト
ランジスタ１７２をオーバードライブする。ノード１６
４の電圧ＶＣＣＰは、また、ノード１７８を第１の電源
から絶縁し続けるために、トランジスタ１８０をオフし
続ける。ノード１７０の電圧ＶＳＳは、ノード１７８を
第３の電源から絶縁するために、トランジスタ１７４を
オフさせる。これにより、信号φ１は、第１および第３
の電源のいずれにも接続されない。
【００８２】次に、図２および図３を参照して、ブート
ストラップについて説明する。図２において、トランジ
スタ８８，９４，１００および１０６の寄生容量８９が
チャージされている間、トランジスタ７８はオンしてい
ることが好ましい。チャージの間、ブートストラップイ
ネーブル信号ＢＥＢＡＲは、電圧ＶＳＳに引き下げられ
る（図４の時刻Ｔ７〜時刻Ｔ１２参照）。
ストラップについて説明する。図２において、トランジ
スタ８８，９４，１００および１０６の寄生容量８９が
チャージされている間、トランジスタ７８はオンしてい
ることが好ましい。チャージの間、ブートストラップイ
ネーブル信号ＢＥＢＡＲは、電圧ＶＳＳに引き下げられ
る（図４の時刻Ｔ７〜時刻Ｔ１２参照）。
【００８３】図３を見ると、ブートストラップイネーブ
ル信号ＢＥＢＡＲは、”Ｌ”レベルに引き下げられた時
（図４の時刻Ｔ１０参照）、トランジスタ１５８のソー
ス電極の電圧は、電圧ＶＳＳとなる。トランジスタ１５
８のゲート電極の電圧が電圧ＶＣＣであるから、トラン
ジスタ１５８はオンされる。そして、ノード１６４の電
圧は、図２のトランジスタ７８のソース・ドレイン経路
を介して、電圧ＶＳＳにクランプされる（トランジスタ
１６６がオフされている）。
ル信号ＢＥＢＡＲは、”Ｌ”レベルに引き下げられた時
（図４の時刻Ｔ１０参照）、トランジスタ１５８のソー
ス電極の電圧は、電圧ＶＳＳとなる。トランジスタ１５
８のゲート電極の電圧が電圧ＶＣＣであるから、トラン
ジスタ１５８はオンされる。そして、ノード１６４の電
圧は、図２のトランジスタ７８のソース・ドレイン経路
を介して、電圧ＶＳＳにクランプされる（トランジスタ
１６６がオフされている）。
【００８４】ノード１６４の電圧ＶＳＳは、ノード１７
０を第２の電源から絶縁するために、トランジスタ１７
２をオフさせる。これにより、ノード１７０における電
圧ＶＣＣと電圧ＶＳＳとの両方に導き得るという問題が
取り去られる。ノード１６４の電圧ＶＳＳは、ノード１
７８を第１の電源に接続するために、トランジスタ１８
０をオンさせる。トランジスタ１８０のサイズのため
に、ノード１７８の電圧は、急速に電圧ＶＣＣＰに引き
上げられる。クロック信号φ１は、電圧ＶＣＣＰが印加
されたノード１７８（図４の時刻Ｔ１１参照）から、た
とえば、図２のトランジスタ８８に供給される。
０を第２の電源から絶縁するために、トランジスタ１７
２をオフさせる。これにより、ノード１７０における電
圧ＶＣＣと電圧ＶＳＳとの両方に導き得るという問題が
取り去られる。ノード１６４の電圧ＶＳＳは、ノード１
７８を第１の電源に接続するために、トランジスタ１８
０をオンさせる。トランジスタ１８０のサイズのため
に、ノード１７８の電圧は、急速に電圧ＶＣＣＰに引き
上げられる。クロック信号φ１は、電圧ＶＣＣＰが印加
されたノード１７８（図４の時刻Ｔ１１参照）から、た
とえば、図２のトランジスタ８８に供給される。
【００８５】図２のトランジスタ９２のゲート電極の電
圧が（上述したように）電圧ＶＳＳであるので、トラン
ジスタ９２はオフされる。ノード９０は、第３の電源か
ら絶縁される。トランジスタ８８のゲート電極の電圧
は、電圧（ＶＣＣＰ−Ｖt）である（図４の時刻Ｔ８参
照）。トランジスタ８８は、ノード９０に電圧ＶＣＣＰ
を有するクロック信号φ１によって電流を流すために、
オンされる（図４の信号ＷＬ１および時刻Ｔ８参照）。
圧が（上述したように）電圧ＶＳＳであるので、トラン
ジスタ９２はオフされる。ノード９０は、第３の電源か
ら絶縁される。トランジスタ８８のゲート電極の電圧
は、電圧（ＶＣＣＰ−Ｖt）である（図４の時刻Ｔ８参
照）。トランジスタ８８は、ノード９０に電圧ＶＣＣＰ
を有するクロック信号φ１によって電流を流すために、
オンされる（図４の信号ＷＬ１および時刻Ｔ８参照）。
【００８６】ノード９０の電圧（φ１）が図４の時刻Ｔ
８と時刻Ｔ１１との間で上昇を開始するので、寄生容量
８９は、ノード９０をトランジスタ８８のゲート電極に
容量性結合させるとともに、図４の時刻Ｔ８と時刻Ｔ１
１との間に示すように、そのゲート電極の電圧を上昇さ
せる。トランジスタ８８のゲート電極の電圧が上昇する
と、トランジスタ８０はオフされる。これは、トランジ
スタ８０のゲート電極の電圧が、トランジスタ８８のゲ
ート電極の上昇電圧よりもしきい値電圧Ｖt以上高くな
いからである。
８と時刻Ｔ１１との間で上昇を開始するので、寄生容量
８９は、ノード９０をトランジスタ８８のゲート電極に
容量性結合させるとともに、図４の時刻Ｔ８と時刻Ｔ１
１との間に示すように、そのゲート電極の電圧を上昇さ
せる。トランジスタ８８のゲート電極の電圧が上昇する
と、トランジスタ８０はオフされる。これは、トランジ
スタ８０のゲート電極の電圧が、トランジスタ８８のゲ
ート電極の上昇電圧よりもしきい値電圧Ｖt以上高くな
いからである。
【００８７】トランジスタ８８のゲート電極の上昇電圧
は、（クロック信号φ１によって供給されることによ
り）ノード９０の電圧を完全な電圧ＶＣＣＰにさせるた
めに、電圧（ＶＣＣＰ＋Ｖtn）よりも高い電圧にまで上
昇するだろう。そして、この高電圧は、メモリセルにお
いて完全な論理”１”のレベルをリストア、あるいはリ
フレッシュするために、図示せぬメモリセル・トランジ
スタをオンさせるために用いられるだろう。
は、（クロック信号φ１によって供給されることによ
り）ノード９０の電圧を完全な電圧ＶＣＣＰにさせるた
めに、電圧（ＶＣＣＰ＋Ｖtn）よりも高い電圧にまで上
昇するだろう。そして、この高電圧は、メモリセルにお
いて完全な論理”１”のレベルをリストア、あるいはリ
フレッシュするために、図示せぬメモリセル・トランジ
スタをオンさせるために用いられるだろう。
【００８８】上述したタイミングシーケンスは、好適な
実施例の動作を説明するためのものである。タイミング
シーケンスの変形は、本発明の範囲を逸脱しないであろ
う。しかしながら、寄生容量８９が完全にチャージされ
た後、最小限の時間を供給すべきクロック信号φ１〜φ
４の少なくとも１つを生成するために、ブートストラッ
プイネーブル信号ＢＥＢＡＲが供給されることが好まし
い。
実施例の動作を説明するためのものである。タイミング
シーケンスの変形は、本発明の範囲を逸脱しないであろ
う。しかしながら、寄生容量８９が完全にチャージされ
た後、最小限の時間を供給すべきクロック信号φ１〜φ
４の少なくとも１つを生成するために、ブートストラッ
プイネーブル信号ＢＥＢＡＲが供給されることが好まし
い。
【００８９】本発明の重要点は、どんなロウアドレスデ
コーダが選択された時でも、選択されたワードラインの
適切なブートストラップを最小限の浪費時間で提供する
ために、それぞれの”Ｈ”レベル（電圧ＶＣＣＰ）のク
ロック信号を出力するための対応する選択されたクロッ
ク発生器を同期させるように、アクティブ（”Ｌ”レベ
ル）のブートストラップイネーブル信号ＢＥＢＡＲを発
生することを含んでいることが理解されるであろう。
コーダが選択された時でも、選択されたワードラインの
適切なブートストラップを最小限の浪費時間で提供する
ために、それぞれの”Ｈ”レベル（電圧ＶＣＣＰ）のク
ロック信号を出力するための対応する選択されたクロッ
ク発生器を同期させるように、アクティブ（”Ｌ”レベ
ル）のブートストラップイネーブル信号ＢＥＢＡＲを発
生することを含んでいることが理解されるであろう。
【００９０】さらに、ブートストラップイネーブル信号
ＢＥＢＡＲは、対応する１つまたは複数のクロック発生
器と協同して選択された１つまたは複数のロウアドレス
デコーダによって発生されることが好ましい。選択され
たロウアドレスデコーダおよび対応するクロック発生器
が信号ＢＥＢＡＲを発生するため、そのロウアドレスデ
コーダおよびクロック発生器特有の温度、素子変化等が
ブートストラップイネーブル信号ＢＥＢＡＲを発生する
ことに影響するので、より正確なタイミングが対応する
ワードライン信号ＷＬＸを発生するために達成される。
したがって、ロウアドレスデコーダおよびクロック発生
器の多様性が正確にブートストラップを計時する点につ
いて考慮される。
ＢＥＢＡＲは、対応する１つまたは複数のクロック発生
器と協同して選択された１つまたは複数のロウアドレス
デコーダによって発生されることが好ましい。選択され
たロウアドレスデコーダおよび対応するクロック発生器
が信号ＢＥＢＡＲを発生するため、そのロウアドレスデ
コーダおよびクロック発生器特有の温度、素子変化等が
ブートストラップイネーブル信号ＢＥＢＡＲを発生する
ことに影響するので、より正確なタイミングが対応する
ワードライン信号ＷＬＸを発生するために達成される。
したがって、ロウアドレスデコーダおよびクロック発生
器の多様性が正確にブートストラップを計時する点につ
いて考慮される。
【００９１】さらに、ブートストラップイネーブル信号
ＢＥＢＡＲを発生することが複雑な回路を利用すること
ではないので、各ロウアドレスデコーダにトランジスタ
７８を付加することおよび各クロック発生器にトランジ
スタ１６２を付加することは、本発明の好適な実施例を
容易に実行させる。これにより、信頼性およびチップ領
域は、ワードラインのブートストラップの正確なタイミ
ングを可能にするために厳しく相殺されない。以上、本
発明の実施例を図面を参照して詳述してきたが、具体的
な構成はこの実施例に限られるものではなく、本発明の
要旨を逸脱しない範囲の設計の変更等があっても本発明
に含まれる。
ＢＥＢＡＲを発生することが複雑な回路を利用すること
ではないので、各ロウアドレスデコーダにトランジスタ
７８を付加することおよび各クロック発生器にトランジ
スタ１６２を付加することは、本発明の好適な実施例を
容易に実行させる。これにより、信頼性およびチップ領
域は、ワードラインのブートストラップの正確なタイミ
ングを可能にするために厳しく相殺されない。以上、本
発明の実施例を図面を参照して詳述してきたが、具体的
な構成はこの実施例に限られるものではなく、本発明の
要旨を逸脱しない範囲の設計の変更等があっても本発明
に含まれる。
【図１】本発明の一実施例によるブートストラップアド
レスデコーダの構成を表すブロック図である。
レスデコーダの構成を表すブロック図である。
【図２】図１に示すロウアドレスデコーダ２２の詳細な
構成を表す回路図である。
構成を表す回路図である。
【図３】図１に示すクロック発生器２０の詳細な構成を
表す回路図である。
表す回路図である。
【図４】図１に示すブートストラップアドレスデコーダ
のタイミングの一例を示す図である。
のタイミングの一例を示す図である。
【図５】図３に示すクロック発生器２０のタイミングの
一例を示す図である。
一例を示す図である。
【図６】従来のメモリセルの構成例を表す回路図であ
る。
る。
【図７】従来のアドレスデコーダおよびクロック発生器
の構成例を表すブロック図である。
の構成例を表すブロック図である。
２０ クロック発生器 ２２ ロウアドレスデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム シー・ハーディー アメリカ合衆国・コロラド州・80906・コ ロラド・スプリングス・キット・カーソ ン・レーン・9760 (72)発明者 ケニス ジェイ・モブレイ アメリカ合衆国・コロラド州・80908・コ ロラド・スプリングス・レミングトン・ロ ード・17070
Claims (2)
- 【請求項１】 ともに少なくとも１つのアドレス入力信
号に応じた、ブートストラップイネーブル信号および少
なくとも１つのワードライン信号を出力する少なくとも
１つのロウアドレスデコーダと、 前記ブートストラップイネーブル信号に応じたクロック
信号を、前記少なくとも１つのロウアドレスデコーダに
供給する少なくとも１つのクロック発生回路とを具備
し、 前記少なくとも１つのロウアドレスデコーダは、前記ク
ロック信号にさらに応じたワードライン信号を出力する
ことを特徴とするブートストラップアドレスデコーダ。 - 【請求項２】 前記少なくとも１つのロウアドレスデコ
ーダは、前記少なくとも１つのアドレス入力信号に応じ
たブートストラップイネーブル信号を発生するブートス
トラップイネーブル信号発生回路を有することを特徴と
する請求項１記載のブートストラップアドレスデコー
ダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/018,802 US5327026A (en) | 1993-02-17 | 1993-02-17 | Self-timed bootstrap decoder |
| US018,802 | 1993-02-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243681A true JPH06243681A (ja) | 1994-09-02 |
Family
ID=21789854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6019391A Pending JPH06243681A (ja) | 1993-02-17 | 1994-02-16 | ブートストラップアドレスデコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5327026A (ja) |
| EP (1) | EP0612075B1 (ja) |
| JP (1) | JPH06243681A (ja) |
| KR (1) | KR100280624B1 (ja) |
| DE (1) | DE69325155T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3755911B2 (ja) * | 1994-11-15 | 2006-03-15 | 富士通株式会社 | 半導体回路 |
| US5694061A (en) * | 1995-03-27 | 1997-12-02 | Casio Computer Co., Ltd. | Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity |
| US6020763A (en) * | 1996-04-23 | 2000-02-01 | International Business Machines Corporation | High speed decoder without race condition |
| US5793383A (en) * | 1996-05-31 | 1998-08-11 | Townsend And Townsend And Crew Llp | Shared bootstrap circuit |
| KR100237624B1 (ko) * | 1996-10-30 | 2000-01-15 | 김영환 | 반도체 메모리장치의 로우 디코더 |
| JP3422921B2 (ja) * | 1997-12-25 | 2003-07-07 | シャープ株式会社 | 半導体集積回路 |
| US6278297B1 (en) * | 1999-09-14 | 2001-08-21 | Texas Instruments Incorporated | Row decoder with switched power supply |
| US6275442B1 (en) * | 2000-05-16 | 2001-08-14 | Hewlett-Packard Company | Address decoder and method for ITS accelerated stress testing |
| KR100407564B1 (ko) * | 2000-10-30 | 2003-12-01 | 삼성전자주식회사 | 반도체 메모리 장치의 서브-워드 라인 구동 회로 |
| US6690148B2 (en) * | 2001-11-28 | 2004-02-10 | Micron Technology, Inc. | Method and circuit for limiting a pumped voltage |
| TWI340981B (en) * | 2008-11-12 | 2011-04-21 | Ind Tech Res Inst | Memory with improved write current |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570244A (en) * | 1980-07-28 | 1986-02-11 | Inmos Corporation | Bootstrap driver for a static RAM |
| US4673829A (en) * | 1982-02-08 | 1987-06-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| US4692638A (en) * | 1984-07-02 | 1987-09-08 | Texas Instruments Incorporated | CMOS/NMOS decoder and high-level driver circuit |
| US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| EP0444602B1 (en) * | 1990-02-26 | 1996-05-15 | Nec Corporation | Decoder circuit |
| US5103113A (en) * | 1990-06-13 | 1992-04-07 | Texas Instruments Incorporated | Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal |
| US5166554A (en) * | 1990-10-02 | 1992-11-24 | Reddy Chitranjan N | Boot-strapped decoder circuit |
-
1993
- 1993-02-17 US US08/018,802 patent/US5327026A/en not_active Expired - Lifetime
- 1993-11-08 DE DE69325155T patent/DE69325155T2/de not_active Expired - Fee Related
- 1993-11-08 EP EP93118053A patent/EP0612075B1/en not_active Expired - Lifetime
-
1994
- 1994-02-16 JP JP6019391A patent/JPH06243681A/ja active Pending
- 1994-02-17 KR KR1019940002843A patent/KR100280624B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0612075A2 (en) | 1994-08-24 |
| KR940020425A (ko) | 1994-09-16 |
| EP0612075A3 (en) | 1995-02-15 |
| DE69325155D1 (de) | 1999-07-08 |
| KR100280624B1 (ko) | 2001-02-01 |
| EP0612075B1 (en) | 1999-06-02 |
| DE69325155T2 (de) | 2000-02-03 |
| US5327026A (en) | 1994-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5764572A (en) | Integrated circuit memory device | |
| US6753720B2 (en) | Internal high voltage generation circuit capable of stably generating internal high voltage and circuit element therefor | |
| US6804158B2 (en) | Semiconductor circuit device with improved special mode | |
| JPH10228773A (ja) | ダイナミック型ｒａｍ | |
| KR950014242B1 (ko) | 승압회로를 갖는 반도체 메모리 장치 | |
| US5751643A (en) | Dynamic memory word line driver | |
| US6985399B2 (en) | Main word line driver circuit receiving negative voltage in semiconductor memory device | |
| EP0223784B1 (en) | Dynamic memory with increased date retention time | |
| JP3222684B2 (ja) | 半導体記憶装置 | |
| US6556482B2 (en) | Semiconductor memory device | |
| KR100280624B1 (ko) | 부트스트랩 디코더회로 및 그의 동작방법 | |
| US5576641A (en) | Output buffer | |
| US4985864A (en) | Static random access memory having column decoded bit line bias | |
| US4734889A (en) | Semiconductor memory | |
| US6233188B1 (en) | Precharge control signal generating circuit | |
| JP3112685B2 (ja) | 半導体メモリ装置 | |
| US5376837A (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| US5353257A (en) | Word line driving circuit and semiconductor memory device using the same | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JPH08297972A (ja) | ダイナミック形半導体記憶装置 | |
| KR20080040207A (ko) | 반도체 메모리 장치 | |
| JPS61190794A (ja) | ダイナミツク型ｒａｍ | |
| US5768200A (en) | Charging a sense amplifier | |
| JP3135681B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011113 |