JP3422921B2 - 半導体集積回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Description
【０００１】
【発明の属する技術分野】本発明は、パストランジスタ
論理回路を備えた半導体集積回路に関し、より詳しく
は、歩留まりの向上及びコストダウンを図ることができ
る半導体集積回路に関する。
論理回路を備えた半導体集積回路に関し、より詳しく
は、歩留まりの向上及びコストダウンを図ることができ
る半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の分野では、近年、低消
費電力化、高速化及びチップ面積の小面積化が要請され
ており、このような要請に応える技術として、パストラ
ンジスタ論理による回路構成法が、例えば、日経ＢＰ社
より刊行された文献「低電力ＬＳＩの技術白書；ｐ９８
〜１０４」で提案されている。
費電力化、高速化及びチップ面積の小面積化が要請され
ており、このような要請に応える技術として、パストラ
ンジスタ論理による回路構成法が、例えば、日経ＢＰ社
より刊行された文献「低電力ＬＳＩの技術白書；ｐ９８
〜１０４」で提案されている。
【０００３】そこでは、パストランジスタ論理回路は、
論理をＮＭＯＳトランジスタで構成しているため、
“Ｌ”レベルの信号の導電性には優れているものの、
“Ｈ”レベルの信号を通す際に出力の電圧レベルが、基
板効果のためにＮＭＯＳトランジスタの閾値分だけ低下
するという問題がある。
論理をＮＭＯＳトランジスタで構成しているため、
“Ｌ”レベルの信号の導電性には優れているものの、
“Ｈ”レベルの信号を通す際に出力の電圧レベルが、基
板効果のためにＮＭＯＳトランジスタの閾値分だけ低下
するという問題がある。
【０００４】そこで、以下に示す従来のパストランジス
タ論理回路では、ＮＭＯＳトランジスタの閾値分だけ低
下した不完全な“Ｈ”レベルをフルスイングさせ、次段
への駆動能力を得るために種々の手法を採用している。
タ論理回路では、ＮＭＯＳトランジスタの閾値分だけ低
下した不完全な“Ｈ”レベルをフルスイングさせ、次段
への駆動能力を得るために種々の手法を採用している。
【０００５】まず、株式会社 日立製作所より提案され
ているＣＰＬ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ
−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）では、出力部に
ＣＭＯＳインバータを設け、これにより、鈍った“Ｈ”
レベルの論理レベルを元に戻すとともに、ＰＭＯＳ交差
ラッチを設け、これにより、ＣＭＯＳインバータのスタ
ティック電流を抑制することにより後段負荷の駆動力を
増強する手法を採用している。
ているＣＰＬ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ
−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）では、出力部に
ＣＭＯＳインバータを設け、これにより、鈍った“Ｈ”
レベルの論理レベルを元に戻すとともに、ＰＭＯＳ交差
ラッチを設け、これにより、ＣＭＯＳインバータのスタ
ティック電流を抑制することにより後段負荷の駆動力を
増強する手法を採用している。
【０００６】なお、その詳細については、文献「Ｋ．Ｙ
ａｎｏ，Ｔ．Ｙａｍａｎａｋａ，Ｔ．Ｎｉｓｈｉｄａ，
Ｍ．ｓａｉｔｏ，Ｋ．Ｓｈｉｍｏｈｉｇａｓｈｉ，ａｎ
ｄＡ．Ｓｈｉｍｉｚｕ，“Ａ ３．８ｎｓ ＣＭＯＳ
１６×１６−ｂ Ｍｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ
Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−Ｔｒａｎｓｉ
ｓｔｏｒ Ｌｏｇｉｃ”，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．，Ｖｏｌ．２５，Ｎ
ｏ．２，ｐｐ．３８８−３９５（１９９０）．」に記載
されているので、ここでは説明を省略する。
ａｎｏ，Ｔ．Ｙａｍａｎａｋａ，Ｔ．Ｎｉｓｈｉｄａ，
Ｍ．ｓａｉｔｏ，Ｋ．Ｓｈｉｍｏｈｉｇａｓｈｉ，ａｎ
ｄＡ．Ｓｈｉｍｉｚｕ，“Ａ ３．８ｎｓ ＣＭＯＳ
１６×１６−ｂ Ｍｕｌｔｉｐｌｉｅｒ Ｕｓｉｎｇ
Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−Ｔｒａｎｓｉ
ｓｔｏｒ Ｌｏｇｉｃ”，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．，Ｖｏｌ．２５，Ｎ
ｏ．２，ｐｐ．３８８−３９５（１９９０）．」に記載
されているので、ここでは説明を省略する。
【０００７】また、他の従来例として、株式会社 東芝
より提案されているＳＲＰＬ（Ｓｗｉｎｇ Ｒｅｓｔｏ
ｒｅｄ Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉ
ｃ）では、出力の保証にＣＭＯＳラッチを用いる手法を
採用している。
より提案されているＳＲＰＬ（Ｓｗｉｎｇ Ｒｅｓｔｏ
ｒｅｄ Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉ
ｃ）では、出力の保証にＣＭＯＳラッチを用いる手法を
採用している。
【０００８】なお、その詳細については、文献「Ａ．Ｐ
ａｒａｍｅｓｗａｒ，Ｈ．Ｈａｒａ，ａｎｄ Ｔ．Ｓａ
ｋｕｒａｉ，“Ａ Ｈｉｇｈ Ｓｐｅｅｄ，Ｌｏｗ Ｐ
ｏｗｅｒ，Ｓｗｉｎｇ Ｒｅｓｔｏｒｅｄ Ｐａｓｓ−
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ Ｂａｓｅｄ Ｍｕ
ｌｔｉｐｌｙ ａｎｄ Ａｃｃｕｍｕｌａｔｅ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ｍｕｌｔｉｍｅｄｉａ Ａｐｐｌｉ
ｃａｔｉｏｎｓ，”Ｐｒｏｃ．ＩＥＥＥ １９９４ Ｃ
ＩＣＣ，ｐｐ．２７８−２８１，Ｍａｙ １９９４」に
記載されているので、ここでは説明を省略する。
ａｒａｍｅｓｗａｒ，Ｈ．Ｈａｒａ，ａｎｄ Ｔ．Ｓａ
ｋｕｒａｉ，“Ａ Ｈｉｇｈ Ｓｐｅｅｄ，Ｌｏｗ Ｐ
ｏｗｅｒ，Ｓｗｉｎｇ Ｒｅｓｔｏｒｅｄ Ｐａｓｓ−
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ Ｂａｓｅｄ Ｍｕ
ｌｔｉｐｌｙ ａｎｄ Ａｃｃｕｍｕｌａｔｅ Ｃｉｒ
ｃｕｉｔ ｆｏｒ Ｍｕｌｔｉｍｅｄｉａ Ａｐｐｌｉ
ｃａｔｉｏｎｓ，”Ｐｒｏｃ．ＩＥＥＥ １９９４ Ｃ
ＩＣＣ，ｐｐ．２７８−２８１，Ｍａｙ １９９４」に
記載されているので、ここでは説明を省略する。
【０００９】加えて、これら従来のパストランジスタ論
理回路においては、一定段数毎のトランジスタ継続接続
に対してＣＭＯＳバッファを挿入し、これにより、信号
レベルを回復する手法を採用している。
理回路においては、一定段数毎のトランジスタ継続接続
に対してＣＭＯＳバッファを挿入し、これにより、信号
レベルを回復する手法を採用している。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
ＣＭＯＳ論理を用いた回路設計に代わって、パストラン
ジスタ論理を用いることによりＬＳＩの更なる低消費電
力化、高速化及びチップ面積の小面積化を図らんとすれ
ば、現状のパストランジスタ論理回路方式では“Ｈ”レ
ベルを駆動するためにＰＭＯＳトランジスタの利用が不
可欠である。
ＣＭＯＳ論理を用いた回路設計に代わって、パストラン
ジスタ論理を用いることによりＬＳＩの更なる低消費電
力化、高速化及びチップ面積の小面積化を図らんとすれ
ば、現状のパストランジスタ論理回路方式では“Ｈ”レ
ベルを駆動するためにＰＭＯＳトランジスタの利用が不
可欠である。
【００１１】しかしながら、ＰＭＯＳトランジスタは、
キャリアの移動度の違いにより、ＮＭＯＳトランジスタ
と比較して３倍程度スピードが劣るため、これは、ＣＭ
ＯＳ論理回路と比較して高速であるというパストランジ
スタ論理回路の特徴に制限を与えるものとなる。
キャリアの移動度の違いにより、ＮＭＯＳトランジスタ
と比較して３倍程度スピードが劣るため、これは、ＣＭ
ＯＳ論理回路と比較して高速であるというパストランジ
スタ論理回路の特徴に制限を与えるものとなる。
【００１２】そこで、上記従来のパストランジスタ論理
回路では、ＮＭＯＳトランジスタに準じる程度までＰＭ
ＯＳトランジスタの動作スピードを上げるために、ＮＭ
ＯＳトランジスタのサイズと比較してＰＭＯＳトランジ
スタのサイズを大きくする必要がある結果、チップ面積
の小面積化を図ることが困難であった。
回路では、ＮＭＯＳトランジスタに準じる程度までＰＭ
ＯＳトランジスタの動作スピードを上げるために、ＮＭ
ＯＳトランジスタのサイズと比較してＰＭＯＳトランジ
スタのサイズを大きくする必要がある結果、チップ面積
の小面積化を図ることが困難であった。
【００１３】加えて、パストランジスタ論理回路はＮＭ
ＯＳトランジスタで論理を構成しているため、ＣＭＯＳ
論理回路に比べてＮＭＯＳトランジスタ領域がＰＭＯＳ
トランジスタ領域と比較して大きくなることが多く、従
来のＣＭＯＳプロセスで採用されているレイアウト手法
を用いると、Ｐウエルに無駄な領域ができやすいため、
従来のＣＭＯＳ論理回路と比較すると、トランジスタ数
に対するチップ面積が大きくなる傾向がある。
ＯＳトランジスタで論理を構成しているため、ＣＭＯＳ
論理回路に比べてＮＭＯＳトランジスタ領域がＰＭＯＳ
トランジスタ領域と比較して大きくなることが多く、従
来のＣＭＯＳプロセスで採用されているレイアウト手法
を用いると、Ｐウエルに無駄な領域ができやすいため、
従来のＣＭＯＳ論理回路と比較すると、トランジスタ数
に対するチップ面積が大きくなる傾向がある。
【００１４】このように、従来のパストランジスタ論理
回路を用いた半導体集積回路では、上記した２つの理由
により、チップ面積の小面積化を図る上で制約があった
のが現状である。
回路を用いた半導体集積回路では、上記した２つの理由
により、チップ面積の小面積化を図る上で制約があった
のが現状である。
【００１５】本発明は、このような現状に鑑みてなされ
たものであり、低消費電力化及び高速化を享受した上
で、チップ面積の小面積化を図ることができ、結果的
に、歩留まりの向上及びコストダウンを図ることができ
る半導体集積回路を提供することを目的とする。
たものであり、低消費電力化及び高速化を享受した上
で、チップ面積の小面積化を図ることができ、結果的
に、歩留まりの向上及びコストダウンを図ることができ
る半導体集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
は、ＮＭＯＳトランジスタのみを用いたパストランジス
タ論理回路を備えた半導体集積回路において、該パスト
ランジスタ論理回路の出力レベルを補償する出力バッフ
ァを有し、該出力バッファがＮＭＯＳトランジスタのみ
を用いたブートストラップ回路で構成されており、該ブ
ートストラップ回路は、一方電極が電源電圧Ｖ DD に固定
された第１トランジスタＴ １ と、該第１トランジスタＴ
１ からゲートノードＢに電源電圧Ｖ DD −第１トランジス
タ閾値電圧Ｖ TH が供給可能とされ、ゲートとソース間に
ブートスキャパシタが形成された第２トランジスタＴ ２
とを有するものであり、そのことにより上記目的が達成
される。
は、ＮＭＯＳトランジスタのみを用いたパストランジス
タ論理回路を備えた半導体集積回路において、該パスト
ランジスタ論理回路の出力レベルを補償する出力バッフ
ァを有し、該出力バッファがＮＭＯＳトランジスタのみ
を用いたブートストラップ回路で構成されており、該ブ
ートストラップ回路は、一方電極が電源電圧Ｖ DD に固定
された第１トランジスタＴ １ と、該第１トランジスタＴ
１ からゲートノードＢに電源電圧Ｖ DD −第１トランジス
タ閾値電圧Ｖ TH が供給可能とされ、ゲートとソース間に
ブートスキャパシタが形成された第２トランジスタＴ ２
とを有するものであり、そのことにより上記目的が達成
される。
【００１７】好ましくは、前記ブートストラップ回路に
駆動力補助用のトランジスタを付加する構成とする。
駆動力補助用のトランジスタを付加する構成とする。
【００１８】また、好ましくは、前記パストランジスタ
論理回路をＮＭＯＳトランジスタで構成する。
論理回路をＮＭＯＳトランジスタで構成する。
【００１９】以下に、本発明の作用について説明する。
【００２０】本発明では、パストランジスタ論理回路の
鈍った“Ｈ”レベルの出力レベルを回復し、次段への
“Ｈ”レベルの駆動能力を得る手段である出力バッファ
として、ブートストラップ回路を用いている。
鈍った“Ｈ”レベルの出力レベルを回復し、次段への
“Ｈ”レベルの駆動能力を得る手段である出力バッファ
として、ブートストラップ回路を用いている。
【００２１】このブートストラップ回路によれば、後述
の実施形態の説明で用いる図１及び図２示すように、Ｎ
ＭＯＳトランジスタを通して鈍った“Ｈ”レベルの出力
レベルを、ＰＭＯＳトランジスタを用いることなく、電
源電圧（ＶDD）レベル迄昇圧することができる。
の実施形態の説明で用いる図１及び図２示すように、Ｎ
ＭＯＳトランジスタを通して鈍った“Ｈ”レベルの出力
レベルを、ＰＭＯＳトランジスタを用いることなく、電
源電圧（ＶDD）レベル迄昇圧することができる。
【００２２】この結果、本発明によれば、ＮＭＯＳトラ
ンジスタのみでパストランジスタ論理回路を構成できる
ので、ＰＭＯＳトランジスタを必要に応じて使用する上
記従来のパストランジスタ論理回路に比べて、チップ面
積を小面積化することが可能になる。即ち、従来のパス
トランジスタ論理回路の低消費電力化及び高速化を享受
した上で、チップ面積の小面積化を図ることができる。
ンジスタのみでパストランジスタ論理回路を構成できる
ので、ＰＭＯＳトランジスタを必要に応じて使用する上
記従来のパストランジスタ論理回路に比べて、チップ面
積を小面積化することが可能になる。即ち、従来のパス
トランジスタ論理回路の低消費電力化及び高速化を享受
した上で、チップ面積の小面積化を図ることができる。
【００２３】加えて、本発明によれば、従来周知のＮＭ
ＯＳプロセスで半導体集積回路を作製できるため、ＣＭ
ＯＳプロセスと比較してプロセスを簡略化できる。この
ため、Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅを大幅に短縮
できる。
ＯＳプロセスで半導体集積回路を作製できるため、ＣＭ
ＯＳプロセスと比較してプロセスを簡略化できる。この
ため、Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅを大幅に短縮
できる。
【００２４】更には、ＰＭＯＳ領域を必要としないた
め、この点においても、チップ面積の小面積化が可能と
なる。
め、この点においても、チップ面積の小面積化が可能と
なる。
【００２５】また、駆動力補助用のトランジスタを付加
する構成によれば、後述の実施形態中で説明する理由に
より、消費電力を一層低減できる半導体集積回路を実現
できる。
する構成によれば、後述の実施形態中で説明する理由に
より、消費電力を一層低減できる半導体集積回路を実現
できる。
【００２６】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【００２７】（ブートストラップ回路の実施形態）図１
は本発明のパストランジスタ論理回路を備えた半導体集
積回路の出力バッファとして用いられるブートストラッ
プ回路の実施形態を示す。このブートストラップ回路
は、ＮＭＯＳトランジスタＴ2と、ＮＭＯＳトランジス
タからなる分離トランジスタＴ1とを備え、ＮＭＯＳト
ランジスタＴ2のゲートとソース間にキャパシタ（ブー
トスキャパシタ）ＣBが形成されている。
は本発明のパストランジスタ論理回路を備えた半導体集
積回路の出力バッファとして用いられるブートストラッ
プ回路の実施形態を示す。このブートストラップ回路
は、ＮＭＯＳトランジスタＴ2と、ＮＭＯＳトランジス
タからなる分離トランジスタＴ1とを備え、ＮＭＯＳト
ランジスタＴ2のゲートとソース間にキャパシタ（ブー
トスキャパシタ）ＣBが形成されている。
【００２８】なお、図中の符号Ａ、Ｃ、Ｄ、Ｅｎは節点
（端子）を示し、ＢはＮＭＯＳトランジスタＴ2のゲー
トノードを示す。
（端子）を示し、ＢはＮＭＯＳトランジスタＴ2のゲー
トノードを示す。
【００２９】この回路構成において、分離トランジスタ
Ｔ1は、ＮＭＯＳトランジスタＴ2のゲートノードＢが高
電位でフローティング状態になるように設けられてい
る。このため、ＮＭＯＳトランジスタＴ2を通して鈍っ
た“Ｈ”レベルの出力を電源電圧まで昇圧することがで
きる。これにより、本実施形態のブートストラップ回路
によれば、ＰＭＯＳトランジスタを用いることなく高電
圧と高インダクタンスを得ることができる。
Ｔ1は、ＮＭＯＳトランジスタＴ2のゲートノードＢが高
電位でフローティング状態になるように設けられてい
る。このため、ＮＭＯＳトランジスタＴ2を通して鈍っ
た“Ｈ”レベルの出力を電源電圧まで昇圧することがで
きる。これにより、本実施形態のブートストラップ回路
によれば、ＰＭＯＳトランジスタを用いることなく高電
圧と高インダクタンスを得ることができる。
【００３０】以下に、図１に示すブートストラップ回路
の動作原理について説明する。まず、図１において、節
点Ｅｎが“Ｈ”レベルにある時に、節点Ａに“Ｈ”レベ
ル（＝ＶDD）を与えると、ゲートノードＢはＶDD−ＶTH
（ＮＭＯＳトランジスタＴ1閾値電圧）にチャージされ
る。この時、節点Ｅｎを“Ｌ”レベルに下げるか、或は
節点Ａに“Ｈ”レベルを与え続けた場合は、ゲートノー
ドＢはＶDD−ＶTHレベルを保ったままフローティング状
態となる。
の動作原理について説明する。まず、図１において、節
点Ｅｎが“Ｈ”レベルにある時に、節点Ａに“Ｈ”レベ
ル（＝ＶDD）を与えると、ゲートノードＢはＶDD−ＶTH
（ＮＭＯＳトランジスタＴ1閾値電圧）にチャージされ
る。この時、節点Ｅｎを“Ｌ”レベルに下げるか、或は
節点Ａに“Ｈ”レベルを与え続けた場合は、ゲートノー
ドＢはＶDD−ＶTHレベルを保ったままフローティング状
態となる。
【００３１】ここで、節点ＤがＶSSからＶH（＝ＶDD）
まで上昇することを想定すると、この状態においては、
ＮＭＯＳトランジスタＴ2のゲートノードＢは、ＶDD−
ＶTHが印加された状態でフローテイング状態にある。こ
のため、ＮＭＯＳトランジスタＴ2も自身のゲート容
量、即ち、入力端子とゲートノードＢ間の容量により一
種のブートストラップ回路として動作する。
まで上昇することを想定すると、この状態においては、
ＮＭＯＳトランジスタＴ2のゲートノードＢは、ＶDD−
ＶTHが印加された状態でフローテイング状態にある。こ
のため、ＮＭＯＳトランジスタＴ2も自身のゲート容
量、即ち、入力端子とゲートノードＢ間の容量により一
種のブートストラップ回路として動作する。
【００３２】この結果、節点ＣのノードもＶHまで上昇
する。一方、ゲートノードＢ、即ち節点Ｂのノードはキ
ャパシタＣBの力ップリングにより、初期のＶDD−ＶTH
という電位差を保ったまま、節点Ｃの電位によってＶH
＋ＶDD−ＶTHまで上昇する。よって、節点Ｃのノードを
閾値電圧分の電圧降下なく、節点Ｄに等しい電圧まで駆
動できる。
する。一方、ゲートノードＢ、即ち節点Ｂのノードはキ
ャパシタＣBの力ップリングにより、初期のＶDD−ＶTH
という電位差を保ったまま、節点Ｃの電位によってＶH
＋ＶDD−ＶTHまで上昇する。よって、節点Ｃのノードを
閾値電圧分の電圧降下なく、節点Ｄに等しい電圧まで駆
動できる。
【００３３】次に、上記の動作原理を図２に示す動作波
形に基づき今少し具体的に説明する。上記のように、節
点Ｅｎが“Ｈ”レベルにある時に、節点Ａにも“Ｈ”レ
ベルを与えると、図２に示すように、節点Ｂの電位は
“Ｈ”レベル（ＶDD−ＶTH）にチャージされる。
形に基づき今少し具体的に説明する。上記のように、節
点Ｅｎが“Ｈ”レベルにある時に、節点Ａにも“Ｈ”レ
ベルを与えると、図２に示すように、節点Ｂの電位は
“Ｈ”レベル（ＶDD−ＶTH）にチャージされる。
【００３４】その後、節点Ｅｎが“Ｌ”レベルになる
と、節点ＢはＶDD−ＶTHのレベルを保ったまま浮遊状態
となる。この状態において、ＮＭＯＳトランジスタＴ2
は開（ＯＮ）状態にあるため、節点Ｄが“Ｌ”レベルの
時、節点Ｃにも“Ｌ”レベルが伝達される。
と、節点ＢはＶDD−ＶTHのレベルを保ったまま浮遊状態
となる。この状態において、ＮＭＯＳトランジスタＴ2
は開（ＯＮ）状態にあるため、節点Ｄが“Ｌ”レベルの
時、節点Ｃにも“Ｌ”レベルが伝達される。
【００３５】次に、節点Ｄが“Ｌ”レベルから“Ｈ”レ
ベルに変化すると、図２に示すように、節点ＣもＮＭＯ
ＳトランジスタＴ2を介して電圧レベルが上昇する。こ
こで、分離トランジスタＴ1によって遮断された状態に
おいては、節点Ｃと節点Ｂとの電位差は一定に保たれる
ため、節点Ｂには現在の電圧レベルＶDD−ＶTHに節点Ｃ
の電圧レベルを上乗せした値が現われる。
ベルに変化すると、図２に示すように、節点ＣもＮＭＯ
ＳトランジスタＴ2を介して電圧レベルが上昇する。こ
こで、分離トランジスタＴ1によって遮断された状態に
おいては、節点Ｃと節点Ｂとの電位差は一定に保たれる
ため、節点Ｂには現在の電圧レベルＶDD−ＶTHに節点Ｃ
の電圧レベルを上乗せした値が現われる。
【００３６】この結果、ＮＭＯＳトランジスタＴ2は過
剰駆動され、節点Ｄに与えた“Ｈ”の電圧（ＶDD）レベ
ルまで節点Ｃの電位が上昇する。
剰駆動され、節点Ｄに与えた“Ｈ”の電圧（ＶDD）レベ
ルまで節点Ｃの電位が上昇する。
【００３７】このように、本実施形態のブートストラッ
プ回路を出力補償用の出力バッファとして用いると、前
段のパストランジスタ論理回路の鈍った“Ｈ”レベルの
出力レベルを、ＰＭＯＳトランジスタを用いることな
く、電源電圧（ＶDD）レベル迄昇圧できることがわか
る。
プ回路を出力補償用の出力バッファとして用いると、前
段のパストランジスタ論理回路の鈍った“Ｈ”レベルの
出力レベルを、ＰＭＯＳトランジスタを用いることな
く、電源電圧（ＶDD）レベル迄昇圧できることがわか
る。
【００３８】（インバータ回路の実施形態１）次に、上
記のブートストラップ回路をパストランジスタ論理回路
の出力補償用の出力バッファとして用いた半導体集積回
路の一例として、インバータ回路に適用した場合の実施
形態について説明する。
記のブートストラップ回路をパストランジスタ論理回路
の出力補償用の出力バッファとして用いた半導体集積回
路の一例として、インバータ回路に適用した場合の実施
形態について説明する。
【００３９】上述のように、パストランジスタ論理回路
を用いて構成する半導体集積回路において、パストラン
ジスタ論理回路を通過した“Ｈ”レベルの信号の劣化
を、プルアップトランジスタ及び分離トランジスタの役
割を果たすＮＭＯＳトランジスタＴ1と、ブートストラ
ップキャパシタＣBとを設けることで、ＰＭＯＳトラン
ジスタを用いることなく回復できるので、本実施形態の
インバータ回路は、上述のブートストラップ回路をパス
トランジスタ論理回路の出力補償用の出力バッファとし
て用いている。
を用いて構成する半導体集積回路において、パストラン
ジスタ論理回路を通過した“Ｈ”レベルの信号の劣化
を、プルアップトランジスタ及び分離トランジスタの役
割を果たすＮＭＯＳトランジスタＴ1と、ブートストラ
ップキャパシタＣBとを設けることで、ＰＭＯＳトラン
ジスタを用いることなく回復できるので、本実施形態の
インバータ回路は、上述のブートストラップ回路をパス
トランジスタ論理回路の出力補償用の出力バッファとし
て用いている。
【００４０】図３はこのインバータ回路を示す。このイ
ンバータ回路は、パストランジスタ論理回路１の後段
に、出力補償用の出力バッファを設けてあり、この出力
バッファは、ＮＭＯＳトランジスタＴ1，Ｔ2，Ｔ3と、
ブートスキャパシタＣBとで構成されている。以下にそ
の動作を説明する。
ンバータ回路は、パストランジスタ論理回路１の後段
に、出力補償用の出力バッファを設けてあり、この出力
バッファは、ＮＭＯＳトランジスタＴ1，Ｔ2，Ｔ3と、
ブートスキャパシタＣBとで構成されている。以下にそ
の動作を説明する。
【００４１】図３において、節点ｂの電位はプルアップ
トランジスタＴ1により、常に“Ｈ”レベル（＝ＶDD−
ＶTH）にあり、このＮＭＯＳトランジスタＴ1はフロー
ティング状態である。即ち、このＮＭＯＳトランジスタ
Ｔ1は分離トランジスタとしての役割を果たしている。
トランジスタＴ1により、常に“Ｈ”レベル（＝ＶDD−
ＶTH）にあり、このＮＭＯＳトランジスタＴ1はフロー
ティング状態である。即ち、このＮＭＯＳトランジスタ
Ｔ1は分離トランジスタとしての役割を果たしている。
【００４２】今、パストランジスタ論理回路１からの入
力Ａ・Ｂ（＝節点ａ）が“Ｈ”レベルの時、ＮＭＯＳト
ランジスタＴ2が導通しているため、出力は“Ｌ”レベ
ルになる。この時、ＮＭＯＳトランジスタＴ3は常に導
通しているため、ＮＭＯＳトランジスタＴ2のコンダク
タンスはＮＭＯＳトランジスタＴ3のコンダクタンスに
比べて大きくとっておく必要がある。
力Ａ・Ｂ（＝節点ａ）が“Ｈ”レベルの時、ＮＭＯＳト
ランジスタＴ2が導通しているため、出力は“Ｌ”レベ
ルになる。この時、ＮＭＯＳトランジスタＴ3は常に導
通しているため、ＮＭＯＳトランジスタＴ2のコンダク
タンスはＮＭＯＳトランジスタＴ3のコンダクタンスに
比べて大きくとっておく必要がある。
【００４３】入力Ａ・Ｂ（＝節点ａ）が“Ｌ”レベルに
落ちると、インバータ出力ＯＵＴ（バーＡ・Ｂ）は、Ｎ
ＭＯＳトランジスタＴ3によって充電されるため電位が
上昇する。これに伴い、ｂ点の電位はブートストラップ
キャパシタＣBとの力ップリング効果により電源電圧
（ＶDD）以上に昇圧し、ＮＭＯＳトランジスタＴ3を過
剰駆動する。
落ちると、インバータ出力ＯＵＴ（バーＡ・Ｂ）は、Ｎ
ＭＯＳトランジスタＴ3によって充電されるため電位が
上昇する。これに伴い、ｂ点の電位はブートストラップ
キャパシタＣBとの力ップリング効果により電源電圧
（ＶDD）以上に昇圧し、ＮＭＯＳトランジスタＴ3を過
剰駆動する。
【００４４】以上の動作原理により、ブートストラップ
キャパシタＣBの容量値を適切な値に設定しておけば、
パストランジスタ論理回路がＮＭＯＳトランジスタのみ
からなる回路構成で“Ｈ”レベルの出力の劣化を生じな
いインバータ回路を構成することができる。
キャパシタＣBの容量値を適切な値に設定しておけば、
パストランジスタ論理回路がＮＭＯＳトランジスタのみ
からなる回路構成で“Ｈ”レベルの出力の劣化を生じな
いインバータ回路を構成することができる。
【００４５】上記のインバータ回路において、出力ＯＵ
Ｔが“Ｈ”レベルにある時、ゲートが過剰駆動されるＮ
ＭＯＳトランジスタＴ3を通じて常に電源電圧ＶDDにプ
ルアップされるため、スタティックにレベル保持をする
必要はなく、出力ＯＵＴの“Ｈ”レベルは常に保証され
る。
Ｔが“Ｈ”レベルにある時、ゲートが過剰駆動されるＮ
ＭＯＳトランジスタＴ3を通じて常に電源電圧ＶDDにプ
ルアップされるため、スタティックにレベル保持をする
必要はなく、出力ＯＵＴの“Ｈ”レベルは常に保証され
る。
【００４６】以上のように、本実施形態１によれば、Ｎ
ＭＯＳトランジスタのみでパストランジスタ論理回路を
構成できるので、上記従来のパストランジスタ論理回路
に比べて、チップ面積を小面積化することが可能にな
る。
ＭＯＳトランジスタのみでパストランジスタ論理回路を
構成できるので、上記従来のパストランジスタ論理回路
に比べて、チップ面積を小面積化することが可能にな
る。
【００４７】加えて、従来周知のＮＭＯＳプロセスで作
製できるため、Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅを大
幅に短縮できる。更には、ＰＭＯＳ領域を必要としない
ため、この点においても、チップ面積の小面積化が可能
となる。
製できるため、Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅを大
幅に短縮できる。更には、ＰＭＯＳ領域を必要としない
ため、この点においても、チップ面積の小面積化が可能
となる。
【００４８】ところで、本実施形態１の回路方式では、
電源からグランドヘの直流パス、即ち、電源→ＮＭＯＳ
トランジスタＴ3→ＮＭＯＳトランジスタＴ2→グランド
の直流パスが形成されるため、消費電力の観点からは、
ＮＭＯＳトランジスタＴ3のＷは小さく、Ｌは大きくし
ておく方が望ましい。
電源からグランドヘの直流パス、即ち、電源→ＮＭＯＳ
トランジスタＴ3→ＮＭＯＳトランジスタＴ2→グランド
の直流パスが形成されるため、消費電力の観点からは、
ＮＭＯＳトランジスタＴ3のＷは小さく、Ｌは大きくし
ておく方が望ましい。
【００４９】しかし、ＮＭＯＳトランジスタＴ3のＷを
小さく、Ｌを大きくすると、次段を“Ｈ”レベルで駆動
する場合に間題が出てくる。即ち、ＮＭＯＳトランジス
タＴ3のサイジングである。
小さく、Ｌを大きくすると、次段を“Ｈ”レベルで駆動
する場合に間題が出てくる。即ち、ＮＭＯＳトランジス
タＴ3のサイジングである。
【００５０】この問題は、次に説明するインバータ回路
の実施形態２で解決されている。
の実施形態２で解決されている。
【００５１】（インバータ回路の実施形態２）図４は本
発明を適用したインバータ回路の実施形態２を示す。こ
のインバータ回路は、パストランジスタ論理回路２の相
補出力、即ち、出力Ａ・Ｂ、バーＡ・Ｂを用い、且つ新
たにＮＭＯＳトランジスタＴ4、即ち、駆動力補助用の
ＮＭＯＳトランジスタＴ4を設けることによって、上記
問題、即ち、ＮＭＯＳトランジスタＴ3のサイジングの
問題を解決し、同時に、消費電力の低減化を達成したも
のである。
発明を適用したインバータ回路の実施形態２を示す。こ
のインバータ回路は、パストランジスタ論理回路２の相
補出力、即ち、出力Ａ・Ｂ、バーＡ・Ｂを用い、且つ新
たにＮＭＯＳトランジスタＴ4、即ち、駆動力補助用の
ＮＭＯＳトランジスタＴ4を設けることによって、上記
問題、即ち、ＮＭＯＳトランジスタＴ3のサイジングの
問題を解決し、同時に、消費電力の低減化を達成したも
のである。
【００５２】まず、ＮＭＯＳトランジスタＴ3のサイジ
ングの問題はＮＭＯＳトランジスタＴ4を設けることで
解決した。図４において、ＮＭＯＳトランジスタＴ
4は、パストランジスタ論理回路２からの入力バーＡ・
Ｂが“Ｈ”レベルの時、つまり、入力Ａ・Ｂが“Ｌ”レ
ベルの時は動作せず、入力Ａ・Ｂが“Ｈ”レベルの時に
のみ動作するので、これにより、ＮＭＯＳトランジスタ
Ｔ3の駆動力を補うことが可能である。よって、ＮＭＯ
ＳトランジスタＴ3のサイジングの問題は解決されてい
る。
ングの問題はＮＭＯＳトランジスタＴ4を設けることで
解決した。図４において、ＮＭＯＳトランジスタＴ
4は、パストランジスタ論理回路２からの入力バーＡ・
Ｂが“Ｈ”レベルの時、つまり、入力Ａ・Ｂが“Ｌ”レ
ベルの時は動作せず、入力Ａ・Ｂが“Ｈ”レベルの時に
のみ動作するので、これにより、ＮＭＯＳトランジスタ
Ｔ3の駆動力を補うことが可能である。よって、ＮＭＯ
ＳトランジスタＴ3のサイジングの問題は解決されてい
る。
【００５３】その他の動作原理は図３に示す実施形態１
と同様であり、プルアップ及び分離トランジスタＴ１、
ブートストラップキャパシタＣＢを設けることで、パス
トランジスタ論理回路２の出力に劣化のない“Ｈ”レベ
ルを保障している。以下にその動作を説明する。
と同様であり、プルアップ及び分離トランジスタＴ１、
ブートストラップキャパシタＣＢを設けることで、パス
トランジスタ論理回路２の出力に劣化のない“Ｈ”レベ
ルを保障している。以下にその動作を説明する。
【００５４】パストランジスタ論理回路２からの入力バ
ーＡ・Ｂが“Ｈ”レベルの時、即ちＡ・Ｂ（＝節点ａ）
が“Ｌ”レベルの時、ＮＭＯＳトランジスタＴ2が導通
しているため出力は“Ｌ”レベルになる。
ーＡ・Ｂが“Ｈ”レベルの時、即ちＡ・Ｂ（＝節点ａ）
が“Ｌ”レベルの時、ＮＭＯＳトランジスタＴ2が導通
しているため出力は“Ｌ”レベルになる。
【００５５】入力バーＡ・Ｂが“Ｌ”レベルに落ちる
と、即ち、入力Ａ・Ｂ（＝節点ａ）が“Ｈ”レベルの
時、出力ＯＵＴはＮＭＯＳトランジスタＴ3によって充
電されるため電位が上昇する。これに伴い、ｂ点の電位
はブートストラップキャパシタＣBとの力ップリング効
果により電源電圧ＶDD以上に昇圧し、ＮＭＯＳトランジ
スタＴ3を過剰駆動し、出力に劣化のない“Ｈ”レベル
を伝達する。
と、即ち、入力Ａ・Ｂ（＝節点ａ）が“Ｈ”レベルの
時、出力ＯＵＴはＮＭＯＳトランジスタＴ3によって充
電されるため電位が上昇する。これに伴い、ｂ点の電位
はブートストラップキャパシタＣBとの力ップリング効
果により電源電圧ＶDD以上に昇圧し、ＮＭＯＳトランジ
スタＴ3を過剰駆動し、出力に劣化のない“Ｈ”レベル
を伝達する。
【００５６】この時、ＮＭＯＳトランジスタＴ4が開く
（ＯＮ）ため、ＮＭＯＳトランジスタＴ3のＷのサイズ
を小さく或はＬのサイズを大きくしたとしても、次段へ
の駆動力の問題は生じない。
（ＯＮ）ため、ＮＭＯＳトランジスタＴ3のＷのサイズ
を小さく或はＬのサイズを大きくしたとしても、次段へ
の駆動力の問題は生じない。
【００５７】なお、図５は図４の回路におけるパストラ
ンジスタ入力Ａ及びＢへの入力波形（シミュレーション
波形）を示し、図６は出力ＯＵＴ（Ａ・Ｂ）の動作波形
を示している。
ンジスタ入力Ａ及びＢへの入力波形（シミュレーション
波形）を示し、図６は出力ＯＵＴ（Ａ・Ｂ）の動作波形
を示している。
【００５８】このように、本実施形態２によれば、実施
形態１のインバータ回路よりも消費電力を低減できる利
点がある。
形態１のインバータ回路よりも消費電力を低減できる利
点がある。
【００５９】上記の各実施形態において、ブートストラ
ップキャパシタＣBの容量値に関しては、この容量値は
プロセスに依存するため一概には示せないが、それほど
大きな容量を用意する必要はない。更なる高速動作を望
むときのみ、より大きなキャパシタを用意すれば良い。
ップキャパシタＣBの容量値に関しては、この容量値は
プロセスに依存するため一概には示せないが、それほど
大きな容量を用意する必要はない。更なる高速動作を望
むときのみ、より大きなキャパシタを用意すれば良い。
【００６０】なお、本発明が適用される半導体集積回路
は、上記のインバータ回路に限定されるものではなく、
パストランジスタ論理回路を備えた半導体集積回路に広
く応用できるものである。
は、上記のインバータ回路に限定されるものではなく、
パストランジスタ論理回路を備えた半導体集積回路に広
く応用できるものである。
【００６１】
【発明の効果】以上の本発明によれば、ＮＭＯＳトラン
ジスタのみでパストランジスタ論理回路を構成できるの
で、ＰＭＯＳトランジスタを必要に応じて使用する上記
従来のパストランジスタ論理回路に比べて、チップ面積
を小面積化することが可能になる。即ち、従来のパスト
ランジスタ論理回路の低消費電力化及び高速化を享受し
た上で、チップ面積の小面積化を図ることができる。
ジスタのみでパストランジスタ論理回路を構成できるの
で、ＰＭＯＳトランジスタを必要に応じて使用する上記
従来のパストランジスタ論理回路に比べて、チップ面積
を小面積化することが可能になる。即ち、従来のパスト
ランジスタ論理回路の低消費電力化及び高速化を享受し
た上で、チップ面積の小面積化を図ることができる。
【００６２】以上の理由により、本発明によれば、半導
体集積回路の歩留まりの向上及びコストダウンを図るこ
とができる。
体集積回路の歩留まりの向上及びコストダウンを図るこ
とができる。
【００６３】また、特に請求項２記載の半導体集積回路
によれば、駆動力補助用のトランジスタが付加されてい
るので、消費電力を一層低減できる半導体集積回路を実
現できる利点がある。
によれば、駆動力補助用のトランジスタが付加されてい
るので、消費電力を一層低減できる半導体集積回路を実
現できる利点がある。
【００６４】また、本発明によれば、パストランジスタ
論理回路をＮＭＯＳトランジスタのみで構成できるの
で、従来周知のＮＭＯＳプロセスで半導体集積回路を作
製できるため、ＣＭＯＳプロセスと比較してプロセスを
簡略化できる。このため、Ｔｕｒｎ Ａｒｏｕｎｄ Ｔ
ｉｍｅを大幅に短縮できる。加えて、ＰＭＯＳ領域を必
要としないため、この点においても、チップ面積の小面
積化が可能となる。
論理回路をＮＭＯＳトランジスタのみで構成できるの
で、従来周知のＮＭＯＳプロセスで半導体集積回路を作
製できるため、ＣＭＯＳプロセスと比較してプロセスを
簡略化できる。このため、Ｔｕｒｎ Ａｒｏｕｎｄ Ｔ
ｉｍｅを大幅に短縮できる。加えて、ＰＭＯＳ領域を必
要としないため、この点においても、チップ面積の小面
積化が可能となる。
【図１】ブートストラップ回路を示す回路図。
【図２】図１のブートストラップ回路の動作波形を示す
波形図。
波形図。
【図３】本発明が適用されるインバータ回路の実施形態
１を示す回路図。
１を示す回路図。
【図４】本発明が適用されるインバータ回路の実施形態
２を示す回路図。
２を示す回路図。
【図５】図４の回路におけるパストランジスタ入力Ａ及
びＢへの入力波形を示すシミュレーション波形図。
びＢへの入力波形を示すシミュレーション波形図。
【図６】図４の回路における出力ＯＵＴ（Ａ・Ｂ）の動
作波形を示すシミュレーション波形図。
作波形を示すシミュレーション波形図。
１，２ パストランジスタ論理回路
Ａ，Ｂ，Ｃ，Ｄ，Ｅｎ 節点
ＣB ブートストラップキャパシタ
Ｔ1〜Ｔ4 ＮＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−167958（ＪＰ，Ａ)
特開 平８−51354（ＪＰ，Ａ)
特開 昭50−80734（ＪＰ，Ａ)
特開 平５−268059（ＪＰ，Ａ)
特開 平７−58616（ＪＰ，Ａ)
特開 平９−64283（ＪＰ，Ａ)
特開 平６−77806（ＪＰ，Ａ)
特開 平３−125398（ＪＰ，Ａ)
特開 昭60−124120（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (2)
- 【請求項１】 ＮＭＯＳトランジスタのみを用いたパス
トランジスタ論理回路を備えた半導体集積回路におい
て、 該パストランジスタ論理回路の出力レベルを補償する出
力バッファを有し、該出力バッファがＮＭＯＳトランジ
スタのみを用いたブートストラップ回路で構成されてお
り、 該ブートストラップ回路は、一方電極が電源電圧Ｖ DD に
固定された第１トランジスタＴ １ と、該第１トランジス
タＴ １ からゲートノードＢに電源電圧Ｖ DD −第１トラン
ジスタ閾値電圧Ｖ TH が供給可能とされ、ゲートとソース
間にブートスキャパシタが形成された第２トランジスタ
Ｔ ２ とを有する 半導体集積回路。 - 【請求項２】 前記ブートストラップ回路に駆動力補助
用のトランジスタが付加されている請求項１記載の半導
体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35857597A JP3422921B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体集積回路 |
| TW087119099A TW548898B (en) | 1997-12-25 | 1998-11-18 | Semiconductor integrated circuit |
| US09/195,198 US6271685B1 (en) | 1997-12-25 | 1998-11-18 | Semiconductor integrated circuit |
| EP98309615A EP0926828B1 (en) | 1997-12-25 | 1998-11-24 | Semiconductor integrated circuit |
| DE69830561T DE69830561T2 (de) | 1997-12-25 | 1998-11-24 | Integrierte Halbleiterschaltung |
| KR1019980053347A KR100347833B1 (ko) | 1997-12-25 | 1998-12-07 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35857597A JP3422921B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191731A JPH11191731A (ja) | 1999-07-13 |
| JP3422921B2 true JP3422921B2 (ja) | 2003-07-07 |
Family
ID=18460025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35857597A Expired - Fee Related JP3422921B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6271685B1 (ja) |
| EP (1) | EP0926828B1 (ja) |
| JP (1) | JP3422921B2 (ja) |
| KR (1) | KR100347833B1 (ja) |
| DE (1) | DE69830561T2 (ja) |
| TW (1) | TW548898B (ja) |
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| JP4537145B2 (ja) * | 2004-07-30 | 2010-09-01 | 富士通株式会社 | インタフェイス回路及びその構成方法 |
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| JP2006120308A (ja) * | 2005-10-28 | 2006-05-11 | Casio Comput Co Ltd | シフトレジスタ及び電子装置 |
| KR101539667B1 (ko) * | 2008-06-18 | 2015-07-28 | 삼성전자주식회사 | 인버터 소자 및 그 동작 방법 |
| JP6113489B2 (ja) * | 2012-12-14 | 2017-04-12 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
| JP6730213B2 (ja) * | 2017-03-15 | 2020-07-29 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
| JP7139261B2 (ja) * | 2019-01-28 | 2022-09-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US4316106A (en) * | 1980-01-11 | 1982-02-16 | Mostek Corporation | Dynamic ratioless circuitry for random logic applications |
| JPS6045512B2 (ja) * | 1980-03-05 | 1985-10-09 | 株式会社東芝 | ダイナミック型シフトレジスタ回路 |
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1997
- 1997-12-25 JP JP35857597A patent/JP3422921B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-18 TW TW087119099A patent/TW548898B/zh not_active IP Right Cessation
- 1998-11-18 US US09/195,198 patent/US6271685B1/en not_active Expired - Lifetime
- 1998-11-24 DE DE69830561T patent/DE69830561T2/de not_active Expired - Lifetime
- 1998-11-24 EP EP98309615A patent/EP0926828B1/en not_active Expired - Lifetime
- 1998-12-07 KR KR1019980053347A patent/KR100347833B1/ko not_active IP Right Cessation
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| EP0926828A1 (en) | 1999-06-30 |
| TW548898B (en) | 2003-08-21 |
| DE69830561T2 (de) | 2006-05-11 |
| KR19990062842A (ko) | 1999-07-26 |
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