JPS6046118A - Ｍｏｓブ−トストラツププシユプル段 - Google Patents
Ｍｏｓブ−トストラツププシユプル段Info
- Publication number
- JPS6046118A JPS6046118A JP59106344A JP10634484A JPS6046118A JP S6046118 A JPS6046118 A JP S6046118A JP 59106344 A JP59106344 A JP 59106344A JP 10634484 A JP10634484 A JP 10634484A JP S6046118 A JPS6046118 A JP S6046118A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- stage
- output
- terminal
- bootstrap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分ツｆ］
この発明はブートストラップブシュプル段に関するもの
であり、特に絶縁ゲート電界効果１〜ランジスタ（ Ｉ
ｖｌ Ｏ Ｓ ）技術を使用したデジタルモノリシック
集積回路のブートストラップブシュプル段に関するもの
である。
であり、特に絶縁ゲート電界効果１〜ランジスタ（ Ｉ
ｖｌ Ｏ Ｓ ）技術を使用したデジタルモノリシック
集積回路のブートストラップブシュプル段に関するもの
である。
［発明の技術的背蒙コ
そのようなブートストラップアシ１プル段はソース・ド
レイン路が電源とアースとの間に接続された２個のエン
ファンスメンｌ〜モード出力段トう″ンジスタを具圓し
ている。ブートストラップ二１ヤパシタはその端子の一
方が電源に接続されている方の出力段トランジスタのゲ
ートに接続され、でれによってブートストラップノード
が形成されており、その他方の端子はブートストラツプ
ブシコブル段の出力の電位に追従する回路点に接続され
ている。ブートストラップブシュプル段はさらに第１の
電荷ポンプ回路とインバータとキャパシタとを備え、そ
の電荷ポンプ回路はぞのクロック入力端子が直接クロッ
ク発振器の出力に接続され、電源の極性と反対の極性の
第１の直流電圧端子は電源に接続されている。
レイン路が電源とアースとの間に接続された２個のエン
ファンスメンｌ〜モード出力段トう″ンジスタを具圓し
ている。ブートストラップ二１ヤパシタはその端子の一
方が電源に接続されている方の出力段トランジスタのゲ
ートに接続され、でれによってブートストラップノード
が形成されており、その他方の端子はブートストラツプ
ブシコブル段の出力の電位に追従する回路点に接続され
ている。ブートストラップブシュプル段はさらに第１の
電荷ポンプ回路とインバータとキャパシタとを備え、そ
の電荷ポンプ回路はぞのクロック入力端子が直接クロッ
ク発振器の出力に接続され、電源の極性と反対の極性の
第１の直流電圧端子は電源に接続されている。
この種のブートストラップブシュプル段は西ドイツ特許
公報Ｄ Ｅ ２３５０Ｇ４６月に記載されている。
公報Ｄ Ｅ ２３５０Ｇ４６月に記載されている。
イの装置では、ゲー！・電圧に影響をおよぼすＩＩＪ造
上の変動は補償され、それ故、線形範囲の動作が確保さ
れる。もしも全てのプシコプル段に共通の外部でｎ１さ
１またゲート電圧が供給されるならば、異なる半導体ウ
ェハ上のそれらの負荷回路と共にＩＨｊ！ｉされたブー
１〜ストラツプブシユプル段のパラメータは変化する。
上の変動は補償され、それ故、線形範囲の動作が確保さ
れる。もしも全てのプシコプル段に共通の外部でｎ１さ
１またゲート電圧が供給されるならば、異なる半導体ウ
ェハ上のそれらの負荷回路と共にＩＨｊ！ｉされたブー
１〜ストラツプブシユプル段のパラメータは変化する。
［発明の概要］
この光間の目的は、電源電圧に対応する出力レベルの存
在中、時間が長びいた場合にもブートス］・ラップノー
ドにお（プる電圧をできるだけ一定に保持し、また出力
し・ベルを一定に保持するように前述の回路を改善する
ことにある。この発明は、時間が長びいた場合にも出力
を一定のレベルに保持することを可能にする。
在中、時間が長びいた場合にもブートス］・ラップノー
ドにお（プる電圧をできるだけ一定に保持し、また出力
し・ベルを一定に保持するように前述の回路を改善する
ことにある。この発明は、時間が長びいた場合にも出力
を一定のレベルに保持することを可能にする。
［光間の実施例］
第１図にはソース−ドレイン路が電源Ｕとアースどの間
に直列に接続された２［１のエンハンスメント・［−ド
出力１ヘランジスタｅｔ１，ｅｔ２を９− 備えたブートストラップブシュプル段すが示されている
。両トランジスタのソース−トレイン路を接続したノー
ドはブートストラツプブシユプル段すの出力ａである。
に直列に接続された２［１のエンハンスメント・［−ド
出力１ヘランジスタｅｔ１，ｅｔ２を９− 備えたブートストラップブシュプル段すが示されている
。両トランジスタのソース−トレイン路を接続したノー
ドはブートストラツプブシユプル段すの出力ａである。
ブートストラツプキｒバシタＣ４はその一方の端子が出
力段１〜ランジスタｅｔ１のゲートに接続され、それに
よってブー１〜ス１ヘラツブノードｋを形成し、また他
方の端子は出力ａの電位に追従する電位にある点に接続
されている。第１図においてはこの点は出力ａ自身であ
る。
力段１〜ランジスタｅｔ１のゲートに接続され、それに
よってブー１〜ス１ヘラツブノードｋを形成し、また他
方の端子は出力ａの電位に追従する電位にある点に接続
されている。第１図においてはこの点は出力ａ自身であ
る。
出力段トランジスタｅｔｌのトレーインは電ｉＩｌ（＋
に結合されている。第１の電荷ポンプ回路ｐ１はクロッ
ク発振器ｔの出力ｆに接続されたクロック入力端子を備
え、電源の極性と反対の極性である第１の直流電圧端子
１１は電ｌｕに接続されている。
に結合されている。第１の電荷ポンプ回路ｐ１はクロッ
ク発振器ｔの出力ｆに接続されたクロック入力端子を備
え、電源の極性と反対の極性である第１の直流電圧端子
１１は電ｌｕに接続されている。
第１の電荷ポンプ回路ｐ１の第２の直流電圧端子１２は
第２の電荷ポンプ回路ｐ２の第１の直流電圧端子２１に
接続されており、この端子２１の極性は電ｌｕのそれと
反対である。第２の電荷ポンプ回路ｐ２の第２の直流電
圧端子２２はブートストラップノードｋに接続されてい
る。第１の電１０− 荷ポンプ回路ｐ１の第２の直流電圧端子１２および第２
の電荷ポンプ回路ρ２の第１の直流電圧端子２１は甲）
ｎ４：ヤパシタとして作用する第１のキｙＩパシタＣ１
を経てアースされる。第２の電荷ポンプ回路ｐ２のクロ
ック入力端子はスイッチングＩｓの出力に接続され、こ
のスイッチング段Ｓの信号入力端子ｓ ｅ Ｊ） にび
制御入力端子ＳＳはクロック発振器しの出力およびブー
トストラッププツシコブル段の入力にそれぞれ接続され
ている。ブートス［・ラップブシュプル段すの入力信号
が電源１．１に割当てられた論理レベルにある時スイッ
チング段Ｓはクロック信号を通過さゼる。第１図の回路
において入力０は筒中にするために接地された出力段ト
ランジスタｅｔ２のゲートに接続されて示されている。
第２の電荷ポンプ回路ｐ２の第１の直流電圧端子２１に
接続されており、この端子２１の極性は電ｌｕのそれと
反対である。第２の電荷ポンプ回路ｐ２の第２の直流電
圧端子２２はブートストラップノードｋに接続されてい
る。第１の電１０− 荷ポンプ回路ｐ１の第２の直流電圧端子１２および第２
の電荷ポンプ回路ρ２の第１の直流電圧端子２１は甲）
ｎ４：ヤパシタとして作用する第１のキｙＩパシタＣ１
を経てアースされる。第２の電荷ポンプ回路ｐ２のクロ
ック入力端子はスイッチングＩｓの出力に接続され、こ
のスイッチング段Ｓの信号入力端子ｓ ｅ Ｊ） にび
制御入力端子ＳＳはクロック発振器しの出力およびブー
トストラッププツシコブル段の入力にそれぞれ接続され
ている。ブートス［・ラップブシュプル段すの入力信号
が電源１．１に割当てられた論理レベルにある時スイッ
チング段Ｓはクロック信号を通過さゼる。第１図の回路
において入力０は筒中にするために接地された出力段ト
ランジスタｅｔ２のゲートに接続されて示されている。
第２図おＪ：び第３図はこの発明によるブートストラッ
プブシュプル段の別の実施例の回路図である。両実施例
において、ｌｉ？ｉ７ｉポンプ回路ｐ１．ｐ２は同じ設
ら１であり、第１の電荷ポンプ回路ｐ１は第１および第
２のＭＯＳダイオードｄ１、ｄ２および第２のキャパシ
タＣ２からなり、第２の電荷ポンプ回路ｐ２は第３およ
び第４のｆｖｌ ＯＳタイオードｄ３、ｄ４および第３
のキャパシタＣ３より成り、ＭＯＳダイオードｄ１、ｄ
２およびｄ ３、ｄ４は電荷ポンプ回路の直流電圧端子
１１．１２および２１．２２間にそれぞれ直列に接続さ
れている。
プブシュプル段の別の実施例の回路図である。両実施例
において、ｌｉ？ｉ７ｉポンプ回路ｐ１．ｐ２は同じ設
ら１であり、第１の電荷ポンプ回路ｐ１は第１および第
２のＭＯＳダイオードｄ１、ｄ２および第２のキャパシ
タＣ２からなり、第２の電荷ポンプ回路ｐ２は第３およ
び第４のｆｖｌ ＯＳタイオードｄ３、ｄ４および第３
のキャパシタＣ３より成り、ＭＯＳダイオードｄ１、ｄ
２およびｄ ３、ｄ４は電荷ポンプ回路の直流電圧端子
１１．１２および２１．２２間にそれぞれ直列に接続さ
れている。
第２図および第３図において、電ＨＬＪは正（１−Ｕ）
とする。それ故、トランジスタはｎチ１アンネルトラン
ジスタである。第１のＭＯＳダイオードｄ１のカソード
および第２のＭ ＯＳダイオードｄ２のアノードはキャ
パシタＣ２を通ってクロック発振器ｔの出力ｆに接続さ
れており、第３のｌｖｌ ＯＳダイオードｄ３のカソー
ドおよび第４のＭＯＳダイオードｄ４のアノードは第３
のキャパシタＣ３を通ってスイッチング段Ｓの出力に接
続されている。第１のＭＯＳダイオードｄ１のアノード
は電源＋Ｕに接続され、第４のへ４０８ダイオードｄ４
のカソードはブー１〜スＩ〜ラツプノードｋに接続され
ている。
とする。それ故、トランジスタはｎチ１アンネルトラン
ジスタである。第１のＭＯＳダイオードｄ１のカソード
および第２のＭ ＯＳダイオードｄ２のアノードはキャ
パシタＣ２を通ってクロック発振器ｔの出力ｆに接続さ
れており、第３のｌｖｌ ＯＳダイオードｄ３のカソー
ドおよび第４のＭＯＳダイオードｄ４のアノードは第３
のキャパシタＣ３を通ってスイッチング段Ｓの出力に接
続されている。第１のＭＯＳダイオードｄ１のアノード
は電源＋Ｕに接続され、第４のへ４０８ダイオードｄ４
のカソードはブー１〜スＩ〜ラツプノードｋに接続され
ている。
？ＡＳ２図において、ブートストラップノードに接続さ
ねでいないブー１〜ストラップキャパシタＣ４の端子は
補助ｒシバータｈ１の出力に接続されている。このイン
バータ１）ｉは！−ランジスタｅｔ３をＷ＋え、そのゲ
ート１１出力段１−ランジスタｅｔ２のゲー１−に接続
され、そのソースは接地されている。補助インバータｂ
ｉはまたれ荷ｔｉ圏として使用されるデブｌノション
ｔ−ドＩ〜ランジスタｄｔを備え、そのトレインは電源
−１１４に接続されている。
ねでいないブー１〜ストラップキャパシタＣ４の端子は
補助ｒシバータｈ１の出力に接続されている。このイン
バータ１）ｉは！−ランジスタｅｔ３をＷ＋え、そのゲ
ート１１出力段１−ランジスタｅｔ２のゲー１−に接続
され、そのソースは接地されている。補助インバータｂ
ｉはまたれ荷ｔｉ圏として使用されるデブｌノション
ｔ−ドＩ〜ランジスタｄｔを備え、そのトレインは電源
−１１４に接続されている。
出力Ｆｌｌ−ランジスタｅｔｌ、ｅｔ２に関連して駆動
段があり、それはエンファンスメントモード転送］〜ラ
ンジスタｔｔｌおよび２個のインバータ１′１．１２よ
り構成されている。接地された出力段ｌ・ランジスタｅ
ｔ２のゲートは第１のインバータ１１の出力に接続され
、そのインバータ１１の入ノＪは第１の転送トランジス
タｔｔ１のソース・ドＩ、Ｉイン路を通ってブー１〜ス
トラップノードｋに接続されるとともに、第２のインバ
ータ１２を経てブートストラツププシ］プル段の入力ｅ
に接続されており、転送トランジスタｔｔｌのゲートは
電１３− 源＋Ｕに接続されている。第２図のスイッチング段Ｓは
第１および第２のエンファシスメン１−モードトランジ
スタｔ１および［２を備え、第１の１ンフアンスメンＩ
・モード］・ランジスタｔ１のソース・ドレイン路はこ
の段の出力とアースとの間に接続され、制郵入力ＳＳと
なっているイのゲートは第１のインバータ１１の出力に
接続され、第２のエンファンスメンＩ〜モード］−ラン
ジスタｔ２１１そのソース・ドレイン路がスイッチング
段Ｓの出力と信号人力ｓｅとの間に接続され、ぞのゲー
トは電源にそのゲートが接続された第２のエンファンス
メントモード転送トランジスタｔ、 ｔ ２のソース・
ドレイン路を経て第２のインバータ１２の出力に接続さ
れ、また第１の転送トランジスタ１１１のソース・ドレ
イン路を経てブートストラップノードｋに接続されてい
る。
段があり、それはエンファンスメントモード転送］〜ラ
ンジスタｔｔｌおよび２個のインバータ１′１．１２よ
り構成されている。接地された出力段ｌ・ランジスタｅ
ｔ２のゲートは第１のインバータ１１の出力に接続され
、そのインバータ１１の入ノＪは第１の転送トランジス
タｔｔ１のソース・ドＩ、Ｉイン路を通ってブー１〜ス
トラップノードｋに接続されるとともに、第２のインバ
ータ１２を経てブートストラツププシ］プル段の入力ｅ
に接続されており、転送トランジスタｔｔｌのゲートは
電１３− 源＋Ｕに接続されている。第２図のスイッチング段Ｓは
第１および第２のエンファシスメン１−モードトランジ
スタｔ１および［２を備え、第１の１ンフアンスメンＩ
・モード］・ランジスタｔ１のソース・ドレイン路はこ
の段の出力とアースとの間に接続され、制郵入力ＳＳと
なっているイのゲートは第１のインバータ１１の出力に
接続され、第２のエンファンスメンＩ〜モード］−ラン
ジスタｔ２１１そのソース・ドレイン路がスイッチング
段Ｓの出力と信号人力ｓｅとの間に接続され、ぞのゲー
トは電源にそのゲートが接続された第２のエンファンス
メントモード転送トランジスタｔ、 ｔ ２のソース・
ドレイン路を経て第２のインバータ１２の出力に接続さ
れ、また第１の転送トランジスタ１１１のソース・ドレ
イン路を経てブートストラップノードｋに接続されてい
る。
第３図においてはブートストラップノードに接続されて
いないブートストラップキャパシタＣ４の端子はブート
ストラップブシュプル段の出力ａに直接接続されている
。出力段トランジスタｅｔ１４− ２０ゲートは駆動段の第１のインバータ１１の出力に接
続され、第１のインバータ１１の入力は第２のｒンバー
タ１２の出力に接続されると共にブー１−ｈ〜電源十Ｕ
に接続された転送１〜ランジスタｔｔ１のｌ−ス・ド１
ツイン路を通ってブートストラップノード１くに接続さ
れている。第２のインバータｉ；？の入力は第３のイン
バータ１３の出りに接続され、この第３のインバータｉ
３の入力はブー１ヘス］〜ラツプブシユプル段すの入力
ｅに接続されている。第３のインバータ１３の出力はま
たスイッチング段Ｓの第１のエンファンスメントモード
トランジスタｔ１′のゲートに接続されている。
いないブートストラップキャパシタＣ４の端子はブート
ストラップブシュプル段の出力ａに直接接続されている
。出力段トランジスタｅｔ１４− ２０ゲートは駆動段の第１のインバータ１１の出力に接
続され、第１のインバータ１１の入力は第２のｒンバー
タ１２の出力に接続されると共にブー１−ｈ〜電源十Ｕ
に接続された転送１〜ランジスタｔｔ１のｌ−ス・ド１
ツイン路を通ってブートストラップノード１くに接続さ
れている。第２のインバータｉ；？の入力は第３のイン
バータ１３の出りに接続され、この第３のインバータｉ
３の入力はブー１ヘス］〜ラツプブシユプル段すの入力
ｅに接続されている。第３のインバータ１３の出力はま
たスイッチング段Ｓの第１のエンファンスメントモード
トランジスタｔ１′のゲートに接続されている。
このトランジスタｔ１′のソース・ドレイン路はアース
とこの段の出力との間に接続されている。
とこの段の出力との間に接続されている。
第２のエン７アンスメンＩ−モード］・ランジスタｔ２
′はそのソース・ドレイン路がスイッチング段Ｓの信号
入力ｓｅと出力との間に接続され、そのブー（・１”１
転送１−ランジスタｔｔ２’のソース・ドレイン路を通
って入力ｅに接続さておりれ、転送ｌ−ランジスタｔｔ
２’のブー１〜は電源＋Ｕに結合されている。
′はそのソース・ドレイン路がスイッチング段Ｓの信号
入力ｓｅと出力との間に接続され、そのブー（・１”１
転送１−ランジスタｔｔ２’のソース・ドレイン路を通
って入力ｅに接続さておりれ、転送ｌ−ランジスタｔｔ
２’のブー１〜は電源＋Ｕに結合されている。
ＭＯＳダイオードｄ１・・・ｄ４はブー１〜とドレイン
を接続してアノードとしたｎチＶンオルエンファンスメ
ントモードトランジスタであり、キレパシタｃ１．ｃ２
．ｃ３およびブー１〜ス１ヘラツブキヤパシタＣ４はゲ
ートとソースが接続された同じ型のデプレションモード
トランジスタである。
を接続してアノードとしたｎチＶンオルエンファンスメ
ントモードトランジスタであり、キレパシタｃ１．ｃ２
．ｃ３およびブー１〜ス１ヘラツブキヤパシタＣ４はゲ
ートとソースが接続された同じ型のデプレションモード
トランジスタである。
第３図を参照にして回路の動作を説明する。
Ｈレベルを２進論理レベルのより正のレベルどし、Ｌレ
ベルをより負のレベルとする。クロック発振器ｔからの
クロック信号は連続的に電荷ポンプ回路ｐ１に供給され
、後者は電源電位→−Ｕより上の電位を第１のキャパシ
タＣ１の接地されていない端子に発生させる。この電位
は入力ｅにおける論理信号に応じてブートストラップノ
ードｋに対して第２の電荷ポンプ回路ｐ２によりさらに
増加される。もしも、入力ｅがＨレベルであれば］・ラ
ンジスタｔ２’のゲートもまたＨレベルである３一方、
トランジスタｔ１’ のゲートはＬレベルである。両方
の状態はともにクロック信号を第２の電荷ポンプ回路ｐ
２に転送させ、したがってそれはブー１〜ストラップノ
ードｌくに対応する高い電圧を供給づる。入力ｅにお（
）るｌ−ルベルはインバータｉ３．ｉ２および転送トラ
ンジスタｔｔｌ’ を経てブートストラップノードｋに
Ｉ」レベルを生じさせる。他方では入力ｅにおけるＨレ
ベルはインバータｉ３．ｉ２．ｉｌにより出力段トラン
ジスタｅｔ２のゲートにＬレベルを生じさせるから、こ
のトランジスタはカット・オフになる。それ放出力ａは
ブー１〜ストラツプノードｌくと同様にＨレベルになる
。入力ｅが１−ルベルであれば、すなわち出力はＨレベ
ルであるべきであり、この状態はブー１ヘストラップノ
ードｌ（における漏洩電流の効果にかかわりなく維持さ
れる。何故ならば２１１ＩｉＩの電荷ポンプ回路ｐ１．
ｐ２は漏洩電流に対して補償し、したがって出力ａにお
けるＨレベルに必要なブートストラップノード 維持する。
ベルをより負のレベルとする。クロック発振器ｔからの
クロック信号は連続的に電荷ポンプ回路ｐ１に供給され
、後者は電源電位→−Ｕより上の電位を第１のキャパシ
タＣ１の接地されていない端子に発生させる。この電位
は入力ｅにおける論理信号に応じてブートストラップノ
ードｋに対して第２の電荷ポンプ回路ｐ２によりさらに
増加される。もしも、入力ｅがＨレベルであれば］・ラ
ンジスタｔ２’のゲートもまたＨレベルである３一方、
トランジスタｔ１’ のゲートはＬレベルである。両方
の状態はともにクロック信号を第２の電荷ポンプ回路ｐ
２に転送させ、したがってそれはブー１〜ストラップノ
ードｌくに対応する高い電圧を供給づる。入力ｅにお（
）るｌ−ルベルはインバータｉ３．ｉ２および転送トラ
ンジスタｔｔｌ’ を経てブートストラップノードｋに
Ｉ」レベルを生じさせる。他方では入力ｅにおけるＨレ
ベルはインバータｉ３．ｉ２．ｉｌにより出力段トラン
ジスタｅｔ２のゲートにＬレベルを生じさせるから、こ
のトランジスタはカット・オフになる。それ放出力ａは
ブー１〜ストラツプノードｌくと同様にＨレベルになる
。入力ｅが１−ルベルであれば、すなわち出力はＨレベ
ルであるべきであり、この状態はブー１ヘストラップノ
ードｌ（における漏洩電流の効果にかかわりなく維持さ
れる。何故ならば２１１ＩｉＩの電荷ポンプ回路ｐ１．
ｐ２は漏洩電流に対して補償し、したがって出力ａにお
けるＨレベルに必要なブートストラップノード 維持する。
入力ｅにおける上述のＨ状態に先行するＬ状態からみて
、出力段トランジスタｅｔ２のターン・１７ー オフはブートストラップノードにのＨレベルの発生に対
してインバータ１１の遅延によって遅延され、それ故、
出力ａは、Ｈレベルがブートストラップノードｋに存在
するまで、すなわちブー１〜ストラツプキヤパシタＣ４
のブーｈストラップ作用が十分な効果をもつまでは入力
ｅにおけるＬレベルによって生じたＬレベルからＨレベ
ルに変化しない。
、出力段トランジスタｅｔ２のターン・１７ー オフはブートストラップノードにのＨレベルの発生に対
してインバータ１１の遅延によって遅延され、それ故、
出力ａは、Ｈレベルがブートストラップノードｋに存在
するまで、すなわちブー１〜ストラツプキヤパシタＣ４
のブーｈストラップ作用が十分な効果をもつまでは入力
ｅにおけるＬレベルによって生じたＬレベルからＨレベ
ルに変化しない。
もしも、入力ｅがＬレベルにあり、トランジスタｔｌ’
のゲートがＨレベルにあるならば、このトランジスタは
導電性であり、トランジスタｔ２’のゲートはＬレベル
にある。それ故この１〜ランジスタｔ２’はカット・オ
フである。したがってキャパシタＣ３は実際上接地電位
にあり、りＯツク信号は第２の電荷ポンプ回路ｐ１に転
送されることはない。ブートストラップノードにはＬレ
ベルにある。しかしながら、それにキャパシタＣ１の両
端の電圧が重畳され、それはタイオードｄ３．ｄ４を通
って供給される。出力段トランジスタｅｔ２はそのゲー
トがＨレベルであるために１８− 一定であり、それ故出力ａはＬレベルである。
のゲートがＨレベルにあるならば、このトランジスタは
導電性であり、トランジスタｔ２’のゲートはＬレベル
にある。それ故この１〜ランジスタｔ２’はカット・オ
フである。したがってキャパシタＣ３は実際上接地電位
にあり、りＯツク信号は第２の電荷ポンプ回路ｐ１に転
送されることはない。ブートストラップノードにはＬレ
ベルにある。しかしながら、それにキャパシタＣ１の両
端の電圧が重畳され、それはタイオードｄ３．ｄ４を通
って供給される。出力段トランジスタｅｔ２はそのゲー
トがＨレベルであるために１８− 一定であり、それ故出力ａはＬレベルである。
それぞれのし状態からＨ状態への変化において、転送！
−ランジスタｔｔ１’およびｔｔ２’ はそれぞれそれ
らが接続されている出力段トランジスタｅ１１およびト
ランジスタｔ２’のゲートにブートス１ヘラツブ効宋を
生じさせる。これはスイッチンク状態、“りなわも転移
のエツジの傾斜に好ましい効果を有する。
−ランジスタｔｔ１’およびｔｔ２’ はそれぞれそれ
らが接続されている出力段トランジスタｅ１１およびト
ランジスタｔ２’のゲートにブートス１ヘラツブ効宋を
生じさせる。これはスイッチンク状態、“りなわも転移
のエツジの傾斜に好ましい効果を有する。
第１図はこの光明のブートストラッププシュブル段の概
略回路図であり、第２図および第３図はブートストラッ
ププシ１プル段の別の実施例である。 ｅｔｌ、ｅｔ２・・・エンファンスメントモード出力段
１〜ランジスタ、ｌ）１． ｌ）２・・・電荷ポンプ回
路、１〈・・・ブートスｉ・ラップノード、ｔ・・・ク
ロック発振器、Ｓ・・・スイッチング段、１１、：２．
１３・・・インバータ、１）１・・・補助インバータ、
ｔｔｌ、１１２・・・転送トランジスタ。 １９−
略回路図であり、第２図および第３図はブートストラッ
ププシ１プル段の別の実施例である。 ｅｔｌ、ｅｔ２・・・エンファンスメントモード出力段
１〜ランジスタ、ｌ）１． ｌ）２・・・電荷ポンプ回
路、１〈・・・ブートスｉ・ラップノード、ｔ・・・ク
ロック発振器、Ｓ・・・スイッチング段、１１、：２．
１３・・・インバータ、１）１・・・補助インバータ、
ｔｔｌ、１１２・・・転送トランジスタ。 １９−
Claims (1)
- 【特許請求の範囲】 （１）電源端子と接地端子との間にソース・ドレイン路
が直列に接続され、第１の１−ランジスタのソース・ト
レイン路が前記電源端子に接続されている第１および第
２のエンファンスメントモードトランジスタと、 第１の端子が前記第１の１−ランジスタのゲートに接続
されてそれによってブートストラップノードを構成し、
第２の端子がブートスミルラップブシュプル段の出力に
おける電位に追従する回路点に接続されているブートス
トラップキャパシタと、゛受信クロック信号用の第１の
クロック入力端子と、電源の極性と反対の極性をもち、
電源に接続された第１の直流電圧端子と、および第２の
直流電圧端子とを有する第１の電荷ポンプ回路と、前記
の第１の電荷ポンプ回路の第２の直流電圧端子に結合さ
れた電源の極性と反対の極性の第１の直流電圧端子と、
前記ブー１−スｉ・ラップノー１へに接続された第２の
直流電圧端子と、および第２のクロック入力端子とを有
する第２の電荷ポンプ回路と、 前記ブートストラップブシュプル段に対する入力信号が
前記電源端子における電源電圧に割当てられた論理レベ
ルにあるならば前記第２の電荷ポンプ回路のクロック端
子へ前記クロック信号を結合させるスイッチング段とを
備えていることを特徴とする絶縁ゲート電界効果トラン
ジスタ技術を使用したデジタルモノリシック集積ブート
ストラップブシュプル （２）前記第１の電荷ポンプ回路の第２の直流電□ 圧
端子および第２の電荷ポンプ回路の前記第１の直流電圧
端子が第１のキャパシタをとおって接地されている特許
請求の範囲第１項記載のブー１〜ストラツプブシユプル
段。 （３）前記第１のポンプ回路が前記第１および第２の直
流電圧端子間に直列に接続された第１および第２のＭＯ
Ｓダイオードを具備し、前記第２の電荷ポンプ回路が前
記第１おＪ、び第２の直流電圧端子間に同じ方向に直列
に接続された第３および第４０Ｍ （’） Ｓダイオー
ドを具備している特許請求の範囲第１ Ｉｎ記載のブー
トストラップブシュプル（４）ｎヂトンネル１−ランジ
スタが使用され、第１の電荷ポンプ回路が第２の主１シ
バシタを備え、前記第１のＭ Ｏ Ｓダイオードのカソ
ードと第２のＮ−１ Ｏ Ｓダイオードのアノードは前
記第２のキャパシタクを通って前記第１のクロック入力
端子に接続され、前記第２の電荷ポンプ回路は第３のキ
ャパシタを備え、前記第３のＭＯＳダイオードのカソー
ドど第４のＭ Ｏ Ｓダイオードのアノードは前記第３
の−１−ｔ・パシタを通って前記スイッチング段の出ツ
ノに接続され、第１のＭＯＳダイオードのアノードど第
４のＭ Ｏ Ｓダイオードのカソードはそｈぞ口前記電
源電圧端子おＪ：び前記ブートストラノブノー１；にｙ
Ｉ続されている特許請求の範囲第３項記載のブートスＩ
・ラップブシュプル段。 （１５）前記゛１ー１ーストラップキャパシタの第２の
端子が前記ブートストラップブシュプル段の出力に接続
されている特許請求の範囲第４項記載のブートストラッ
プブシュプル段。 （６）出力が前記ブートストラップキ１７パシタの第２
の端子に結合され、入力が前記第２の出力段トランジス
タのゲートに結合された補助インバータと、負荷装置と
して前記第２の出力段ｉ〜ランジスタに接続されている
デプレションモード！・ランジスタとを具備している特
許請求の範囲第４項記載のブートストラップブシュプル
段。 （７）ｎチャンネルトランジスクが使用され、前記デプ
レションモードトランジスタはぞのブー１−および１ノ
ースが前記ブーミルストラップキャパシタに接続されて
いる特許請求の範囲第６項記載のブートストラップブシ
ュプル段。 （８）前記第１，第２，第３．第４のＮ＝ＩＯｓｌｌ（
オードはそれぞれエンフン７ンスメン１〜モードトラン
ジスタよりなり、そのゲートとドレインが接続されてア
ノードを構成し、前記ブートストラツプ １キヤパシタ
および前記第２および第３のキャパシタはでｔｌ ’（
’れブー１〜とソースとが接続されたデプレシ」ンモー
ドトランジスタにより構成されていう１４訂Ｍ求の範囲
第４項記載のブートストラップブシュプルｆＱ ０ （０）前記第１，第２，第３，第４のＭＯＳダイＡ−１
はそれぞれぞのゲートとドレインが接続さ４１でアノー
ドを構成でいるエンファンスメントモード］・ランジス
タよりなり、前記ブー１−ストラップキｔ’パシタなら
びに第２および第３のキャパシタ１ｊそｌｉｔｔねゲー
トどソースが接続されたデプレシヨンＥ−１・１ヘラン
ジスタにより構成されている待Ｈ７請求の範囲１７項記
載のブー１ヘストラツププシニＬプル段。 （１０）第１おＪ、び第２のインバータおよび第１のエ
ンノ１ンスメン１ーモード転送ｉ・ランジスタを含んだ
駆動段を１帖え、前記第１のインバータの出力は第２の
出力段トランジスタのゲートに接続さｔｌ、前記第１の
インバータの入力は前記第１のエンフ１ンスメンｔ−
Ｅ−ド転送１〜ランジスタのソース・ドレイン路を通っ
て前記ブートストラップノ５− 一ドに接続され、前記転送トランジスタはそのゲートが
前記電源端子に接続され、前記ブートスｉ・ラップブシ
ュプル段の入力は第２のインバータを通って前記第１の
インバータの入力に接続されている特許請求の範囲第８
項記載のブー１〜ストラツプブシユプル段。 （１１）前記スイッチング段は、このスイッチング段出
力と前記接地端子との間にソース・トレイン路が接続さ
れ、ゲートが前記第１のインバータの出力に接続された
第１のエンファシスメン１〜′ｆニードトランジスタと
、そのソース・ドレイン路がスイッチング段の出力と入
力との間に接続された第２のエンファンスメント［−ド
トランジスタど、そのソース・ドレイン路か前記第２の
王ンファンスメントモードトランジスウのゲートと前記
第２のインバータの出力との間に接続され、ゲートが前
記電源端子に接続された第２のエンファンスメントモー
ド転送トランジスタとを具備している特許請求の範囲第
１０項記載のブートストラップブシュプル段。 −６＝ （１２）前記スイッチング段は、第３のインパークと、
そのソース・ドレイン路が前記スイッチング「ｑの出力
と前記接地端子どの間に接続されゲートが第３のインパ
ークの出りに接続された第１のＪンファンスメンＩ−Ｅ
−ドトランジスタと、そのソース・ドレイン路が前記ス
イッチング段の出力と人力どの間に接続さ４１に第２の
エンファンスメントモードトランジスタ ン路が前記ブートストラップブシュプル段の入力と前記
第２のエンフ）７ンスメンＩ・モード１〜ランジスタの
′ｉ−１〜との間に接続されゲー１−が前記電源端子に
接続された第２のＪンフｉ・ンスメントモード転送Ｉ・
ランジスタとを具備し、前記第２のインバータの入力は
前記第３のインバータの出力に接続されている特！ｉＴ
３＾求の範囲第１０項記載のツー１−ストラツプ１シー
１プル段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83105252A EP0126788B1 (de) | 1983-05-27 | 1983-05-27 | MOS-Bootstrap-Gegentaktstufe |
| EP83105252.7 | 1983-05-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6046118A true JPS6046118A (ja) | 1985-03-12 |
Family
ID=8190490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106344A Pending JPS6046118A (ja) | 1983-05-27 | 1984-05-25 | Ｍｏｓブ−トストラツププシユプル段 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4633106A (ja) |
| EP (1) | EP0126788B1 (ja) |
| JP (1) | JPS6046118A (ja) |
| AU (1) | AU2846084A (ja) |
| DE (1) | DE3371961D1 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215309B (it) * | 1985-09-10 | 1990-01-31 | Sgs Microelettronica Spa | Circuito per il pilotaggio in continua ed in alternata di transistori mos di potenza a canale n di standi push-pull a bassa dissipazione. |
| US4736121A (en) * | 1985-09-10 | 1988-04-05 | Sos Microelettronica S.p.A. | Charge pump circuit for driving N-channel MOS transistors |
| US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
| US5359727A (en) * | 1987-04-27 | 1994-10-25 | Hitachi, Ltd. | Clock generator using PLL and information processing system using the clock generator |
| US4847519A (en) * | 1987-10-14 | 1989-07-11 | Vtc Incorporated | Integrated, high speed, zero hold current and delay compensated charge pump |
| US4902919A (en) * | 1988-09-26 | 1990-02-20 | Motorola, Inc. | Inverting latching bootstrap driver with Vdd *2 booting |
| US5216290A (en) * | 1988-10-19 | 1993-06-01 | Texas Instruments, Incorporated | Process of conserving charge and a boosting circuit in a high efficiency output buffer with NMOS output devices |
| IT1227561B (it) * | 1988-11-07 | 1991-04-16 | Sgs Thomson Microelectronics | Dispositivo circuitale, a ridotto numero di componenti, per l'accensione simultanea di una pluralita' di transistori di potenza |
| IT1239781B (it) * | 1990-05-08 | 1993-11-15 | Texas Instruments Italia Spa | Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos |
| IT1251097B (it) * | 1991-07-24 | 1995-05-04 | St Microelectronics Srl | Circuito di bootstrap per il pilotaggio di un transistore mos di potenza in configurazione high side driver. |
| JP3142018B2 (ja) * | 1992-03-12 | 2001-03-07 | 日本テキサス・インスツルメンツ株式会社 | 負荷駆動回路 |
| US5347171A (en) * | 1992-10-15 | 1994-09-13 | United Memories, Inc. | Efficient negative charge pump |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| JP2560983B2 (ja) * | 1993-06-30 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
| DE4324855C1 (de) * | 1993-07-23 | 1994-09-22 | Siemens Ag | Ladungspumpe |
| JP3162564B2 (ja) * | 1993-08-17 | 2001-05-08 | 株式会社東芝 | 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 |
| DE69327164T2 (de) * | 1993-09-30 | 2000-05-31 | St Microelectronics Srl | Spannungserhöhungsschaltung zur Erzeugung von positiven und negativen erhöhten Spannungen |
| KR100307514B1 (ko) * | 1994-07-30 | 2001-12-01 | 김영환 | 차지펌프회로 |
| KR0176115B1 (ko) * | 1996-05-15 | 1999-04-15 | 김광호 | 불휘발성 반도체 메모리 장치의 차지 펌프 회로 |
| US6246296B1 (en) * | 1998-07-06 | 2001-06-12 | Kollmorgen Corporation | Pulse width modulator (PWM) with high duty cycle using bootstrap capacitor |
| KR100332646B1 (ko) * | 1998-12-23 | 2002-06-20 | 박종섭 | 부트스트랩회로 |
| US6201717B1 (en) * | 1999-09-04 | 2001-03-13 | Texas Instruments Incorporated | Charge-pump closely coupled to switching converter |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US7719343B2 (en) | 2003-09-08 | 2010-05-18 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| EP2385616A2 (en) * | 2008-07-18 | 2011-11-09 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US20100171543A1 (en) * | 2009-01-08 | 2010-07-08 | Ciclon Semiconductor Device Corp. | Packaged power switching device |
| TWI414151B (zh) * | 2010-11-24 | 2013-11-01 | Univ Nat Chiao Tung | Low power boots belt inverter circuit |
| US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9172364B2 (en) * | 2013-10-23 | 2015-10-27 | Linear Technology Corporation | Isolated bootstrapped switch |
| JP6500701B2 (ja) * | 2015-08-27 | 2019-04-17 | 沖電気工業株式会社 | 駆動電源回路 |
| DE102017100972A1 (de) | 2017-01-19 | 2018-07-19 | HELLA GmbH & Co. KGaA | Vorrichtung zur Ansteuerung einer elektronischen Schalteinheit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806738A (en) * | 1972-12-29 | 1974-04-23 | Ibm | Field effect transistor push-pull driver |
| US3988617A (en) * | 1974-12-23 | 1976-10-26 | International Business Machines Corporation | Field effect transistor bias circuit |
| US4042838A (en) * | 1976-07-28 | 1977-08-16 | Rockwell International Corporation | MOS inverting power driver circuit |
| JPS54153565A (en) * | 1978-05-24 | 1979-12-03 | Nec Corp | Semiconductor circuit using insulation gate type field effect transistor |
| US4284905A (en) * | 1979-05-31 | 1981-08-18 | Bell Telephone Laboratories, Incorporated | IGFET Bootstrap circuit |
| JPS5648715A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Delay signal generating circuit |
| JPS5694838A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Driving circuit |
| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| US4431927A (en) * | 1981-04-22 | 1984-02-14 | Inmos Corporation | MOS Capacitive bootstrapping trigger circuit for a clock generator |
-
1983
- 1983-05-27 DE DE8383105252T patent/DE3371961D1/de not_active Expired
- 1983-05-27 EP EP83105252A patent/EP0126788B1/de not_active Expired
-
1984
- 1984-05-22 AU AU28460/84A patent/AU2846084A/en not_active Abandoned
- 1984-05-25 JP JP59106344A patent/JPS6046118A/ja active Pending
- 1984-05-25 US US06/614,295 patent/US4633106A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4633106A (en) | 1986-12-30 |
| DE3371961D1 (en) | 1987-07-09 |
| AU2846084A (en) | 1984-11-29 |
| EP0126788A1 (de) | 1984-12-05 |
| EP0126788B1 (de) | 1987-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6046118A (ja) | Ｍｏｓブ−トストラツププシユプル段 | |
| US5982211A (en) | Hybrid dual threshold transistor registers | |
| JP2616142B2 (ja) | 出力回路 | |
| US5831449A (en) | Output circuit for use in a semiconductor integrated circuit | |
| KR100228951B1 (ko) | 보디전압 제어형 반도체 집적회로 | |
| US4719373A (en) | Gate circuit of combined field-effect and bipolar transistors | |
| US5013937A (en) | Complementary output circuit for logic circuit | |
| EP0307323B1 (en) | Bipolar-complementary metal oxide semiconductor inverter | |
| JPH0353782B2 (ja) | ||
| JP3422921B2 (ja) | 半導体集積回路 | |
| US6518790B2 (en) | Semiconductor integrated circuit having circuit for transmitting input signal | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| US5815029A (en) | Semiconductor circuit and semiconductor circuit device | |
| JP3386661B2 (ja) | 出力バッファ | |
| US6326835B1 (en) | Input/output circuit for semiconductor integrated circuit device | |
| KR100226756B1 (ko) | 고속 반가산기 회로 | |
| JPH1028045A (ja) | Ｍｏｓトランジスタ回路 | |
| JP3586985B2 (ja) | 半導体装置の出力回路 | |
| JP2993534B2 (ja) | 終端機能付半導体装置 | |
| JP2917693B2 (ja) | 半導体集積回路 | |
| JP3325375B2 (ja) | インバータ型増幅器 | |
| JPH1127114A (ja) | 高ヒステリシス幅入力回路 | |
| JPH0653800A (ja) | 出力回路 | |
| JP3104637B2 (ja) | 発振回路 | |
| JPS62120064A (ja) | 集積回路 |