JPS62120064A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS62120064A JPS62120064A JP60260494A JP26049485A JPS62120064A JP S62120064 A JPS62120064 A JP S62120064A JP 60260494 A JP60260494 A JP 60260494A JP 26049485 A JP26049485 A JP 26049485A JP S62120064 A JPS62120064 A JP S62120064A
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- JP
- Japan
- Prior art keywords
- diode
- gate
- fet
- increasing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
集積回路のコンプリメンタリ型インバータのプルダウン
ＦＥＴとして、接合型ＦＥＴを使用し、入力電圧をクラ
ンプし、高速動作を可能とする。
ＦＥＴとして、接合型ＦＥＴを使用し、入力電圧をクラ
ンプし、高速動作を可能とする。
従来、第７図のようなρ−ｃｈＭＯｓ ）ランジスタＭ
０Ｐとｎ−ｃｈＭＯｓ ｌ−ランジスタＭＯＮとを有し
、互いのゲートを接続して入力端子ＩＮとし、互いのド
レインを接続して出力端子ＯＵＴとした０Ｍ０８回路が
広く使用されている。
０Ｐとｎ−ｃｈＭＯｓ ｌ−ランジスタＭＯＮとを有し
、互いのゲートを接続して入力端子ＩＮとし、互いのド
レインを接続して出力端子ＯＵＴとした０Ｍ０８回路が
広く使用されている。
第７図のように、該ＣＭＯ３回路を高位の電源ＶＤＤと
接地ＧＮＤとの間に接続した時、入力電圧Ｖｉｎが正の
時ＭＯＮが導通し、出力電圧Ｖｏｕｔはほぼ零になり、
入力電圧Ｖｉｎが零の時、ＭＯＰが導通して、出力電圧
は電源電圧のＶＤＤまで上昇する。即ち、従来のＣＭＯ
Ｓインバータの論理幅はＯ〜ＶＤＤになる。
接地ＧＮＤとの間に接続した時、入力電圧Ｖｉｎが正の
時ＭＯＮが導通し、出力電圧Ｖｏｕｔはほぼ零になり、
入力電圧Ｖｉｎが零の時、ＭＯＰが導通して、出力電圧
は電源電圧のＶＤＤまで上昇する。即ち、従来のＣＭＯ
Ｓインバータの論理幅はＯ〜ＶＤＤになる。
この従来のＣＭＯＳインバータは■内部ゲートの振幅が
電源電圧に比例する、■出力が電源電圧まで上昇してし
まうため、信号配線等に伴う、負荷容量を充放電するの
に時間がかかり、高速化のさまたげになる、という欠点
があった。その対策として、第８図のように出力電圧Ｖ
ｏｕｔをダイオードＤ１でクランプする方法が考えられ
るが、その場合ダイオードＤ１が負荷になってしまい、
また１インバータ当りの素子数も増えるという欠点があ
る。
電源電圧に比例する、■出力が電源電圧まで上昇してし
まうため、信号配線等に伴う、負荷容量を充放電するの
に時間がかかり、高速化のさまたげになる、という欠点
があった。その対策として、第８図のように出力電圧Ｖ
ｏｕｔをダイオードＤ１でクランプする方法が考えられ
るが、その場合ダイオードＤ１が負荷になってしまい、
また１インバータ当りの素子数も増えるという欠点があ
る。
本発明は、上記従来のＣＭＯＳインバータの高速化対策
ではダイオードが負荷になってしまい、また１インバー
タ当りの素子数も増えるという問題を解決し、素子数の
増大を招くことなく高速で動作する回路を提供しようと
するものである。
ではダイオードが負荷になってしまい、また１インバー
タ当りの素子数も増えるという問題を解決し、素子数の
増大を招くことなく高速で動作する回路を提供しようと
するものである。
本発明においては、コンプリメンタリ型インバータを有
する集積回路において、該コンプリメンタリ型インバー
タのプルアンプＦＥＴが絶縁ゲート型ＦＥＴであり、プ
ルダウンＦＥＴが、接合型ＦＥＴまたはショットキ型Ｆ
ＥＴであることを特徴とする集積回路を提供する。
する集積回路において、該コンプリメンタリ型インバー
タのプルアンプＦＥＴが絶縁ゲート型ＦＥＴであり、プ
ルダウンＦＥＴが、接合型ＦＥＴまたはショットキ型Ｆ
ＥＴであることを特徴とする集積回路を提供する。
上記構成で、接合型ＦＥＴやショットキ型ＦＥＴはゲー
トからみてダイオード特性を有するから、インバータの
入力は接地との間にダイオードが接続されたのと等価に
なり、入力電圧、従って前段の出力電圧をクランプする
。従って、本発明によれば全く素子数を増加することな
く、論理振幅を小さくすることができ、高速で動作する
回路を得ることができる。また、本発明のＣＭＯＳイン
バータにおいて、プルアップ側のトランジスタに絶縁ゲ
ート型を用いているので、電源電圧のＶＤＤを大きくし
た時、プルアンプトランジスタ、プルダウントランジス
タを介して接地ＧＮＤに電流が流れ続けて論理動作が阻
害されることが防止できる。
トからみてダイオード特性を有するから、インバータの
入力は接地との間にダイオードが接続されたのと等価に
なり、入力電圧、従って前段の出力電圧をクランプする
。従って、本発明によれば全く素子数を増加することな
く、論理振幅を小さくすることができ、高速で動作する
回路を得ることができる。また、本発明のＣＭＯＳイン
バータにおいて、プルアップ側のトランジスタに絶縁ゲ
ート型を用いているので、電源電圧のＶＤＤを大きくし
た時、プルアンプトランジスタ、プルダウントランジス
タを介して接地ＧＮＤに電流が流れ続けて論理動作が阻
害されることが防止できる。
第１図に本発明の実施例のコンプリメンタリ−型インバ
ータの回路図を示している。図において、ＭＯＰはｐ−
ｃｈＭＯｓ ）ランジスタ、ＭＥＮはＧａＡｓのｎ−ｃ
ｈＭ Ｅ Ｓ Ｆ Ｅ Ｔ、 Ｖ ＤＤは高位の電源電
圧、ＧＮＤは接地電位、ＩＮは入力端子、ＯＵＴは出力
端子を示す。第１図の回路の等価回路は第２図のごとく
なり、ｎ−ｃｈＭ Ｅ Ｓ Ｆ Ｅ ＴのＭＥＮのゲー
トとドレインの間にダイオードｄｓｌ、ゲートとソース
の間にダイオードｄｓ２が接続されたのと等価である。
ータの回路図を示している。図において、ＭＯＰはｐ−
ｃｈＭＯｓ ）ランジスタ、ＭＥＮはＧａＡｓのｎ−ｃ
ｈＭ Ｅ Ｓ Ｆ Ｅ Ｔ、 Ｖ ＤＤは高位の電源電
圧、ＧＮＤは接地電位、ＩＮは入力端子、ＯＵＴは出力
端子を示す。第１図の回路の等価回路は第２図のごとく
なり、ｎ−ｃｈＭ Ｅ Ｓ Ｆ Ｅ ＴのＭＥＮのゲー
トとドレインの間にダイオードｄｓｌ、ゲートとソース
の間にダイオードｄｓ２が接続されたのと等価である。
従って、ゲート入力端子ＩＮと接地ＧＮＤとの間に入る
ダイオードｄｓ２で前段（図示せず）の出力がクランプ
されることになり、従来の第８図のようなダイオードＤ
Ｉを不要にする。そのため、このような実施例のコンプ
リメンタリ−型インバータを集積化すれば、素子面積増
加、接合容量増加もなく、高速化が可能になる。
ダイオードｄｓ２で前段（図示せず）の出力がクランプ
されることになり、従来の第８図のようなダイオードＤ
Ｉを不要にする。そのため、このような実施例のコンプ
リメンタリ−型インバータを集積化すれば、素子面積増
加、接合容量増加もなく、高速化が可能になる。
第３図に第２図のコンプリメンタリ−型インバータの要
部断面構造を示している。図において、ＳＵＢは半絶縁
性（ＳＩ）−ＧａＡｓ基板、ｎ−ｃｈＭＥＳＦＥＴのソ
ースは１．ドレインは２．ゲートは３であり、４がｎ−
ＧａＡｓの活性層である。ゲート３はシッフトキメタル
例えばＡ１などで形成する。また、ｐ−ｃｈＭＯｓ ）
ランジスタのドレインが１１．ソースが１２．ゲートが
１３であり、６がｐ型ドレイン領域、７がｐ型ソース領
域、５がｐチャネルが形成されるｎ型の半導体領域、１
４がゲート絶縁膜（例えば酸化膜または絶縁性Ｇａ／に
、ｓ等）である。
部断面構造を示している。図において、ＳＵＢは半絶縁
性（ＳＩ）−ＧａＡｓ基板、ｎ−ｃｈＭＥＳＦＥＴのソ
ースは１．ドレインは２．ゲートは３であり、４がｎ−
ＧａＡｓの活性層である。ゲート３はシッフトキメタル
例えばＡ１などで形成する。また、ｐ−ｃｈＭＯｓ ）
ランジスタのドレインが１１．ソースが１２．ゲートが
１３であり、６がｐ型ドレイン領域、７がｐ型ソース領
域、５がｐチャネルが形成されるｎ型の半導体領域、１
４がゲート絶縁膜（例えば酸化膜または絶縁性Ｇａ／に
、ｓ等）である。
次に、本発明の他の実施例として、第１図のｎチャネル
側のプルダウンＦＥＴのＭＥＮをｎ−ｃｈの接合型ＦＥ
Ｔ （Ｊ−ＦＥＴ）に替えることもできる。
側のプルダウンＦＥＴのＭＥＮをｎ−ｃｈの接合型ＦＥ
Ｔ （Ｊ−ＦＥＴ）に替えることもできる。
その構成を第４図の要部断面図で示している。
図において、Ｊ−ＦＥＴはｐ型半導体Ｉｗ８に活性層の
ｎ型拡散層９、ゲートのｐ型層１０を有し、ソース電極
２１、ドレイン電極２２、ゲート電極２３を有する。ま
た、ｐ−ｃｈＭＯｓ ）ランジスタはｎ型活性眉９にド
レインのｐ型拡散層４１．ソースのｐ型拡散層４２、絶
縁膜４３を有し、ソース電極が３２、ドレイン電極が３
１．ゲート電極が３３である。この場合も、上記と同様
にＪ−ＦＥＴの入力端子ＩＮと接地ＣＮＤとの間にダイ
オードが接続されたのと等価であり、高速化が可能にな
る。
ｎ型拡散層９、ゲートのｐ型層１０を有し、ソース電極
２１、ドレイン電極２２、ゲート電極２３を有する。ま
た、ｐ−ｃｈＭＯｓ ）ランジスタはｎ型活性眉９にド
レインのｐ型拡散層４１．ソースのｐ型拡散層４２、絶
縁膜４３を有し、ソース電極が３２、ドレイン電極が３
１．ゲート電極が３３である。この場合も、上記と同様
にＪ−ＦＥＴの入力端子ＩＮと接地ＣＮＤとの間にダイ
オードが接続されたのと等価であり、高速化が可能にな
る。
以上において、本発明に係る基礎的なコンプリメンタリ
−型インバータを説明したが、これを利用して多くの論
理を構成することができる。その例として、第５図にＮ
ＯＲ回路の例を、また、第６図にＮＡＮＤ回路の例を示
している。
−型インバータを説明したが、これを利用して多くの論
理を構成することができる。その例として、第５図にＮ
ＯＲ回路の例を、また、第６図にＮＡＮＤ回路の例を示
している。
第５図には、２人力ＮＯＲ回路の例が示され、高位の電
源ＶＤＤと接地間に２段のｐ−ｃｈＭ ＯＳ ）ランジ
スタＱ１、Ｑ２と直列に、並列接続のｎ−ｃｈＭＥＳＦ
ＢＴのＱ３．Ｑ４が設けられ、入力ＡがトランジスタＱ
１とＱ３のゲートに接続し、入力ＢがトランジスタＱ２
と０４のゲートに接続し、トランジスタＱ２とＱ３及び
Ｑ４の接続ノードに出力端子ＯＵＴが設けられている。
源ＶＤＤと接地間に２段のｐ−ｃｈＭ ＯＳ ）ランジ
スタＱ１、Ｑ２と直列に、並列接続のｎ−ｃｈＭＥＳＦ
ＢＴのＱ３．Ｑ４が設けられ、入力ＡがトランジスタＱ
１とＱ３のゲートに接続し、入力ＢがトランジスタＱ２
と０４のゲートに接続し、トランジスタＱ２とＱ３及び
Ｑ４の接続ノードに出力端子ＯＵＴが設けられている。
その構成により、端子Ａの入力（前段出力）をｎ−ｃｈ
Ｍ Ｅ Ｓ Ｆ Ｅ ＴのＱ３でクランプすることがで
き、端子Ｂの入力（前段出力）をｎ−ｃｈＭ Ｅ Ｓ
Ｆ Ｅ ＴのＱ４でクランプすることができ、高速なＮ
ＯＲ回路が得られる。
Ｍ Ｅ Ｓ Ｆ Ｅ ＴのＱ３でクランプすることがで
き、端子Ｂの入力（前段出力）をｎ−ｃｈＭ Ｅ Ｓ
Ｆ Ｅ ＴのＱ４でクランプすることができ、高速なＮ
ＯＲ回路が得られる。
また、第６図には、２人力のＮＡＮＤ回路の例が示され
、並列のｐ−ｃｈＭ ＯＳ ）ランジスタＱ５゜Ｑ６と
、２段のｎ−ｃｈＭ Ｅ Ｓ Ｆ Ｅ ＴのＱ７．Ｑ８
とが備えられ、入力端子ＡはトランジスタＱ５とＱ７の
ゲートに接続し、入力端子ＢはトランジスタＱ６とＱ８
のゲートに接続している。それにより、同様に高速なＮ
ＡＮＤ回路が形成される。
、並列のｐ−ｃｈＭ ＯＳ ）ランジスタＱ５゜Ｑ６と
、２段のｎ−ｃｈＭ Ｅ Ｓ Ｆ Ｅ ＴのＱ７．Ｑ８
とが備えられ、入力端子ＡはトランジスタＱ５とＱ７の
ゲートに接続し、入力端子ＢはトランジスタＱ６とＱ８
のゲートに接続している。それにより、同様に高速なＮ
ＡＮＤ回路が形成される。
以上のように、本発明によれば集積回路のコンプリメン
タリ−型インバータのプルダウンＦＥＴに接合型或いは
シコットキ型ＦＥＴを使うことにより、従来のようにダ
イオードを用いることなく出力電圧をクランプすること
ができるので、素子数を増加させず、高速で動作する回
路を得ることができる。またプルアップ側のトランジス
タに絶縁ゲート型を用いているので、電源電圧のＶＤＤ
を大きくした時、プルアップトランジスタ、プルダウン
トランジスタを介して接地ＧＮＤに電流が流れ続けて論
理動作が阻害されることが防止できる。
タリ−型インバータのプルダウンＦＥＴに接合型或いは
シコットキ型ＦＥＴを使うことにより、従来のようにダ
イオードを用いることなく出力電圧をクランプすること
ができるので、素子数を増加させず、高速で動作する回
路を得ることができる。またプルアップ側のトランジス
タに絶縁ゲート型を用いているので、電源電圧のＶＤＤ
を大きくした時、プルアップトランジスタ、プルダウン
トランジスタを介して接地ＧＮＤに電流が流れ続けて論
理動作が阻害されることが防止できる。
第１図は本発明の実施例の回路図、第２図は本発明を説
明するための等価回路図、第３図は第１図の実施例の要
部回路図、第４図は本発明の他の実施例の要部断面図、
第５図は本発明を適用したＮＯＲ回路を示す回路図、第
６図は本発明を通用したＮＡＮＤ回路を示す回路図、第
７図は従来例のＣＭＯ３回路図、第８図は従来のＣＭＯ
３の高速化を図った回路図である。 Ｍ ＯＰ ・・・ｐ−ｃｈＭＯｓ又はＭＩＳ）ランジス
タＭＥＮ・・・ｎ−ｃｈＭＥＳＦＥＴ ＶＤＤ・・・・高位の電源電圧 ＧＮＤ・・・接地 ＩＮ・・・・入力端子 ＯＵＴ・・・出力端子
明するための等価回路図、第３図は第１図の実施例の要
部回路図、第４図は本発明の他の実施例の要部断面図、
第５図は本発明を適用したＮＯＲ回路を示す回路図、第
６図は本発明を通用したＮＡＮＤ回路を示す回路図、第
７図は従来例のＣＭＯ３回路図、第８図は従来のＣＭＯ
３の高速化を図った回路図である。 Ｍ ＯＰ ・・・ｐ−ｃｈＭＯｓ又はＭＩＳ）ランジス
タＭＥＮ・・・ｎ−ｃｈＭＥＳＦＥＴ ＶＤＤ・・・・高位の電源電圧 ＧＮＤ・・・接地 ＩＮ・・・・入力端子 ＯＵＴ・・・出力端子
Claims (1)
- 【特許請求の範囲】 コンプリメンタリ型インバータを有する集積回路におい
て、 該コンプリメンタリ型インバータのプルアップＦＥＴが
絶縁ゲート型ＦＥＴであり、プルダウンＦＥＴが、接合
型ＦＥＴまたはショットキ型ＦＥＴであることを特徴と
する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260494A JPS62120064A (ja) | 1985-11-20 | 1985-11-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260494A JPS62120064A (ja) | 1985-11-20 | 1985-11-20 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120064A true JPS62120064A (ja) | 1987-06-01 |
Family
ID=17348743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260494A Pending JPS62120064A (ja) | 1985-11-20 | 1985-11-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| JPH0878663A (ja) * | 1994-08-19 | 1996-03-22 | Texas Instr Inc <Ti> | Ｃｃｄの電荷検出ノード |
| JP2017507481A (ja) * | 2014-01-23 | 2017-03-16 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 接合型電界効果トランジスタおよび接合型電界効果トランジスタを組み込む相補型回路 |
-
1985
- 1985-11-20 JP JP60260494A patent/JPS62120064A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| JPH0878663A (ja) * | 1994-08-19 | 1996-03-22 | Texas Instr Inc <Ti> | Ｃｃｄの電荷検出ノード |
| JP2017507481A (ja) * | 2014-01-23 | 2017-03-16 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 接合型電界効果トランジスタおよび接合型電界効果トランジスタを組み込む相補型回路 |
| US10615290B2 (en) | 2014-01-23 | 2020-04-07 | International Business Machines Corporation | Normally-off junction field-effect transistors and application to complementary circuits |
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