JPH0878663A - Ccdの電荷検出ノード - Google Patents

Ccdの電荷検出ノード

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JPH0878663A
JPH0878663A JP7214967A JP21496795A JPH0878663A JP H0878663 A JPH0878663 A JP H0878663A JP 7214967 A JP7214967 A JP 7214967A JP 21496795 A JP21496795 A JP 21496795A JP H0878663 A JPH0878663 A JP H0878663A
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JP
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gate
virtual
floating gate
potential
well
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JP7214967A
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English (en)
Inventor
Jaroslav Hynecek
ヒネセク ヤロスラヴ
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/762Charge transfer devices
    • H01L29/765Charge-coupled devices
    • H01L29/768Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76816Output structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/148Charge coupled imagers

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Abstract

(57)【要約】 【課題】非破壊電荷読み出しのCCD電荷検出ノードを
得ること。 【技術課題】CCD電荷検出ノードは、第1の導電型の
第1の半導体層20;第2の導電型の第2の半導体層2
2;前記第2の半導体層に形成された、仮想移送電位領
域を形成している前記第1の導電型の仮想ゲート領域2
4,26,28;絶縁層34;前記絶縁層上に形成され
た浮動ゲート40、この浮動ゲートは、仮想ゲート領域
間にある第2の半導体層の一部分上に配置され、電圧に
応答して、浮動ゲート電位ウエルを形成し;前記絶縁層
上に形成され、仮想ゲート領域により前記浮動ゲートか
ら離間している、電圧に応答して、転送電位領域を形成
しする第1の転送ゲート、;且つ前記浮動ゲートを隔て
て、前記第1の転送ゲートとは反対側にある前記仮想ゲ
ート領域と結合した、電圧に応答して、電極の下の前記
仮想位相電位領域の電位を増加する電極、を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般にはイメージ
センサー装置、特に、電荷結合素子(CCD)の電荷検
出ノードに関する。
【0002】
【従来の技術】本発明の範囲を限定することなく、その
背景は、一例として電荷結合素子(CCD)のイメージ
センサーに関して記載される。個々のホトサイトに蓄積
された電荷を更に処理するために適当な大きさの信号に
変換する電荷検出ノードは、CCDイメージセンサーの
良好な低雑音性能には欠くことができない。CCDセン
サーにおける最もポピュラーな電荷検出コンセプトは、
浮動拡散回路に基づいている。典型的な従来の電荷検出
ノードは、浮動拡散検出ノードから成っている。199
2年9月29日に発行されたHynecek, J. による米国特
許第5,151,380号の「トップバス仮想位相フレームイン
ターライン転送CCDイメージセンサーの製造方法(Met
hod of Making Top Buss Virtual Phase Frame Interli
ne Transfer CCD Image Sensor)]」を参照されたい。
【0003】
【発明の要約】本発明の一形態において、CCDの電荷
検出ノードは、第1の導電型の第1の半導体層、基板に
ある第2の導電型の第2の半導体層、前記第2の半導体
層に形成された前記第1の導電型の仮想ゲート領域、前
記仮想ゲート領域は仮想位相電位領域を形成しており、
前記第2の半導体層上の絶縁層、前記絶縁層上に形成さ
れた浮動ゲート、前記浮動ゲートは、前記仮想ゲート領
域間にある前記第2の半導体層の一部上に位置してお
り、前記浮動ゲートは、電圧に応答して浮動ゲート電位
ウエルを形成しており、前記絶縁層上に形成され、かつ
一つの仮想ゲート領域によって、浮動ゲートから分離さ
れた第1の転送ゲート、前記第1の転送ゲートは、電圧
に応答して転送電位領域を形成しており、且つ前記浮動
ゲートを隔てて、第1の転送ゲートとは反対側にある前
記仮想ゲート領域の一つに結合された電極であって、電
圧に応答して電極の下にある前記仮想位相電位領域の電
位を増加させる電極、を有している。
【0004】本発明は、幾つかの利点を有している。1
つの利点は、非破壊電荷読み出しである。電荷が検出ノ
ードにおいて失われることがないので、電荷は、繰り返
しセンシングのためにCCDステージ(段)をとおして
他の同様な電荷検出ノードに転送することができる。
【0005】
【発明の実施の形態】図1は、第1の好適な実施の形態
である浮動ゲート電荷検出ノードの平面図である。図1
の構造は、転送ゲート38、浮動ゲート40、リセット
の金属リード線60、浮動ゲートの金属リード線62、
チャネルストップ領域64と66、仮想障壁領域26、
仮想ウエル領域28、N+ドレーン領域30、ドレーン
の金属リード線68、クロックウエル領域70、クロッ
ク障壁領域72、仮想ウエル領域74、および厚いフィ
ールド酸化物76を含む。図2は、図1のA−A’線に
沿った断面図である。図3は同じ断面図の対応する電位
図である。図2の構造は、P型シリコン基板20、基板
20におけるN型層22、N型層22の上部に形成され
たP+仮想ゲート領域24,26と28、ゲート絶縁層
34、転送ゲート36と38、浮動ゲート40、N型層
22内のドナー注入42、仮想位相領域24と28の下
にあるドナー注入43、N+ドレーン30、トランジス
タQ1 、増幅器50、直列レジスタクロック電圧(seria
l register clocked voltage) ΦSR、基準電圧VREF
リセットクロック電圧(resetclocked voltage) ΦRS
リフレッシュクロック電圧(refresh clocked voltage)
ΦRSL 、出力電圧VOUT 、およびドレーン電圧VDDを含
む。図1に示されたリセット金属リード線60と浮動ゲ
ート金属リード線62は、図2には示されていない。図
2に示されている転送ゲート36は、図1には示されて
いない。ΦSRは、CCDシフトレジスタを制御する直列
レジスタクロック信号である。ΦRSは、仮想ゲート28
を制御するリセットクロック信号である。VOUT は、増
幅器50からの出力信号である。VREF は、浮動ゲート
40のためのバイアス信号である。VDDは、ドレーン電
圧である。ΦRSL は、トランジスタQ1 のゲート入力信
号である。ドレーン30は、図9に示すように他の転送
ゲートで置き換えることができる。もし図10の装置に
対して以下に記載されるように、低い電圧が、VRE F
対して用いられるなら、仮想ゲート領域28の下にある
ドナー注入43は回路の外に出すこともできる。
【0006】図3の電位図は、電位レベル102と10
4をもつクロックウエル100、仮想障壁106、仮想
ウエル108、電位レベル112と114をもつクロッ
ク障壁110、電位レベル118と120をもつクロッ
クウエル116、仮想障壁122、浮動ゲートウエル1
24、電位レベル128と130をもつ仮想ウエル12
6、および電荷ドレーン領域132を含む。図4は、図
1のB−B’線に沿った断面図である。図5は同じ断面
の対応する電位図である。図4の構造は、P型シリコン
基板20、基板20におけるN型層22、N型層22の
上部に形成されたP+仮想位相領域28、ゲート絶縁層
34、仮想位相領域28の下にあるドナー注入43、チ
ャネルストップ領域64と66、厚いフィールド酸化物
76、およびリセットの金属リード線60を含む。図5
の電位図は、電位レベル142と144における仮想ウ
エル140を示す。電位レベル142は、図3の電位レ
ベル128に対応する。電位レベル144は、図3の電
位レベル130に対応する。電位レベル142は、ΦRS
がオフのときの電位レベルである。電位レベル144
は、ΦRSがオンのときの電位レベルである。
【0007】図6−8は、図2に示された好適な実施の
形態による浮動ゲート検出ノードを製造するための工程
における連続ステップを図示する。先ず、チャネルスト
ップ領域64と66がP型基板20に形成される。次
に、厚いフィールド酸化物76が、図4に示されるよう
に、チャネルストップ領域64と66の部分上に形成さ
れる。図4を参照すると、N型層22が、チャネルスト
ップ領域64と66の間のP型半導体基板20に形成さ
れる。N型層22は、イオン注入によって形成すること
ができる。リンのようなドーパントが注入ドウーパント
として用いてもよい。次に、ゲート絶縁層34が装置の
表面上に形成される。ゲート絶縁層34は、酸化物で形
成されるのが好ましく、基板上から成長させることがで
き。次に、ホトレジスト層が、図6に示されたドナー注
入42を形成するために、N型層22に注入をパターン
化するために用いられる。この注入は、砒素あるいはリ
ンのようなN型ドーパントによってなされる。ホトレジ
スト層が剥がされた後、他のホトレジスト層が、図6に
示されたN+ドレーンを形成するために、N型層22に
注入をパターン化するために用いられる。この注入も、
砒素あるいはリンのようなN型ドーパントによってなさ
れる。追加の電荷検出ノードのために、ドレーン30
は、図9に示されたように、他の転送ゲートによって置
き換えられる。
【0008】このホトレジストが剥がされたのち、浮動
ゲート40および転送ゲート36と38が、図7に示さ
れたように、堆積され、導電性にドープされ、パターン
化され、且つエッチされる。浮動ゲート40および転送
ゲート36と38はポリシリコンであり、ポリシリコン
の場合、それらは、リンオキシトリクロライド(phosph
oric oxytrichloride:POCl3)のようなドーパントによっ
て所々ドープされる。次に、浮動ゲート40および転送
ゲート36と38は、図8に示されたように、P+仮想
位相領域24,26,および28を形成するために、自
己整合注入ステップのために用いられる。この注入は、
ボロン(硼素)のようなP型のドーパントによってなさ
れる。その後、ホトレジスト層が、図2に示されたドナ
ー注入43を形成するために、注入をパターン化するた
めに用いることができる。ドナー注入43は、転送ゲー
ト36と38、および浮動ゲート40に自己整合され
る。この注入は、リンのようなN型ドーパントによって
なされる。標準の仮想位相CCDにおいて、浮動ゲート
上の負のバイアスの必要性およびリセットに対する能力
がないために、浮動ゲート検出ノードを注入することは
困難である。好適な実施の形態の抵抗性ゲートのアプロ
ーチは、浮動ゲート上の負のバイアスに対する必要性を
減少し、リセットのための能力を与える。
【0009】図3に示された、数ボルトのバイアス電圧
REF2は、電荷を集めるための浮動ゲート40の下で電
位ウエル124を発生する。浮動ゲート40は、増幅器
50とリセットトランジスタQ1 に結合されるている。
浮動ゲート電位ウエル124は、Q1 をオンするパルス
化によってイメージデータの各線の後に再び蓄積され
る。電荷が、ウエル124に転送されるにしたがって、
浮動ゲート40上の電圧は変化し、増幅器50によって
センスされる。センシングが完了した後、信号電荷は、
仮想ゲート28を正にするパルス化によって、浮動ゲー
トウエル124外に転送される。仮想ゲート28は、チ
ャネルストップ領域64と66をとおして基板20に抵
抗結合されるので、電流は、このゲートをとおして横の
方に流れるであろう。電位が十分高いと、図3に示され
た、仮想ゲート28の下にある電位ウエル126は、完
全なリセットが生じる点まで増加するであろう。(完全
なリセットは、全ての電荷が浮動ゲート電位ウエル12
4からクリヤーされるときである。)リセット中に、電
荷は、仮想ウエル126をとおして浮動ゲートウエル1
24の外に、そして電荷ドレイン領域 32に転送され
るか、あるいはCCD構造を連続している場合は、クロ
ック障壁および次のCCDステージのクロックウエルに
転送される。
【0010】図1の装置の動作は、図3に示された電位
プロフィールを参照して、詳細に説明される。埋め込み
チャネル(導電バンドは最小)における電子に対するエ
ネルギーレベルが、装置のいろいろな領域に対して、ま
た転送ゲート36と38の異なるバイアスレベルおよび
仮想ゲート28(抵抗性ゲート)の異なるバイアスレベ
ルに対して示されている。基板のバイアスにほぼ等しい
転送ゲートバイアスをもつ転送ゲート38の下にあるレ
ベル114でのクロック障壁110にある電子で開始す
ると、動作は、次のとおりである。最初に、電子は、レ
ベル120にあるクロックウエル116に移動する。こ
の電子は、転送ゲートバイアスが基板のバイアスにほぼ
等しい限り、クロックウエル116に残るであろう。何
故ならば、二つの隣接領域の電位ウエルは低い電位にあ
るからである。転送ゲート38が、基板20に関して、
負のバイアスにスイッチされると、クロックウエル11
6の電位レベルは、レベル118に変化し、クロック障
壁110の電位レベルは、レベル112に変化する。結
果として、電子は、クロックウエル116から仮想障壁
122へ移動する。電荷の存在が浮動ゲート40の電位
をセンシングすることにより検出される場合、電子は、
仮想障壁122から浮動ゲートウエル124に移動す
る。
【0011】リセットに対して、仮想ゲート28は、仮
想ウエル126の電位レベルをレベル128からレベル
130に変化させるクロック電圧(clocked voltage) Φ
RSによって、正にバイアスされる。結果として、電子
は、浮動ゲートウエル124から仮想ウエル126に移
動する。電子は、電子が移動させられた場合、電荷ドレ
ーン領域132へ移動する。電子は、また付加的なセン
シングのためゲート38と同様な他のゲートまで続いて
いる。ウエル124からの電荷移動はリセットと呼ばれ
る。電荷が、電荷ドレーン領域132あるいは次のCC
Dステージに転送された後、浮動ゲートウエル124に
残っている電荷がないので、このリセットプロセスは、
完全なリセットを与える。図2に示された転送ゲート3
6と38は、CCDシフトレジスタの一部を形成する。
CCDシフトレジスタの残りの部分は図示されていな
い。CCDシフトレジスタは、電荷を電荷検出ノードに
転送する。転送ゲートの構造は、図2において、転送ゲ
ート36と38によって示されている。電荷は、転送ゲ
ート上の電圧をクロッキングすることにより電荷検出ノ
ードに、シフトレジスタをとおして転送される。電荷
が、一旦浮動ゲートウエル124に転送されると、電荷
は、浮動ゲート40において電圧をセンシングすること
により検出される。
【0012】タイミングサイクルは、リセット期間で開
始し、浮動ゲートウエル124からの電荷をクリヤーす
る。リセット期間に対して、リセット信号ΦRSはスイッ
チオンされる。リセット信号ΦRSは、電流が仮想ゲート
28をとおしてチャネルストップ領域64と66、およ
び基板20上に流れるようにする。電流の量は、仮想ゲ
ートの抵抗率と信号ΦRSによって決められる。ΦRSは、
図6に示されるように、仮想ウエル126の電位をレベ
ル130まで増加する。これは、電荷を浮動ゲートウエ
ル124から電荷ドレーン領域132まで移動させる。
リセット期間後、リセット信号ΦRSは低電圧に戻る。浮
動ゲートウエル124はシフトレジスタから電荷を受け
る準備をする。直列レジスタのクロック信号Φ SRは、転
送ゲートウエル116をレベル120からレベル118
へ変化させる低電圧にスイッチされる。これは、図3に
示される最後の転送ゲートウエル116にある電荷が浮
動ゲートウエル124に移動するようにする。電荷が浮
動ゲートウエル124に移動すると、浮動ゲートウエル
124の電位レベルは変化する。浮動ゲートウエル12
4の電位レベルは、直列レジスタの最後の転送ウエルか
ら転送される電荷の量に依存する。この電位レベルの変
化は浮動ゲート40上でセンスされる。
【0013】他の転送ゲートは、電荷をクリヤーするド
レーン28に変えて、同じ電荷の多重検出を容易にする
ために、図1の回路に加えることができる。第2の好適
な実施の形態は、図9に示されるように、直列に接続さ
れた2つの浮動ゲート検出ノードを有している。図9
は、第2の好適な実施の形態である浮動ゲート電荷検出
ノードの平面図である。図9の構造は、転送ゲート23
8,338,および438、浮動ゲート240と34
0、リセットの金属リード線260と360、浮動ゲー
トの金属リード線262と362、チャネルストップ領
域264と266、仮想ゲート領域274,226,2
28,326,328,および426、クロックウエル
領域270,370,および470、クロック障壁領域
272,372,および472、および厚いフィールド
酸化物276を含む。仮想ゲート領域226と228
は、図9に示されるように、浮動ゲート1240の下の
領域を囲む仮想ゲートを形成する。仮想ゲート領域32
6と328は、図9に示されるように、浮動ゲート34
0の下の領域を囲む仮想ゲートを形成する。図10は、
図9のA−A’線に沿った断面図である。図11は、同
じ断面の対応する電位図である。図10の構造は、P型
シリコン基板220、基板220内のN型層222、N
型層222の上部に形成されたP+仮想ゲート領域22
4,226,228,326,328,および426、
ゲート絶縁層234、転送ゲート238,338,およ
び438、浮動ゲート240と340、およびN型層2
22内のドナー注入242,342,および442を含
む。図9に示された、リセットの金属リード線260と
360、および浮動ゲートの金属リード262と362
は、図10には示されていない。
【0014】図11の電位図は、電位レベル828と8
30をもつ仮想障壁826、電位レベル512と514
をもつクロック障壁510、電位レベル518と520
をもつクロックウエル516、仮想障壁522、浮動ゲ
ートウエル524、電位レベル528と530をもつ仮
想障壁526、電位レベル612と614をもつクロッ
ク障壁610、電位レベル618と620をもつクロッ
クウエル616、仮想障壁622、浮動ゲートウエル6
24、電位レベル628と630をもつ仮想障壁62
6、電位レベル712と714をもつクロック障壁71
0、電位レベル718と720をもつクロックウエル7
16、および仮想障壁722を含む。図9の各検出ノー
ドは、図1の電荷ドレーン30が転送ゲート338と4
38によって置き換えられている点を除いて、図1の検
出ノードと同じである。また、図3の仮想ウエル126
は、仮想障壁526と626によって置き換えられてお
り、基準電圧VREF が図2の基準電圧VREF2以外は同じ
にすることができる。リセットの金属リード線260と
360は、それぞれ仮想ゲート228と328に接続さ
れている。図10の装置の動作は、図2の装置の動作と
同様であり、図11に示された電位プロフィールを参照
して説明される。埋め込みチャネル(導電バンドは最
小)における電子に対するエネルギーレベルが、装置の
いろいろな領域に対して、また転送ゲート238,33
8,および438の異なるバイアスレベルおよび仮想ゲ
ート228,328,および274(抵抗性ゲート)の
異なるバイアスレベルに対して示されている。基板のバ
イアスにほぼ等しい転送ゲートバイアスをもつ転送ゲー
ト238の下にあるレベル514でのクロック障壁51
0にある電子で開始すると、動作は、次のとおりであ
る。
【0015】最初に、電子は、レベル520でクロック
ウエル516に移動する。二つの隣接領域の電位ウエル
は低い電位にあるから、この電子は、転送ゲートバイア
スが基板のバイアスにほぼ等しい限り、クロックウエル
516に残るであろう。転送ゲート238が、基板22
0に関して、負のバイアスにスイッチされると、クロッ
クウエル516の電位レベルは、レベル518に変化
し、クロック障壁510の電位レベルは、レベル512
に変化する。結果として、電子はクロックウエル516
から仮想障壁522へとおる。電荷の存在が浮動ゲート
240の電位をセンシングすることにより検出される場
合、電子は、仮想障壁522から浮動ゲートウエル52
4に移動する。仮想ウエル526の電位レベルをレベル
528からレベル530に変化させる仮想ゲート228
は、正にバイアスされる。結果として、電子は、浮動ゲ
ートウエル524から抵抗性ゲートウエル526に移動
する。電子は、クロック障壁610まで、且つクロック
ウエル616上に続く。クロックウエル616からクロ
ックウエル716への電荷の転送は、クロックウエル5
16からクロック616への転送にたいして上に述べた
プロセスと同じである。
【0016】図2において、トランジスタQ1 は、浮動
ゲート40上の電位をレフレッシュするために用いられ
る。高性能動作のためには、この構造の付加キャパシタ
ンスが全体の浮動ゲートノードキャパシタンスを極端に
増加して、電荷検出感度を減少しないように、トランジ
スタQ1 は非常に小さくする必要がある。浮動ゲート4
0上の電位をもとに戻すための他の実施の形態が、図1
2に示されている。図2のトランジスタQ1 が図12の
回路において小さなP−Nダイオード850で置き換え
られている。仮想位相リセットゲート28からの結合を
とおして、給電は、ダイオード850が導通し、浮動ゲ
ート40を新しい基準レベルにチャージするようにす
る。このレベルは、VREF2のバイアスおよび給電される
リセットの大きさによって決定される。全てのそれに続
く電荷センシングは、負の方向(電子センシング)にあ
る電位変化を生じるので、ダイオード850は、ΦRS
ら次のリセットパルスまで逆にバイアスされたままであ
ろう。従って、ダイオード850を瞬間的に順方向にバ
イアスする、ラインの終端にあるリセットパルスは、ダ
イオードのリーク電流によりノードから逃げる電荷を再
び補充する。ダイオード850の利点は、小さなサイ
ズ、小さな寄生キャパシタンス、動作の単純性、および
低雑音である。選択的に、リフレッシュパルスΦRSL
キャパシタ852をとおして浮動ゲート40に結合する
ことができる。JFETs、二重ゲートMOSトランジ
スタ(dual gate MOS transitor)、およびバイポーラト
ランジスタのような他のリセット構造を図2のQ1 に代
えて用いることもできる。
【0017】上述の電荷検出ノードは、非破壊電荷検出
ノードの利点を提供する。電荷は、直列の、幾つかの非
破壊電荷検出ノードを配置することにより、何倍もセン
スされる。これは、ピクセル領域が小さく、従って入射
光による各ピクセルに発生される電荷の量が少ない場合
に、高解像度イメージセンシングのために重要な電荷増
幅の技術を提供する。また浮動ゲート検出ノードの完全
な電荷をクリヤーするリセットプロセスのために、この
装置は、kTC雑音がない。これは、低雑音性能を導
く。
【0018】以上の記載に関連して以下の各項を開示す
る。 (1)CCDの電荷検出ノードであって、第1の導電型
の第1の半導体層、基板にある第2の導電型の第2の半
導体層、前記第2の半導体層に形成された前記第1の導
電型の仮想ゲート領域、前記仮想ゲート領域は仮想位相
電位領域を形成しており、前記第2の半導体層上の絶縁
層、前記絶縁層上に形成された浮動ゲート、前記浮動ゲ
ートは、前記仮想ゲート領域間にある前記第2の半導体
層の一部上に位置しており、前記浮動ゲートは、電圧に
応答して浮動ゲート電位ウエルを形成しており、前記絶
縁層上に形成され、かつ一つの仮想ゲート領域によっ
て、浮動ゲートから離間された第1の転送ゲート、前記
第1の転送ゲートは、電圧に応答して転送電位領域を形
成しており、且つ前記浮動ゲートを隔てて、第1の転送
ゲートとは反対側にある前記仮想ゲート領域の一つに結
合された電極、前記電極は、電圧に応答して電極の下に
ある前記仮想位相電位領域の電位を増加させる、を有す
るCCDの電荷検出ノード。 (2)前記第1の転送ゲート部分の下の第2の半導体層
にドナー不純物を含む前記(1)に記載の装置。 (3)電荷が、電極上の電圧を増加するとにより浮動ゲ
ート電位ウエルから転送される前記(1)に記載の装
置。 (4)更に、第2の半導体層に形成され、前記仮想ゲー
ト領域からな離間した第2の導電型の電荷ドレーン領
域、前記第1の転送ゲートと前記電荷ドレーン領域間に
位置した浮動領域を有する前記(1)項に記載の装置。 (5)更に、前記絶縁層上に形成され、前記仮想ゲート
領域の一つに隣接した第2の転送ゲート、前記第1と第
2の転送ゲート間に位置する浮動ゲート、電圧に応答し
て、転送電位領域を形成する第2の転送ゲートを有する
前記(1)項に記載の装置。 (6)CCD電荷検出装置であって、半導体層、前記半
導体層上の転送ゲート、前記転送ゲートの下にある半導
体層内のクロック障壁領域、前記転送ゲートの下にある
半導体層内にあり、前記クロック障壁領域に隣接するク
ロックウエル領域、前記クロックウエル領域に隣接す
る、半導体内にある第1の仮想電位領域、前記半導体層
上にあり、前記第1の仮想電位領域により前記転送ゲー
トから離間している浮動ゲート、前記浮動ゲートの下の
半導体層にあり、前記第1の仮想電位領域に隣接してい
る浮動ゲートウエル領域、および前記浮動ゲートウエル
領域に隣接し、半導体内にある第2の仮想電位領域、前
記浮動ゲートウエル領域は、前記第2の仮想電位領域と
前記第1の仮想電位領域の間にあり、前記第2の仮想電
位領域はいろいろな電位レベルを有し、それにより、電
荷は、第1の高いバイアスが前記転送ゲートに印加され
ている間、クロックウエル領域に蓄積され、前記電荷
は、低いバイアスが前記転送ゲートの電極に印加される
と、クロックウエル領域から浮動ゲートウエル領域に転
送され、前記浮動ゲートウエル領域の電荷レベルは浮動
ゲートにより検出され、かつ、前記電荷は、前記第2の
仮想電位領域が浮動ゲートウエル領域より高い電位レベ
ルを有するとき、前記浮動ゲートウエル領域から転送さ
れるCCD電荷検出装置。 (7)CCD電荷検出ノードは、第1の導電型の第1の
半導体層;基板内の第2の導電型の第2の半導体層;前
記第2の半導体層に形成された、仮想移送電位領域を形
成している前記第1の導電型の仮想ゲート領域;前記第
2の半導体層上の絶縁層;前記絶縁層上に形成された浮
動ゲート、この浮動ゲートは、仮想ゲート領域間にある
第2の半導体層の一部分上に配置され、電圧に応答し
て、浮動ゲート電位ウエルを形成し;前記絶縁層上に形
成され、仮想ゲート領域により前記浮動ゲートから離間
している第1の転送ゲート、この第1の転送ゲートは、
電圧に応答して、転送電位領域を形成し;且つ前記浮動
ゲートを隔てて、前記第1の転送ゲートとは反対側にあ
る前記仮想ゲート領域と結合した電極、この電極は、電
圧に応答して、電極の下の前記仮想位相電位領域の電位
を増加する、を有する。
【0019】本発明は、図示された実施の形態について
述べられたが、この記載は、限定した意味に解釈される
べきでない。他の本発明の実施の形態ばかりでなく、図
示された実施の形態のいろいろな変形および組み合わせ
が、当業者に明らかであろう。従って、特許請求の範囲
は、如何なる変形および実施の形態を包含するものであ
る。
【図面の簡単な説明】
【図1】第1の好適な実施の形態である浮動ゲート電荷
検出ノードの平面図。
【図2】図1に示されたA−A’線に沿った浮動ゲート
電荷検出ノードの断面図。
【図3】図1の装置によって作られた電位ウエルの図。
【図4】図1に示されたB−B’線に沿った浮動ゲート
電荷検出ノードの断面図。
【図5】図4の装置により作られた電位ウエルの図。
【図6】図2の装置を製造する第1段階を示す。
【図7】図2の装置を製造する第2段階を示す。
【図8】図2の装置を製造する第3段階を示す。
【図9】第2の好適な実施の形態である浮動ゲート電荷
検出ノードの平面図。
【図10】図9に示されたA−A’線に沿った浮動ゲー
ト電荷検出ノードの断面図。
【図11】図10の装置によって作られた電位ウエルの
図。
【図12】図2に示された浮動ゲート上の電位をもとに
戻すための実施の形態である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】CCDの電荷検出ノードであって、 第1の導電型の第1の半導体層、 基板にある第2の導電型の第2の半導体層、 前記第2の半導体層に形成された前記第1の導電型の仮
    想ゲート領域、前記仮想ゲート領域は仮想位相電位領域
    を形成しており、 前記第2の半導体層上の絶縁層、 前記絶縁層上に形成された浮動ゲート、前記浮動ゲート
    は、前記仮想ゲート領域間にある前記第2の半導体層の
    一部分上に位置しており、前記浮動ゲートは、電圧に応
    答して浮動ゲート電位ウエルを形成しており、 前記絶縁層上に形成され、かつ一つの仮想ゲート領域に
    よって、浮動ゲートから離間された第1の転送ゲート、
    前記第1の転送ゲートは、電圧に応答して転送電位領域
    を形成しており、且つ前記浮動ゲートのを隔てて、第1
    の転送ゲートとは反対側にある前記仮想ゲート領域の一
    つに結合された電極であって、電圧に応答して電極の下
    にある前記仮想位相電位領域の電位を増加させる電極、
    を有するCCDの電荷検出ノード。
JP7214967A 1994-08-19 1995-08-23 Ccdの電荷検出ノード Pending JPH0878663A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771364B1 (ko) * 2006-08-22 2007-10-30 엘지이노텍 주식회사 카메라 모듈

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465820B1 (en) 1998-09-16 2002-10-15 Dalsa, Inc. CMOS compatible single phase CCD charge transfer device
US6207983B1 (en) * 1999-01-22 2001-03-27 Nec Corporation Charge transfer device, and driving method and manufacturing method for the same
US6369413B1 (en) * 1999-11-05 2002-04-09 Isetex, Inc. Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making
US6518607B2 (en) * 2000-07-31 2003-02-11 Isetex, Inc. Low feed through-high dynamic range charge detection using transistor punch through reset
KR100776146B1 (ko) * 2006-05-04 2007-11-15 매그나칩 반도체 유한회사 화소를 버스트 리셋 동작과 통합하여 개선된 성능을 갖는cmos이미지 센서
FR2960341B1 (fr) * 2010-05-18 2012-05-11 E2V Semiconductors Capteur d'image matriciel a transfert de charges a grille dissymetrique.
US10319776B2 (en) 2014-04-01 2019-06-11 Trustees Of Dartmouth College CMOS image sensor with pump gate and extremely high conversion gain

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120064A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd 集積回路
JPS62286279A (ja) * 1986-06-05 1987-12-12 Fuji Photo Film Co Ltd 電荷転送デバイス
JPH05152558A (ja) * 1991-09-30 1993-06-18 Toshiba Corp 電荷転送装置
JPH05198801A (ja) * 1992-02-07 1993-08-06 Hitachi Ltd 半導体装置
JPH05206176A (ja) * 1992-01-27 1993-08-13 Oki Electric Ind Co Ltd 電荷結合素子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090095A (en) * 1976-02-17 1978-05-16 Rca Corporation Charge coupled device with diode reset for floating gate output
US4229752A (en) * 1978-05-16 1980-10-21 Texas Instruments Incorporated Virtual phase charge transfer device
US4309624A (en) * 1979-07-03 1982-01-05 Texas Instruments Incorporated Floating gate amplifier method of operation for noise minimization in charge coupled devices
JPS5919297A (ja) * 1982-07-23 1984-01-31 Toshiba Corp 電荷結合装置の出力回路
US4668971A (en) * 1985-08-27 1987-05-26 Texas Instruments Incorporated CCD imager with JFET peripherals
US5101174A (en) * 1990-10-31 1992-03-31 Texas Instruments Incorporated Advanced charge detection amplifier for high performance image sensors
US5151380A (en) * 1991-08-19 1992-09-29 Texas Instruments Incorporated Method of making top buss virtual phase frame interline transfer CCD image sensor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120064A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd 集積回路
JPS62286279A (ja) * 1986-06-05 1987-12-12 Fuji Photo Film Co Ltd 電荷転送デバイス
JPH05152558A (ja) * 1991-09-30 1993-06-18 Toshiba Corp 電荷転送装置
JPH05206176A (ja) * 1992-01-27 1993-08-13 Oki Electric Ind Co Ltd 電荷結合素子
JPH05198801A (ja) * 1992-02-07 1993-08-06 Hitachi Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771364B1 (ko) * 2006-08-22 2007-10-30 엘지이노텍 주식회사 카메라 모듈

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US5491354A (en) 1996-02-13

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