JPH0878663A - Ｃｃｄの電荷検出ノード - Google Patents
Ｃｃｄの電荷検出ノードInfo
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- JPH0878663A JPH0878663A JP7214967A JP21496795A JPH0878663A JP H0878663 A JPH0878663 A JP H0878663A JP 7214967 A JP7214967 A JP 7214967A JP 21496795 A JP21496795 A JP 21496795A JP H0878663 A JPH0878663 A JP H0878663A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
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Abstract
(57)【要約】
【課題】非破壊電荷読み出しのＣＣＤ電荷検出ノードを
得ること。 【技術課題】ＣＣＤ電荷検出ノードは、第１の導電型の
第１の半導体層２０；第２の導電型の第２の半導体層２
２；前記第２の半導体層に形成された、仮想移送電位領
域を形成している前記第１の導電型の仮想ゲート領域２
４，２６，２８；絶縁層３４；前記絶縁層上に形成され
た浮動ゲート４０、この浮動ゲートは、仮想ゲート領域
間にある第２の半導体層の一部分上に配置され、電圧に
応答して、浮動ゲート電位ウエルを形成し；前記絶縁層
上に形成され、仮想ゲート領域により前記浮動ゲートか
ら離間している、電圧に応答して、転送電位領域を形成
しする第１の転送ゲート、；且つ前記浮動ゲートを隔て
て、前記第１の転送ゲートとは反対側にある前記仮想ゲ
ート領域と結合した、電圧に応答して、電極の下の前記
仮想位相電位領域の電位を増加する電極、を有する。
得ること。 【技術課題】ＣＣＤ電荷検出ノードは、第１の導電型の
第１の半導体層２０；第２の導電型の第２の半導体層２
２；前記第２の半導体層に形成された、仮想移送電位領
域を形成している前記第１の導電型の仮想ゲート領域２
４，２６，２８；絶縁層３４；前記絶縁層上に形成され
た浮動ゲート４０、この浮動ゲートは、仮想ゲート領域
間にある第２の半導体層の一部分上に配置され、電圧に
応答して、浮動ゲート電位ウエルを形成し；前記絶縁層
上に形成され、仮想ゲート領域により前記浮動ゲートか
ら離間している、電圧に応答して、転送電位領域を形成
しする第１の転送ゲート、；且つ前記浮動ゲートを隔て
て、前記第１の転送ゲートとは反対側にある前記仮想ゲ
ート領域と結合した、電圧に応答して、電極の下の前記
仮想位相電位領域の電位を増加する電極、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはイメージ
センサー装置、特に、電荷結合素子（ＣＣＤ）の電荷検
出ノードに関する。
センサー装置、特に、電荷結合素子（ＣＣＤ）の電荷検
出ノードに関する。
【０００２】
【従来の技術】本発明の範囲を限定することなく、その
背景は、一例として電荷結合素子（ＣＣＤ）のイメージ
センサーに関して記載される。個々のホトサイトに蓄積
された電荷を更に処理するために適当な大きさの信号に
変換する電荷検出ノードは、ＣＣＤイメージセンサーの
良好な低雑音性能には欠くことができない。ＣＣＤセン
サーにおける最もポピュラーな電荷検出コンセプトは、
浮動拡散回路に基づいている。典型的な従来の電荷検出
ノードは、浮動拡散検出ノードから成っている。１９９
２年９月２９日に発行されたHynecek, J. による米国特
許第5,151,380号の「トップバス仮想位相フレームイン
ターライン転送ＣＣＤイメージセンサーの製造方法(Met
hod of Making Top Buss Virtual Phase Frame Interli
ne Transfer CCD Image Sensor)]」を参照されたい。
背景は、一例として電荷結合素子（ＣＣＤ）のイメージ
センサーに関して記載される。個々のホトサイトに蓄積
された電荷を更に処理するために適当な大きさの信号に
変換する電荷検出ノードは、ＣＣＤイメージセンサーの
良好な低雑音性能には欠くことができない。ＣＣＤセン
サーにおける最もポピュラーな電荷検出コンセプトは、
浮動拡散回路に基づいている。典型的な従来の電荷検出
ノードは、浮動拡散検出ノードから成っている。１９９
２年９月２９日に発行されたHynecek, J. による米国特
許第5,151,380号の「トップバス仮想位相フレームイン
ターライン転送ＣＣＤイメージセンサーの製造方法(Met
hod of Making Top Buss Virtual Phase Frame Interli
ne Transfer CCD Image Sensor)]」を参照されたい。
【０００３】
【発明の要約】本発明の一形態において、ＣＣＤの電荷
検出ノードは、第１の導電型の第１の半導体層、基板に
ある第２の導電型の第２の半導体層、前記第２の半導体
層に形成された前記第１の導電型の仮想ゲート領域、前
記仮想ゲート領域は仮想位相電位領域を形成しており、
前記第２の半導体層上の絶縁層、前記絶縁層上に形成さ
れた浮動ゲート、前記浮動ゲートは、前記仮想ゲート領
域間にある前記第２の半導体層の一部上に位置してお
り、前記浮動ゲートは、電圧に応答して浮動ゲート電位
ウエルを形成しており、前記絶縁層上に形成され、かつ
一つの仮想ゲート領域によって、浮動ゲートから分離さ
れた第１の転送ゲート、前記第１の転送ゲートは、電圧
に応答して転送電位領域を形成しており、且つ前記浮動
ゲートを隔てて、第１の転送ゲートとは反対側にある前
記仮想ゲート領域の一つに結合された電極であって、電
圧に応答して電極の下にある前記仮想位相電位領域の電
位を増加させる電極、を有している。
検出ノードは、第１の導電型の第１の半導体層、基板に
ある第２の導電型の第２の半導体層、前記第２の半導体
層に形成された前記第１の導電型の仮想ゲート領域、前
記仮想ゲート領域は仮想位相電位領域を形成しており、
前記第２の半導体層上の絶縁層、前記絶縁層上に形成さ
れた浮動ゲート、前記浮動ゲートは、前記仮想ゲート領
域間にある前記第２の半導体層の一部上に位置してお
り、前記浮動ゲートは、電圧に応答して浮動ゲート電位
ウエルを形成しており、前記絶縁層上に形成され、かつ
一つの仮想ゲート領域によって、浮動ゲートから分離さ
れた第１の転送ゲート、前記第１の転送ゲートは、電圧
に応答して転送電位領域を形成しており、且つ前記浮動
ゲートを隔てて、第１の転送ゲートとは反対側にある前
記仮想ゲート領域の一つに結合された電極であって、電
圧に応答して電極の下にある前記仮想位相電位領域の電
位を増加させる電極、を有している。
【０００４】本発明は、幾つかの利点を有している。１
つの利点は、非破壊電荷読み出しである。電荷が検出ノ
ードにおいて失われることがないので、電荷は、繰り返
しセンシングのためにＣＣＤステージ（段）をとおして
他の同様な電荷検出ノードに転送することができる。
つの利点は、非破壊電荷読み出しである。電荷が検出ノ
ードにおいて失われることがないので、電荷は、繰り返
しセンシングのためにＣＣＤステージ（段）をとおして
他の同様な電荷検出ノードに転送することができる。
【０００５】
【発明の実施の形態】図１は、第１の好適な実施の形態
である浮動ゲート電荷検出ノードの平面図である。図１
の構造は、転送ゲート３８、浮動ゲート４０、リセット
の金属リード線６０、浮動ゲートの金属リード線６２、
チャネルストップ領域６４と６６、仮想障壁領域２６、
仮想ウエル領域２８、Ｎ＋ドレーン領域３０、ドレーン
の金属リード線６８、クロックウエル領域７０、クロッ
ク障壁領域７２、仮想ウエル領域７４、および厚いフィ
ールド酸化物７６を含む。図２は、図１のＡ−Ａ’線に
沿った断面図である。図３は同じ断面図の対応する電位
図である。図２の構造は、Ｐ型シリコン基板２０、基板
２０におけるＮ型層２２、Ｎ型層２２の上部に形成され
たＰ＋仮想ゲート領域２４，２６と２８、ゲート絶縁層
３４、転送ゲート３６と３８、浮動ゲート４０、Ｎ型層
２２内のドナー注入４２、仮想位相領域２４と２８の下
にあるドナー注入４３、Ｎ＋ドレーン３０、トランジス
タＱ1 、増幅器５０、直列レジスタクロック電圧(seria
l register clocked voltage) ΦSR、基準電圧ＶREF 、
リセットクロック電圧(resetclocked voltage) ΦRS、
リフレッシュクロック電圧(refresh clocked voltage)
ΦRSL 、出力電圧ＶOUT 、およびドレーン電圧ＶDDを含
む。図１に示されたリセット金属リード線６０と浮動ゲ
ート金属リード線６２は、図２には示されていない。図
２に示されている転送ゲート３６は、図１には示されて
いない。ΦSRは、ＣＣＤシフトレジスタを制御する直列
レジスタクロック信号である。ΦRSは、仮想ゲート２８
を制御するリセットクロック信号である。ＶOUT は、増
幅器５０からの出力信号である。ＶREF は、浮動ゲート
４０のためのバイアス信号である。ＶDDは、ドレーン電
圧である。ΦRSL は、トランジスタＱ1 のゲート入力信
号である。ドレーン３０は、図９に示すように他の転送
ゲートで置き換えることができる。もし図１０の装置に
対して以下に記載されるように、低い電圧が、ＶRE F に
対して用いられるなら、仮想ゲート領域２８の下にある
ドナー注入４３は回路の外に出すこともできる。
である浮動ゲート電荷検出ノードの平面図である。図１
の構造は、転送ゲート３８、浮動ゲート４０、リセット
の金属リード線６０、浮動ゲートの金属リード線６２、
チャネルストップ領域６４と６６、仮想障壁領域２６、
仮想ウエル領域２８、Ｎ＋ドレーン領域３０、ドレーン
の金属リード線６８、クロックウエル領域７０、クロッ
ク障壁領域７２、仮想ウエル領域７４、および厚いフィ
ールド酸化物７６を含む。図２は、図１のＡ−Ａ’線に
沿った断面図である。図３は同じ断面図の対応する電位
図である。図２の構造は、Ｐ型シリコン基板２０、基板
２０におけるＮ型層２２、Ｎ型層２２の上部に形成され
たＰ＋仮想ゲート領域２４，２６と２８、ゲート絶縁層
３４、転送ゲート３６と３８、浮動ゲート４０、Ｎ型層
２２内のドナー注入４２、仮想位相領域２４と２８の下
にあるドナー注入４３、Ｎ＋ドレーン３０、トランジス
タＱ1 、増幅器５０、直列レジスタクロック電圧(seria
l register clocked voltage) ΦSR、基準電圧ＶREF 、
リセットクロック電圧(resetclocked voltage) ΦRS、
リフレッシュクロック電圧(refresh clocked voltage)
ΦRSL 、出力電圧ＶOUT 、およびドレーン電圧ＶDDを含
む。図１に示されたリセット金属リード線６０と浮動ゲ
ート金属リード線６２は、図２には示されていない。図
２に示されている転送ゲート３６は、図１には示されて
いない。ΦSRは、ＣＣＤシフトレジスタを制御する直列
レジスタクロック信号である。ΦRSは、仮想ゲート２８
を制御するリセットクロック信号である。ＶOUT は、増
幅器５０からの出力信号である。ＶREF は、浮動ゲート
４０のためのバイアス信号である。ＶDDは、ドレーン電
圧である。ΦRSL は、トランジスタＱ1 のゲート入力信
号である。ドレーン３０は、図９に示すように他の転送
ゲートで置き換えることができる。もし図１０の装置に
対して以下に記載されるように、低い電圧が、ＶRE F に
対して用いられるなら、仮想ゲート領域２８の下にある
ドナー注入４３は回路の外に出すこともできる。
【０００６】図３の電位図は、電位レベル１０２と１０
４をもつクロックウエル１００、仮想障壁１０６、仮想
ウエル１０８、電位レベル１１２と１１４をもつクロッ
ク障壁１１０、電位レベル１１８と１２０をもつクロッ
クウエル１１６、仮想障壁１２２、浮動ゲートウエル１
２４、電位レベル１２８と１３０をもつ仮想ウエル１２
６、および電荷ドレーン領域１３２を含む。図４は、図
１のＢ−Ｂ’線に沿った断面図である。図５は同じ断面
の対応する電位図である。図４の構造は、Ｐ型シリコン
基板２０、基板２０におけるＮ型層２２、Ｎ型層２２の
上部に形成されたＰ＋仮想位相領域２８、ゲート絶縁層
３４、仮想位相領域２８の下にあるドナー注入４３、チ
ャネルストップ領域６４と６６、厚いフィールド酸化物
７６、およびリセットの金属リード線６０を含む。図５
の電位図は、電位レベル１４２と１４４における仮想ウ
エル１４０を示す。電位レベル１４２は、図３の電位レ
ベル１２８に対応する。電位レベル１４４は、図３の電
位レベル１３０に対応する。電位レベル１４２は、ΦRS
がオフのときの電位レベルである。電位レベル１４４
は、ΦRSがオンのときの電位レベルである。
４をもつクロックウエル１００、仮想障壁１０６、仮想
ウエル１０８、電位レベル１１２と１１４をもつクロッ
ク障壁１１０、電位レベル１１８と１２０をもつクロッ
クウエル１１６、仮想障壁１２２、浮動ゲートウエル１
２４、電位レベル１２８と１３０をもつ仮想ウエル１２
６、および電荷ドレーン領域１３２を含む。図４は、図
１のＢ−Ｂ’線に沿った断面図である。図５は同じ断面
の対応する電位図である。図４の構造は、Ｐ型シリコン
基板２０、基板２０におけるＮ型層２２、Ｎ型層２２の
上部に形成されたＰ＋仮想位相領域２８、ゲート絶縁層
３４、仮想位相領域２８の下にあるドナー注入４３、チ
ャネルストップ領域６４と６６、厚いフィールド酸化物
７６、およびリセットの金属リード線６０を含む。図５
の電位図は、電位レベル１４２と１４４における仮想ウ
エル１４０を示す。電位レベル１４２は、図３の電位レ
ベル１２８に対応する。電位レベル１４４は、図３の電
位レベル１３０に対応する。電位レベル１４２は、ΦRS
がオフのときの電位レベルである。電位レベル１４４
は、ΦRSがオンのときの電位レベルである。
【０００７】図６−８は、図２に示された好適な実施の
形態による浮動ゲート検出ノードを製造するための工程
における連続ステップを図示する。先ず、チャネルスト
ップ領域６４と６６がＰ型基板２０に形成される。次
に、厚いフィールド酸化物７６が、図４に示されるよう
に、チャネルストップ領域６４と６６の部分上に形成さ
れる。図４を参照すると、Ｎ型層２２が、チャネルスト
ップ領域６４と６６の間のＰ型半導体基板２０に形成さ
れる。Ｎ型層２２は、イオン注入によって形成すること
ができる。リンのようなドーパントが注入ドウーパント
として用いてもよい。次に、ゲート絶縁層３４が装置の
表面上に形成される。ゲート絶縁層３４は、酸化物で形
成されるのが好ましく、基板上から成長させることがで
き。次に、ホトレジスト層が、図６に示されたドナー注
入４２を形成するために、Ｎ型層２２に注入をパターン
化するために用いられる。この注入は、砒素あるいはリ
ンのようなＮ型ドーパントによってなされる。ホトレジ
スト層が剥がされた後、他のホトレジスト層が、図６に
示されたＮ＋ドレーンを形成するために、Ｎ型層２２に
注入をパターン化するために用いられる。この注入も、
砒素あるいはリンのようなＮ型ドーパントによってなさ
れる。追加の電荷検出ノードのために、ドレーン３０
は、図９に示されたように、他の転送ゲートによって置
き換えられる。
形態による浮動ゲート検出ノードを製造するための工程
における連続ステップを図示する。先ず、チャネルスト
ップ領域６４と６６がＰ型基板２０に形成される。次
に、厚いフィールド酸化物７６が、図４に示されるよう
に、チャネルストップ領域６４と６６の部分上に形成さ
れる。図４を参照すると、Ｎ型層２２が、チャネルスト
ップ領域６４と６６の間のＰ型半導体基板２０に形成さ
れる。Ｎ型層２２は、イオン注入によって形成すること
ができる。リンのようなドーパントが注入ドウーパント
として用いてもよい。次に、ゲート絶縁層３４が装置の
表面上に形成される。ゲート絶縁層３４は、酸化物で形
成されるのが好ましく、基板上から成長させることがで
き。次に、ホトレジスト層が、図６に示されたドナー注
入４２を形成するために、Ｎ型層２２に注入をパターン
化するために用いられる。この注入は、砒素あるいはリ
ンのようなＮ型ドーパントによってなされる。ホトレジ
スト層が剥がされた後、他のホトレジスト層が、図６に
示されたＮ＋ドレーンを形成するために、Ｎ型層２２に
注入をパターン化するために用いられる。この注入も、
砒素あるいはリンのようなＮ型ドーパントによってなさ
れる。追加の電荷検出ノードのために、ドレーン３０
は、図９に示されたように、他の転送ゲートによって置
き換えられる。
【０００８】このホトレジストが剥がされたのち、浮動
ゲート４０および転送ゲート３６と３８が、図７に示さ
れたように、堆積され、導電性にドープされ、パターン
化され、且つエッチされる。浮動ゲート４０および転送
ゲート３６と３８はポリシリコンであり、ポリシリコン
の場合、それらは、リンオキシトリクロライド（phosph
oric oxytrichloride:POCl3)のようなドーパントによっ
て所々ドープされる。次に、浮動ゲート４０および転送
ゲート３６と３８は、図８に示されたように、Ｐ＋仮想
位相領域２４，２６，および２８を形成するために、自
己整合注入ステップのために用いられる。この注入は、
ボロン（硼素）のようなＰ型のドーパントによってなさ
れる。その後、ホトレジスト層が、図２に示されたドナ
ー注入４３を形成するために、注入をパターン化するた
めに用いることができる。ドナー注入４３は、転送ゲー
ト３６と３８、および浮動ゲート４０に自己整合され
る。この注入は、リンのようなＮ型ドーパントによって
なされる。標準の仮想位相ＣＣＤにおいて、浮動ゲート
上の負のバイアスの必要性およびリセットに対する能力
がないために、浮動ゲート検出ノードを注入することは
困難である。好適な実施の形態の抵抗性ゲートのアプロ
ーチは、浮動ゲート上の負のバイアスに対する必要性を
減少し、リセットのための能力を与える。
ゲート４０および転送ゲート３６と３８が、図７に示さ
れたように、堆積され、導電性にドープされ、パターン
化され、且つエッチされる。浮動ゲート４０および転送
ゲート３６と３８はポリシリコンであり、ポリシリコン
の場合、それらは、リンオキシトリクロライド（phosph
oric oxytrichloride:POCl3)のようなドーパントによっ
て所々ドープされる。次に、浮動ゲート４０および転送
ゲート３６と３８は、図８に示されたように、Ｐ＋仮想
位相領域２４，２６，および２８を形成するために、自
己整合注入ステップのために用いられる。この注入は、
ボロン（硼素）のようなＰ型のドーパントによってなさ
れる。その後、ホトレジスト層が、図２に示されたドナ
ー注入４３を形成するために、注入をパターン化するた
めに用いることができる。ドナー注入４３は、転送ゲー
ト３６と３８、および浮動ゲート４０に自己整合され
る。この注入は、リンのようなＮ型ドーパントによって
なされる。標準の仮想位相ＣＣＤにおいて、浮動ゲート
上の負のバイアスの必要性およびリセットに対する能力
がないために、浮動ゲート検出ノードを注入することは
困難である。好適な実施の形態の抵抗性ゲートのアプロ
ーチは、浮動ゲート上の負のバイアスに対する必要性を
減少し、リセットのための能力を与える。
【０００９】図３に示された、数ボルトのバイアス電圧
ＶREF2は、電荷を集めるための浮動ゲート４０の下で電
位ウエル１２４を発生する。浮動ゲート４０は、増幅器
５０とリセットトランジスタＱ1 に結合されるている。
浮動ゲート電位ウエル１２４は、Ｑ1 をオンするパルス
化によってイメージデータの各線の後に再び蓄積され
る。電荷が、ウエル１２４に転送されるにしたがって、
浮動ゲート４０上の電圧は変化し、増幅器５０によって
センスされる。センシングが完了した後、信号電荷は、
仮想ゲート２８を正にするパルス化によって、浮動ゲー
トウエル１２４外に転送される。仮想ゲート２８は、チ
ャネルストップ領域６４と６６をとおして基板２０に抵
抗結合されるので、電流は、このゲートをとおして横の
方に流れるであろう。電位が十分高いと、図３に示され
た、仮想ゲート２８の下にある電位ウエル１２６は、完
全なリセットが生じる点まで増加するであろう。（完全
なリセットは、全ての電荷が浮動ゲート電位ウエル１２
４からクリヤーされるときである。）リセット中に、電
荷は、仮想ウエル１２６をとおして浮動ゲートウエル１
２４の外に、そして電荷ドレイン領域 ３２に転送され
るか、あるいはＣＣＤ構造を連続している場合は、クロ
ック障壁および次のＣＣＤステージのクロックウエルに
転送される。
ＶREF2は、電荷を集めるための浮動ゲート４０の下で電
位ウエル１２４を発生する。浮動ゲート４０は、増幅器
５０とリセットトランジスタＱ1 に結合されるている。
浮動ゲート電位ウエル１２４は、Ｑ1 をオンするパルス
化によってイメージデータの各線の後に再び蓄積され
る。電荷が、ウエル１２４に転送されるにしたがって、
浮動ゲート４０上の電圧は変化し、増幅器５０によって
センスされる。センシングが完了した後、信号電荷は、
仮想ゲート２８を正にするパルス化によって、浮動ゲー
トウエル１２４外に転送される。仮想ゲート２８は、チ
ャネルストップ領域６４と６６をとおして基板２０に抵
抗結合されるので、電流は、このゲートをとおして横の
方に流れるであろう。電位が十分高いと、図３に示され
た、仮想ゲート２８の下にある電位ウエル１２６は、完
全なリセットが生じる点まで増加するであろう。（完全
なリセットは、全ての電荷が浮動ゲート電位ウエル１２
４からクリヤーされるときである。）リセット中に、電
荷は、仮想ウエル１２６をとおして浮動ゲートウエル１
２４の外に、そして電荷ドレイン領域 ３２に転送され
るか、あるいはＣＣＤ構造を連続している場合は、クロ
ック障壁および次のＣＣＤステージのクロックウエルに
転送される。
【００１０】図１の装置の動作は、図３に示された電位
プロフィールを参照して、詳細に説明される。埋め込み
チャネル（導電バンドは最小）における電子に対するエ
ネルギーレベルが、装置のいろいろな領域に対して、ま
た転送ゲート３６と３８の異なるバイアスレベルおよび
仮想ゲート２８（抵抗性ゲート）の異なるバイアスレベ
ルに対して示されている。基板のバイアスにほぼ等しい
転送ゲートバイアスをもつ転送ゲート３８の下にあるレ
ベル１１４でのクロック障壁１１０にある電子で開始す
ると、動作は、次のとおりである。最初に、電子は、レ
ベル１２０にあるクロックウエル１１６に移動する。こ
の電子は、転送ゲートバイアスが基板のバイアスにほぼ
等しい限り、クロックウエル１１６に残るであろう。何
故ならば、二つの隣接領域の電位ウエルは低い電位にあ
るからである。転送ゲート３８が、基板２０に関して、
負のバイアスにスイッチされると、クロックウエル１１
６の電位レベルは、レベル１１８に変化し、クロック障
壁１１０の電位レベルは、レベル１１２に変化する。結
果として、電子は、クロックウエル１１６から仮想障壁
１２２へ移動する。電荷の存在が浮動ゲート４０の電位
をセンシングすることにより検出される場合、電子は、
仮想障壁１２２から浮動ゲートウエル１２４に移動す
る。
プロフィールを参照して、詳細に説明される。埋め込み
チャネル（導電バンドは最小）における電子に対するエ
ネルギーレベルが、装置のいろいろな領域に対して、ま
た転送ゲート３６と３８の異なるバイアスレベルおよび
仮想ゲート２８（抵抗性ゲート）の異なるバイアスレベ
ルに対して示されている。基板のバイアスにほぼ等しい
転送ゲートバイアスをもつ転送ゲート３８の下にあるレ
ベル１１４でのクロック障壁１１０にある電子で開始す
ると、動作は、次のとおりである。最初に、電子は、レ
ベル１２０にあるクロックウエル１１６に移動する。こ
の電子は、転送ゲートバイアスが基板のバイアスにほぼ
等しい限り、クロックウエル１１６に残るであろう。何
故ならば、二つの隣接領域の電位ウエルは低い電位にあ
るからである。転送ゲート３８が、基板２０に関して、
負のバイアスにスイッチされると、クロックウエル１１
６の電位レベルは、レベル１１８に変化し、クロック障
壁１１０の電位レベルは、レベル１１２に変化する。結
果として、電子は、クロックウエル１１６から仮想障壁
１２２へ移動する。電荷の存在が浮動ゲート４０の電位
をセンシングすることにより検出される場合、電子は、
仮想障壁１２２から浮動ゲートウエル１２４に移動す
る。
【００１１】リセットに対して、仮想ゲート２８は、仮
想ウエル１２６の電位レベルをレベル１２８からレベル
１３０に変化させるクロック電圧(clocked voltage) Φ
RSによって、正にバイアスされる。結果として、電子
は、浮動ゲートウエル１２４から仮想ウエル１２６に移
動する。電子は、電子が移動させられた場合、電荷ドレ
ーン領域１３２へ移動する。電子は、また付加的なセン
シングのためゲート３８と同様な他のゲートまで続いて
いる。ウエル１２４からの電荷移動はリセットと呼ばれ
る。電荷が、電荷ドレーン領域１３２あるいは次のＣＣ
Ｄステージに転送された後、浮動ゲートウエル１２４に
残っている電荷がないので、このリセットプロセスは、
完全なリセットを与える。図２に示された転送ゲート３
６と３８は、ＣＣＤシフトレジスタの一部を形成する。
ＣＣＤシフトレジスタの残りの部分は図示されていな
い。ＣＣＤシフトレジスタは、電荷を電荷検出ノードに
転送する。転送ゲートの構造は、図２において、転送ゲ
ート３６と３８によって示されている。電荷は、転送ゲ
ート上の電圧をクロッキングすることにより電荷検出ノ
ードに、シフトレジスタをとおして転送される。電荷
が、一旦浮動ゲートウエル１２４に転送されると、電荷
は、浮動ゲート４０において電圧をセンシングすること
により検出される。
想ウエル１２６の電位レベルをレベル１２８からレベル
１３０に変化させるクロック電圧(clocked voltage) Φ
RSによって、正にバイアスされる。結果として、電子
は、浮動ゲートウエル１２４から仮想ウエル１２６に移
動する。電子は、電子が移動させられた場合、電荷ドレ
ーン領域１３２へ移動する。電子は、また付加的なセン
シングのためゲート３８と同様な他のゲートまで続いて
いる。ウエル１２４からの電荷移動はリセットと呼ばれ
る。電荷が、電荷ドレーン領域１３２あるいは次のＣＣ
Ｄステージに転送された後、浮動ゲートウエル１２４に
残っている電荷がないので、このリセットプロセスは、
完全なリセットを与える。図２に示された転送ゲート３
６と３８は、ＣＣＤシフトレジスタの一部を形成する。
ＣＣＤシフトレジスタの残りの部分は図示されていな
い。ＣＣＤシフトレジスタは、電荷を電荷検出ノードに
転送する。転送ゲートの構造は、図２において、転送ゲ
ート３６と３８によって示されている。電荷は、転送ゲ
ート上の電圧をクロッキングすることにより電荷検出ノ
ードに、シフトレジスタをとおして転送される。電荷
が、一旦浮動ゲートウエル１２４に転送されると、電荷
は、浮動ゲート４０において電圧をセンシングすること
により検出される。
【００１２】タイミングサイクルは、リセット期間で開
始し、浮動ゲートウエル１２４からの電荷をクリヤーす
る。リセット期間に対して、リセット信号ΦRSはスイッ
チオンされる。リセット信号ΦRSは、電流が仮想ゲート
２８をとおしてチャネルストップ領域６４と６６、およ
び基板２０上に流れるようにする。電流の量は、仮想ゲ
ートの抵抗率と信号ΦRSによって決められる。ΦRSは、
図６に示されるように、仮想ウエル１２６の電位をレベ
ル１３０まで増加する。これは、電荷を浮動ゲートウエ
ル１２４から電荷ドレーン領域１３２まで移動させる。
リセット期間後、リセット信号ΦRSは低電圧に戻る。浮
動ゲートウエル１２４はシフトレジスタから電荷を受け
る準備をする。直列レジスタのクロック信号Φ SRは、転
送ゲートウエル１１６をレベル１２０からレベル１１８
へ変化させる低電圧にスイッチされる。これは、図３に
示される最後の転送ゲートウエル１１６にある電荷が浮
動ゲートウエル１２４に移動するようにする。電荷が浮
動ゲートウエル１２４に移動すると、浮動ゲートウエル
１２４の電位レベルは変化する。浮動ゲートウエル１２
４の電位レベルは、直列レジスタの最後の転送ウエルか
ら転送される電荷の量に依存する。この電位レベルの変
化は浮動ゲート４０上でセンスされる。
始し、浮動ゲートウエル１２４からの電荷をクリヤーす
る。リセット期間に対して、リセット信号ΦRSはスイッ
チオンされる。リセット信号ΦRSは、電流が仮想ゲート
２８をとおしてチャネルストップ領域６４と６６、およ
び基板２０上に流れるようにする。電流の量は、仮想ゲ
ートの抵抗率と信号ΦRSによって決められる。ΦRSは、
図６に示されるように、仮想ウエル１２６の電位をレベ
ル１３０まで増加する。これは、電荷を浮動ゲートウエ
ル１２４から電荷ドレーン領域１３２まで移動させる。
リセット期間後、リセット信号ΦRSは低電圧に戻る。浮
動ゲートウエル１２４はシフトレジスタから電荷を受け
る準備をする。直列レジスタのクロック信号Φ SRは、転
送ゲートウエル１１６をレベル１２０からレベル１１８
へ変化させる低電圧にスイッチされる。これは、図３に
示される最後の転送ゲートウエル１１６にある電荷が浮
動ゲートウエル１２４に移動するようにする。電荷が浮
動ゲートウエル１２４に移動すると、浮動ゲートウエル
１２４の電位レベルは変化する。浮動ゲートウエル１２
４の電位レベルは、直列レジスタの最後の転送ウエルか
ら転送される電荷の量に依存する。この電位レベルの変
化は浮動ゲート４０上でセンスされる。
【００１３】他の転送ゲートは、電荷をクリヤーするド
レーン２８に変えて、同じ電荷の多重検出を容易にする
ために、図１の回路に加えることができる。第２の好適
な実施の形態は、図９に示されるように、直列に接続さ
れた２つの浮動ゲート検出ノードを有している。図９
は、第２の好適な実施の形態である浮動ゲート電荷検出
ノードの平面図である。図９の構造は、転送ゲート２３
８，３３８，および４３８、浮動ゲート２４０と３４
０、リセットの金属リード線２６０と３６０、浮動ゲー
トの金属リード線２６２と３６２、チャネルストップ領
域２６４と２６６、仮想ゲート領域２７４，２２６，２
２８，３２６，３２８，および４２６、クロックウエル
領域２７０，３７０，および４７０、クロック障壁領域
２７２，３７２，および４７２、および厚いフィールド
酸化物２７６を含む。仮想ゲート領域２２６と２２８
は、図９に示されるように、浮動ゲート１２４０の下の
領域を囲む仮想ゲートを形成する。仮想ゲート領域３２
６と３２８は、図９に示されるように、浮動ゲート３４
０の下の領域を囲む仮想ゲートを形成する。図１０は、
図９のＡ−Ａ’線に沿った断面図である。図１１は、同
じ断面の対応する電位図である。図１０の構造は、Ｐ型
シリコン基板２２０、基板２２０内のＮ型層２２２、Ｎ
型層２２２の上部に形成されたＰ＋仮想ゲート領域２２
４，２２６，２２８，３２６，３２８，および４２６、
ゲート絶縁層２３４、転送ゲート２３８，３３８，およ
び４３８、浮動ゲート２４０と３４０、およびＮ型層２
２２内のドナー注入２４２，３４２，および４４２を含
む。図９に示された、リセットの金属リード線２６０と
３６０、および浮動ゲートの金属リード２６２と３６２
は、図１０には示されていない。
レーン２８に変えて、同じ電荷の多重検出を容易にする
ために、図１の回路に加えることができる。第２の好適
な実施の形態は、図９に示されるように、直列に接続さ
れた２つの浮動ゲート検出ノードを有している。図９
は、第２の好適な実施の形態である浮動ゲート電荷検出
ノードの平面図である。図９の構造は、転送ゲート２３
８，３３８，および４３８、浮動ゲート２４０と３４
０、リセットの金属リード線２６０と３６０、浮動ゲー
トの金属リード線２６２と３６２、チャネルストップ領
域２６４と２６６、仮想ゲート領域２７４，２２６，２
２８，３２６，３２８，および４２６、クロックウエル
領域２７０，３７０，および４７０、クロック障壁領域
２７２，３７２，および４７２、および厚いフィールド
酸化物２７６を含む。仮想ゲート領域２２６と２２８
は、図９に示されるように、浮動ゲート１２４０の下の
領域を囲む仮想ゲートを形成する。仮想ゲート領域３２
６と３２８は、図９に示されるように、浮動ゲート３４
０の下の領域を囲む仮想ゲートを形成する。図１０は、
図９のＡ−Ａ’線に沿った断面図である。図１１は、同
じ断面の対応する電位図である。図１０の構造は、Ｐ型
シリコン基板２２０、基板２２０内のＮ型層２２２、Ｎ
型層２２２の上部に形成されたＰ＋仮想ゲート領域２２
４，２２６，２２８，３２６，３２８，および４２６、
ゲート絶縁層２３４、転送ゲート２３８，３３８，およ
び４３８、浮動ゲート２４０と３４０、およびＮ型層２
２２内のドナー注入２４２，３４２，および４４２を含
む。図９に示された、リセットの金属リード線２６０と
３６０、および浮動ゲートの金属リード２６２と３６２
は、図１０には示されていない。
【００１４】図１１の電位図は、電位レベル８２８と８
３０をもつ仮想障壁８２６、電位レベル５１２と５１４
をもつクロック障壁５１０、電位レベル５１８と５２０
をもつクロックウエル５１６、仮想障壁５２２、浮動ゲ
ートウエル５２４、電位レベル５２８と５３０をもつ仮
想障壁５２６、電位レベル６１２と６１４をもつクロッ
ク障壁６１０、電位レベル６１８と６２０をもつクロッ
クウエル６１６、仮想障壁６２２、浮動ゲートウエル６
２４、電位レベル６２８と６３０をもつ仮想障壁６２
６、電位レベル７１２と７１４をもつクロック障壁７１
０、電位レベル７１８と７２０をもつクロックウエル７
１６、および仮想障壁７２２を含む。図９の各検出ノー
ドは、図１の電荷ドレーン３０が転送ゲート３３８と４
３８によって置き換えられている点を除いて、図１の検
出ノードと同じである。また、図３の仮想ウエル１２６
は、仮想障壁５２６と６２６によって置き換えられてお
り、基準電圧ＶREF が図２の基準電圧ＶREF2以外は同じ
にすることができる。リセットの金属リード線２６０と
３６０は、それぞれ仮想ゲート２２８と３２８に接続さ
れている。図１０の装置の動作は、図２の装置の動作と
同様であり、図１１に示された電位プロフィールを参照
して説明される。埋め込みチャネル（導電バンドは最
小）における電子に対するエネルギーレベルが、装置の
いろいろな領域に対して、また転送ゲート２３８，３３
８，および４３８の異なるバイアスレベルおよび仮想ゲ
ート２２８，３２８，および２７４（抵抗性ゲート）の
異なるバイアスレベルに対して示されている。基板のバ
イアスにほぼ等しい転送ゲートバイアスをもつ転送ゲー
ト２３８の下にあるレベル５１４でのクロック障壁５１
０にある電子で開始すると、動作は、次のとおりであ
る。
３０をもつ仮想障壁８２６、電位レベル５１２と５１４
をもつクロック障壁５１０、電位レベル５１８と５２０
をもつクロックウエル５１６、仮想障壁５２２、浮動ゲ
ートウエル５２４、電位レベル５２８と５３０をもつ仮
想障壁５２６、電位レベル６１２と６１４をもつクロッ
ク障壁６１０、電位レベル６１８と６２０をもつクロッ
クウエル６１６、仮想障壁６２２、浮動ゲートウエル６
２４、電位レベル６２８と６３０をもつ仮想障壁６２
６、電位レベル７１２と７１４をもつクロック障壁７１
０、電位レベル７１８と７２０をもつクロックウエル７
１６、および仮想障壁７２２を含む。図９の各検出ノー
ドは、図１の電荷ドレーン３０が転送ゲート３３８と４
３８によって置き換えられている点を除いて、図１の検
出ノードと同じである。また、図３の仮想ウエル１２６
は、仮想障壁５２６と６２６によって置き換えられてお
り、基準電圧ＶREF が図２の基準電圧ＶREF2以外は同じ
にすることができる。リセットの金属リード線２６０と
３６０は、それぞれ仮想ゲート２２８と３２８に接続さ
れている。図１０の装置の動作は、図２の装置の動作と
同様であり、図１１に示された電位プロフィールを参照
して説明される。埋め込みチャネル（導電バンドは最
小）における電子に対するエネルギーレベルが、装置の
いろいろな領域に対して、また転送ゲート２３８，３３
８，および４３８の異なるバイアスレベルおよび仮想ゲ
ート２２８，３２８，および２７４（抵抗性ゲート）の
異なるバイアスレベルに対して示されている。基板のバ
イアスにほぼ等しい転送ゲートバイアスをもつ転送ゲー
ト２３８の下にあるレベル５１４でのクロック障壁５１
０にある電子で開始すると、動作は、次のとおりであ
る。
【００１５】最初に、電子は、レベル５２０でクロック
ウエル５１６に移動する。二つの隣接領域の電位ウエル
は低い電位にあるから、この電子は、転送ゲートバイア
スが基板のバイアスにほぼ等しい限り、クロックウエル
５１６に残るであろう。転送ゲート２３８が、基板２２
０に関して、負のバイアスにスイッチされると、クロッ
クウエル５１６の電位レベルは、レベル５１８に変化
し、クロック障壁５１０の電位レベルは、レベル５１２
に変化する。結果として、電子はクロックウエル５１６
から仮想障壁５２２へとおる。電荷の存在が浮動ゲート
２４０の電位をセンシングすることにより検出される場
合、電子は、仮想障壁５２２から浮動ゲートウエル５２
４に移動する。仮想ウエル５２６の電位レベルをレベル
５２８からレベル５３０に変化させる仮想ゲート２２８
は、正にバイアスされる。結果として、電子は、浮動ゲ
ートウエル５２４から抵抗性ゲートウエル５２６に移動
する。電子は、クロック障壁６１０まで、且つクロック
ウエル６１６上に続く。クロックウエル６１６からクロ
ックウエル７１６への電荷の転送は、クロックウエル５
１６からクロック６１６への転送にたいして上に述べた
プロセスと同じである。
ウエル５１６に移動する。二つの隣接領域の電位ウエル
は低い電位にあるから、この電子は、転送ゲートバイア
スが基板のバイアスにほぼ等しい限り、クロックウエル
５１６に残るであろう。転送ゲート２３８が、基板２２
０に関して、負のバイアスにスイッチされると、クロッ
クウエル５１６の電位レベルは、レベル５１８に変化
し、クロック障壁５１０の電位レベルは、レベル５１２
に変化する。結果として、電子はクロックウエル５１６
から仮想障壁５２２へとおる。電荷の存在が浮動ゲート
２４０の電位をセンシングすることにより検出される場
合、電子は、仮想障壁５２２から浮動ゲートウエル５２
４に移動する。仮想ウエル５２６の電位レベルをレベル
５２８からレベル５３０に変化させる仮想ゲート２２８
は、正にバイアスされる。結果として、電子は、浮動ゲ
ートウエル５２４から抵抗性ゲートウエル５２６に移動
する。電子は、クロック障壁６１０まで、且つクロック
ウエル６１６上に続く。クロックウエル６１６からクロ
ックウエル７１６への電荷の転送は、クロックウエル５
１６からクロック６１６への転送にたいして上に述べた
プロセスと同じである。
【００１６】図２において、トランジスタＱ1 は、浮動
ゲート４０上の電位をレフレッシュするために用いられ
る。高性能動作のためには、この構造の付加キャパシタ
ンスが全体の浮動ゲートノードキャパシタンスを極端に
増加して、電荷検出感度を減少しないように、トランジ
スタＱ1 は非常に小さくする必要がある。浮動ゲート４
０上の電位をもとに戻すための他の実施の形態が、図１
２に示されている。図２のトランジスタＱ1 が図１２の
回路において小さなＰ−Ｎダイオード８５０で置き換え
られている。仮想位相リセットゲート２８からの結合を
とおして、給電は、ダイオード８５０が導通し、浮動ゲ
ート４０を新しい基準レベルにチャージするようにす
る。このレベルは、ＶREF2のバイアスおよび給電される
リセットの大きさによって決定される。全てのそれに続
く電荷センシングは、負の方向（電子センシング）にあ
る電位変化を生じるので、ダイオード８５０は、ΦRSか
ら次のリセットパルスまで逆にバイアスされたままであ
ろう。従って、ダイオード８５０を瞬間的に順方向にバ
イアスする、ラインの終端にあるリセットパルスは、ダ
イオードのリーク電流によりノードから逃げる電荷を再
び補充する。ダイオード８５０の利点は、小さなサイ
ズ、小さな寄生キャパシタンス、動作の単純性、および
低雑音である。選択的に、リフレッシュパルスΦRSL を
キャパシタ８５２をとおして浮動ゲート４０に結合する
ことができる。ＪＦＥＴｓ、二重ゲートＭＯＳトランジ
スタ（dual gate MOS transitor)、およびバイポーラト
ランジスタのような他のリセット構造を図２のＱ1 に代
えて用いることもできる。
ゲート４０上の電位をレフレッシュするために用いられ
る。高性能動作のためには、この構造の付加キャパシタ
ンスが全体の浮動ゲートノードキャパシタンスを極端に
増加して、電荷検出感度を減少しないように、トランジ
スタＱ1 は非常に小さくする必要がある。浮動ゲート４
０上の電位をもとに戻すための他の実施の形態が、図１
２に示されている。図２のトランジスタＱ1 が図１２の
回路において小さなＰ−Ｎダイオード８５０で置き換え
られている。仮想位相リセットゲート２８からの結合を
とおして、給電は、ダイオード８５０が導通し、浮動ゲ
ート４０を新しい基準レベルにチャージするようにす
る。このレベルは、ＶREF2のバイアスおよび給電される
リセットの大きさによって決定される。全てのそれに続
く電荷センシングは、負の方向（電子センシング）にあ
る電位変化を生じるので、ダイオード８５０は、ΦRSか
ら次のリセットパルスまで逆にバイアスされたままであ
ろう。従って、ダイオード８５０を瞬間的に順方向にバ
イアスする、ラインの終端にあるリセットパルスは、ダ
イオードのリーク電流によりノードから逃げる電荷を再
び補充する。ダイオード８５０の利点は、小さなサイ
ズ、小さな寄生キャパシタンス、動作の単純性、および
低雑音である。選択的に、リフレッシュパルスΦRSL を
キャパシタ８５２をとおして浮動ゲート４０に結合する
ことができる。ＪＦＥＴｓ、二重ゲートＭＯＳトランジ
スタ（dual gate MOS transitor)、およびバイポーラト
ランジスタのような他のリセット構造を図２のＱ1 に代
えて用いることもできる。
【００１７】上述の電荷検出ノードは、非破壊電荷検出
ノードの利点を提供する。電荷は、直列の、幾つかの非
破壊電荷検出ノードを配置することにより、何倍もセン
スされる。これは、ピクセル領域が小さく、従って入射
光による各ピクセルに発生される電荷の量が少ない場合
に、高解像度イメージセンシングのために重要な電荷増
幅の技術を提供する。また浮動ゲート検出ノードの完全
な電荷をクリヤーするリセットプロセスのために、この
装置は、ｋＴＣ雑音がない。これは、低雑音性能を導
く。
ノードの利点を提供する。電荷は、直列の、幾つかの非
破壊電荷検出ノードを配置することにより、何倍もセン
スされる。これは、ピクセル領域が小さく、従って入射
光による各ピクセルに発生される電荷の量が少ない場合
に、高解像度イメージセンシングのために重要な電荷増
幅の技術を提供する。また浮動ゲート検出ノードの完全
な電荷をクリヤーするリセットプロセスのために、この
装置は、ｋＴＣ雑音がない。これは、低雑音性能を導
く。
【００１８】以上の記載に関連して以下の各項を開示す
る。 （１）ＣＣＤの電荷検出ノードであって、第１の導電型
の第１の半導体層、基板にある第２の導電型の第２の半
導体層、前記第２の半導体層に形成された前記第１の導
電型の仮想ゲート領域、前記仮想ゲート領域は仮想位相
電位領域を形成しており、前記第２の半導体層上の絶縁
層、前記絶縁層上に形成された浮動ゲート、前記浮動ゲ
ートは、前記仮想ゲート領域間にある前記第２の半導体
層の一部上に位置しており、前記浮動ゲートは、電圧に
応答して浮動ゲート電位ウエルを形成しており、前記絶
縁層上に形成され、かつ一つの仮想ゲート領域によっ
て、浮動ゲートから離間された第１の転送ゲート、前記
第１の転送ゲートは、電圧に応答して転送電位領域を形
成しており、且つ前記浮動ゲートを隔てて、第１の転送
ゲートとは反対側にある前記仮想ゲート領域の一つに結
合された電極、前記電極は、電圧に応答して電極の下に
ある前記仮想位相電位領域の電位を増加させる、を有す
るＣＣＤの電荷検出ノード。 （２）前記第１の転送ゲート部分の下の第２の半導体層
にドナー不純物を含む前記（１）に記載の装置。 （３）電荷が、電極上の電圧を増加するとにより浮動ゲ
ート電位ウエルから転送される前記（１）に記載の装
置。 （４）更に、第２の半導体層に形成され、前記仮想ゲー
ト領域からな離間した第２の導電型の電荷ドレーン領
域、前記第１の転送ゲートと前記電荷ドレーン領域間に
位置した浮動領域を有する前記（１）項に記載の装置。 （５）更に、前記絶縁層上に形成され、前記仮想ゲート
領域の一つに隣接した第２の転送ゲート、前記第１と第
２の転送ゲート間に位置する浮動ゲート、電圧に応答し
て、転送電位領域を形成する第２の転送ゲートを有する
前記（１）項に記載の装置。 （６）ＣＣＤ電荷検出装置であって、半導体層、前記半
導体層上の転送ゲート、前記転送ゲートの下にある半導
体層内のクロック障壁領域、前記転送ゲートの下にある
半導体層内にあり、前記クロック障壁領域に隣接するク
ロックウエル領域、前記クロックウエル領域に隣接す
る、半導体内にある第１の仮想電位領域、前記半導体層
上にあり、前記第１の仮想電位領域により前記転送ゲー
トから離間している浮動ゲート、前記浮動ゲートの下の
半導体層にあり、前記第１の仮想電位領域に隣接してい
る浮動ゲートウエル領域、および前記浮動ゲートウエル
領域に隣接し、半導体内にある第２の仮想電位領域、前
記浮動ゲートウエル領域は、前記第２の仮想電位領域と
前記第１の仮想電位領域の間にあり、前記第２の仮想電
位領域はいろいろな電位レベルを有し、それにより、電
荷は、第１の高いバイアスが前記転送ゲートに印加され
ている間、クロックウエル領域に蓄積され、前記電荷
は、低いバイアスが前記転送ゲートの電極に印加される
と、クロックウエル領域から浮動ゲートウエル領域に転
送され、前記浮動ゲートウエル領域の電荷レベルは浮動
ゲートにより検出され、かつ、前記電荷は、前記第２の
仮想電位領域が浮動ゲートウエル領域より高い電位レベ
ルを有するとき、前記浮動ゲートウエル領域から転送さ
れるＣＣＤ電荷検出装置。 （７）ＣＣＤ電荷検出ノードは、第１の導電型の第１の
半導体層；基板内の第２の導電型の第２の半導体層；前
記第２の半導体層に形成された、仮想移送電位領域を形
成している前記第１の導電型の仮想ゲート領域；前記第
２の半導体層上の絶縁層；前記絶縁層上に形成された浮
動ゲート、この浮動ゲートは、仮想ゲート領域間にある
第２の半導体層の一部分上に配置され、電圧に応答し
て、浮動ゲート電位ウエルを形成し；前記絶縁層上に形
成され、仮想ゲート領域により前記浮動ゲートから離間
している第１の転送ゲート、この第１の転送ゲートは、
電圧に応答して、転送電位領域を形成し；且つ前記浮動
ゲートを隔てて、前記第１の転送ゲートとは反対側にあ
る前記仮想ゲート領域と結合した電極、この電極は、電
圧に応答して、電極の下の前記仮想位相電位領域の電位
を増加する、を有する。
る。 （１）ＣＣＤの電荷検出ノードであって、第１の導電型
の第１の半導体層、基板にある第２の導電型の第２の半
導体層、前記第２の半導体層に形成された前記第１の導
電型の仮想ゲート領域、前記仮想ゲート領域は仮想位相
電位領域を形成しており、前記第２の半導体層上の絶縁
層、前記絶縁層上に形成された浮動ゲート、前記浮動ゲ
ートは、前記仮想ゲート領域間にある前記第２の半導体
層の一部上に位置しており、前記浮動ゲートは、電圧に
応答して浮動ゲート電位ウエルを形成しており、前記絶
縁層上に形成され、かつ一つの仮想ゲート領域によっ
て、浮動ゲートから離間された第１の転送ゲート、前記
第１の転送ゲートは、電圧に応答して転送電位領域を形
成しており、且つ前記浮動ゲートを隔てて、第１の転送
ゲートとは反対側にある前記仮想ゲート領域の一つに結
合された電極、前記電極は、電圧に応答して電極の下に
ある前記仮想位相電位領域の電位を増加させる、を有す
るＣＣＤの電荷検出ノード。 （２）前記第１の転送ゲート部分の下の第２の半導体層
にドナー不純物を含む前記（１）に記載の装置。 （３）電荷が、電極上の電圧を増加するとにより浮動ゲ
ート電位ウエルから転送される前記（１）に記載の装
置。 （４）更に、第２の半導体層に形成され、前記仮想ゲー
ト領域からな離間した第２の導電型の電荷ドレーン領
域、前記第１の転送ゲートと前記電荷ドレーン領域間に
位置した浮動領域を有する前記（１）項に記載の装置。 （５）更に、前記絶縁層上に形成され、前記仮想ゲート
領域の一つに隣接した第２の転送ゲート、前記第１と第
２の転送ゲート間に位置する浮動ゲート、電圧に応答し
て、転送電位領域を形成する第２の転送ゲートを有する
前記（１）項に記載の装置。 （６）ＣＣＤ電荷検出装置であって、半導体層、前記半
導体層上の転送ゲート、前記転送ゲートの下にある半導
体層内のクロック障壁領域、前記転送ゲートの下にある
半導体層内にあり、前記クロック障壁領域に隣接するク
ロックウエル領域、前記クロックウエル領域に隣接す
る、半導体内にある第１の仮想電位領域、前記半導体層
上にあり、前記第１の仮想電位領域により前記転送ゲー
トから離間している浮動ゲート、前記浮動ゲートの下の
半導体層にあり、前記第１の仮想電位領域に隣接してい
る浮動ゲートウエル領域、および前記浮動ゲートウエル
領域に隣接し、半導体内にある第２の仮想電位領域、前
記浮動ゲートウエル領域は、前記第２の仮想電位領域と
前記第１の仮想電位領域の間にあり、前記第２の仮想電
位領域はいろいろな電位レベルを有し、それにより、電
荷は、第１の高いバイアスが前記転送ゲートに印加され
ている間、クロックウエル領域に蓄積され、前記電荷
は、低いバイアスが前記転送ゲートの電極に印加される
と、クロックウエル領域から浮動ゲートウエル領域に転
送され、前記浮動ゲートウエル領域の電荷レベルは浮動
ゲートにより検出され、かつ、前記電荷は、前記第２の
仮想電位領域が浮動ゲートウエル領域より高い電位レベ
ルを有するとき、前記浮動ゲートウエル領域から転送さ
れるＣＣＤ電荷検出装置。 （７）ＣＣＤ電荷検出ノードは、第１の導電型の第１の
半導体層；基板内の第２の導電型の第２の半導体層；前
記第２の半導体層に形成された、仮想移送電位領域を形
成している前記第１の導電型の仮想ゲート領域；前記第
２の半導体層上の絶縁層；前記絶縁層上に形成された浮
動ゲート、この浮動ゲートは、仮想ゲート領域間にある
第２の半導体層の一部分上に配置され、電圧に応答し
て、浮動ゲート電位ウエルを形成し；前記絶縁層上に形
成され、仮想ゲート領域により前記浮動ゲートから離間
している第１の転送ゲート、この第１の転送ゲートは、
電圧に応答して、転送電位領域を形成し；且つ前記浮動
ゲートを隔てて、前記第１の転送ゲートとは反対側にあ
る前記仮想ゲート領域と結合した電極、この電極は、電
圧に応答して、電極の下の前記仮想位相電位領域の電位
を増加する、を有する。
【００１９】本発明は、図示された実施の形態について
述べられたが、この記載は、限定した意味に解釈される
べきでない。他の本発明の実施の形態ばかりでなく、図
示された実施の形態のいろいろな変形および組み合わせ
が、当業者に明らかであろう。従って、特許請求の範囲
は、如何なる変形および実施の形態を包含するものであ
る。
述べられたが、この記載は、限定した意味に解釈される
べきでない。他の本発明の実施の形態ばかりでなく、図
示された実施の形態のいろいろな変形および組み合わせ
が、当業者に明らかであろう。従って、特許請求の範囲
は、如何なる変形および実施の形態を包含するものであ
る。
【図１】第１の好適な実施の形態である浮動ゲート電荷
検出ノードの平面図。
検出ノードの平面図。
【図２】図１に示されたＡ−Ａ’線に沿った浮動ゲート
電荷検出ノードの断面図。
電荷検出ノードの断面図。
【図３】図１の装置によって作られた電位ウエルの図。
【図４】図１に示されたＢ−Ｂ’線に沿った浮動ゲート
電荷検出ノードの断面図。
電荷検出ノードの断面図。
【図５】図４の装置により作られた電位ウエルの図。
【図６】図２の装置を製造する第１段階を示す。
【図７】図２の装置を製造する第２段階を示す。
【図８】図２の装置を製造する第３段階を示す。
【図９】第２の好適な実施の形態である浮動ゲート電荷
検出ノードの平面図。
検出ノードの平面図。
【図１０】図９に示されたＡ−Ａ’線に沿った浮動ゲー
ト電荷検出ノードの断面図。
ト電荷検出ノードの断面図。
【図１１】図１０の装置によって作られた電位ウエルの
図。
図。
【図１２】図２に示された浮動ゲート上の電位をもとに
戻すための実施の形態である。
戻すための実施の形態である。
Claims (1)
- 【請求項１】ＣＣＤの電荷検出ノードであって、 第１の導電型の第１の半導体層、 基板にある第２の導電型の第２の半導体層、 前記第２の半導体層に形成された前記第１の導電型の仮
想ゲート領域、前記仮想ゲート領域は仮想位相電位領域
を形成しており、 前記第２の半導体層上の絶縁層、 前記絶縁層上に形成された浮動ゲート、前記浮動ゲート
は、前記仮想ゲート領域間にある前記第２の半導体層の
一部分上に位置しており、前記浮動ゲートは、電圧に応
答して浮動ゲート電位ウエルを形成しており、 前記絶縁層上に形成され、かつ一つの仮想ゲート領域に
よって、浮動ゲートから離間された第１の転送ゲート、
前記第１の転送ゲートは、電圧に応答して転送電位領域
を形成しており、且つ前記浮動ゲートのを隔てて、第１
の転送ゲートとは反対側にある前記仮想ゲート領域の一
つに結合された電極であって、電圧に応答して電極の下
にある前記仮想位相電位領域の電位を増加させる電極、
を有するＣＣＤの電荷検出ノード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/297,460 US5491354A (en) | 1994-08-19 | 1994-08-19 | Floating gate charge detection node |
| US08/297460 | 1994-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878663A true JPH0878663A (ja) | 1996-03-22 |
Family
ID=23146408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7214967A Pending JPH0878663A (ja) | 1994-08-19 | 1995-08-23 | Ｃｃｄの電荷検出ノード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5491354A (ja) |
| JP (1) | JPH0878663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771364B1 (ko) * | 2006-08-22 | 2007-10-30 | 엘지이노텍 주식회사 | 카메라 모듈 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465820B1 (en) | 1998-09-16 | 2002-10-15 | Dalsa, Inc. | CMOS compatible single phase CCD charge transfer device |
| US6207983B1 (en) * | 1999-01-22 | 2001-03-27 | Nec Corporation | Charge transfer device, and driving method and manufacturing method for the same |
| US6369413B1 (en) * | 1999-11-05 | 2002-04-09 | Isetex, Inc. | Split-gate virtual-phase CCD image sensor with a diffused lateral overflow anti-blooming drain structure and process of making |
| US6518607B2 (en) * | 2000-07-31 | 2003-02-11 | Isetex, Inc. | Low feed through-high dynamic range charge detection using transistor punch through reset |
| KR100776146B1 (ko) * | 2006-05-04 | 2007-11-15 | 매그나칩 반도체 유한회사 | 화소를 버스트 리셋 동작과 통합하여 개선된 성능을 갖는ｃｍｏｓ이미지 센서 |
| FR2960341B1 (fr) * | 2010-05-18 | 2012-05-11 | E2V Semiconductors | Capteur d'image matriciel a transfert de charges a grille dissymetrique. |
| US10319776B2 (en) | 2014-04-01 | 2019-06-11 | Trustees Of Dartmouth College | CMOS image sensor with pump gate and extremely high conversion gain |
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| JPS62120064A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 集積回路 |
| JPS62286279A (ja) * | 1986-06-05 | 1987-12-12 | Fuji Photo Film Co Ltd | 電荷転送デバイス |
| JPH05152558A (ja) * | 1991-09-30 | 1993-06-18 | Toshiba Corp | 電荷転送装置 |
| JPH05198801A (ja) * | 1992-02-07 | 1993-08-06 | Hitachi Ltd | 半導体装置 |
| JPH05206176A (ja) * | 1992-01-27 | 1993-08-13 | Oki Electric Ind Co Ltd | 電荷結合素子 |
Family Cites Families (7)
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| US4229752A (en) * | 1978-05-16 | 1980-10-21 | Texas Instruments Incorporated | Virtual phase charge transfer device |
| US4309624A (en) * | 1979-07-03 | 1982-01-05 | Texas Instruments Incorporated | Floating gate amplifier method of operation for noise minimization in charge coupled devices |
| JPS5919297A (ja) * | 1982-07-23 | 1984-01-31 | Toshiba Corp | 電荷結合装置の出力回路 |
| US4668971A (en) * | 1985-08-27 | 1987-05-26 | Texas Instruments Incorporated | CCD imager with JFET peripherals |
| US5101174A (en) * | 1990-10-31 | 1992-03-31 | Texas Instruments Incorporated | Advanced charge detection amplifier for high performance image sensors |
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-
1994
- 1994-08-19 US US08/297,460 patent/US5491354A/en not_active Expired - Lifetime
-
1995
- 1995-08-23 JP JP7214967A patent/JPH0878663A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5491354A (en) | 1996-02-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050530 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051031 |