JPH0620121B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0620121B2 JPH0620121B2 JP59106666A JP10666684A JPH0620121B2 JP H0620121 B2 JPH0620121 B2 JP H0620121B2 JP 59106666 A JP59106666 A JP 59106666A JP 10666684 A JP10666684 A JP 10666684A JP H0620121 B2 JPH0620121 B2 JP H0620121B2
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- semiconductor
- semiconductor device
- manufacturing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は素子分離領域を有する半導体装置の製造方法に
係り、特に周辺素子を同時に効率良く製造する半導体装
置の製造方法に関する。
係り、特に周辺素子を同時に効率良く製造する半導体装
置の製造方法に関する。
本発明は、たとえば光励起により発生したキャリアを蓄
積し、蓄積されたキャリアにより発生した蓄積電圧を読
出す方式の光電変換装置等の製造方法に適用される。
積し、蓄積されたキャリアにより発生した蓄積電圧を読
出す方式の光電変換装置等の製造方法に適用される。
第１図は、特願昭58-120755号公報に記載されている光
電変換装置を示し、第１図(a)は光センサセルを二次元
的に配列した光電変換装置の平面図、第１図(b)はその
Ａ−Ａ′線断面図である。
電変換装置を示し、第１図(a)は光センサセルを二次元
的に配列した光電変換装置の平面図、第１図(b)はその
Ａ−Ａ′線断面図である。
第１図(a)および(b)において、n+シリコン基板１０１上
に光センサセルが配列されており、各光センサセルは、
SiO2，Si3N4，又はポリシリコン等より成る素子分離領
域１０２によって隣りの光センサセルから電気的に絶縁
されている。
に光センサセルが配列されており、各光センサセルは、
SiO2，Si3N4，又はポリシリコン等より成る素子分離領
域１０２によって隣りの光センサセルから電気的に絶縁
されている。
各光センサセルは、エピタキシャル技術等で形成される
不純物濃度の低いn-領域１０３、その上にｐタイプの不
純物（たとえばボロン等）をドープしたバイポーラトラ
ンジスタのベースおよびＰチャネルMOSトランジスタの
ソースとなるｐ領域１０４と、ＰチャネルMOSトランジ
スタのドレインとなるｐ領域１０５、前記バイポーラト
ランジスタのエミッタとなるn+領域１０６、酸化膜107
を挾んでＰチャネルMOSトランジスタのゲート電極１０
８、酸化膜１０７を通してｐ領域１０４にパルスを印加
するためのMOSキャパシタ電極109、エミッタ電極１１
０、そしてｐ領域１０５に所定電位を与える電極１１１
等で構成されている。
不純物濃度の低いn-領域１０３、その上にｐタイプの不
純物（たとえばボロン等）をドープしたバイポーラトラ
ンジスタのベースおよびＰチャネルMOSトランジスタの
ソースとなるｐ領域１０４と、ＰチャネルMOSトランジ
スタのドレインとなるｐ領域１０５、前記バイポーラト
ランジスタのエミッタとなるn+領域１０６、酸化膜107
を挾んでＰチャネルMOSトランジスタのゲート電極１０
８、酸化膜１０７を通してｐ領域１０４にパルスを印加
するためのMOSキャパシタ電極109、エミッタ電極１１
０、そしてｐ領域１０５に所定電位を与える電極１１１
等で構成されている。
このような構成を有する光センサセルの動作を説明す
る。
る。
まず、電荷蓄積動作では、ベースであるｐ領域１０４を
n+領域１０６に対して負電圧にバイアスし、光によって
発生したホールを蓄積する。ホールの蓄積によって、ｐ
領域１０４の電位は正の方向に向って変化するが、光の
強さに応じて各光センサセルのｐ領域１０４の電位は異
なってくる。
n+領域１０６に対して負電圧にバイアスし、光によって
発生したホールを蓄積する。ホールの蓄積によって、ｐ
領域１０４の電位は正の方向に向って変化するが、光の
強さに応じて各光センサセルのｐ領域１０４の電位は異
なってくる。
この状態で読出し動作が行われる。すなわち読出しパル
ス電圧VRがMOSキャパシタ電極１０９に印加されると、
ｐ領域１０４が正電位となり、ｐ領域１０４に蓄積され
た情報がエミッタであるn+領域１０６側に読出される。
そして、読出しパルス電圧VRが接地電位にされ、n+領域
１０６からエミッタ電極１１０を通して外部へ情報が出
力される。
ス電圧VRがMOSキャパシタ電極１０９に印加されると、
ｐ領域１０４が正電位となり、ｐ領域１０４に蓄積され
た情報がエミッタであるn+領域１０６側に読出される。
そして、読出しパルス電圧VRが接地電位にされ、n+領域
１０６からエミッタ電極１１０を通して外部へ情報が出
力される。
次に、ｐ領域１０４の電位が光の強度に応じて異なって
いる状態で、ゲート電極１０８に負のパルスを印加して
リフレッシュ動作を行う。この負のパルスによってＰチ
ャネルMOSトランジスタは導通状態となり、ｐ領域１０
４に蓄積されているホールが除去されるとともにｐ領域
１０４が所定の負電圧に固定される。すなわち、このリ
フレッシュ動作によって、ベースであるｐ領域１０４の
完全な初期化が行われたことにより、以後上述の蓄積、
読出し、リフレッシュという各動作が繰返えされる。
いる状態で、ゲート電極１０８に負のパルスを印加して
リフレッシュ動作を行う。この負のパルスによってＰチ
ャネルMOSトランジスタは導通状態となり、ｐ領域１０
４に蓄積されているホールが除去されるとともにｐ領域
１０４が所定の負電圧に固定される。すなわち、このリ
フレッシュ動作によって、ベースであるｐ領域１０４の
完全な初期化が行われたことにより、以後上述の蓄積、
読出し、リフレッシュという各動作が繰返えされる。
このように、リフレッシュ動作時にベースであるｐ領域
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。
しかしながら、特に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。
この点で、従来の光電変換装置は十分ではなかった。す
なわち、第１図に示すように、絶縁材より成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなり、しかもリフレッシュ時に導通状態となるＰ
チャネルMOSトランジスタの一方の主電極領域に所定の
負電圧を印加するための配線を特別に設ける必要があ
る。
なわち、第１図に示すように、絶縁材より成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなり、しかもリフレッシュ時に導通状態となるＰ
チャネルMOSトランジスタの一方の主電極領域に所定の
負電圧を印加するための配線を特別に設ける必要があ
る。
また、絶縁材より成る素子分離領域を形成する工程が独
立して必要であるために、特に周辺素子を同一チップに
形成する場合、製造工程が複雑になるという問題点があ
った。又、特開昭 55-30855 号公報には静電誘電トラン
ジスタのゲートに蓄積されているキャリアを引き抜く為
のクリア領域を名画素の一部を囲む構成のイメージセン
サが記載されている。しかしながら、該イメージセンサ
ではクリア動作がゲートと集積化されたＭＯＳトランジ
スタのみで行われる為、該ＭＯＳトランジスタのオン・
オフによるノイズが出力信号に現われてしまうことがあ
った。
立して必要であるために、特に周辺素子を同一チップに
形成する場合、製造工程が複雑になるという問題点があ
った。又、特開昭 55-30855 号公報には静電誘電トラン
ジスタのゲートに蓄積されているキャリアを引き抜く為
のクリア領域を名画素の一部を囲む構成のイメージセン
サが記載されている。しかしながら、該イメージセンサ
ではクリア動作がゲートと集積化されたＭＯＳトランジ
スタのみで行われる為、該ＭＯＳトランジスタのオン・
オフによるノイズが出力信号に現われてしまうことがあ
った。
本発明は上記従来の問題点に鑑み成されたものであり、
その目的は素子表面を有効に利用するとともに、周辺素
子を同時に形成して製造工程を簡略化する半導体装置の
製造方法を提供することにある。
その目的は素子表面を有効に利用するとともに、周辺素
子を同時に形成して製造工程を簡略化する半導体装置の
製造方法を提供することにある。
本発明による半導体装置の製造方法は、第一導電型の半
導体からなり光エネルギーを受けることによりキャリア
を蓄積可能な制御電極領域と、前記第一導電型とは異な
る第二導電型の半導体からなる第一及び第二の主電極領
域と、を有する光トランジスタと、 第一導電型の半導体からなる素子分離領域と、 前記制御電極領域と前記素子分離領域とを主電極領域と
して有し、前記光トランジスタをリフレッシュする為の
絶縁ゲート型トランジスタと、 第一導電型の半導体領域内に形成された周辺素子と、を
具備する半導体装置の製造方法において、 第一導電型の半導体からなる素子分離領域を形成する工
程が、前記半導体領域を形成する工程と同じ第１の工
程、及び前記制御電極領域を形成する工程と同じ第２の
工程を含むことを特徴とする。
導体からなり光エネルギーを受けることによりキャリア
を蓄積可能な制御電極領域と、前記第一導電型とは異な
る第二導電型の半導体からなる第一及び第二の主電極領
域と、を有する光トランジスタと、 第一導電型の半導体からなる素子分離領域と、 前記制御電極領域と前記素子分離領域とを主電極領域と
して有し、前記光トランジスタをリフレッシュする為の
絶縁ゲート型トランジスタと、 第一導電型の半導体領域内に形成された周辺素子と、を
具備する半導体装置の製造方法において、 第一導電型の半導体からなる素子分離領域を形成する工
程が、前記半導体領域を形成する工程と同じ第１の工
程、及び前記制御電極領域を形成する工程と同じ第２の
工程を含むことを特徴とする。
本発明によれば、絶縁ゲート型トランジスタより制御電
極領域の電位を一定電位にすると共に、第一の主電極領
域をも一定電位にすることにより、制御電極領域と主電
極領域との間に電流が流れてリフレッシュ動作が行われ
る。従って絶縁ゲート型トランジスタによるノイズが出
力回路側に現われることが防止できる。しかも絶縁ゲー
ト型トランジスタとして素子分離領域を利用することで
高集積化が可能となる。
極領域の電位を一定電位にすると共に、第一の主電極領
域をも一定電位にすることにより、制御電極領域と主電
極領域との間に電流が流れてリフレッシュ動作が行われ
る。従って絶縁ゲート型トランジスタによるノイズが出
力回路側に現われることが防止できる。しかも絶縁ゲー
ト型トランジスタとして素子分離領域を利用することで
高集積化が可能となる。
即ち、特開昭 55-30855 号公報の技術では、ＭＯＳトラ
ンジスタのオンによりゲートの電位は、一旦、一定電位
（ＶＢ）にそろうが、ＭＯＳトランジスタのゲート要量
によりオフの時にゲート電位がＶＢ＋αに変動する。こ
の変動分αは各セルのゲート容量のバラツキに大きく依
存するので、リセット動作を行なうとはいえ、固定パタ
ーンノイズがゲートの初期電位として残るのである。
ンジスタのオンによりゲートの電位は、一旦、一定電位
（ＶＢ）にそろうが、ＭＯＳトランジスタのゲート要量
によりオフの時にゲート電位がＶＢ＋αに変動する。こ
の変動分αは各セルのゲート容量のバラツキに大きく依
存するので、リセット動作を行なうとはいえ、固定パタ
ーンノイズがゲートの初期電位として残るのである。
これに対して、信号出力回路側の主電極領域を所定電位
に固定するリセット動作を併用すれば、制御電極領域と
概主電極領域との接合に電流が流れ、変動分αのバラツ
キは収束されて各セルの制御電極領域の電位（初期電
位）は一定になるのである。
に固定するリセット動作を併用すれば、制御電極領域と
概主電極領域との接合に電流が流れ、変動分αのバラツ
キは収束されて各セルの制御電極領域の電位（初期電
位）は一定になるのである。
以下、本発明の実施例を図面を用いて詳細に説明する。
第２図は本発明による半導体装置の製造方法の一実施例
の製造工程図であり、本実施例では光電変換装置の場合
を取り上げる。
の製造工程図であり、本実施例では光電変換装置の場合
を取り上げる。
まず、第２図(a)に示されるように、不純物濃度１×10
15〜５×1017cm-3のｎ型基盤１の裏面に、不純物濃度１
×1017〜１×1020cm-3のオーミックコンタクト用のn+層
２をＰ，As又はSbの拡散によって形成する。続いて、n+
層２上に厚さ3000〜7000Åの酸化膜３（たとえばSiO
2膜）をCVD法によって形成する。
15〜５×1017cm-3のｎ型基盤１の裏面に、不純物濃度１
×1017〜１×1020cm-3のオーミックコンタクト用のn+層
２をＰ，As又はSbの拡散によって形成する。続いて、n+
層２上に厚さ3000〜7000Åの酸化膜３（たとえばSiO
2膜）をCVD法によって形成する。
酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。
る際の不純物蒸気の発生を防止するものである。
次に、基板１の表面を、温度1000℃、HClを２/min、H
2を60/minの条件で約１．５分間エッチングした後、
ソースガスSiH2Cl2（１００％）を１．２/min、ドー
ピングガス（H2希釈ＰＨ3 ，２０PPM）を１００CC流
し、成長温度1000℃、120〜180Torrの減圧下において、
n-エピタキシャル層４（以下、n-層４とする）を形成す
る。この時の単結晶成長速度は０．５μｍ/min、厚さは
２〜１０μｍ、そして不純物濃度は１×1012〜１０16cm
-3、好ましくは1012〜１０14cm-3である〔第２図
(b)〕。
2を60/minの条件で約１．５分間エッチングした後、
ソースガスSiH2Cl2（１００％）を１．２/min、ドー
ピングガス（H2希釈ＰＨ3 ，２０PPM）を１００CC流
し、成長温度1000℃、120〜180Torrの減圧下において、
n-エピタキシャル層４（以下、n-層４とする）を形成す
る。この時の単結晶成長速度は０．５μｍ/min、厚さは
２〜１０μｍ、そして不純物濃度は１×1012〜１０16cm
-3、好ましくは1012〜１０14cm-3である〔第２図
(b)〕。
なお、n-層４の品質を向上させるためには、基板をまず
1150〜1250℃程度の高温処理で表面近傍から酸素を除去
して、その後８００℃程度の長時間処理により基板内部
にマイクロディフェクトを多数発生させ、デヌーデット
ゾーンを有するイントリンシックゲッタリングの行える
基板にしておくこともきわめて有効である。
1150〜1250℃程度の高温処理で表面近傍から酸素を除去
して、その後８００℃程度の長時間処理により基板内部
にマイクロディフェクトを多数発生させ、デヌーデット
ゾーンを有するイントリンシックゲッタリングの行える
基板にしておくこともきわめて有効である。
続いて、n-４上に厚さ4000〜8000Åの酸化膜５をパイロ
ジェネック酸化（H2＋O2）、ウェット酸化（O2＋H
2O）、又はスチーム酸化（N2＋H2O）により形成する。
更に、積層欠陥等のない良好な酸化膜を得るには、800
〜1000℃の温度で高圧酸化が適している。
ジェネック酸化（H2＋O2）、ウェット酸化（O2＋H
2O）、又はスチーム酸化（N2＋H2O）により形成する。
更に、積層欠陥等のない良好な酸化膜を得るには、800
〜1000℃の温度で高圧酸化が適している。
そして、酸素分離領域および周辺素子のためのｐ型半導
体領域（以下、ｐウエルとする）を形成するために、酸
化膜５の一部をフォトリソグラフィ法によって選択的に
除去し、続いて、バッファ用の酸化膜６を厚さ500〜150
0Å形成する〔第２図(c)〕。
体領域（以下、ｐウエルとする）を形成するために、酸
化膜５の一部をフォトリソグラフィ法によって選択的に
除去し、続いて、バッファ用の酸化膜６を厚さ500〜150
0Å形成する〔第２図(c)〕。
次に、酸化膜５をマスクとして、B+のイオン注入を行う
（イオン注入量１〜10×1012cm-2）。そして、1150〜12
00℃の熱処理を５〜１０時間行い、不純物を押し込み
（ドライブイン）、ｐウエル７、素子分離領域８および
９を同時に形成する〔第２図(d)〕。このように周辺素
子が形成される半導体領域となるｐウエル７と素子分離
領域８，９とが同時形成される工程が第１の工程であ
る。
（イオン注入量１〜10×1012cm-2）。そして、1150〜12
00℃の熱処理を５〜１０時間行い、不純物を押し込み
（ドライブイン）、ｐウエル７、素子分離領域８および
９を同時に形成する〔第２図(d)〕。このように周辺素
子が形成される半導体領域となるｐウエル７と素子分離
領域８，９とが同時形成される工程が第１の工程であ
る。
続いて、酸化膜５および６を除去した後、厚さ500〜150
0Åの酸化膜１０、その上に窒化膜11（Si3N4）を各々形
成する。そして、周辺素子を分離する領域（チャネルス
トッパー）を形成するために窒化膜１１のパターニング
を行う〔第２図(e)〕。
0Åの酸化膜１０、その上に窒化膜11（Si3N4）を各々形
成する。そして、周辺素子を分離する領域（チャネルス
トッパー）を形成するために窒化膜１１のパターニング
を行う〔第２図(e)〕。
続いて、窒化膜１１をマスクとして、B+のイオン注入を
行い（イオン注入量１〜10×1013cm-2）、その後1000
℃、１０分間の熱処理によってチャネルストップのため
のｐ領域１２を形成する。そして1000℃でパイロジェネ
ック酸化を行い、厚さ8000〜12000 Åの分離領域１３を
形成する〔第２図(f)〕。
行い（イオン注入量１〜10×1013cm-2）、その後1000
℃、１０分間の熱処理によってチャネルストップのため
のｐ領域１２を形成する。そして1000℃でパイロジェネ
ック酸化を行い、厚さ8000〜12000 Åの分離領域１３を
形成する〔第２図(f)〕。
続いて、窒化膜１１を除去して、厚さ０．７〜１．２μ
ｍのレジスト１４を酸化膜１０上に塗布し、ベース領域
の形成と、重ねて形成する素子分離領域のためのレジス
トパターニングを行う〔第２図(g)〕。
ｍのレジスト１４を酸化膜１０上に塗布し、ベース領域
の形成と、重ねて形成する素子分離領域のためのレジス
トパターニングを行う〔第２図(g)〕。
次に、レジスト１４をマスクとして、B+をイオン注入す
る（イオン注入量７×1011〜１×1015cm-2）。続いて、
レジスト１４を除去した後、N2雰囲気中で1000℃〜1100
℃の熱処理を行い、素子分離領域８および９に重ねてｐ
領域１５および１６、そしてベース領域１７が形成され
る。続いて、（H2＋O2）ガス、1000℃で１〜２時間の酸
化を行い、厚さ3000〜5000Åの酸化膜１８を形成する。
ただし、酸化膜１８は酸化膜１０を含んでいる〔第２図
(h)〕。このように、制御電極領域となるベース領域１
７と素子分離領域となるｐ領域１５，１６とが同時形成
される工程が第２の工程である。
る（イオン注入量７×1011〜１×1015cm-2）。続いて、
レジスト１４を除去した後、N2雰囲気中で1000℃〜1100
℃の熱処理を行い、素子分離領域８および９に重ねてｐ
領域１５および１６、そしてベース領域１７が形成され
る。続いて、（H2＋O2）ガス、1000℃で１〜２時間の酸
化を行い、厚さ3000〜5000Åの酸化膜１８を形成する。
ただし、酸化膜１８は酸化膜１０を含んでいる〔第２図
(h)〕。このように、制御電極領域となるベース領域１
７と素子分離領域となるｐ領域１５，１６とが同時形成
される工程が第２の工程である。
ベース領域１７の深さはたとえば０．６〜１μｍ程度で
あるが、ベース領域１７およびｐ領域１５，１６を形成
する方法としては、BSGをウエハ上に堆積させて、1100
〜1200℃の熱拡散によって不純物Ｂを所定の深さまで拡
散させて形成する方法もある。
あるが、ベース領域１７およびｐ領域１５，１６を形成
する方法としては、BSGをウエハ上に堆積させて、1100
〜1200℃の熱拡散によって不純物Ｂを所定の深さまで拡
散させて形成する方法もある。
次に、ＰチャネルMOSトランジスタおよびコンデンサの
部分とエミッタの部分、そして周辺素子（ここではＮチ
ャネルMOSトランジスタ）の部分のパターニングを行
い、ゲート酸化膜１９を厚さ数十〜数百Å形成する〔第
２図(i)〕。
部分とエミッタの部分、そして周辺素子（ここではＮチ
ャネルMOSトランジスタ）の部分のパターニングを行
い、ゲート酸化膜１９を厚さ数十〜数百Å形成する〔第
２図(i)〕。
酸化膜１９を形成すると、B+のイオン注入を行う（イオ
ン注入量５×1010〜１×1012cm-2）。このイオン注入は
ベース領域１７と素子分離領域（ｐ領域）１５との間に
形成されるＰチャネルMOSトランジスタのしきい値電圧
Ｖthを決定するために行われる。
ン注入量５×1010〜１×1012cm-2）。このイオン注入は
ベース領域１７と素子分離領域（ｐ領域）１５との間に
形成されるＰチャネルMOSトランジスタのしきい値電圧
Ｖthを決定するために行われる。
次に、エミッタ部分の酸化膜１９とＮチャネルMOS トラ
ンジスタのソースおよびドレイン部分の酸化膜１９との
パターニングを行い、その上に、Asドープのポリシリコ
ンを（N2＋SiH4＋AsH3）又は（H2＋SiH4＋AsH3）ガスで
CVD法により厚さ2000〜7000Å堆積させる。むろん、ノ
ンドープのポリシリコンをCVD法で堆積しておいて、そ
の後As又はＰを拡散しても良い。
ンジスタのソースおよびドレイン部分の酸化膜１９との
パターニングを行い、その上に、Asドープのポリシリコ
ンを（N2＋SiH4＋AsH3）又は（H2＋SiH4＋AsH3）ガスで
CVD法により厚さ2000〜7000Å堆積させる。むろん、ノ
ンドープのポリシリコンをCVD法で堆積しておいて、そ
の後As又はＰを拡散しても良い。
そして、堆積したポリシリコン膜をマスク合わせフォト
リソググラフィ工程の後エッチングで除去し、ポリシリ
コン２０，２１，そして２２を形成する。ただし、堆積
したポリシリコンのエッチングはC2Cl2F4、（CBrF3＋Cl
2）等のガス系で行う。
リソググラフィ工程の後エッチングで除去し、ポリシリ
コン２０，２１，そして２２を形成する。ただし、堆積
したポリシリコンのエッチングはC2Cl2F4、（CBrF3＋Cl
2）等のガス系で行う。
続いて、熱処理を行うことで、ポリシリコン２１から不
純物（As）をベース領域１７の内部に拡散させ、n+エミ
ッタ領域２３を形成する。
純物（As）をベース領域１７の内部に拡散させ、n+エミ
ッタ領域２３を形成する。
続いて、P+，As+イオンを１×1014〜１×1016cm-2イオ
ン注入する。イオンは、フィールド酸化膜１８及びポリ
シリコン２０，２１，２２によってマスクされ、所定の
部分にのみ打ち込まれる。更に、熱処理を行なうことに
よりNMOSのソースドレイン２４，２５が形成される〔第
２図(j)〕。
ン注入する。イオンは、フィールド酸化膜１８及びポリ
シリコン２０，２１，２２によってマスクされ、所定の
部分にのみ打ち込まれる。更に、熱処理を行なうことに
よりNMOSのソースドレイン２４，２５が形成される〔第
２図(j)〕。
次に、厚さ3000〜7000 ÅのPSG膜２６をCVD法で堆積
し、続いて、マスクを合せ工程とエッチング工程とによ
りポリシリコン２０上にコンタクトホールを開ける。こ
のコンタクトホールに電極２７（Al，Al-Si，Al-Cu-Si
等の金属）を真空蒸着又はスパッタリングによって堆積
させる。
し、続いて、マスクを合せ工程とエッチング工程とによ
りポリシリコン２０上にコンタクトホールを開ける。こ
のコンタクトホールに電極２７（Al，Al-Si，Al-Cu-Si
等の金属）を真空蒸着又はスパッタリングによって堆積
させる。
続いて、PSG膜又はSiO2の層間絶縁膜２８をCVD法で厚さ
3000〜6000Å堆積させる。そして、マスク合わせおよび
エッチング工程により、ポリシリコン２１および２２上
にコンタクトホールを開け、電極２９および３０（Al，
Al-Si，Al-Cu-Si等の金属）を形成する。
3000〜6000Å堆積させる。そして、マスク合わせおよび
エッチング工程により、ポリシリコン２１および２２上
にコンタクトホールを開け、電極２９および３０（Al，
Al-Si，Al-Cu-Si等の金属）を形成する。
そして最後に、パッシベーション膜３１（PSG膜又はSi3
N4膜等）をCVD法によって形成し、ウエハ裏面に電極（A
l，Al-Si，Au等の金属）を形成し完成する〔第２図
(k)〕。
N4膜等）をCVD法によって形成し、ウエハ裏面に電極（A
l，Al-Si，Au等の金属）を形成し完成する〔第２図
(k)〕。
なお、本実施例では周辺素子としてＮチャネルMOS トラ
ンジスタを取り上げたが、むろんこれに限定されず、CM
OS等でも良い。すなわち、素子分離領域８および９と同
一導電型の半導体領域を必要とする周辺素子であればよ
い。
ンジスタを取り上げたが、むろんこれに限定されず、CM
OS等でも良い。すなわち、素子分離領域８および９と同
一導電型の半導体領域を必要とする周辺素子であればよ
い。
第３図は、第２図(k)に示される光センサセルを２次元
的に配列した光電変換装置の平面図である。
的に配列した光電変換装置の平面図である。
次に、第２図(K)および第３図を参照しながら、本実施
例の構成および動作を説明する。
例の構成および動作を説明する。
第２図(K)および第３図における光センサセルにおい
て、ｎ型シリコンの基板１上にn-エピタキシャル層４が
形成され、その中にp+素子分離領域１５，１６（ただ
し、ここでは８および９を含む）によって相互に電気的
に絶縁されて光センサセルが形成されている。
て、ｎ型シリコンの基板１上にn-エピタキシャル層４が
形成され、その中にp+素子分離領域１５，１６（ただ
し、ここでは８および９を含む）によって相互に電気的
に絶縁されて光センサセルが形成されている。
各光センサセルは、n-エピタキシャル層４上に光トラン
ジスタとなるバイポーラトランジスタの制御電極領域と
なるｐベース領域１７、第１の主電極領域となるn+エミ
ッタ領域２３、酸化膜１８を挾んで、絶縁ゲート型トラ
ンジスタとなるｐ−ＭＯＳトランジスタのゲートとｐベ
ース領域１７にパルスを印加するためのコンデンサＣox
の電極とを兼ねている電極用のポリシリコン２０、n+エ
ミッタ領域２３に接続している電極用のポリシリコン2
1、そして、ポリシリコン２１に接続した電極２９およ
びポリシリコン２０に接続した電極２７等で構成されて
いる。なお、ｎ型シリコン基板１及びｎ- エピタキシャ
ル層４の一部は光トランジスタの第二の主電極領域とな
る。また、Ｐ+ 素子分離領域１５，８とｐベース領域１
７とは絶縁ゲート型トランジスタの主電極領域（ソース
・ドレイン領域）となる。
ジスタとなるバイポーラトランジスタの制御電極領域と
なるｐベース領域１７、第１の主電極領域となるn+エミ
ッタ領域２３、酸化膜１８を挾んで、絶縁ゲート型トラ
ンジスタとなるｐ−ＭＯＳトランジスタのゲートとｐベ
ース領域１７にパルスを印加するためのコンデンサＣox
の電極とを兼ねている電極用のポリシリコン２０、n+エ
ミッタ領域２３に接続している電極用のポリシリコン2
1、そして、ポリシリコン２１に接続した電極２９およ
びポリシリコン２０に接続した電極２７等で構成されて
いる。なお、ｎ型シリコン基板１及びｎ- エピタキシャ
ル層４の一部は光トランジスタの第二の主電極領域とな
る。また、Ｐ+ 素子分離領域１５，８とｐベース領域１
７とは絶縁ゲート型トランジスタの主電極領域（ソース
・ドレイン領域）となる。
このような構成を有する光センサセルの基本的動作を次
に説明する。
に説明する。
まず、電荷蓄積動作は、ｐベース領域１７にn+エミッタ
領域２３に対して逆バイアス電位を与えた後、ポリシリ
コン２０の電位をP-MOS トランジスタのしきい値電圧以
上の正電位に保ち、P-MOS トランジスタをオフ状態とし
て、ｐベース領域17に光によって発生したホールを蓄積
する。
領域２３に対して逆バイアス電位を与えた後、ポリシリ
コン２０の電位をP-MOS トランジスタのしきい値電圧以
上の正電位に保ち、P-MOS トランジスタをオフ状態とし
て、ｐベース領域17に光によって発生したホールを蓄積
する。
ホールの蓄積によって、ｐベース領域１７の電位は正の
方向に向かって変化するが、光の強さによって各光セン
サセルのｐベース領域１７の電位は異なってくる。
方向に向かって変化するが、光の強さによって各光セン
サセルのｐベース領域１７の電位は異なってくる。
この状態で、正の読出しパルス電圧VRが電極27からポリ
シリコン２０に印加される。電圧VRは正であるから、P-
MOS トランジスタをオフ状態のままである。
シリコン２０に印加される。電圧VRは正であるから、P-
MOS トランジスタをオフ状態のままである。
読出しパルス電圧VRがポリシリコン２０に印加される
と、Ｐベース領域１７がn+エミッタ領域23に対して順方
向バイアス状態となり、n+エミッタ領域23からｐベース
領域１７へ電子の注入が起こり、n+エミッタ領域23の電
位が次第に正電位方向に変化する。すなわち、ｐベース
領域１７に蓄積された情報がエミッタ側へ読出される。
と、Ｐベース領域１７がn+エミッタ領域23に対して順方
向バイアス状態となり、n+エミッタ領域23からｐベース
領域１７へ電子の注入が起こり、n+エミッタ領域23の電
位が次第に正電位方向に変化する。すなわち、ｐベース
領域１７に蓄積された情報がエミッタ側へ読出される。
ある一定時間読出しパルス電圧VR が印加された後、ポ
リシリコン２０が接地電位になると、ｐベース領域１７
はn+エミッタ領域２３に対して逆バイアス状態となり、
n+エミッタ領域２３の電位変化は停止する。
リシリコン２０が接地電位になると、ｐベース領域１７
はn+エミッタ領域２３に対して逆バイアス状態となり、
n+エミッタ領域２３の電位変化は停止する。
この状態で、エミッタ側の情報がポリシリコン２１およ
び電極２９を通って外部へ読出される。
び電極２９を通って外部へ読出される。
この読出しが終了すると、電極２９が接地され、n+エミ
ッタ領域２３は接地電位となる。しかし、この状態で
は、ｐベース領域１７に光の強度に対応した電位、すな
わち光情報が蓄積されたままであるから、この光情報を
除去する必要がある。
ッタ領域２３は接地電位となる。しかし、この状態で
は、ｐベース領域１７に光の強度に対応した電位、すな
わち光情報が蓄積されたままであるから、この光情報を
除去する必要がある。
そこで、電極２７を通じて、ポリシリコン２０にP-MOS
トランジスタのしきい値電圧Vth を超える負のパルス電
圧VRH印加する。これによってP-MOS トランジスタは導
通状態となり、ｐベース領域１７に蓄積されたホールは
除去され、ｐベース領域１７の電位はp+素子分離領域１
５に印加されている所定の負電圧に固定される。
トランジスタのしきい値電圧Vth を超える負のパルス電
圧VRH印加する。これによってP-MOS トランジスタは導
通状態となり、ｐベース領域１７に蓄積されたホールは
除去され、ｐベース領域１７の電位はp+素子分離領域１
５に印加されている所定の負電圧に固定される。
このリフレッシュ動作によって、ｐベース領域１７は完
全な初期状態となり、以後上述した蓄積、読出し、リフ
レッシュの各動作が繰返えされる。
全な初期状態となり、以後上述した蓄積、読出し、リフ
レッシュの各動作が繰返えされる。
ところで、第３図のように光センサセルが配列された光
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐベース領域１７がn+エミッタ領域２３に
対して順方向バイアス状態となり、エミッタ側に信号が
読出されてブルーミング現象が生起する。
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐベース領域１７がn+エミッタ領域２３に
対して順方向バイアス状態となり、エミッタ側に信号が
読出されてブルーミング現象が生起する。
これを防止するために、蓄積動作時にポリシリコン２０
の電位を、ｐベース領域１７の電位がゼロ電位に近ずい
た状態で、すなわちエミッタ側に信号が読出される前
に、P-MOS トランジスタが導通状態となるように設定し
ても良い。
の電位を、ｐベース領域１７の電位がゼロ電位に近ずい
た状態で、すなわちエミッタ側に信号が読出される前
に、P-MOS トランジスタが導通状態となるように設定し
ても良い。
このようにポリシリコン２０の電位を設定することで、
ｐベース領域１７とn+エミッタ領域２３とが順方向バイ
アス状態になる前に、P-MOS トランジスタが導通状態と
なり、過剰電荷はp+素子分離領域１５側へ流出し、ブル
ーミング現象が防止される。
ｐベース領域１７とn+エミッタ領域２３とが順方向バイ
アス状態になる前に、P-MOS トランジスタが導通状態と
なり、過剰電荷はp+素子分離領域１５側へ流出し、ブル
ーミング現象が防止される。
第４図は本実施例の回路図である。ただし、ここでは画
素数２×２＝４の場合を一例として取り上げるが、任意
の画素数ｎ×ｎの回路は同図の回路から容易に構成され
うる。
素数２×２＝４の場合を一例として取り上げるが、任意
の画素数ｎ×ｎの回路は同図の回路から容易に構成され
うる。
同図において、各光センサセルＥ11〜Ｅ22は第２図(k)
および第３図に示される構成を有している。すなわち、
バイポーラトランジスタ３０１のｐベース領域１７と、
酸化膜１８を挾んで対向しているポリシリコン２０とに
よってコンデンサＣox３０２が形成され、ｐベース領域
１７、p+素子分離領域１５、そしてポリシリコン２０に
よって絶縁ゲート型トランジスタとなるＰ−ＭＯＳトラ
ンジスタ３０３が形成される。本実施例では、ポリシリ
コン２０が、コンデンサＣox３０２の一方の電極とP-MO
S トランジスタ３０３のゲートとを兼ねているが、従来
例（第１図）のように別々に構成することもできる。
および第３図に示される構成を有している。すなわち、
バイポーラトランジスタ３０１のｐベース領域１７と、
酸化膜１８を挾んで対向しているポリシリコン２０とに
よってコンデンサＣox３０２が形成され、ｐベース領域
１７、p+素子分離領域１５、そしてポリシリコン２０に
よって絶縁ゲート型トランジスタとなるＰ−ＭＯＳトラ
ンジスタ３０３が形成される。本実施例では、ポリシリ
コン２０が、コンデンサＣox３０２の一方の電極とP-MO
S トランジスタ３０３のゲートとを兼ねているが、従来
例（第１図）のように別々に構成することもできる。
光センサセルＥ11およびＥ12の各電極２７は、スイッチ
ングトランジスタ（以下、SWTとする）３０４を介して
シフトレジスタＡの第１の並列出力端子に接続され、さ
らにSWT３０５を介して端子Ｔ3 に接続されている。
ングトランジスタ（以下、SWTとする）３０４を介して
シフトレジスタＡの第１の並列出力端子に接続され、さ
らにSWT３０５を介して端子Ｔ3 に接続されている。
光センサセルＥ21およびＥ22の各電極２７は、SWT３０
６を介してシフトレジスタＡの第２の並列出力端子に接
続され、さらにSWT３０７を介して端子Ｔ3 に接続され
ている。
６を介してシフトレジスタＡの第２の並列出力端子に接
続され、さらにSWT３０７を介して端子Ｔ3 に接続され
ている。
また、SWT３０４および３０６の各ゲート端子は端子Ｔ1
に、SWT３０５および３０７の各ゲート端子は端子Ｔ2
に各々接続されている。
に、SWT３０５および３０７の各ゲート端子は端子Ｔ2
に各々接続されている。
光センサセルＥ11およびＥ21の各バイポーラトランジス
タ３０１のエミッタ電極２９は、SWT３０８を介して出
力端子に接続され、さらにSWT３０９を介して接地され
ている。
タ３０１のエミッタ電極２９は、SWT３０８を介して出
力端子に接続され、さらにSWT３０９を介して接地され
ている。
光センサセルＥ12およびＥ22の各エミッタ電極２９は、
SWT３１０を介て出力端子に接続され、さらにSWT３１１
を介して接地されている。
SWT３１０を介て出力端子に接続され、さらにSWT３１１
を介して接地されている。
また、SWT３０８および３１０の各ゲート端子は、シフ
トレジスタＢの第１および第２の並列出力端子にそれぞ
れ接続され、SWT３０９および３１１の各ゲート端子は
端子Ｔ4 に接続されている。
トレジスタＢの第１および第２の並列出力端子にそれぞ
れ接続され、SWT３０９および３１１の各ゲート端子は
端子Ｔ4 に接続されている。
各光センサセルのP-MOS トランジスタ３０３のソース領
域、すなわちp+素子分離領域１５には所定の負電圧VBB
が印加され、また各光センサセルのバイポーラトランジ
スタ３０１のコレクタ電極には所定の正電圧VCC が印加
されている。
域、すなわちp+素子分離領域１５には所定の負電圧VBB
が印加され、また各光センサセルのバイポーラトランジ
スタ３０１のコレクタ電極には所定の正電圧VCC が印加
されている。
また、各端子Ｔ1 〜Ｔ4 には、所定のタイミングで電圧
が印加され、対応するSWTをオン状態にする。
が印加され、対応するSWTをオン状態にする。
シフトレジスタＡおよびＢには、所定のタイミングでシ
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧VR）が出力される。
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧VR）が出力される。
ここでは、SWT３０４〜３１１が周辺素子ということに
なる。
なる。
このような構成を有する本実施例の回路の動作を簡単に
説明する。
説明する。
まず、SWT３０４，３０６，３０８，そして３１０をオ
フ状態、SWT３０５，３０７，３０９，そして３１１を
オン状態として、リフレッシュのための負電圧パルスを
端子Ｔ3 に印加する。これによって全光センサセルＥ11
〜Ｅ22のリフレッシュ動作が行われる。
フ状態、SWT３０５，３０７，３０９，そして３１１を
オン状態として、リフレッシュのための負電圧パルスを
端子Ｔ3 に印加する。これによって全光センサセルＥ11
〜Ｅ22のリフレッシュ動作が行われる。
続いて、SWT３０５および３０７をオフ状態にして、電
荷蓄積動作を行う。これによって、各ｐベース領域１７
にその場所における光情報が蓄積される。
荷蓄積動作を行う。これによって、各ｐベース領域１７
にその場所における光情報が蓄積される。
次に、SWT３０９および３１１をオフ状態、SWT３０４お
よび３０６をオン状態にして、蓄積された情報を順次読
出す動作を行う。
よび３０６をオン状態にして、蓄積された情報を順次読
出す動作を行う。
まず、シフトレジスタＡの第１の並列出力端子をハイレ
ベルにすることで、光センサセルＥ11およびＥ12の各電
極２７に正電圧VR を印加し、ｐベース領域１７に蓄積
されている情報をエミッタ側へ読出す。続いて、シフト
レジスタＢの第１および第２の並列出力端子を順次ハイ
レベルとして、SWT３０８、そしてSWT３１０を順次オン
状態にする。この動作によって、光センサセルＥ11とＥ
12とに蓄積された情報が順次外部へ出力される。
ベルにすることで、光センサセルＥ11およびＥ12の各電
極２７に正電圧VR を印加し、ｐベース領域１７に蓄積
されている情報をエミッタ側へ読出す。続いて、シフト
レジスタＢの第１および第２の並列出力端子を順次ハイ
レベルとして、SWT３０８、そしてSWT３１０を順次オン
状態にする。この動作によって、光センサセルＥ11とＥ
12とに蓄積された情報が順次外部へ出力される。
次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ21とＥ22とに蓄積された情報
を同様に順次外部へ出力する。
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ21とＥ22とに蓄積された情報
を同様に順次外部へ出力する。
こうして読出しが終了すると、上述のリフレッシュ動作
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。
以上詳細に説明したように、本発明による半導体装置の
製造方法は素子分離領域と周辺素子を形成するための半
導体領域を同時に形成するために、製造工程が簡略化さ
れる。
製造方法は素子分離領域と周辺素子を形成するための半
導体領域を同時に形成するために、製造工程が簡略化さ
れる。
また、半導体トランジスタのベース領域を形成する際
に、素子分離領域を重ねて形成するために、素子分離領
域のシート抵抗を低下させることができ、素子分離領域
に電位を与えた場合の電位分布の発生を抑えることがで
きる。
に、素子分離領域を重ねて形成するために、素子分離領
域のシート抵抗を低下させることができ、素子分離領域
に電位を与えた場合の電位分布の発生を抑えることがで
きる。
さらに、素子分離領域とベース領域とを主電極領域とす
る絶縁ゲート型トランジスタを構成する場合、両主電極
領域の距離はセルフアライン的に決められるために、絶
縁ゲート型トランジスタの動作しきい値電圧を均一にす
ることができ、ベース領域を確実に所定電位に固定する
ことができる。
る絶縁ゲート型トランジスタを構成する場合、両主電極
領域の距離はセルフアライン的に決められるために、絶
縁ゲート型トランジスタの動作しきい値電圧を均一にす
ることができ、ベース領域を確実に所定電位に固定する
ことができる。
第１図(a)は従来の光電変換装置の平面図、第１図(b)は
そのＡ−Ａ′線断面図、 第２図(a)〜(k)は本発明による半導体装置の製造方法の
一実施例の製造工程図、 第３図は本実施例により製造された装置の平面図、 第４図は本実施例により製造された装置の動作を説明す
るための回路図である。 １……基板、４……n-エピタキシャル層、８，１５，
９，１６……素子分離領域、１７……p+ベース領域、２
３……n+エミッタ領域。
そのＡ−Ａ′線断面図、 第２図(a)〜(k)は本発明による半導体装置の製造方法の
一実施例の製造工程図、 第３図は本実施例により製造された装置の平面図、 第４図は本実施例により製造された装置の動作を説明す
るための回路図である。 １……基板、４……n-エピタキシャル層、８，１５，
９，１６……素子分離領域、１７……p+ベース領域、２
３……n+エミッタ領域。
Claims (6)
- 【請求項１】第一導電型の半導体からなり光エネルギー
を受けることによりキャリアを蓄積可能な制御電極領域
と、前記第一導電型とは異なる第二導電型の半導体から
なる第一及び第二の主電極領域と、を有する光トランジ
スタと、 第一導電型の半導体からなる素子分離領域と、 前記制御電極領域と前記素子分離領域とを主電極領域と
して有し、前記光トランジスタをリフレッシュする為の
絶縁ゲート型トランジスタと、 第一導電型の半導体領域内に形成された周辺素子と、を
具備する半導体装置の製造方法において、 第一導電型の半導体からなる素子分離領域を形成する工
程が、前記半導体領域を形成する工程と同じ第１の工
程、及び前記制御電極領域を形成する工程と同じ第２の
工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記第１の工程と前記第２の工程と
の間に、前記素子分離領域と前記半導体領域との間に配
されるチャネルストッパーを形成する工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記周辺素子はＭＯＳトランジスタ
である半導体装置の製造方法。 - 【請求項４】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記光トランジスタはバイポーラト
ランジスタである半導体装置の製造方法。 - 【請求項５】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記第一導電型はＰ型であり、前記
第二導電型はＮ型である半導体装置の製造方法。 - 【請求項６】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記第２の工程はマスク材を用いた
イオン注入工程と熱処理工程とを含む半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106666A JPH0620121B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
| US07/120,786 US4794443A (en) | 1984-05-28 | 1987-11-16 | Semiconductor device and process for producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106666A JPH0620121B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5213551A Division JPH07123160B2 (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251660A JPS60251660A (ja) | 1985-12-12 |
| JPH0620121B2 true JPH0620121B2 (ja) | 1994-03-16 |
Family
ID=14439399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106666A Expired - Lifetime JPH0620121B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620121B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014011336A (ja) * | 2012-06-29 | 2014-01-20 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2014207361A (ja) * | 2013-04-15 | 2014-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP6281297B2 (ja) * | 2014-01-27 | 2018-02-21 | 株式会社リコー | フォトトランジスタ、及び半導体装置 |
-
1984
- 1984-05-28 JP JP59106666A patent/JPH0620121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251660A (ja) | 1985-12-12 |
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