JPS6393149A - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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- JPS6393149A JPS6393149A JP61238832A JP23883286A JPS6393149A JP S6393149 A JPS6393149 A JP S6393149A JP 61238832 A JP61238832 A JP 61238832A JP 23883286 A JP23883286 A JP 23883286A JP S6393149 A JPS6393149 A JP S6393149A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14681—Bipolar transistor imagers
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固体撮像装置及びその製造方法に関するもので
、本発明による固体撮像装置は高感度、低雑音で小型な
もので家庭用ムービーカメラから放送用のテレビカメラ
などへの応用及びその高感度なことを利用した天体観測
用ビデオカメラなどへの利用の他スチルカメラなど静止
画像の撮映などへも適用できる。
、本発明による固体撮像装置は高感度、低雑音で小型な
もので家庭用ムービーカメラから放送用のテレビカメラ
などへの応用及びその高感度なことを利用した天体観測
用ビデオカメラなどへの利用の他スチルカメラなど静止
画像の撮映などへも適用できる。
従来のＳＩＴ（静電誘導トランジスタ（以下ＳＩＴと略
す））イメージセンサはｎ＋基板上につくられたＳＩＴ
の主電極の一つが共通になっている構造のもので高感度
、低雑音、墓逗，高集積化といった特長があった。
す））イメージセンサはｎ＋基板上につくられたＳＩＴ
の主電極の一つが共通になっている構造のもので高感度
、低雑音、墓逗，高集積化といった特長があった。
従来のＳＩＴイメージセンサは高感度，低雑音、高速と
いった特長があったが、更に一層高感度で微弱光の検出
限界に優れたものにするためには各画素を構成するＳＩ
Ｔをノーマリ−オンに近いものにする必要があり、従来
のＳＩＴイメージセンサでは一画素を構成するＳＩＴの
主電極の１つが全ての画素に渡って共通になっているこ
とから、ノーマリ−オンに近いＳＩＴで画素を構成する
ことは画素間分離を悪くしてしまうという点で難かしか
った。
いった特長があったが、更に一層高感度で微弱光の検出
限界に優れたものにするためには各画素を構成するＳＩ
Ｔをノーマリ−オンに近いものにする必要があり、従来
のＳＩＴイメージセンサでは一画素を構成するＳＩＴの
主電極の１つが全ての画素に渡って共通になっているこ
とから、ノーマリ−オンに近いＳＩＴで画素を構成する
ことは画素間分離を悪くしてしまうという点で難かしか
った。
ノーマリ−オンに近い非常に光感度に優れたＳＩＴを１
画素として１画素１トランジスタという、構造のシンプ
ルなイメージセンサを構成するには、ＳＩＴの全ての電
極が独立している構造にすればよい。本発明ではＳＩＴ
の全ての電極を独立させて、各画素の光分離をＵ溝で行
うことで、高感度でありながら画素分離が完全に行える
ようにした。更にそのノーマリ−オンに近い非常に微弱
光検出感度に優れたＳＩＴから成る光検出部と、その光
検出部の走査の為のＭＯＳトランジスタを構成された読
み出し回路を同一基板に同時プロセスによって製作する
方法を提供する。
画素として１画素１トランジスタという、構造のシンプ
ルなイメージセンサを構成するには、ＳＩＴの全ての電
極が独立している構造にすればよい。本発明ではＳＩＴ
の全ての電極を独立させて、各画素の光分離をＵ溝で行
うことで、高感度でありながら画素分離が完全に行える
ようにした。更にそのノーマリ−オンに近い非常に微弱
光検出感度に優れたＳＩＴから成る光検出部と、その光
検出部の走査の為のＭＯＳトランジスタを構成された読
み出し回路を同一基板に同時プロセスによって製作する
方法を提供する。
ｐ基板上にＳＩＴの主電極の１つとなるｎ＋埋め込み層
を分離すること１とよって、高光感度なノーマリ−オン
に近いＳＩＴを一画素としても、信号読み出し線におけ
る画素間のクロストークを完全におさえることができる
。さらに各画素をＵ溝分離することで光分離を良くし、
かつ開口率を上げ、高集積化できる。又ｐ基板上にｎ＋
埋め込み層を有する構造のために短波長光に対する相対
感度を上げることができる。
を分離すること１とよって、高光感度なノーマリ−オン
に近いＳＩＴを一画素としても、信号読み出し線におけ
る画素間のクロストークを完全におさえることができる
。さらに各画素をＵ溝分離することで光分離を良くし、
かつ開口率を上げ、高集積化できる。又ｐ基板上にｎ＋
埋め込み層を有する構造のために短波長光に対する相対
感度を上げることができる。
ＳＩＴとＭＯＳトランジスタを同時プロセスとすること
で使用するマスクも１７枚と少なくてすむ。
で使用するマスクも１７枚と少なくてすむ。
さらに基板のバイアス電圧を変化させることで光電変換
特性のγ特性を可変型とすることができる。
特性のγ特性を可変型とすることができる。
第１図は本発明の固体撮像装置の実施例を示す１画素分
のＳＩＴの概略断面図と，そのＳＩＴから成る光検出部
の読み出し回路を構成するＭＯＳ｝ランジスタの１つの
概略断面図である。
のＳＩＴの概略断面図と，そのＳＩＴから成る光検出部
の読み出し回路を構成するＭＯＳ｝ランジスタの１つの
概略断面図である。
第１図のＳＩＴにおいて、ｐ型シリコン基板１の上に，
ＳＩＴのドレイン又はソースとなるｎ＋埋め込みドレイ
ン２（ここでは仮にドレインとする）が各画素毎に又は
少なくとも一列方向にのみ共通となるように分離されて
いる。この分離はポリシリコン７′の充填されたＵ溝７
及びそのＵ溝の下面に設けられたｐ＋埋込領域６による
。このｎ＋埋め込みドレイン２の上には高抵抗のｎ−型
エピタキシャル層５が形成され、このｎ−型エピタキシ
ャル層５の表面部分にｐ＋アゲート及びそのｐ＋アゲー
トの間にｎ＋ソース３がｐ＋ゲート領域４の方がｎ中領
域３よりも深くなるように形成されている。ここで本発
明の縦型構造のＳＩＴではｎ＋領域３又はｎ＋埋め込み
層２のどちらをソースとしても動作が可能であり、読み
出し方法の違いによりそれは決定される。
ＳＩＴのドレイン又はソースとなるｎ＋埋め込みドレイ
ン２（ここでは仮にドレインとする）が各画素毎に又は
少なくとも一列方向にのみ共通となるように分離されて
いる。この分離はポリシリコン７′の充填されたＵ溝７
及びそのＵ溝の下面に設けられたｐ＋埋込領域６による
。このｎ＋埋め込みドレイン２の上には高抵抗のｎ−型
エピタキシャル層５が形成され、このｎ−型エピタキシ
ャル層５の表面部分にｐ＋アゲート及びそのｐ＋アゲー
トの間にｎ＋ソース３がｐ＋ゲート領域４の方がｎ中領
域３よりも深くなるように形成されている。ここで本発
明の縦型構造のＳＩＴではｎ＋領域３又はｎ＋埋め込み
層２のどちらをソースとしても動作が可能であり、読み
出し方法の違いによりそれは決定される。
ｐ＋ゲート４の上には、ゲート酸化膜８を絶縁物としポ
リシリコン４′を電極としたＭＯＳキャパシタが形成さ
れている。このキャパシタが入射光に応じて発生したキ
ャリアを蓄積する。開口率を上げるためｎ＋ソース３は
ポリシリコン３′によって電極がとられ、そのポリシリ
コンの一部分の上にＡＬ’Ｒ極３ が形成されている。
リシリコン４′を電極としたＭＯＳキャパシタが形成さ
れている。このキャパシタが入射光に応じて発生したキ
ャリアを蓄積する。開口率を上げるためｎ＋ソース３は
ポリシリコン３′によって電極がとられ、そのポリシリ
コンの一部分の上にＡＬ’Ｒ極３ が形成されている。
前記ｎ 埋め込みドレイン２はシリコン基板の表面から
電極をとるために、ｎ＋領域２′がシリコン基板の表面
からｎ＋埋め込みドレイン２に接するように形成されて
いる。
電極をとるために、ｎ＋領域２′がシリコン基板の表面
からｎ＋埋め込みドレイン２に接するように形成されて
いる。
以上が本発明の固体撮像装置の光検出器の一画素を構成
するＳＩＴの構造上の特徴である。
するＳＩＴの構造上の特徴である。
第１図はさらに上で説明したＳＩＴと同時プロセスによ
って作られる、読み出し回路を構成するＭＯＳトランジ
スタの１つの概略断面図が示しであるが、これは、ｎ−
型エピタキシャル層５上にｐウェル領域９がその下面が
ｐ型基板１に接するように形成されそのｐウェル上にｎ
“主電極１０．１１が、又そのｐウェル上面にゲート酸
化膜１３、ポリシリコンゲート１２′などが形成されて
いる。
って作られる、読み出し回路を構成するＭＯＳトランジ
スタの１つの概略断面図が示しであるが、これは、ｎ−
型エピタキシャル層５上にｐウェル領域９がその下面が
ｐ型基板１に接するように形成されそのｐウェル上にｎ
“主電極１０．１１が、又そのｐウェル上面にゲート酸
化膜１３、ポリシリコンゲート１２′などが形成されて
いる。
ｐ型シリコン基板１にはＡＬ電極１ が全面に形成され
ており、ｎ 埋め込みドレイン２に対してバイアスをか
けられるようになっている第１図に示される１つのＳＩ
Ｔが一画素を構成し、そのＳＩＴ複数から成る光検出部
と、その光検出部のＭＯＳトランジスタによって構成さ
れた読み出し回路から成る本発明の固体■像装置は、第
２図を参照して以下に説明する本発≠キキ壽明の固体撮
像装置の製造方法の実施例により得ることができる。
ており、ｎ 埋め込みドレイン２に対してバイアスをか
けられるようになっている第１図に示される１つのＳＩ
Ｔが一画素を構成し、そのＳＩＴ複数から成る光検出部
と、その光検出部のＭＯＳトランジスタによって構成さ
れた読み出し回路から成る本発明の固体■像装置は、第
２図を参照して以下に説明する本発≠キキ壽明の固体撮
像装置の製造方法の実施例により得ることができる。
まず、第２図ｆａｔに示す様に比抵抗４〜６Ω・備のｐ
型（１００）Ｓｉ基板１を準備する。裏面に５ｉＯｚ２
１を表面に５ｉＯｉ２０をウェット酸化によって膜厚５
０００人程度人程成する。マスク工程を経て、ｐ＋埋込
層６を、５ｉＯ２２０をマスクとしてＢ（ボロン）を不
純物ドーズ量１ ｘ １０”ｃ１！Ｉ”−”で加速電圧
５０ｋＶでイオン注入しアニールして形成する。ウェッ
ト酸化１こよって酸化し、マスク工程を経て、ｎ＋埋込
み層２を、ＳｉＯ２をマスクとしてＡｓを不純物ドーズ
ｆｆｉ Ｉ Ｘ １０”α″′で加速電圧８０ ｋＶで
イオン注入しアニールして形成する。
型（１００）Ｓｉ基板１を準備する。裏面に５ｉＯｚ２
１を表面に５ｉＯｉ２０をウェット酸化によって膜厚５
０００人程度人程成する。マスク工程を経て、ｐ＋埋込
層６を、５ｉＯ２２０をマスクとしてＢ（ボロン）を不
純物ドーズ量１ ｘ １０”ｃ１！Ｉ”−”で加速電圧
５０ｋＶでイオン注入しアニールして形成する。ウェッ
ト酸化１こよって酸化し、マスク工程を経て、ｎ＋埋込
み層２を、ＳｉＯ２をマスクとしてＡｓを不純物ドーズ
ｆｆｉ Ｉ Ｘ １０”α″′で加速電圧８０ ｋＶで
イオン注入しアニールして形成する。
次に第２図（ｂｌに示す様に表面のＳｉＯ２をエツチン
グ除去し、ウェット酸化によって膜厚６００八程度の５
ｉＯｚ２２をウェット酸化により形成する。
グ除去し、ウェット酸化によって膜厚６００八程度の５
ｉＯｚ２２をウェット酸化により形成する。
次に第２図（Ｃ１に示すようにｎ−型エピタキシャル層
５を成長させる前に、そのｎ−型エピタキシャル層６の
ｐ基板１からのオートドープによるｐ反転を防ぐために
、ＭＯＳトランジスタのｐウェルとなる部分以外をマス
ク工程によりレジスト２３をマスクとし５ｉＯｚ２２を
通してＰ（リン）を５ Ｘ ＩＱ”ｃＩＲ−” ノ不
純物ドース量テＪｉ００”ｋＶ（７）加速電圧でイオン
注入し、第２図（ｄｉに示す様にアニーリングしｎ型の
層２４を形成する。さらに表面を酸化し、Ｓ ｉＯｚの
厚さを１５００人程度Ｌｕておく（ＳｉＯｚ２５）。こ
のとき裏面には保護のためのポリシリコン２６を例えば
ＬＰＣＶＤ法などにより形成しておく。
５を成長させる前に、そのｎ−型エピタキシャル層６の
ｐ基板１からのオートドープによるｐ反転を防ぐために
、ＭＯＳトランジスタのｐウェルとなる部分以外をマス
ク工程によりレジスト２３をマスクとし５ｉＯｚ２２を
通してＰ（リン）を５ Ｘ ＩＱ”ｃＩＲ−” ノ不
純物ドース量テＪｉ００”ｋＶ（７）加速電圧でイオン
注入し、第２図（ｄｉに示す様にアニーリングしｎ型の
層２４を形成する。さらに表面を酸化し、Ｓ ｉＯｚの
厚さを１５００人程度Ｌｕておく（ＳｉＯｚ２５）。こ
のとき裏面には保護のためのポリシリコン２６を例えば
ＬＰＣＶＤ法などにより形成しておく。
次に第２図（ｅ）に示す様に表面の５ｉＣｈ２５を全面
にわたってエツチング除去し、厚さ５〜６μｍ程度の高
抵抗のｎ−型エピタキシャル層５を形成する。このｎ−
型エピタキシャル層５の厚さは光検出器となるＳＩＴの
電気的特性や分光感度特性などを考慮して決定される。
にわたってエツチング除去し、厚さ５〜６μｍ程度の高
抵抗のｎ−型エピタキシャル層５を形成する。このｎ−
型エピタキシャル層５の厚さは光検出器となるＳＩＴの
電気的特性や分光感度特性などを考慮して決定される。
このときｐ＋埋込み居６、ｎ＋埋込み層２はｎ−型エピ
タキシャル層中にも拡散して広がっている。
タキシャル層中にも拡散して広がっている。
更に第２図ば）に示す様に裏面のポリシリコン２６をエ
ツチング除去し、表面にはウェット酸化によって膜厚６
００人程人程５ｉＯ２２７を形成する。
ツチング除去し、表面にはウェット酸化によって膜厚６
００人程人程５ｉＯ２２７を形成する。
マスク工程を経てレジスト２８をマスクとして５ｉＯｚ
２７を通してＢを２ Ｘ １０”α−２の不純物ドーズ
量で１００ ｋＶの加速電圧でイオン注入し、第２図（
ｇｌに示すよう１こアニーリングしｐウェル９を形成す
るが、後の工程を考えＢの熱拡散深さは所望のものより
浅くなっている。
２７を通してＢを２ Ｘ １０”α−２の不純物ドーズ
量で１００ ｋＶの加速電圧でイオン注入し、第２図（
ｇｌに示すよう１こアニーリングしｐウェル９を形成す
るが、後の工程を考えＢの熱拡散深さは所望のものより
浅くなっている。
次に、５ｉＯ２２７をさらにウェット酸化によって膜厚
５５００人程度人程る。（ＳｉＯｚ２９）マスク工程を
経てレジスト３０をマスクとしてＳｉＯ’ｌヒＳｉをエ
ツチングして深さ４〜５μｍ、幅３μｍ程度のＵ溝７を
形成する。
５５００人程度人程る。（ＳｉＯｚ２９）マスク工程を
経てレジスト３０をマスクとしてＳｉＯ’ｌヒＳｉをエ
ツチングして深さ４〜５μｍ、幅３μｍ程度のＵ溝７を
形成する。
さらに第２図（ｈｌに示す様にＳｉをスライドエツチン
グし、Ｕａの壁面をドライ酸化によって膜厚１５００人
の５ｉＯｚ７’を形成する。ポリシリコン３１をＵ溝７
に充填するように、例えばＬＰＧＶＤなどによって形成
する。ポリシリコン３１．５ｉＯ２２９をＵ溝７部分を
除いてエツチング除去する。
グし、Ｕａの壁面をドライ酸化によって膜厚１５００人
の５ｉＯｚ７’を形成する。ポリシリコン３１をＵ溝７
に充填するように、例えばＬＰＧＶＤなどによって形成
する。ポリシリコン３１．５ｉＯ２２９をＵ溝７部分を
除いてエツチング除去する。
次に、第２図（１＋に示す様にウェット酸化によって膜
厚５０００人程度Ｏ３ｉＯｚ３２を形成する。
厚５０００人程度Ｏ３ｉＯｚ３２を形成する。
Ｕ溝７はポリシリコン７′によって充填されている。
更に第２図（ｊｌに示す様にマスク工程を経て、ｎ＋埋
込み層の電極領域２′を、領域２′の上面がエツチング
除去された５ｉＯ２３２をマスクとしＰをデポさせ、ｐ
を熱拡散法により拡散しｎ＋電極領域２′を形成するが
、後の工程を考えてｐの熱拡散深さは所望の深さよりは
浅くなっている。
込み層の電極領域２′を、領域２′の上面がエツチング
除去された５ｉＯ２３２をマスクとしＰをデポさせ、ｐ
を熱拡散法により拡散しｎ＋電極領域２′を形成するが
、後の工程を考えてｐの熱拡散深さは所望の深さよりは
浅くなっている。
次に、第２図（ｋ） ｌこ示す様にＰＳＧ３３．５ｉ（
ｈ３２をエツチング除去した後、膜厚６００人程人程５
ｉＣｈ３４を形成し、ＭＯＳｌ−ランジスタのｐ＋チャ
ンネルストッパ領域１６となる領域に、マスク工程を経
てｐ＋チャンネルストッパ領域１６となる部分の上面が
取り除かれたレジスト３６及び５ｉ３Ｎ４３５をマスク
としてＢを不純物ドーズ量５ Ｘ ＩＱ”ｃＭ−”
テ加速電圧１００ ｋＶ ティオン注入する。５ｉｓＮ
４３５は例えばＣＶＤ法などによって形成する。
ｈ３２をエツチング除去した後、膜厚６００人程人程５
ｉＣｈ３４を形成し、ＭＯＳｌ−ランジスタのｐ＋チャ
ンネルストッパ領域１６となる領域に、マスク工程を経
てｐ＋チャンネルストッパ領域１６となる部分の上面が
取り除かれたレジスト３６及び５ｉ３Ｎ４３５をマスク
としてＢを不純物ドーズ量５ Ｘ ＩＱ”ｃＭ−”
テ加速電圧１００ ｋＶ ティオン注入する。５ｉｓＮ
４３５は例えばＣＶＤ法などによって形成する。
更に第２図＋０１ｉこ示す様にマスク工程を経てＭＯＳ
トランジスタを形成するところを除いて５ｉ３Ｎ４３５
をプラズマエツチングで取り除く。
トランジスタを形成するところを除いて５ｉ３Ｎ４３５
をプラズマエツチングで取り除く。
次に、第２図（ｍ＋に示す様に５ｉ３Ｎ４３５をマスク
としてＬＯＧＯ３によってフィールド酸化膜１４を形成
するが、５ｊｓＮａ３５をプラズマエツチングによって
除去した後、マスク工程を経てＳＩＴのｐ＋アゲート及
びｎ＋ソース又はドレイン３となるそれぞれの上面はエ
ツチング除去されている。さらに前記ＬＯＧＯ３とそれ
につづくアニーリングによってｎ中電極領域２′及びｐ
ウェル９、ｐ＋チャンネルストッパ領域１０が熱拡散に
よってそれぞれ所望の深さに形成される。
としてＬＯＧＯ３によってフィールド酸化膜１４を形成
するが、５ｊｓＮａ３５をプラズマエツチングによって
除去した後、マスク工程を経てＳＩＴのｐ＋アゲート及
びｎ＋ソース又はドレイン３となるそれぞれの上面はエ
ツチング除去されている。さらに前記ＬＯＧＯ３とそれ
につづくアニーリングによってｎ中電極領域２′及びｐ
ウェル９、ｐ＋チャンネルストッパ領域１０が熱拡散に
よってそれぞれ所望の深さに形成される。
次に、第２図＋０１に示す様にウェット酸化によって６
００人程人程厚さの５ｉＯ２３７を第２図＋０１の工程
でエツチング除去された５ｉＯｚ１４の部分（ＳＩＴの
ｐ＋アゲートびｎ＋ソース又はドレインとなるそれぞれ
の領域の上面）１こ形成する。Ａ６羽を蒸着するが、Ｍ
ＯＳトランジスタの領域とＳＩＴのｎ＋ソース又はドレ
インとなる領域の上面を除いてマスク工程を経てエツチ
ング除去する。更に第２図＋０１に示す様にこのＡ１３
８とＳ １ｏｚ１４をマスクとしてＢを不純物ドーズ量
５ Ｘ １０１５ｃｌ！１−２で加速電圧５０ｋＶでイ
オン注入し、Ａ１３８をエツチング除去した後アニーリ
ングしてＳＩＴのｐ＋アゲートを深さ３μｍ程度に形成
する。このｐ＋アゲートの間隔及び深さがＳＩＴの特性
を最も良く決めるものの１つであり、あらかじめ光検出
器として最適なＳＩＴとなるよう決められる。５ｉＯ２
３７をスライドエツチングにより除去する。
００人程人程厚さの５ｉＯ２３７を第２図＋０１の工程
でエツチング除去された５ｉＯｚ１４の部分（ＳＩＴの
ｐ＋アゲートびｎ＋ソース又はドレインとなるそれぞれ
の領域の上面）１こ形成する。Ａ６羽を蒸着するが、Ｍ
ＯＳトランジスタの領域とＳＩＴのｎ＋ソース又はドレ
インとなる領域の上面を除いてマスク工程を経てエツチ
ング除去する。更に第２図＋０１に示す様にこのＡ１３
８とＳ １ｏｚ１４をマスクとしてＢを不純物ドーズ量
５ Ｘ １０１５ｃｌ！１−２で加速電圧５０ｋＶでイ
オン注入し、Ａ１３８をエツチング除去した後アニーリ
ングしてＳＩＴのｐ＋アゲートを深さ３μｍ程度に形成
する。このｐ＋アゲートの間隔及び深さがＳＩＴの特性
を最も良く決めるものの１つであり、あらかじめ光検出
器として最適なＳＩＴとなるよう決められる。５ｉＯ２
３７をスライドエツチングにより除去する。
次に、第２図（ｐ）に示す様にＳＩＴのｐ＋ゲート上の
ＭＯＳキャパシタを構成するＳｉｎｇ ８及びＭＯＳｌ
−ランジスタのゲート酸化膜１３を形成するが、これは
例えば１１００℃においてＯｚ＋ＨＣ＃の雰囲気中で約
１３分酸化することにより得られた厚さ７００人程人程
５ｉＣｈ膜である。
ＭＯＳキャパシタを構成するＳｉｎｇ ８及びＭＯＳｌ
−ランジスタのゲート酸化膜１３を形成するが、これは
例えば１１００℃においてＯｚ＋ＨＣ＃の雰囲気中で約
１３分酸化することにより得られた厚さ７００人程人程
５ｉＣｈ膜である。
次にＭＯＳトランジスタをデプレション型とするか、エ
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。第２図（ｐｌ
ではＥ／Ｄ Ｍ ＯＳインバータの負荷トランジスタと
なるデプレション型のＭＯＳトランジスタを形成する場
合を示している。このＭＩＷＰをレジスト３９をマスク
として例えば不純物ドーズ量２−ＯＸ １０”ｃ＊−”
で加速電圧１２０ｋＶでイオン注入する。エンハンスメ
ント型とする場合はＢを例えば不純物ドースｆ！に５
ｘｌＯ”ｔｙｔｔ−”テ加速電圧６０ｋｖティオン注入
する。
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。第２図（ｐｌ
ではＥ／Ｄ Ｍ ＯＳインバータの負荷トランジスタと
なるデプレション型のＭＯＳトランジスタを形成する場
合を示している。このＭＩＷＰをレジスト３９をマスク
として例えば不純物ドーズ量２−ＯＸ １０”ｃ＊−”
で加速電圧１２０ｋＶでイオン注入する。エンハンスメ
ント型とする場合はＢを例えば不純物ドースｆ！に５
ｘｌＯ”ｔｙｔｔ−”テ加速電圧６０ｋｖティオン注入
する。
更Ｉζ、第２図（ｑ）に示す様ｌこマスク工程を経てレ
ジスト４０をマスクとしてＳＩＴのｎ＋ソース又はドレ
イン３の電極をとるためのコンタクトホールとＭＯＳト
ランジスタの電極をとるためのコンタクトホールを５ｉ
Ｏｚをエツチング除去して形成する。
ジスト４０をマスクとしてＳＩＴのｎ＋ソース又はドレ
イン３の電極をとるためのコンタクトホールとＭＯＳト
ランジスタの電極をとるためのコンタクトホールを５ｉ
Ｏｚをエツチング除去して形成する。
次に、第２図（ｒｌに示す様ｌｃｐがドープされたｎ型
ポリシリ：７：／（ＤＯＰＯ３）をＣＶＤ法によって表
面に形成し、ＳＩＴのｐ＋アゲート上のポリシリコン電
極４’、Ｓ Ｉ Ｔのソース又はドレイン３のポリシリ
コン電極３’、ＭＯＳトランジスタの絶縁ゲート電極１
２’、Ｍ ＯＳトランジスタのドレイン電極１０′及び
図中には示されていないが配線として用いるポリシリコ
ンなどを除いて、マスク工程を経てレジストをマスクと
してＤＯＰＯ３をプラズマエツチングによって取り除く
。
ポリシリ：７：／（ＤＯＰＯ３）をＣＶＤ法によって表
面に形成し、ＳＩＴのｐ＋アゲート上のポリシリコン電
極４’、Ｓ Ｉ Ｔのソース又はドレイン３のポリシリ
コン電極３’、ＭＯＳトランジスタの絶縁ゲート電極１
２’、Ｍ ＯＳトランジスタのドレイン電極１０′及び
図中には示されていないが配線として用いるポリシリコ
ンなどを除いて、マスク工程を経てレジストをマスクと
してＤＯＰＯ３をプラズマエツチングによって取り除く
。
次に、第２図ｆｓｌに示す様に５ｉＣｈ・１４とＤＯＰ
Ｏ８をマスクとして５ｉＯｚ１３を通してｐを不純物ド
ーズ量３ Ｘ ＩＱ１６ａｒｔ−”で加速電圧１１０ｋ
Ｖでイオン注入し、Ｐ Ｓ Ｇｔ−ＣＶＤによって厚さ
４０００人程度人程成した後アニーリングによってＭＯ
３Ｉ−ランジスタのｎ＋ソース１０及びｎ＋ドレイン１
１を深さ約１，５μ７７２に、ＳＩＴのｎ”ソース又は
ドレイン３を深さ約１μｍに形成する。
Ｏ８をマスクとして５ｉＯｚ１３を通してｐを不純物ド
ーズ量３ Ｘ ＩＱ１６ａｒｔ−”で加速電圧１１０ｋ
Ｖでイオン注入し、Ｐ Ｓ Ｇｔ−ＣＶＤによって厚さ
４０００人程度人程成した後アニーリングによってＭＯ
３Ｉ−ランジスタのｎ＋ソース１０及びｎ＋ドレイン１
１を深さ約１，５μ７７２に、ＳＩＴのｎ”ソース又は
ドレイン３を深さ約１μｍに形成する。
更に第２図ｆｔ＋に示すようにＡｌ電極をとるためニコ
ンタクトホール４１を形成するが、２回のマスク工程を
経て、ＰＳＧ、５ｉ（ｈの順にエツチングして形成する
。
ンタクトホール４１を形成するが、２回のマスク工程を
経て、ＰＳＧ、５ｉ（ｈの順にエツチングして形成する
。
次１ど、第２図（ｕ）１ζ示す様に裏面の５ｔｏｚをエ
ツチング除去し、表面と裏面にＡｌを蒸着し、マスク工
程を経て不要なＡｌをエツチング除去する。
ツチング除去し、表面と裏面にＡｌを蒸着し、マスク工
程を経て不要なＡｌをエツチング除去する。
以上第２図を参照して説明した本発明の製造方法は微弱
光検出感度に優れ、画素分離が完全ジスタを同一のシリ
コン基板上に同時プロセスで製作するのに適した製造方
法で、使用するマスクも１７枚と少なくて済む。
光検出感度に優れ、画素分離が完全ジスタを同一のシリ
コン基板上に同時プロセスで製作するのに適した製造方
法で、使用するマスクも１７枚と少なくて済む。
上で説明した製造方法ではｐ基板上に製作する方法につ
いて説明したが、同様の製造方法で、不純物密度が１０
１８（７）−３以上のｐ＋の基板上に厚さ約５μ程度で
不純物密度が１０１２〜ＩＱ１４ａＩ！””のｐ一層を
有する基板上に製作してもよい。この基板を使うことで
ｐ基板のバイアス電圧の効き方を良くすることができる
。
いて説明したが、同様の製造方法で、不純物密度が１０
１８（７）−３以上のｐ＋の基板上に厚さ約５μ程度で
不純物密度が１０１２〜ＩＱ１４ａＩ！””のｐ一層を
有する基板上に製作してもよい。この基板を使うことで
ｐ基板のバイアス電圧の効き方を良くすることができる
。
次に本発明の固体撮像装置を構成する光検出器のＳＩＴ
のマトリクスの構成方法とその光検出部の読み出し方法
を回路例を上げて本発明の固体撮像装置の動作をあわせ
て簡単に説明する。
のマトリクスの構成方法とその光検出部の読み出し方法
を回路例を上げて本発明の固体撮像装置の動作をあわせ
て簡単に説明する。
第３図ｆａｔに本発明の固体撮像装置の構成と読み出し
回路の１例を、第３図（Ｃ）に読み出しパルスのタイミ
ングチャートを示す。
回路の１例を、第３図（Ｃ）に読み出しパルスのタイミ
ングチャートを示す。
第３図ｆａｔに示した本発明の固体撮像装置の構成と読
み出し回路例では、第１図に示した本発明の光検出器と
なる５ＩＴ５０はｎ＋埋め込み層２をソースとし、ｎ−
エピタキシャル層５の表面に設けられたｎ＋領域３をド
レインとする倒立動作で、ゲート上に設けられたＭＯＳ
キャパシタ５１の一方の電極４′ が垂直アドレス線８
ｏに接続され、ソースはその垂直アドレス線（資）に平
行な埋め込み線８２に、ドレインは水平出力線８１に接
続されている。第３図（Ｃ）のパルスタイミングに従っ
て、まずＯＴによってトランスファーＭＯＳトランジス
タ５３がＯＮ状態のときにＯＰによってプリチャージＭ
ＯＳトランジスタ５２をＯＮ状態１こすることによって
水平出力線８１はプリチャージ電源５７によっである電
位（それは５ＩＴ５０の動作点によって決められる）に
充電され、その後垂直アドレス線８０にＯＧ なるパル
スが加えられると、埋め込み線８２に接続されたスイッ
チＭＯＳトランジスタ５９がＯＮ状態となるとともに、
その垂直アドレス線１こ接続されている−列のＳＩＴは
、一定の期間ＴＬＩに５ＩＴ５０に入射した光によって
チャンネル内の空乏層で発生したホールがｐ＋アゲート
に蓄積されていてゲートをバイアスしていてそこへＸａ
なるパルスがキャパシタ５１を通して加えられると入
射光に応じた放電を起す。従ってＯＧのパルス電位はＳ
ＩＴの特性上最適な値に設定されている。
み出し回路例では、第１図に示した本発明の光検出器と
なる５ＩＴ５０はｎ＋埋め込み層２をソースとし、ｎ−
エピタキシャル層５の表面に設けられたｎ＋領域３をド
レインとする倒立動作で、ゲート上に設けられたＭＯＳ
キャパシタ５１の一方の電極４′ が垂直アドレス線８
ｏに接続され、ソースはその垂直アドレス線（資）に平
行な埋め込み線８２に、ドレインは水平出力線８１に接
続されている。第３図（Ｃ）のパルスタイミングに従っ
て、まずＯＴによってトランスファーＭＯＳトランジス
タ５３がＯＮ状態のときにＯＰによってプリチャージＭ
ＯＳトランジスタ５２をＯＮ状態１こすることによって
水平出力線８１はプリチャージ電源５７によっである電
位（それは５ＩＴ５０の動作点によって決められる）に
充電され、その後垂直アドレス線８０にＯＧ なるパル
スが加えられると、埋め込み線８２に接続されたスイッ
チＭＯＳトランジスタ５９がＯＮ状態となるとともに、
その垂直アドレス線１こ接続されている−列のＳＩＴは
、一定の期間ＴＬＩに５ＩＴ５０に入射した光によって
チャンネル内の空乏層で発生したホールがｐ＋アゲート
に蓄積されていてゲートをバイアスしていてそこへＸａ
なるパルスがキャパシタ５１を通して加えられると入
射光に応じた放電を起す。従ってＯＧのパルス電位はＳ
ＩＴの特性上最適な値に設定されている。
このときｐ＋アゲートに蓄積されたホールはソースには
き出され一定のポテンシャルにリフレッシュされる。
き出され一定のポテンシャルにリフレッシュされる。
またＯＧによって選択されない垂直アドレス線上のＳＩ
Ｔは埋め込み線のスイッチＭＯＳトランジスタがＯＦＦ
’状態１こあるので、入射光に応じてチャンネルのポテ
ンシャルが下がっていても水平出力線の放電には寄与し
ない。
Ｔは埋め込み線のスイッチＭＯＳトランジスタがＯＦＦ
’状態１こあるので、入射光に応じてチャンネルのポテ
ンシャルが下がっていても水平出力線の放電には寄与し
ない。
次にＯＧの立下がりとともにトランスファーＭＯＳトラ
ンジスタ５３をＯＦＦ状態にすることによってＳＩＴの
放電量がトランスファーキャパシタ５５の放電量として
そのトランスファーキャパシタ５５に記憶される。水平
シフトレジスタ７１からＪ２１’ｓ なるパルスを第
３図（Ｃ１のパルスタイミングに従って発生させ、その
Ｏ３によってスイッチＭＯＳトランジスタ５４を順次Ｏ
Ｎ状態にすることによってトランスファーキャパシタ５
５に記憶された光情報を、トランスファーキャパシタ５
５のビデオ電源５８による充電によって負荷抵抗５６に
よる電圧降下として出力端子６０に順次プリチャージＭ
ＯＳトランジスタ５２、トランスフｙ−ＭＯＳトランジ
スタ５３、スイッチＭＯＳトランジスタ５４．５９及び
垂直シフトレジスタ７０、水平シフトレジスタ７１が同
時プロセスによってＳＩＴと同一基板上につくられたＭ
ＯＳトランジスタから成っている。
ンジスタ５３をＯＦＦ状態にすることによってＳＩＴの
放電量がトランスファーキャパシタ５５の放電量として
そのトランスファーキャパシタ５５に記憶される。水平
シフトレジスタ７１からＪ２１’ｓ なるパルスを第
３図（Ｃ１のパルスタイミングに従って発生させ、その
Ｏ３によってスイッチＭＯＳトランジスタ５４を順次Ｏ
Ｎ状態にすることによってトランスファーキャパシタ５
５に記憶された光情報を、トランスファーキャパシタ５
５のビデオ電源５８による充電によって負荷抵抗５６に
よる電圧降下として出力端子６０に順次プリチャージＭ
ＯＳトランジスタ５２、トランスフｙ−ＭＯＳトランジ
スタ５３、スイッチＭＯＳトランジスタ５４．５９及び
垂直シフトレジスタ７０、水平シフトレジスタ７１が同
時プロセスによってＳＩＴと同一基板上につくられたＭ
ＯＳトランジスタから成っている。
トランスファーキャパシタ５５を大きくすることで出力
を大きくすることができるが、このトランスファーキャ
パシタはＭＯＳトランジスタのｐ＋チャンネルストッパ
１６上に、ＳＩＴのｐ＋アゲート上の絶縁ポリシリコン
ゲートをつくる工程とまったく同じ工程でポリシリコン
電極をつくることで製作することができる。
を大きくすることができるが、このトランスファーキャ
パシタはＭＯＳトランジスタのｐ＋チャンネルストッパ
１６上に、ＳＩＴのｐ＋アゲート上の絶縁ポリシリコン
ゲートをつくる工程とまったく同じ工程でポリシリコン
電極をつくることで製作することができる。
垂直シフトレジスタ７０及び水平シフトレジスタ７１は
例えばＥ／ＤＭＯＳインバータによるシフトレジスタと
スーパーバッファによって構成することができる。
例えばＥ／ＤＭＯＳインバータによるシフトレジスタと
スーパーバッファによって構成することができる。
第３図（ｂｌに本発明の固体撮像装置の読み出し方法の
別の一例を、第３図（Ｃ）に読み出しパルスのタイミン
グチャートを示す。
別の一例を、第３図（Ｃ）に読み出しパルスのタイミン
グチャートを示す。
第３図（ｂ）に示す読み出し方法例では、第１図に示し
た本発明の光検出器となる５ＩＴ５０は正立動作である
。つまりｎ中塊め込み層２をドレインとし、ｎ−エピタ
キシャル届５の表面のｎ＋領域３をソースとして用いる
。
た本発明の光検出器となる５ＩＴ５０は正立動作である
。つまりｎ中塊め込み層２をドレインとし、ｎ−エピタ
キシャル届５の表面のｎ＋領域３をソースとして用いる
。
回路の構成は第３図（ａｌと同じである。
第３図ｆｃｌのパルスタイミングに従って、まずＯＴに
よってトランスファーＭＯＳｌ−ランジメタ５３がＯＮ
状態のときにＯｐ によってプリチャージＭＯＳトラン
ジスタ５２をＯＮ状態１こすることによって水平出力線
をＯ電圧にし１次に垂直アドレス線８０に、１２１’ａ
なるパルスが加えられると、埋め込み線８２に接続
されたスイッチＭＯＳトランジスタ５９がＯＮ状態とな
ってビデオ電源５７／によってＳＩＴをバイアスすると
ともに、その垂直アドレス線に接続されている一列のＳ
ＩＴは、入射光量に応じた放電をし、水平出力線８１を
充電する。
よってトランスファーＭＯＳｌ−ランジメタ５３がＯＮ
状態のときにＯｐ によってプリチャージＭＯＳトラン
ジスタ５２をＯＮ状態１こすることによって水平出力線
をＯ電圧にし１次に垂直アドレス線８０に、１２１’ａ
なるパルスが加えられると、埋め込み線８２に接続
されたスイッチＭＯＳトランジスタ５９がＯＮ状態とな
ってビデオ電源５７／によってＳＩＴをバイアスすると
ともに、その垂直アドレス線に接続されている一列のＳ
ＩＴは、入射光量に応じた放電をし、水平出力線８１を
充電する。
次にＯＧの立下りとともにトランスファーＭＯＳトラン
ジスタ５３をＯＦＦ状態にすることでＳＩＴの放電量が
トランスファーキャパシタ５５１こ充電された電荷量と
して記憶される。水平シフトレジスタからＯ５なるパル
スを第３図（Ｃ１のパルスタイミングに従って発生させ
、そのＪ２１’ｓによってスイッチＭＯＳトランジスタ
５４を順次ＯＮ状態にすることによってトランスファー
キャパシタ５５に記憶された光情報を、負荷抵抗５６に
よる放電として出力端子６０に順次電気信号として出力
される。
ジスタ５３をＯＦＦ状態にすることでＳＩＴの放電量が
トランスファーキャパシタ５５１こ充電された電荷量と
して記憶される。水平シフトレジスタからＯ５なるパル
スを第３図（Ｃ１のパルスタイミングに従って発生させ
、そのＪ２１’ｓによってスイッチＭＯＳトランジスタ
５４を順次ＯＮ状態にすることによってトランスファー
キャパシタ５５に記憶された光情報を、負荷抵抗５６に
よる放電として出力端子６０に順次電気信号として出力
される。
以下同様に垂直シフトレジスタ７０からＯＧなるパルス
を発生させて垂直アドレス線を選択していく。
を発生させて垂直アドレス線を選択していく。
本発明の固体撮像装置はその構造において主電極の一方
が隣接画素間で分離されることからＳＩＴの特性として
ノーマリ−オフ型のみならず電流増幅率を高く設計した
ノーマリ−オン型に近いデバイスをも集積化配列するこ
とができるため極めて高光感度な固体撮像装置が提供で
きる。
が隣接画素間で分離されることからＳＩＴの特性として
ノーマリ−オフ型のみならず電流増幅率を高く設計した
ノーマリ−オン型に近いデバイスをも集積化配列するこ
とができるため極めて高光感度な固体撮像装置が提供で
きる。
第４図は本発明による固体撮像装置；こよる光電変換特
性を示す図である。横軸は入射光量で。
性を示す図である。横軸は入射光量で。
入射光の波長は６５５ｎｍである。たて軸は出力端子６
０での出力電圧で暗状態との出力電圧差をとっている。
０での出力電圧で暗状態との出力電圧差をとっている。
本発明１こよる光電変換特性は第３図ｆｂｌによる読み
出し方法Ｉこよって得られたものである。
出し方法Ｉこよって得られたものである。
従来のＳＩＴイメージセンサに比較して極めて高光感度
なことがわかる。Ｓ／Ｎ比６０ ｄＢ 以上、ダイナ
ミックレンジ８０ｄＢ以上及び最小受光パワー５ Ｘ
１０−’μＷ ／ ｃＩＩＩ！以下という値を達成して
いる。
なことがわかる。Ｓ／Ｎ比６０ ｄＢ 以上、ダイナ
ミックレンジ８０ｄＢ以上及び最小受光パワー５ Ｘ
１０−’μＷ ／ ｃＩＩＩ！以下という値を達成して
いる。
さらに第５図は本発明の固体撮像装置の光電変換特性の
ｒ特性がｐ基板のバイアスを変えることで可変すること
ができることを表す図で、横軸は入射光量で、入射光の
波長は６５５ｎｍである。たて軸は出力端子６０にあら
れれた出力電圧の暗状態との出力電圧差をとっている。
ｒ特性がｐ基板のバイアスを変えることで可変すること
ができることを表す図で、横軸は入射光量で、入射光の
波長は６５５ｎｍである。たて軸は出力端子６０にあら
れれた出力電圧の暗状態との出力電圧差をとっている。
読み出し方法は第３図（ｂ）に示したものである。基板
のソースに対するバイアスをＯ〜−５ｖと変化させるこ
とによってｒ値を０．４２から５と変化させている。
のソースに対するバイアスをＯ〜−５ｖと変化させるこ
とによってｒ値を０．４２から５と変化させている。
第６図は分光感度特性である。入射光量を一定１こ保ち
ながら波長を４００ ｎ ｍから１０１０ ｎｍと変化
させである。本発明の固体撮像装置は従来のＳＩＴイメ
ージセンサと比較して短波長の感度が非常に向上してい
ることがわかる。
ながら波長を４００ ｎ ｍから１０１０ ｎｍと変化
させである。本発明の固体撮像装置は従来のＳＩＴイメ
ージセンサと比較して短波長の感度が非常に向上してい
ることがわかる。
第１図はＳＩＴとＭＯＳトランジスタの概略断面図、第
２図はＳＩＴとＭＯＳトランジスタの同時プロセスの説
明のための概略断面図、第３図は本発明の固体撮像装置
の動作の説明のた巳 めの図、第４図、第５図、第６図は発明の詳細な説明す
るための図で、それぞれ光電変換特性の比較、ｒ特性、
分光感度特性の図である。
２図はＳＩＴとＭＯＳトランジスタの同時プロセスの説
明のための概略断面図、第３図は本発明の固体撮像装置
の動作の説明のた巳 めの図、第４図、第５図、第６図は発明の詳細な説明す
るための図で、それぞれ光電変換特性の比較、ｒ特性、
分光感度特性の図である。
Claims (4)
- （１）縦型静電誘導トランジスタを１画素の光検出器と
する固体撮像装置で、その縦型静電誘導トランジスタが
、高抵抗な第１の層とその第１の層とは導電型の異なる
低抵抗な第２の層からなるシリコンウェハに作られた、
前記第１の層の表面に形成された少なくとも１つの第１
の主電極領域、その第１の主電極領域をはさむように前
記第１の層の表面から前記第１の主電極より深く形成さ
れたゲート領域、そのゲート領域の上面に少なくともそ
の一部分に第１の絶縁物によって絶縁され前記ゲ ート領域とキャパシタを形成するよう設けられた第１の
絶縁ゲート領域を備えた縦型静電誘導トランジスタで、
第２の主電極が前記第１の層と前記第２の層の間に前記
第２の層とは導電型の異なる、前記第１の主電極と対向
して設けられた低抵抗な第１の領域から成り、その第１
の領域は表面から電極をとれるように前記第１の領域と
導電型の同じ第２の領域が表面から前記第１の領域に接
するよう形成されており、隣接した前記縦型静電誘導ト
ランジスタが壁面が第２の絶縁物によって覆われた第１
のポリシリコンが充填されたＵ溝によって分離され、前
記第１の領域も前記Ｕ溝とそのＵ溝の下面に設けられた
前記第１の領域とは導電型の異なる低抵抗な第３の領域
によって分離されていることを特徴とする固体撮像装置
。 - （２）前記固体撮像装置の走査のためのスイッチＭＯＳ
トランジスタと、前記固体撮像装置の読み出しのための
走査パルスを発生させるシフトレジスタを構成するＭＯ
Ｓトランジスタが前記固体撮像装置の前記第１の層中に
前記第２の層と導電型の同じウェルが第２の層に接する
ように形成され、前記ＭＯＳトランジスタの第３の主電
極及び第４の主電極が前記ウェルの上面に形成され第２
のポリシリコ ンが第３の絶縁物で絶縁されて前記ＭＯＳトランジスタ
の第２の絶縁ゲート領域となるよう製作されて前記固体
撮像装置の読み出し 回路となっていることを特徴とする前記特許請求の範囲
第１項記載の固体撮像装置。 - （３）前記縦型静電誘導トランジスタからなる光検出器
の光電変換特性のγ特性を、前記第２の層と前記第１の
領域との電位を変化させることで制御することを特徴と
する前記特許請求の範囲第１項又は第２項記載の固体撮
像装置。 - （４）前記縦型静電誘導トランジスタと前記ＭＯＳトラ
ンジスタを前記シリコンウェハ上に同時に製作する前記
特許請求の範囲第２項記載の固体撮像装置の製造方法に
おいて、 （ｉ）前記第２の層となるシリコン基板上に前記第３の
領域を形成するための第１の不純 物ドーピングをしアニーリングによって前 記第３の領域を形成し、さらに前記第２の 層となる前記シリコン基板上に前記第１の 領域を形成するための第２の不純物ドーピ ングをしアニーリングによって前記第１の 領域を形成することによって前記第３の領 域が前記第１の領域よりも前記シリコン 基板に深く形成した後、 （ｉｉ）前記シリコン基板上に前記第１の領域及び前記
第３の領域をはさむように前記第１ の層をシリコンのエピタキシャル成長によ って形成するが、前記シリコン基板からの オートドープによって前記第１の層の前記 縦型静電誘導トランジスタのチャンネルと なる部分が所望の導電型及び所望の比抵抗 率とならないことを防ぐために前記第１の 層と導電型の同じ第３の層を前記シリコン 基板の前記第１の領域及び第３の領域と同 じ面の前記ウェルの形成される部分を除い た部分に形成した後前記エピタキシャル 成長を行い、 （ｉｉｉ）前記第１の層の上面から前記ＭＯＳトランジ
スタの前記ウェルを形成するための第 ３の不純物ドーピングを行いアニーリング によって前記ウェルよりも浅い領域を作り、（ｉｖ）前
記Ｕ溝を形成するためのエッチングを行い、前記Ｕ溝を
前記第３の領域に達する 深さに形成し、前記Ｕ溝表面に前記第２の 絶縁物となる第１の酸化膜を形成し、第１ のポリシリコンで充填し、 （ｖ）前記第２の領域を形成するための第３の不純物ド
ーピング、前記ＭＯＳトランジス タのチャンネルストッパを形成するための 第４の不純物ドーピングを行った後、アニ ーリングによって前記ウェル、前記第２の 領域、前記チャンネルストッパを形成し、 （ｖｉ）前記ＭＯＳトランジスタを形成する部分以外の
前記第１の層の上面にＬＯＣＯＳに よってフィールド酸化膜を形成し、前記縦 型静電誘導トランジスタの前記ゲート領域
と前記第１の主電極領
域をセルフアラインにて形成するために前記フィールド
酸化膜 の前記ゲート領域の上面部分と前記フィー ルド酸化膜の前記第１の主電極領域の上面 部分を同時に同じマスクによって除去し、 （ｖｉｉ）前記縦型静電誘導トランジスタの前記ゲート
領域の形成後、前記第２の絶縁物とな る第２の酸化膜及び前記第１の絶縁物とな る第３の酸化膜を同時に形成し、 （ｖｉｉｉ）前記ＭＯＳトランジスタのチャンネルドー
プを行った後、 （ｉｘ）前記縦型静電誘導トランジスタの前記ゲート領
域と前記キャパシタを形成するため の前記第１の絶縁ゲート領域及び前記第１ の主電極領域及び前記第１の主電極の第１ の電極領域と前記ＭＯＳトランジスタの前 記第２の絶縁ゲート領域及び前記第３の主 電極の第２の電極領域及び前記第４の主電 極の第３の電極領域としてＤＯＰＯＳを同 時に形成し、 （ｘ）前記縦型静電誘導トランジスタの前記第１の主電
極領域と、前記ＭＯＳトランジス タの前記第３の主電極及び前記第４の主電 極を同時に形成する ことを特徴とする前記特許請求の範囲第２項記載の固体
撮像装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238832A JPH069236B2 (ja) | 1986-10-07 | 1986-10-07 | 固体撮像装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238832A JPH069236B2 (ja) | 1986-10-07 | 1986-10-07 | 固体撮像装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6393149A true JPS6393149A (ja) | 1988-04-23 |
| JPH069236B2 JPH069236B2 (ja) | 1994-02-02 |
Family
ID=17035935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238832A Expired - Fee Related JPH069236B2 (ja) | 1986-10-07 | 1986-10-07 | 固体撮像装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069236B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086826A (ja) * | 2001-09-12 | 2003-03-20 | Hamamatsu Photonics Kk | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
| EP1551062A2 (en) * | 2003-12-30 | 2005-07-06 | Dongbu Electronics Co., Ltd. | Complementary metal oxide semiconductor image sensor and method for fabricating the same |
| EP1381087A3 (en) * | 2002-07-10 | 2005-09-14 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device |
| JP2006059842A (ja) * | 2004-08-17 | 2006-03-02 | Sony Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-10-07 JP JP61238832A patent/JPH069236B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086826A (ja) * | 2001-09-12 | 2003-03-20 | Hamamatsu Photonics Kk | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
| JP4482253B2 (ja) * | 2001-09-12 | 2010-06-16 | 浜松ホトニクス株式会社 | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
| EP1381087A3 (en) * | 2002-07-10 | 2005-09-14 | Fuji Photo Film Co., Ltd. | Solid-state image pick-up device |
| EP1551062A2 (en) * | 2003-12-30 | 2005-07-06 | Dongbu Electronics Co., Ltd. | Complementary metal oxide semiconductor image sensor and method for fabricating the same |
| EP1551062A3 (en) * | 2003-12-30 | 2006-07-12 | Dongbu Electronics Co., Ltd. | Complementary metal oxide semiconductor image sensor and method for fabricating the same |
| US7244632B2 (en) | 2003-12-30 | 2007-07-17 | Dongbu Electronics Co., Ltd. | Complementary metal oxide semiconductor image sensor and method for fabricating the same |
| JP2006059842A (ja) * | 2004-08-17 | 2006-03-02 | Sony Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069236B2 (ja) | 1994-02-02 |
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