JPS6388862A - 固体撮像装置の製造方法 - Google Patents
固体撮像装置の製造方法Info
- Publication number
- JPS6388862A JPS6388862A JP61235362A JP23536286A JPS6388862A JP S6388862 A JPS6388862 A JP S6388862A JP 61235362 A JP61235362 A JP 61235362A JP 23536286 A JP23536286 A JP 23536286A JP S6388862 A JPS6388862 A JP S6388862A
- Authority
- JP
- Japan
- Prior art keywords
- region
- mos transistor
- forming
- transistor
- solid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 238000003384 imaging method Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 12
- 230000006698 induction Effects 0.000 claims description 12
- 230000003068 static effect Effects 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 3
- 229910052710 silicon Inorganic materials 0.000 claims 3
- 239000010703 silicon Substances 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 2
- 239000012212 insulator Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052681 coesite Inorganic materials 0.000 abstract description 6
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 6
- 239000000377 silicon dioxide Substances 0.000 abstract description 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 6
- 229910052682 stishovite Inorganic materials 0.000 abstract description 6
- 229910052905 tridymite Inorganic materials 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000009279 wet oxidation reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14681—Bipolar transistor imagers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固体撮像装置及びその製造方法に関する。さら
に詳しくは本発明による固体撮像装置は高感度、低雑音
で小型なもので家庭用ムービーカメラから放送用のテレ
ビカメラなどへの応用及びその高感度なことを利用した
天体観測用ビデオカメラなどの利用ができる。
に詳しくは本発明による固体撮像装置は高感度、低雑音
で小型なもので家庭用ムービーカメラから放送用のテレ
ビカメラなどへの応用及びその高感度なことを利用した
天体観測用ビデオカメラなどの利用ができる。
ＳＩＴ （静電誘導トランジスタ（以下ＳＩＴと略す）
）イメージセンサにおいて、周辺をｎ ＭＯ８技術で製
造し、かつＳＩＴイメージセンザエリアをＵ溝分離で製
造する同時形成は既に提案、実施されている。
）イメージセンサにおいて、周辺をｎ ＭＯ８技術で製
造し、かつＳＩＴイメージセンザエリアをＵ溝分離で製
造する同時形成は既に提案、実施されている。
本発明者らは、ＳＩＴのゲート・ソースを同時マスクで
定義することで素子ばらつきを抑えられることを見出し
、かつＵ溝分離技術を用いて開口率を高める、周辺ｎＭ
Ｏ８同時プロセス技術を見出した。
定義することで素子ばらつきを抑えられることを見出し
、かつＵ溝分離技術を用いて開口率を高める、周辺ｎＭ
Ｏ８同時プロセス技術を見出した。
縦型静電誘導トランジスタをアレイ状に並べて構成され
る固体撮像装置では、高感度、低雑音、高速、高集積度
といった特長があった。その固体撮像装置をばらつきを
最小におさえかつ読み出し回路を同一基板」二へつくる
ことは非゛畠に難しかった。
る固体撮像装置では、高感度、低雑音、高速、高集積度
といった特長があった。その固体撮像装置をばらつきを
最小におさえかつ読み出し回路を同一基板」二へつくる
ことは非゛畠に難しかった。
各画素を構成するＳＩＴをポリシリコンが充填されたＵ
溝分離領域でとり囲むことで画素間分離を行う。
溝分離領域でとり囲むことで画素間分離を行う。
読み出し回路を構成するＭＯＳ ）ランジスタをＳＩＴ
と同時プロセスで共通に形成できる部分は共通のマスク
を使って形成する工程を発明した。
と同時プロセスで共通に形成できる部分は共通のマスク
を使って形成する工程を発明した。
ＳＩＴのケート、ソースを同時マスクで形成することで
ばらつきをおさえた。
ばらつきをおさえた。
各画素を構成するＳＩＴをＵ溝分離することで画素間の
分離は十分でかつ高開口率、高集積化ができる。
分離は十分でかつ高開口率、高集積化ができる。
ＳＩＴとＭＯＳトランジスタを同時プロセスとすること
でマスク工程を１２回と少ない回数にすることができる
。ＳＩＴのゲート・ソースをセルファラインで形成する
ことてばらつきをおさえることかできる。
でマスク工程を１２回と少ない回数にすることができる
。ＳＩＴのゲート・ソースをセルファラインで形成する
ことてばらつきをおさえることかできる。
第１図は、本発明の固体撮像装置の一実施例を構成する
一画素のＳＩＴの概略断面図と、そのＳＩＴからなる光
検出部の読み出し回路を構成するＭＯＳトランジスタの
１つの概略断面図である。
一画素のＳＩＴの概略断面図と、そのＳＩＴからなる光
検出部の読み出し回路を構成するＭＯＳトランジスタの
１つの概略断面図である。
第１図のＳＩＴにおいてｎ＋型Ｓｉ基板１」二に高抵抗
のｎ−型エピタキシャル層２が形成されており、このｎ
−型エピタキシャル層２の表面部分に耐ゲート領域５及
びそのｐ＋ゲート領域５の間にドレイン又はソースとな
るｎ中領域４かｐ＋アゲート域５の方がｎ＋領域４より
も深くなるように形成されている。ここで、本発明の縦
型構造のＳＩＴではｎ＋領域４及びｎ＋型Ｓｉ基板１の
どちらをソースとしても動作か可能であり、読み出し方
式の違いによりそれは決定されるものである。
のｎ−型エピタキシャル層２が形成されており、このｎ
−型エピタキシャル層２の表面部分に耐ゲート領域５及
びそのｐ＋ゲート領域５の間にドレイン又はソースとな
るｎ中領域４かｐ＋アゲート域５の方がｎ＋領域４より
も深くなるように形成されている。ここで、本発明の縦
型構造のＳＩＴではｎ＋領域４及びｎ＋型Ｓｉ基板１の
どちらをソースとしても動作か可能であり、読み出し方
式の違いによりそれは決定されるものである。
さらに一画素を構成するＳＩＴはＵ溝分離領域３によっ
てそれぞれ分離されている。ｐ＋アゲート域５の上には
５ｉ０２５ｍによって絶縁されたポリシリコンゲート電
極５′がｐ＋アゲート域とキヤバンクを構成するように
形成されている。ｎ中領域４はポリシリコン４′によっ
て電極がとられ、そのポリシリコン４′の一部分の上に
ＡＪ電極４″が形成されている。以」二が本発明の固体
撮像装置の光検出部の一画素を構成するＳＩＴの構造」
二の特徴である。
てそれぞれ分離されている。ｐ＋アゲート域５の上には
５ｉ０２５ｍによって絶縁されたポリシリコンゲート電
極５′がｐ＋アゲート域とキヤバンクを構成するように
形成されている。ｎ中領域４はポリシリコン４′によっ
て電極がとられ、そのポリシリコン４′の一部分の上に
ＡＪ電極４″が形成されている。以」二が本発明の固体
撮像装置の光検出部の一画素を構成するＳＩＴの構造」
二の特徴である。
第１図には、さらに上で説明したＳＩＴと同時プロセス
によって作られる、読み出し回路を構成するＭＯＳ ｌ
−ランジスタの１つの概略断面図が示しであるが、これ
は通常のＭＯＳトランジスタであり、ｎ−型エピタキシ
ャル層２の上にｐウェル領域７が形成されその中にソー
ス又はドレインとなるｎ＋領域９．１０が、又そのｐウ
ェル領域７の上面にゲート酸化膜となるＳｉＯ＋１１が
、その５ｉＯｚ １１ Ｊ二にゲートとなるポリシリコ
ンゲート１２なとが形成されている。
によって作られる、読み出し回路を構成するＭＯＳ ｌ
−ランジスタの１つの概略断面図が示しであるが、これ
は通常のＭＯＳトランジスタであり、ｎ−型エピタキシ
ャル層２の上にｐウェル領域７が形成されその中にソー
ス又はドレインとなるｎ＋領域９．１０が、又そのｐウ
ェル領域７の上面にゲート酸化膜となるＳｉＯ＋１１が
、その５ｉＯｚ １１ Ｊ二にゲートとなるポリシリコ
ンゲート１２なとが形成されている。
ｎ＋型半導体基板１にはＡＪ電極１“が全面に形成され
て、全ての５ＩＴＩこ共通な主電極のＡＪ電極となって
いる。
て、全ての５ＩＴＩこ共通な主電極のＡＪ電極となって
いる。
第１図に示されるｎ生型Ｓｉ基板１の上につくられたＵ
溝分離されたＳＩＴを一画素とし、そのＳＩＴからなる
光検出器の読み出し回路をその光検出部と同一基板上に
製作されたＭＯＳ）ランジスタで構成する固体撮像装置
は、第２図を参照して以下ｌこ説明する本発明の製造方
法の実施例により得ることができる。まず、比抵抗約２
×１Ｏ−２０−ｎノｎ＋型（１００） Ｓｉ基板１を檗
イＩｆｆする。
溝分離されたＳＩＴを一画素とし、そのＳＩＴからなる
光検出器の読み出し回路をその光検出部と同一基板上に
製作されたＭＯＳ）ランジスタで構成する固体撮像装置
は、第２図を参照して以下ｌこ説明する本発明の製造方
法の実施例により得ることができる。まず、比抵抗約２
×１Ｏ−２０−ｎノｎ＋型（１００） Ｓｉ基板１を檗
イＩｆｆする。
このｎ＋型Ｓ１基板１の上に不純物密度１０１３〜１０
１５Ｃｒｎ↓ 一３程度で厚さ５〜６μｍのｎ−エピタキシャル層２を
形成する。このｎ−エピタキシャル層２の厚さは光検出
器となるＳＩＴの電気的特性と分光感度特性などを考慮
して決定される。（第２図（ａ））次にウェット酸化に
より厚さ６００人程以下５ｉ０２６を形成する。
マスク工程ニヨって５ｉＯ２６を通してＢ（
ボロン）全２ｘ１０１２α−２程度の不純物ドーズ量で
１００ ｋＶの加速電圧でイオン注入する。（第２図（
ｂ））その後、アニーリングし、熱拡散によりｐウェル
領域７を形成するか、後の工程を考えてＢの熱拡散深さ
は所望のｐウェルよりは浅くなっている。さらにウェッ
ト酸化により５ｉＯｚ６の厚さを５０００人程度以下て
おく。（第２ 図ｆｃｌ）次にマスク工程を経て５ｉＯ
ｚエツチング、ｓｉ のプラズマエツチングによって
深さ４〜５８ｍ１幅２ン゛３μｍのＵ溝３を形成する。
１５Ｃｒｎ↓ 一３程度で厚さ５〜６μｍのｎ−エピタキシャル層２を
形成する。このｎ−エピタキシャル層２の厚さは光検出
器となるＳＩＴの電気的特性と分光感度特性などを考慮
して決定される。（第２図（ａ））次にウェット酸化に
より厚さ６００人程以下５ｉ０２６を形成する。
マスク工程ニヨって５ｉＯ２６を通してＢ（
ボロン）全２ｘ１０１２α−２程度の不純物ドーズ量で
１００ ｋＶの加速電圧でイオン注入する。（第２図（
ｂ））その後、アニーリングし、熱拡散によりｐウェル
領域７を形成するか、後の工程を考えてＢの熱拡散深さ
は所望のｐウェルよりは浅くなっている。さらにウェッ
ト酸化により５ｉＯｚ６の厚さを５０００人程度以下て
おく。（第２ 図ｆｃｌ）次にマスク工程を経て５ｉＯ
ｚエツチング、ｓｉ のプラズマエツチングによって
深さ４〜５８ｍ１幅２ン゛３μｍのＵ溝３を形成する。
（第２図（ｄ））四に、Ｓｌのスライドエツチングを行
ｔＪいｊ １１１１１００℃で１００分間のドライ酸化
によって厚さ１５００人程度Ｏｓ】０２を形成し、ＬＰ
ＧＶＤによってポリシリコンをデポジションする。（第
２図（ｅ））ポリシリコンの表面部分のみをエツチング
（プラズマエツチング）除去した後、ＳｉＯ２をエツチ
ング除去する。（第２図（ｆ）） 次にウェット酸化により厚さ６００八程度のＳ ｉｏ２
を形成し、ＳｉＯ２の上面にさらにＣＶＤ法によって厚
さ１５００八程度のＳｉ３Ｎ４領域を形成する。（第２
図（ｇ）） その後マスク工程を経てＭＯＳ）ランジスタの耐チャン
ネルストッパ領域８となる部分の上面が取り除かれたレ
ジスト及び８１３Ｎ４をマスクとし、Ｂを不純物ドーズ
ｆｆｉ ５ Ｘ １０１３α−２程度で加速電圧１００
ｋＶてイオン注入する。（第２図（ｈ））続いてマス
ク工程によってＭＯＳトランジスタを形成する部分を除
いてＳｉ３Ｎ４をプラズマエ・ノチングで除去する。（
第２図（１）） 更にＳｉ３Ｎ４をマスクとしてＬＯＣＯＳによってウェ
ット酸化で厚さ６０００八程度のフィールド酸化膜５１
０２を形成し、Ｓｉ３Ｎ４をプラズマエ・ノチングで除
去する。（第２図（ｊ）） そして、マスク工程を厩てＳＩＴの耐ケート５及びソー
ス又はドレイン領域４となる部分の５ｉＯｚ ６をエツ
チング除去する。前記ＬＯＣＯＳとそれにつつくアニー
リングによってｐウェル７、ｐ十チャンネルストッパ領
域８が熱拡散によって所定の深さに形成される。（第２
図（ｋ））その後、ウェット酸化によって６００人程以
上厚さの８１０２が上記エツチング除去された５ｉ０２
６の部分（ＳＩＴのｐ＋ゲート及びｎ＋ドレイン又はソ
ースとなるそれぞれの領域の」二面）に形成する。
ｔＪいｊ １１１１１００℃で１００分間のドライ酸化
によって厚さ１５００人程度Ｏｓ】０２を形成し、ＬＰ
ＧＶＤによってポリシリコンをデポジションする。（第
２図（ｅ））ポリシリコンの表面部分のみをエツチング
（プラズマエツチング）除去した後、ＳｉＯ２をエツチ
ング除去する。（第２図（ｆ）） 次にウェット酸化により厚さ６００八程度のＳ ｉｏ２
を形成し、ＳｉＯ２の上面にさらにＣＶＤ法によって厚
さ１５００八程度のＳｉ３Ｎ４領域を形成する。（第２
図（ｇ）） その後マスク工程を経てＭＯＳ）ランジスタの耐チャン
ネルストッパ領域８となる部分の上面が取り除かれたレ
ジスト及び８１３Ｎ４をマスクとし、Ｂを不純物ドーズ
ｆｆｉ ５ Ｘ １０１３α−２程度で加速電圧１００
ｋＶてイオン注入する。（第２図（ｈ））続いてマス
ク工程によってＭＯＳトランジスタを形成する部分を除
いてＳｉ３Ｎ４をプラズマエ・ノチングで除去する。（
第２図（１）） 更にＳｉ３Ｎ４をマスクとしてＬＯＣＯＳによってウェ
ット酸化で厚さ６０００八程度のフィールド酸化膜５１
０２を形成し、Ｓｉ３Ｎ４をプラズマエ・ノチングで除
去する。（第２図（ｊ）） そして、マスク工程を厩てＳＩＴの耐ケート５及びソー
ス又はドレイン領域４となる部分の５ｉＯｚ ６をエツ
チング除去する。前記ＬＯＣＯＳとそれにつつくアニー
リングによってｐウェル７、ｐ十チャンネルストッパ領
域８が熱拡散によって所定の深さに形成される。（第２
図（ｋ））その後、ウェット酸化によって６００人程以
上厚さの８１０２が上記エツチング除去された５ｉ０２
６の部分（ＳＩＴのｐ＋ゲート及びｎ＋ドレイン又はソ
ースとなるそれぞれの領域の」二面）に形成する。
次ニＡ７１を全面に蒸着し、ＭＯＳトランジスタの領域
とＳＩＴのｎ＋ドレイン又はソース４となるそれぞれの
領域の上面を除いてマスク工程を経てエツチング除去す
る。このＡｌと５１０２６をマスクとしてＢを５ Ｘ
ＩＱ１５（’７ｆｆ−２程度の不純物ドーズＪｉｌで加
速電圧５０ｋＶでイオン注入する。 （第２図（１）） 次にＡＩをエツチング除去した後、アニーリングしてＳ
ＩＴのｐ＋アゲートを深さ３μｍ程度に形成する。この
ｐ＋アゲートの間隔及び深さがＳＩＴの特性を最も良く
決める要因の一つであり、あらかしめ光検出器として最
適なＳＩＴとなるよう決められる。（第２図（ｍ）） くし 更にＳＩＴ ｐ＋アゲート域５及びソース又はドレイン
領域４の上面のＳｉＯ２とＭＯＳトランジスタとなる領
域のＳ＋０２をエツチング除去する。（第２図（ｎ）） ↓ 続いてＳＩＴ ｐ＋ゲート酸化膜５Ｉ及びＭＯＳ ）ラ
ンジスタのゲート酸化膜１１を形成する。これは例えば
１１００°Ｃにおいて０２ ＋ ＨＣＩの雰囲気中で約
１３分間酸化することにより得られた厚さ７００人程以
上ＳｉＯ２膜である。次にＭＯＳ ）ランジスタをデプ
レション型とするか、エンハンスメント型とするかによ
ってマスク工程を経てイオン注入によりチャンネルドー
プ１３を行う。（第２図（０））第２図（０）ではＥ／
ＤＭＯＳインバータの負荷トランジスタとなるデプレシ
ョン型のＭＯＳトランジスタを形成する場合を示してい
る。例えはこのときＰを不純物ドーズｆｆｉ ２． Ｏ
ｘ １Ｑ１２α−２で加速電圧１２０ ｋＶでイオン注
入する。エンハンスメント型とする場合はＢを５ Ｘ
１０１１α−２程度の不純物ドーズ量で加速電圧６０
ｋＶでイオン注入する。
とＳＩＴのｎ＋ドレイン又はソース４となるそれぞれの
領域の上面を除いてマスク工程を経てエツチング除去す
る。このＡｌと５１０２６をマスクとしてＢを５ Ｘ
ＩＱ１５（’７ｆｆ−２程度の不純物ドーズＪｉｌで加
速電圧５０ｋＶでイオン注入する。 （第２図（１）） 次にＡＩをエツチング除去した後、アニーリングしてＳ
ＩＴのｐ＋アゲートを深さ３μｍ程度に形成する。この
ｐ＋アゲートの間隔及び深さがＳＩＴの特性を最も良く
決める要因の一つであり、あらかしめ光検出器として最
適なＳＩＴとなるよう決められる。（第２図（ｍ）） くし 更にＳＩＴ ｐ＋アゲート域５及びソース又はドレイン
領域４の上面のＳｉＯ２とＭＯＳトランジスタとなる領
域のＳ＋０２をエツチング除去する。（第２図（ｎ）） ↓ 続いてＳＩＴ ｐ＋ゲート酸化膜５Ｉ及びＭＯＳ ）ラ
ンジスタのゲート酸化膜１１を形成する。これは例えば
１１００°Ｃにおいて０２ ＋ ＨＣＩの雰囲気中で約
１３分間酸化することにより得られた厚さ７００人程以
上ＳｉＯ２膜である。次にＭＯＳ ）ランジスタをデプ
レション型とするか、エンハンスメント型とするかによ
ってマスク工程を経てイオン注入によりチャンネルドー
プ１３を行う。（第２図（０））第２図（０）ではＥ／
ＤＭＯＳインバータの負荷トランジスタとなるデプレシ
ョン型のＭＯＳトランジスタを形成する場合を示してい
る。例えはこのときＰを不純物ドーズｆｆｉ ２． Ｏ
ｘ １Ｑ１２α−２で加速電圧１２０ ｋＶでイオン注
入する。エンハンスメント型とする場合はＢを５ Ｘ
１０１１α−２程度の不純物ドーズ量で加速電圧６０
ｋＶでイオン注入する。
次にマスク工程によって、ＳＩＴのｎ″ソースはドレイ
ン領域４の電極をとるためのコンタクトホールとＭＯＳ
）ランジスタの電極をとるためのコンタクトホールを
形成するために５ｉ０２をエツチング除去する。（第２
図（ｐ）） その後Ｐがドープされたｎ型ポリシリコン（ＤＯＰＯ８
）をＣＶＤ法によって、表面に形成し、ＳＩＴのｐ＋ゲ
ート５上のポリシリコン電極５′、ＳＩＴのドレイン又
はソースのポリシリコン電極４′、ＭＯＳトランジスタ
のポリシリコン電極、ＭＯＳ）ランジスタのドレイン電
極及び図中には示されていないが配線として用いるポリ
シリコンなどを除いて、マスク工程を経てＤＯＰＯＳを
プラズマエツチングによって除去する。（第２図（ｑ）
）続いてフィールド酸化膜とＳＩＴのｐ″ゲート上の５
１０２とＤＯＰＯＳ及びＭＯＳ）ランジスタのゲート酸
化膜とＤＯＰＯＳをマスクとして、Ｐを３ Ｘ１０１５
ｍ−２程度の不純物ドーズ量で加速電圧１１０ ｋシｖ
’でイオン注入し、ＰＳＧをＣＶＤによって厚さ４００
０人程度以上成した後、アニーリングによって、ＭＯＳ
トランジスタのｎ＋ソース９及びｎ＋ドレイン１０を深
さ約１．５μｍに、ＳＩＴのｎ＋ドレイン又はソース領
域４を深さ約１μｍに形成する。（第２図（ｒ）） 更にＡｔ電極を形成するためにコンタクトホールを形成
するが、マスク工程ＩこよってＰＳＧをエツチングする
。（％２図（Ｓ）） 更にマスク工程によってＳｉＯ２をエツチングして形成
する。（第２図（ｔ）） を経て不要なＡＪ −Ｓｉをエツチング除去する。
ン領域４の電極をとるためのコンタクトホールとＭＯＳ
）ランジスタの電極をとるためのコンタクトホールを
形成するために５ｉ０２をエツチング除去する。（第２
図（ｐ）） その後Ｐがドープされたｎ型ポリシリコン（ＤＯＰＯ８
）をＣＶＤ法によって、表面に形成し、ＳＩＴのｐ＋ゲ
ート５上のポリシリコン電極５′、ＳＩＴのドレイン又
はソースのポリシリコン電極４′、ＭＯＳトランジスタ
のポリシリコン電極、ＭＯＳ）ランジスタのドレイン電
極及び図中には示されていないが配線として用いるポリ
シリコンなどを除いて、マスク工程を経てＤＯＰＯＳを
プラズマエツチングによって除去する。（第２図（ｑ）
）続いてフィールド酸化膜とＳＩＴのｐ″ゲート上の５
１０２とＤＯＰＯＳ及びＭＯＳ）ランジスタのゲート酸
化膜とＤＯＰＯＳをマスクとして、Ｐを３ Ｘ１０１５
ｍ−２程度の不純物ドーズ量で加速電圧１１０ ｋシｖ
’でイオン注入し、ＰＳＧをＣＶＤによって厚さ４００
０人程度以上成した後、アニーリングによって、ＭＯＳ
トランジスタのｎ＋ソース９及びｎ＋ドレイン１０を深
さ約１．５μｍに、ＳＩＴのｎ＋ドレイン又はソース領
域４を深さ約１μｍに形成する。（第２図（ｒ）） 更にＡｔ電極を形成するためにコンタクトホールを形成
するが、マスク工程ＩこよってＰＳＧをエツチングする
。（％２図（Ｓ）） 更にマスク工程によってＳｉＯ２をエツチングして形成
する。（第２図（ｔ）） を経て不要なＡＪ −Ｓｉをエツチング除去する。
（第２図（Ｕ））
以上説明した本発明の製造方法は、ｎ子基板上につくら
れた光検出器となるｎチャンネルＳＩＴと、読み出し回
路を構成するｎチャンネルＭＯＳトランジスタを同時に
同一の半導体基板」二に製作するのに適した製造力θ、
て、使用するマスクも１２枚と少なくてすむ。特に第２
図（ｉ）以降の工程でのＳＩＴのゲート及びドレイン又
はソースをセルファラインで形成する工程はゲートとド
レイン又はソースの間隔を一定になるように製作するこ
とができる。
れた光検出器となるｎチャンネルＳＩＴと、読み出し回
路を構成するｎチャンネルＭＯＳトランジスタを同時に
同一の半導体基板」二に製作するのに適した製造力θ、
て、使用するマスクも１２枚と少なくてすむ。特に第２
図（ｉ）以降の工程でのＳＩＴのゲート及びドレイン又
はソースをセルファラインで形成する工程はゲートとド
レイン又はソースの間隔を一定になるように製作するこ
とができる。
次に本発明の固体撮像装置を構成する光検出器であるＳ
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を」二げて本発明の固体撮像装置の動作を
あわせて簡単に説明する。
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を」二げて本発明の固体撮像装置の動作を
あわせて簡単に説明する。
第３図（ａｌに本発明の固体撮像装置の構成と読み出し
回路、第３図（ｂｌに読み出しパルスのタイミングチャ
ートを示す。
回路、第３図（ｂｌに読み出しパルスのタイミングチャ
ートを示す。
第１図に示した本発明による光検出器となる５ＩＴ１５
はｎ千手導体基板１をソースとし、ｎ−エピタキシャル
層２の表面に設けられたｎ中領域４をドレインとする倒
立動作のＳＩＴで全てのソースか共通でゲートか垂直ア
ドレス線２５に、ドレインが水平出力線２６に接続され
ている。
はｎ千手導体基板１をソースとし、ｎ−エピタキシャル
層２の表面に設けられたｎ中領域４をドレインとする倒
立動作のＳＩＴで全てのソースか共通でゲートか垂直ア
ドレス線２５に、ドレインが水平出力線２６に接続され
ている。
第３図（ｂｌのパルスタイミングに従ってφ丁によって
トランスファーＭＯＳトランジスタ１８がＯＮ状態のと
きにφＰによって水平出力線２６はプリチャージ電源２
２によっである電位（それは、ＳＩＴの動作点によって
決められる）に充電され、そされている−列のＳＩＴは
、一定の期間にＳＩＴに入射した光によってチャンネル
内の空乏層で発生したホールが耐ゲートに蓄積されてゲ
ートのポテンシャルは下がっているがチャンネルを流れ
るソースからの電子による電流か検知しうるほどには大
きくないようなノーマリ−オフ型のＳＩＴて、かつその
φＧなるパルスがキャパシタ１６を通して加わるとその
パルスが入射光量に対応して発生したホールによるゲー
ト電位の変化に加わって、入射光量に応じた放電を起す
。このときｐ＋アゲート蓄積されたホールはソースには
出されゲートはリフレッシュされる。φＧの立ち下りと
ともにトランスファーＭＯ８）ランジスタ１８をＯＦＦ
状態にすることによってＳＩＴの放電電荷量がトランス
ファーキャパシタ２０の放電量としてそのトランスファ
ーキャパシタ２０に記憶される。水平シフトレジスタか
らφＳなるパルスを第３図（ｂｌのタイミングによって
発生させ、そのφＳによってスイッチＭＯ５）ランジス
タ１９を順次ＯＮ状態にすることによってトランスファ
ーキャパシタ２０に記憶されていた光情報がトランスフ
ァーキャパシタ２０のビデオ電源２３による充電によっ
て出力端子２４に順次電気信号となって出力される。以
下順次垂直アドレス線を選択していく。
トランスファーＭＯＳトランジスタ１８がＯＮ状態のと
きにφＰによって水平出力線２６はプリチャージ電源２
２によっである電位（それは、ＳＩＴの動作点によって
決められる）に充電され、そされている−列のＳＩＴは
、一定の期間にＳＩＴに入射した光によってチャンネル
内の空乏層で発生したホールが耐ゲートに蓄積されてゲ
ートのポテンシャルは下がっているがチャンネルを流れ
るソースからの電子による電流か検知しうるほどには大
きくないようなノーマリ−オフ型のＳＩＴて、かつその
φＧなるパルスがキャパシタ１６を通して加わるとその
パルスが入射光量に対応して発生したホールによるゲー
ト電位の変化に加わって、入射光量に応じた放電を起す
。このときｐ＋アゲート蓄積されたホールはソースには
出されゲートはリフレッシュされる。φＧの立ち下りと
ともにトランスファーＭＯ８）ランジスタ１８をＯＦＦ
状態にすることによってＳＩＴの放電電荷量がトランス
ファーキャパシタ２０の放電量としてそのトランスファ
ーキャパシタ２０に記憶される。水平シフトレジスタか
らφＳなるパルスを第３図（ｂｌのタイミングによって
発生させ、そのφＳによってスイッチＭＯ５）ランジス
タ１９を順次ＯＮ状態にすることによってトランスファ
ーキャパシタ２０に記憶されていた光情報がトランスフ
ァーキャパシタ２０のビデオ電源２３による充電によっ
て出力端子２４に順次電気信号となって出力される。以
下順次垂直アドレス線を選択していく。
プリチャージＭＯＳトランジスタ１７、トランスファー
ＭＯＳトランジスタ１８、スイッチＭＯ８）ランジスタ
１９及び垂直シフトレジスタ２７、水平シフトレジスタ
２８が同時プロセスによってＳＩＴと同一基板上につく
られたＭＯＳ ）ランジスタからなっている。
ＭＯＳトランジスタ１８、スイッチＭＯ８）ランジスタ
１９及び垂直シフトレジスタ２７、水平シフトレジスタ
２８が同時プロセスによってＳＩＴと同一基板上につく
られたＭＯＳ ）ランジスタからなっている。
トランスファーキャパシタ２０を大きくすることで出力
を大きくすることができるが、このトド」二の絶縁ポリ
シリコンゲートをつくる工程とまったく同じ工程でキャ
パシタを製作することで大きくすることができる。
を大きくすることができるが、このトド」二の絶縁ポリ
シリコンゲートをつくる工程とまったく同じ工程でキャ
パシタを製作することで大きくすることができる。
垂直シフトレジスタ２７及び水平シフトレジスタ２８は
例えばＥ／１） ＭＯＳインバータによるシフトレジス
タとスーパーバッファによって構成することができる。
例えばＥ／１） ＭＯＳインバータによるシフトレジス
タとスーパーバッファによって構成することができる。
第３図（Ｃ１に本発明の固体撮像装置の構成と読み出し
回路を、第３図（ｄｉに読み出しパルスのタイミングチ
ャートを示す。
回路を、第３図（ｄｉに読み出しパルスのタイミングチ
ャートを示す。
この実施例では第１図に示した本発明による光検出器と
なるＳＩＴは、正立動作である。すなわちｎ十Ｓｉ基板
１をドレインとし、ｎ−エピタキシャル層２の表面に設
けられたｎ十領域４をソースとして用いる。したがって
ドレインが共通となり垂直アドレス線２５にはゲートが
、水平出力線２６にはソースが接続される。第３図（ｄ
）のパルスタイミングに従って垂直アドレス線２５の一
つかφＧなるパルスによって選択されると、その垂直ア
ドレス線に接続されたＳＩＴは一定の期間にＳＩＴに入
射した光によってチャンネル内の空乏層て発生したホー
ルがｐ″−ゲーＩ・に蓄積されてゲートのポテンンヤル
は下がっているか、チャンネルを流れるソースからの電
子による電流が検知しうるほとには大きくないようなノ
ーマリ−オフ型のＳＩＴて、かつそのφＧなるパルスか
加わるとそのパルスが入射光量に対応して発生したホー
ルによるゲート電位の変化に加わって入射光量に応じた
放電をして、水平出力線２６のそれぞれの電位を決める
。φＧの高いレベルの期間内に水平シフトレジスタ２８
からφＳなるパルスを発生することによってスイッチＭ
ＯＳトランジスタ１９を順次ＯＮ状態にすることによっ
て垂直アドレス線２５上のＳＩＴに入射した光情報を電
気信号として出力端子２４に取り出すことができる。水
平アドレスの終った後φＧのパルスをφＲのパルスと同
時にあるリフレッシュレベルにすることでＳＩＴのリフ
レッシュと水平出力線２６のリフレッシュをφＲのパル
スによってリフレッシュＭＯＳトランジスタ１７′、を
・ＯＮ状ａ＋ｚするこヒテ＠Ｒｐｉ （’ｒ ； Ｌｌ
。
なるＳＩＴは、正立動作である。すなわちｎ十Ｓｉ基板
１をドレインとし、ｎ−エピタキシャル層２の表面に設
けられたｎ十領域４をソースとして用いる。したがって
ドレインが共通となり垂直アドレス線２５にはゲートが
、水平出力線２６にはソースが接続される。第３図（ｄ
）のパルスタイミングに従って垂直アドレス線２５の一
つかφＧなるパルスによって選択されると、その垂直ア
ドレス線に接続されたＳＩＴは一定の期間にＳＩＴに入
射した光によってチャンネル内の空乏層て発生したホー
ルがｐ″−ゲーＩ・に蓄積されてゲートのポテンンヤル
は下がっているか、チャンネルを流れるソースからの電
子による電流が検知しうるほとには大きくないようなノ
ーマリ−オフ型のＳＩＴて、かつそのφＧなるパルスか
加わるとそのパルスが入射光量に対応して発生したホー
ルによるゲート電位の変化に加わって入射光量に応じた
放電をして、水平出力線２６のそれぞれの電位を決める
。φＧの高いレベルの期間内に水平シフトレジスタ２８
からφＳなるパルスを発生することによってスイッチＭ
ＯＳトランジスタ１９を順次ＯＮ状態にすることによっ
て垂直アドレス線２５上のＳＩＴに入射した光情報を電
気信号として出力端子２４に取り出すことができる。水
平アドレスの終った後φＧのパルスをφＲのパルスと同
時にあるリフレッシュレベルにすることでＳＩＴのリフ
レッシュと水平出力線２６のリフレッシュをφＲのパル
スによってリフレッシュＭＯＳトランジスタ１７′、を
・ＯＮ状ａ＋ｚするこヒテ＠Ｒｐｉ （’ｒ ； Ｌｌ
。
以下順次垂直アドレス線を選択してい（。
ＭＯＳトランジスタ１７′及び１９、垂直シフトレジス
タ２７、水平シフトレジスタ２８が同時プロセスによっ
てＳＩＴと同一基板上につくられたＭＯＳ）ランジスタ
からなることは前に述べた例ｔｌＪａである。
タ２７、水平シフトレジスタ２８が同時プロセスによっ
てＳＩＴと同一基板上につくられたＭＯＳ）ランジスタ
からなることは前に述べた例ｔｌＪａである。
本発明によるＳＩＴイメージセンサと周辺ｎＭＯＳトラ
ンジスタによるドライバの同時フロセスでは周辺回路部
とＳＩＴ部をいくつかの工程を使って同時形成できるこ
とからマスク枚数を１２枚〜１４枚とすることができる
。
ンジスタによるドライバの同時フロセスでは周辺回路部
とＳＩＴ部をいくつかの工程を使って同時形成できるこ
とからマスク枚数を１２枚〜１４枚とすることができる
。
さらに本発明では各画素をＵ溝分離することで開口率を
上げることができ、高集積度化できる。
上げることができ、高集積度化できる。
Claims (3)
- （１）第１の主電極となる第１の導電型の低抵抗半導体
基板、前記半導体基板に設けられた第１の導電型の高抵
抗領域、前記第１の主電極に対向して前記高抵抗領域の
表面に設けられた少なくとも１つの第１の導電型の第２
の主電極領域、その第２の主電極領域をはさむように形
成された第２の導電型のゲート領域、前記ゲート領域の
表面に少なくともその一部分に第１の絶縁物によって絶
縁され前記ゲート領域とキャパシタを形成するよう設け
られた第１の絶縁ゲート領域を備えた縦型静電誘導トラ
ンジスタからなる光検出器が二次元配列された固体撮像
装置において、隣接した前記縦型静電誘導トランジスタ
が、その縦型静電誘導トランジスタを取り囲むように形
成されたポリシリコンが充填されたＵ溝によって分離さ
れていることを特徴とする固体撮像装置。 - （２）前記固体撮像装置の走査のためのＭＯＳトランジ
スタと、前記固体撮像装置の読み出しのための走査パル
スを発生させるシフトレジスタを構成するＭＯＳトラン
ジスタが前記固体撮像装置の前記高抵抗領域中にウェル
が形成され、前記ＭＯＳトランジスタの第３の主電極及
び第４の主電極が前記ウェルの表面に形成され、第２の
絶縁物によって、絶縁されたポリシリコンが前記ＭＯＳ
トランジスタの第２の絶縁ゲート領域となるように製作
されて前記固体撮像装置の読み出し回路となっているこ
とを特徴とする前記特許請求の範囲第１項記載の固体撮
像装置。 - （３）前記縦型静電誘導トランジスタと前記ＭＯＳトラ
ンジスタを前記半導体基板となるシリコン基板上に同時
に製作する前記特許請求の範囲第２項記載の固体撮像装
置の製造方法において ｉ）前記半導体基板となる前記シリコン基板に、前記高
抵抗領域となる領域をエピタキ シャル成長によって形成し、 ｉｉ）前記ＭＯＳトランジスタのウェル領域を形成する
ための第１の不純物ドーピングを行 い、熱処理によって前記ウェル領域を形成 し ｉｉｉ）前記Ｕ溝を第１のエッチングによって前記シリ
コン基板領域に達する深さに形成し、前記半導体基板の
全面を前記Ｕ溝も含めて 酸化し、第１のポリシリコンを前記Ｕ溝を 埋めるまでデポジションさせ、Ｕ溝分離領 域を形成し ｉｖ）前記ＭＯＳトランジスタのチャンネルストッパ領
域を形成するための第２の不純物ド ーピングを行い、熱処理によって前記ＭＯ Ｓトランジスタのチャンネルストッパ領域 を形成し ｖ）前記ＭＯＳトランジスタを形成する部分以外の前記
高抵抗領域の表面にＬＯＣＯＳによってフィールド酸化
膜を形成した後、前記 縦型静電誘導トランジスタの前記ゲート領 域と前記第２の主電極領域をセルフアライ ンにて形成するための前記フィールド酸化 膜の前記ゲート領域の表面部分と前記フィ ールド酸化膜の前記第２の主電極領域の表 面部分を同時にエッチングによって除去し、ｖｉ）前記
縦型静電誘導トランジスタの前記ゲート領域の形成後に
前記縦型静電誘導トラ ンジスタの前記ゲート領域上の前記キャパ シタを構成するための第１のゲート酸化膜 を前記ＭＯＳトランジスタの第２のゲート酸化膜と同時
に形成し、前記ＭＯＳトランジスタのチャンネルドープ
を行い、 ｖｉｉ）前記縦型静電誘導トランジスタの前記ゲート領
域と前記キャパシタを構成するため の前記第１の絶縁ゲート領域及び前記ＭＯ Ｓトランジスタの前記第２の絶縁ゲート領 域、さらに前記縦型静電誘導トランジスタ の前記第１の主電極の第１の電極領域とし てのＤＯＰＯＳを同時に形成し、 ｖｉｉｉ）前記縦型静電誘導トランジスタの前記第２の
主電極領域と前記ＭＯＳトランジスタの前記第３の主電
極及び前記第４の主電極を 同時に形成する ことを特徴とする固体撮像装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235362A JPH069235B2 (ja) | 1986-10-01 | 1986-10-01 | 固体撮像装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235362A JPH069235B2 (ja) | 1986-10-01 | 1986-10-01 | 固体撮像装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388862A true JPS6388862A (ja) | 1988-04-19 |
| JPH069235B2 JPH069235B2 (ja) | 1994-02-02 |
Family
ID=16984961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61235362A Expired - Lifetime JPH069235B2 (ja) | 1986-10-01 | 1986-10-01 | 固体撮像装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069235B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005001939A1 (ja) * | 2003-06-30 | 2005-01-06 | Rohm Co., Ltd. | イメージセンサおよびフォトダイオードの分離構造の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165360A (ja) * | 1986-01-16 | 1987-07-21 | 新技術事業団 | 半導体装置の製造方法 |
-
1986
- 1986-10-01 JP JP61235362A patent/JPH069235B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165360A (ja) * | 1986-01-16 | 1987-07-21 | 新技術事業団 | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005001939A1 (ja) * | 2003-06-30 | 2005-01-06 | Rohm Co., Ltd. | イメージセンサおよびフォトダイオードの分離構造の形成方法 |
| JPWO2005001939A1 (ja) * | 2003-06-30 | 2006-08-10 | ローム株式会社 | イメージセンサおよびフォトダイオードの分離構造の形成方法 |
| US7187017B2 (en) | 2003-06-30 | 2007-03-06 | Rohm Co., Ltd. | Image sensor and method for forming isolation structure for photodiode |
| JP4841249B2 (ja) * | 2003-06-30 | 2011-12-21 | ローム株式会社 | イメージセンサおよびフォトダイオードの分離構造の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069235B2 (ja) | 1994-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7910426B2 (en) | Pixel and imager device having high-k dielectrics in isolation structures | |
| US8003506B2 (en) | Single poly CMOS imager | |
| US7622321B2 (en) | High dielectric constant spacer for imagers | |
| US20070065970A1 (en) | Method of fabricating a storage gate pixel design | |
| KR20080084849A (ko) | Ｐ 및 ｎ 도핑된 게이트를 갖는 집적 회로를 제공하는 방법및 장치 | |
| US20080224190A1 (en) | Image sensor and method of fabricating the same | |
| JP2001308304A (ja) | 固体撮像素子の製造方法 | |
| JP2002124657A (ja) | Ｃｍｏｓイメージセンサ | |
| JPS6388862A (ja) | 固体撮像装置の製造方法 | |
| JP3218665B2 (ja) | 電荷転送装置の製造方法 | |
| JPH069236B2 (ja) | 固体撮像装置及びその製造方法 | |
| JP3105781B2 (ja) | 固体撮像装置 | |
| JPS6388861A (ja) | 固体撮像装置及びその製造方法 | |
| JP2003318383A (ja) | 固体撮像素子およびその製造方法 | |
| JPS6372151A (ja) | 固体撮像装置及びその製造方法 | |
| JPH11284167A (ja) | 半導体装置およびその製造方法および固体撮像装置 | |
| JPH04207077A (ja) | 固体撮像素子の製造方法 | |
| JPH1197666A (ja) | 固体撮像装置およびその製造方法 | |
| JP3570385B2 (ja) | 固体撮像装置 | |
| KR100741881B1 (ko) | 시모스 이미지 센서의 트랜지스터 및 그의 제조방법 | |
| JPH0459828B2 (ja) | ||
| JPH069237B2 (ja) | 固体撮像装置及びその製造方法 | |
| JPH069233B2 (ja) | 固体撮像装置及びその製造方法 | |
| JPH04299862A (ja) | 固体撮像素子 | |
| JPH1154740A (ja) | 固体撮像素子及びその製造方法 |