JPWO2005001939A1 - イメージセンサおよびフォトダイオードの分離構造の形成方法 - Google Patents
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Abstract
半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い酸化膜とを有する素子分離領域とを含む、イメージセンサ。
Description
本発明は、複数のフォトダイオードを備えたイメージセンサ、およびイメージセンサに備えられたフォトダイオードの分離構造の形成方法に関する。
イメージセンサには、複数のフォトダイオードが配列されて、そのフォトダイオードの配列方向に関する光量の分布を測定可能なものがある。各フォトダイオードでは、受ける光量に応じた大きさの光起電力が生じる。
このような、イメージセンサにおいて、各フォトダイオードで生じる光起電力による電流が独立して取り出されなければ、そのフォトダイオードが受光する光量を正確に測定できない。このため、隣接する２つのフォトダイオード間に電流が流れないようにするための分離部が設けられている。
特開２０００−３１２０２４号公報には、Ｎ型のシリコン半導体基板に、ＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）による素子分離領域およびＰ型領域が形成されてなる分離部が備えられたイメージセンサが開示されている。このイメージセンサは、半導体領域、または半導体基板と当該Ｐ型領域とに対して逆バイアス電圧が生じるように構成されており、これにより、隣接するフォトダイオード間に電流が流れないようにされている。
ところが、上記Ｐ型領域のように、分離部を不純物の拡散により形成すると、分離部に入射された光によってもキャリアが発生し、このキャリアは隣接するフォトダイオードへと流れる。このため、そのフォトダイオードが受光する光量を正確に測定できない。この問題を回避するには、分離部を充分大きくして不要な電流が流れ込みにくくすればよい。しかし、分離部を大きくすると、各フォトダイオードの面積が大きくなって高密度化することができない。また、フォトダイオードのサイズを変えないようにしようとすれば、フォトダイオードの受光面積が小さくなってしまう。すなわち、半導体基板上におけるフォトダイオードの受光面積の割合が小さくなってしまう。
一方、特開平９−２１３９１７号公報には、内表面を酸化させたトレンチの内部に、ポリシリコンを埋めてなる誘電体分離領域により、隣接するフォトダイオード間に電流が流れないようにされたイメージセンサが開示されている。
しかし、フォトダイオードを構成する半導体部の表面に欠陥が導入されていた場合、トレンチ（誘電体分離領域）のみにより構成された分離部を設けると、トレンチの幅が狭い場合、半導体部表面におけるリーク電流を少なくすることができなかった。
さらに、以上のいずれのタイプの分離部が形成されていた場合でも、欠陥が導入されている半導体部に空乏層が広がり、隣接するフォトダイオードへ影響を与えるのを防止できず、電気的特性の変動を生ずる要因となる。
さらに、トレンチによる分離部を設けると、トレンチの周辺に存在する欠陥準位にキャリアがトラップされて残留電荷となり、この残留電荷は、その後のフォトダイオードで発生する電流の大きさに影響を与える。たとえば、このようなイメージセンサのフォトダイオードで、原稿画像の明部を読み取った後、暗部を読み取ると、明部を読み取ったときに発生したキャリアの一部が残留電荷となり、暗部を読み取ったときにこの残留電荷によりフォトダイオードで生じる電流（出力信号）が変動する。この場合、暗部に対応する光量を正確に測定できない。
このような、イメージセンサにおいて、各フォトダイオードで生じる光起電力による電流が独立して取り出されなければ、そのフォトダイオードが受光する光量を正確に測定できない。このため、隣接する２つのフォトダイオード間に電流が流れないようにするための分離部が設けられている。
特開２０００−３１２０２４号公報には、Ｎ型のシリコン半導体基板に、ＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）による素子分離領域およびＰ型領域が形成されてなる分離部が備えられたイメージセンサが開示されている。このイメージセンサは、半導体領域、または半導体基板と当該Ｐ型領域とに対して逆バイアス電圧が生じるように構成されており、これにより、隣接するフォトダイオード間に電流が流れないようにされている。
ところが、上記Ｐ型領域のように、分離部を不純物の拡散により形成すると、分離部に入射された光によってもキャリアが発生し、このキャリアは隣接するフォトダイオードへと流れる。このため、そのフォトダイオードが受光する光量を正確に測定できない。この問題を回避するには、分離部を充分大きくして不要な電流が流れ込みにくくすればよい。しかし、分離部を大きくすると、各フォトダイオードの面積が大きくなって高密度化することができない。また、フォトダイオードのサイズを変えないようにしようとすれば、フォトダイオードの受光面積が小さくなってしまう。すなわち、半導体基板上におけるフォトダイオードの受光面積の割合が小さくなってしまう。
一方、特開平９−２１３９１７号公報には、内表面を酸化させたトレンチの内部に、ポリシリコンを埋めてなる誘電体分離領域により、隣接するフォトダイオード間に電流が流れないようにされたイメージセンサが開示されている。
しかし、フォトダイオードを構成する半導体部の表面に欠陥が導入されていた場合、トレンチ（誘電体分離領域）のみにより構成された分離部を設けると、トレンチの幅が狭い場合、半導体部表面におけるリーク電流を少なくすることができなかった。
さらに、以上のいずれのタイプの分離部が形成されていた場合でも、欠陥が導入されている半導体部に空乏層が広がり、隣接するフォトダイオードへ影響を与えるのを防止できず、電気的特性の変動を生ずる要因となる。
さらに、トレンチによる分離部を設けると、トレンチの周辺に存在する欠陥準位にキャリアがトラップされて残留電荷となり、この残留電荷は、その後のフォトダイオードで発生する電流の大きさに影響を与える。たとえば、このようなイメージセンサのフォトダイオードで、原稿画像の明部を読み取った後、暗部を読み取ると、明部を読み取ったときに発生したキャリアの一部が残留電荷となり、暗部を読み取ったときにこの残留電荷によりフォトダイオードで生じる電流（出力信号）が変動する。この場合、暗部に対応する光量を正確に測定できない。
この発明の目的は、フォトダイオードの全体サイズを大きくすることなく受光面積を大きくすることができるイメージセンサを提供することである。
この発明の他の目的は、欠陥が導入されている部分に空乏層が広がらないようにすることができるイメージセンサを提供することである。
この発明の他の目的は、出力信号に対する残留電荷の影響を低減できるイメージセンサを提供することである。
この発明のさらに他の目的は、フォトダイオードの全体サイズを大きくすることなく受光面積を大きくすることができるフォトダイオードの分離構造の形成方法を提供することである。
この発明の第１の局面に係るイメージセンサは、半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い酸化膜とを有する素子分離領域とを含む。
この発明によれば、素子分離領域は、第１トレンチに加えて、第１トレンチより幅が広い（半導体基板に沿う方向の長さが長い）酸化膜を有している。このような素子分離領域により、隣接するフォトダイオードの第２領域間のリーク電流を少なくすることができる。
また、第１トレンチは、たとえば、所定のパターンの開口を有するマスクを介したエッチング（たとえば、反応性イオンエッチング）により形成することができるので、その形成領域を狭い範囲に制御可能である。そして、酸化膜は、たとえば、半導体基板がシリコンからなる場合、シリコンの選択的酸化により所定の領域に酸化膜を形成するＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）技術により、その形成領域を狭い範囲に制御可能である。
さらに、このような素子分離領域は、不純物の拡散により形成された分離部と異なり、光が入射されることによりキャリアが発生することはない。したがって、このキャリアの影響を少なくするために素子分離領域を大きくする必要もない。このため、フォトダイオードの全体サイズを大きくすることなく受光面積を大きく（半導体基板上におけるフォトダイオードの受光面積の割合を大きく）、すなわち、画素の有効面積を大きくすることができる。
また、上述の素子分離領域を用いることにより、不純物の拡散による分離に比べて寄生容量を少なくできるので、より高速動作が可能になる。今後、イメージセンサの分解能が高まるに従ってより高速化が必要な場合に最適な構造となる。
前記フォトダイオードは、受けた光量に応じてこれらのフォトダイオードで生ずる信号が、それぞれの前記信号取り出し領域を介してそれぞれ取り出されるように構成されているものであってもよい。
このイメージセンサは、前記第２領域と前記酸化膜との間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記酸化膜周辺の所定の領域を除く領域に制限する前記第１導電型の第３領域をさらに含んでもよい。
この構成によれば、第３領域により、酸化膜周辺の所定の領域に空乏層が広がらないようにされる。酸化膜周辺では、隣接するフォトダイオードの第２領域の間には、第２領域とは導電型が異なる第３領域が存在している。酸化膜（たとえば、ＬＯＣＯＳによる酸化膜）を形成する際、酸化膜の周辺に欠陥が導入されることがあり、第３領域が形成されていない場合、このような欠陥が導入されている部分に空乏層が広がり、イメージセンサの電気特性が変動する要因となる。
フォトダイオードに逆バイアス電圧が印加されるとき、第２領域と第３領域とによるＰＮ接合にも逆バイアス電圧が印加されるように構成されている場合、適当な不純物濃度を有する第３領域により、このような領域に空乏層が広がることを防止できる。換言すれば、第３領域は、フォトダイオードに所定の電圧が印加されたときに、酸化膜周辺の所定の領域に空乏層が広がらないようにできる不純物濃度を有している。
この発明の第２の局面に係るイメージセンサは、半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い第２トレンチとを有する素子分離領域とを含む。
この発明に係るイメージセンサは、この発明の第１の局面に係るイメージセンサの酸化膜の代わりに、第２トレンチが形成された構造を有する。第２トレンチは、第２領域を貫通しない深さを有するものとすることができる。この場合でも、充分幅が広い第２トレンチにより、隣接するフォトダイオードの間のリーク電流を少なくすることができる。
また、第２トレンチは、所定のパターンの開口を有するマスクを介したエッチング（たとえば、反応性イオンエッチング）により形成することができるので、その形成領域を狭い範囲に制御可能である。このため、分離領域を狭くできる分、フォトダイオードの受光面積を大きくすることができる。
第２トレンチは、たとえば、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の分離などに適用されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有するものであってもよい。
第２トレンチ内には、酸化シリコンが埋め込まれていてもよい。この場合、酸化シリコンは、たとえば、ＣＶＤ法により、第２トレンチ内に埋め込まれてもよい。この際、第２トレンチ外に堆積する酸化シリコンは、反応性イオンエッチングおよびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による半導体基板表面の平坦化により除去されてもよい。
前記フォトダイオードは、受けた光量に応じてこれらのフォトダイオードで生ずる信号が、それぞれの前記信号取り出し領域を介してそれぞれ取り出されるように構成されていてもよい。
また、このイメージセンサは、前記第２領域と前記第１トレンチとの間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域をさらに含んでもよい。
本発明の第３の局面に係るイメージセンサは、半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチを有する素子分離領域と、前記第２領域と前記第１トレンチとの間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域とを含む。
この発明によれば、第２領域と第１トレンチとの間に空乏層制限領域が形成されていることにより、フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層は第１トレンチ周辺の所定の領域には広がらない。
第１トレンチ周辺の所定の領域は、第１トレンチ周辺に形成された欠陥準位を含む領域に形成されているものとすることができる。この場合、空乏層は、このような欠陥準位が存在する領域には広がらないので、欠陥準位にキャリアがトラップされて残留電荷となることがなく、このような残留電荷によりフォトダイオードの出力信号が影響を受ける不具合が生じない。
第１トレンチは、バイポーラトランジスタの製造工程などで採用されるＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有するものであってもよい。
このイメージセンサは、前記フォトダイオードに、逆バイアス電圧を印加するための電源をさらに含んでもよい。
この構成によれば、フォトダイオードに逆バイアス電圧を印加することにより、第２領域を空乏化することができる。これにより、同じ光量に対するフォトダイオードによる光起電力を大きくすることができるとともに、フォトダイオードの容量を小さくすることができる。
前記第２領域は、前記電源により前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、ほぼ完全に空乏化されることが好ましい。このとき、同じ光量に対するフォトダイオードによる光起電力（光電流）は最大となるとともに、フォトダイオードの容量は最小となる。
第２領域が、適当な厚さおよび適当な不純物濃度プロファイルを有するようにすることにより、フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、第２領域がほぼ完全に空乏化されるようにすることができる。
このイメージセンサは、前記半導体基板の前記フォトダイオードが配列された側の面において、前記フォトダイオードの配列領域外に設けられ、前記フォトダイオードの前記第１領域に電気的に接続された第１領域電極をさらに含んでもよい。
この構成によれば、フォトダイオードの第１領域電極および第２領域電極（信号取り出し電極に電気的に接続された電極）を、半導体基板の同じ側（フォトダイオードが形成されている側）の面に配置することができる。この場合、フォトダイオードの第１領域電極をフォトダイオード近傍に配置することにより、第１領域から第１領域電極に至る部分の抵抗を小さくすることができ、信号の遅延を少なくすることができる。
この場合、前記第１領域と前記第１領域電極とは、前記フォトダイオードの配列領域外に設けられた前記第１導電型の導電領域によって電気接続されていてもよい。
前記第１領域は、複数の前記フォトダイオードに渡る領域に連続して形成されていてもよい。たとえば、第１トレンチは、第１領域の厚さ方向途中に至る深さを有し、第１領域は、第１トレンチによって完全には分断されていないものとすることができる。
この場合、第１領域を複数のフォトダイオードにより共有された共通電極とすることができる。このため、フォトダイオード毎に第１領域電極を形成する必要はないので、レイアウトを単純にできる。
このイメージセンサは、前記第２領域の上に形成され、前記第２領域とともに複数の表面フォトダイオードを構成する前記第１導電型の第４領域をさらに含んでもよい。
この構成によれば、第１領域および第２領域を有するフォトダイオードと、第２領域および第４領域を有する表面フォトダイオードとにより、大きな光電流を生じさせることができる。
このイメージセンサは、フォトダイオードおよび表面フォトダイオードを含むセンサ部が、半導体基板の表面に沿って複数個配列され、各センサ部が１つの画素として機能するように構成されていてもよい。
前記複数の表面フォトダイオードの前記第４領域は、共通接続されていてもよい。
この構成によれば、表面フォトダイオード毎に個別に第４領域の取り出し電極を形成する必要はないので、レイアウトを単純にできる。
前記第１領域電極は、前記フォトダイオード（センサ部）の配列領域外から当該配列領域内に渡って設けられていてもよく、この場合、前記複数の表面フォトダイオードの前記第４領域は、前記第１領域電極により共通接続されていてもよい。
前記第４領域は、前記信号取り出し領域を取り囲むように形成されていてもよい。この場合、前記信号取り出し領域は、前記第４領域のほぼ中央に配置されていてもよい。
この構成によれば、第４領域の形成領域を広くして、表面フォトダイオードの受光面積を大きくすることができ、表面フォトダイオードにより大きな光起電力を生じさせることができる。
前記第１トレンチの内部には、ポリシリコンが配置されていてもよい。
この構成によれば、半導体プロセスで一般に用いられるポリシリコン（多結晶シリコン）により、第１トレンチを埋めることができる。第１トレンチの内表面には酸化膜が形成されていてもよい。前記第１トレンチの内部に配置されるポリシリコンは、ノンドープのポリシリコンであってもよい。これらの場合、ポリシリコンを介した電流のリークを少なくできる。
ポリシリコンは、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１トレンチ内に埋め込むことができる。この場合、ポリシリコンを第１トレンチ内に埋め込んだ後、ＣＭＰ法による半導体基板表面の平坦化、または全面エッチング（エッチバック）により、第１トレンチ外に堆積したポリシリコンを除去することとしてもよい。
本発明の第４の局面に係る分離構造の形成方法は、第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法である。この分離構造の形成方法は、第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、前記半導体層を厚さ方向に貫通する第１トレンチを形成する工程と、前記半導体層の表層部において前記第１トレンチ付近の領域を酸化させて、前記第１トレンチより幅が広く、前記第１トレンチとともに素子分離領域を構成する酸化膜を形成し、前記素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程とを含む。
この分離構造の形成方法により、本発明の第１の局面に係るイメージセンサを製造できる。
この分離構造の形成方法は、前記第１トレンチの内部に充填物を充填する工程をさらに含んでもよい。
この場合、前記充填物を充填する工程は、前記第１トレンチの内部に半導体材料からなる充填物を充填する工程を含んでもよく、この場合、前記酸化膜を形成する工程は、前記第１トレンチ内上部の充填物を酸化させて前記酸化膜を形成する工程を含んでもよい。
本発明の第５の局面に係る分離構造の形成方法は、第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法である。この分離構造の形成方法は、第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、前記半導体層の表層部に、前記半導体層の厚さ方向途中に至る第２トレンチを形成する工程と、前記第２トレンチの形成領域内に、前記第２トレンチより幅が狭く、前記半導体層を厚さ方向に貫通し、前記第２トレンチとともに素子分離領域を構成する第１トレンチを形成し、前記素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程とを含む。
この分離構造の形成方法により、本発明の第２の局面に係るイメージセンサを製造できる。
これらの分離構造の形成方法は、前記第２トレンチの内部に充填物を充填する工程をさらに含んでもよい。
本発明の第６の局面に係る分離構造の形成方法は、第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法である。この分離構造の形成方法は、第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、前記半導体層を厚さ方向に貫通する第１トレンチを形成して、この第１トレンチを含む素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程と、前記半導体層と前記第１トレンチとの間に前記第１導電形の不純物を導入して、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域を形成する工程とを含む。
この分離構造の形成方法により、本発明の第３の局面に係るイメージセンサを製造できる。
これらの分離構造の形成方法は、前記第１トレンチの内部に充填物を充填する工程をさらに含んでもよい。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
この発明の他の目的は、欠陥が導入されている部分に空乏層が広がらないようにすることができるイメージセンサを提供することである。
この発明の他の目的は、出力信号に対する残留電荷の影響を低減できるイメージセンサを提供することである。
この発明のさらに他の目的は、フォトダイオードの全体サイズを大きくすることなく受光面積を大きくすることができるフォトダイオードの分離構造の形成方法を提供することである。
この発明の第１の局面に係るイメージセンサは、半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い酸化膜とを有する素子分離領域とを含む。
この発明によれば、素子分離領域は、第１トレンチに加えて、第１トレンチより幅が広い（半導体基板に沿う方向の長さが長い）酸化膜を有している。このような素子分離領域により、隣接するフォトダイオードの第２領域間のリーク電流を少なくすることができる。
また、第１トレンチは、たとえば、所定のパターンの開口を有するマスクを介したエッチング（たとえば、反応性イオンエッチング）により形成することができるので、その形成領域を狭い範囲に制御可能である。そして、酸化膜は、たとえば、半導体基板がシリコンからなる場合、シリコンの選択的酸化により所定の領域に酸化膜を形成するＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）技術により、その形成領域を狭い範囲に制御可能である。
さらに、このような素子分離領域は、不純物の拡散により形成された分離部と異なり、光が入射されることによりキャリアが発生することはない。したがって、このキャリアの影響を少なくするために素子分離領域を大きくする必要もない。このため、フォトダイオードの全体サイズを大きくすることなく受光面積を大きく（半導体基板上におけるフォトダイオードの受光面積の割合を大きく）、すなわち、画素の有効面積を大きくすることができる。
また、上述の素子分離領域を用いることにより、不純物の拡散による分離に比べて寄生容量を少なくできるので、より高速動作が可能になる。今後、イメージセンサの分解能が高まるに従ってより高速化が必要な場合に最適な構造となる。
前記フォトダイオードは、受けた光量に応じてこれらのフォトダイオードで生ずる信号が、それぞれの前記信号取り出し領域を介してそれぞれ取り出されるように構成されているものであってもよい。
このイメージセンサは、前記第２領域と前記酸化膜との間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記酸化膜周辺の所定の領域を除く領域に制限する前記第１導電型の第３領域をさらに含んでもよい。
この構成によれば、第３領域により、酸化膜周辺の所定の領域に空乏層が広がらないようにされる。酸化膜周辺では、隣接するフォトダイオードの第２領域の間には、第２領域とは導電型が異なる第３領域が存在している。酸化膜（たとえば、ＬＯＣＯＳによる酸化膜）を形成する際、酸化膜の周辺に欠陥が導入されることがあり、第３領域が形成されていない場合、このような欠陥が導入されている部分に空乏層が広がり、イメージセンサの電気特性が変動する要因となる。
フォトダイオードに逆バイアス電圧が印加されるとき、第２領域と第３領域とによるＰＮ接合にも逆バイアス電圧が印加されるように構成されている場合、適当な不純物濃度を有する第３領域により、このような領域に空乏層が広がることを防止できる。換言すれば、第３領域は、フォトダイオードに所定の電圧が印加されたときに、酸化膜周辺の所定の領域に空乏層が広がらないようにできる不純物濃度を有している。
この発明の第２の局面に係るイメージセンサは、半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い第２トレンチとを有する素子分離領域とを含む。
この発明に係るイメージセンサは、この発明の第１の局面に係るイメージセンサの酸化膜の代わりに、第２トレンチが形成された構造を有する。第２トレンチは、第２領域を貫通しない深さを有するものとすることができる。この場合でも、充分幅が広い第２トレンチにより、隣接するフォトダイオードの間のリーク電流を少なくすることができる。
また、第２トレンチは、所定のパターンの開口を有するマスクを介したエッチング（たとえば、反応性イオンエッチング）により形成することができるので、その形成領域を狭い範囲に制御可能である。このため、分離領域を狭くできる分、フォトダイオードの受光面積を大きくすることができる。
第２トレンチは、たとえば、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の分離などに適用されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有するものであってもよい。
第２トレンチ内には、酸化シリコンが埋め込まれていてもよい。この場合、酸化シリコンは、たとえば、ＣＶＤ法により、第２トレンチ内に埋め込まれてもよい。この際、第２トレンチ外に堆積する酸化シリコンは、反応性イオンエッチングおよびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による半導体基板表面の平坦化により除去されてもよい。
前記フォトダイオードは、受けた光量に応じてこれらのフォトダイオードで生ずる信号が、それぞれの前記信号取り出し領域を介してそれぞれ取り出されるように構成されていてもよい。
また、このイメージセンサは、前記第２領域と前記第１トレンチとの間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域をさらに含んでもよい。
本発明の第３の局面に係るイメージセンサは、半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチを有する素子分離領域と、前記第２領域と前記第１トレンチとの間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域とを含む。
この発明によれば、第２領域と第１トレンチとの間に空乏層制限領域が形成されていることにより、フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層は第１トレンチ周辺の所定の領域には広がらない。
第１トレンチ周辺の所定の領域は、第１トレンチ周辺に形成された欠陥準位を含む領域に形成されているものとすることができる。この場合、空乏層は、このような欠陥準位が存在する領域には広がらないので、欠陥準位にキャリアがトラップされて残留電荷となることがなく、このような残留電荷によりフォトダイオードの出力信号が影響を受ける不具合が生じない。
第１トレンチは、バイポーラトランジスタの製造工程などで採用されるＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有するものであってもよい。
このイメージセンサは、前記フォトダイオードに、逆バイアス電圧を印加するための電源をさらに含んでもよい。
この構成によれば、フォトダイオードに逆バイアス電圧を印加することにより、第２領域を空乏化することができる。これにより、同じ光量に対するフォトダイオードによる光起電力を大きくすることができるとともに、フォトダイオードの容量を小さくすることができる。
前記第２領域は、前記電源により前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、ほぼ完全に空乏化されることが好ましい。このとき、同じ光量に対するフォトダイオードによる光起電力（光電流）は最大となるとともに、フォトダイオードの容量は最小となる。
第２領域が、適当な厚さおよび適当な不純物濃度プロファイルを有するようにすることにより、フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、第２領域がほぼ完全に空乏化されるようにすることができる。
このイメージセンサは、前記半導体基板の前記フォトダイオードが配列された側の面において、前記フォトダイオードの配列領域外に設けられ、前記フォトダイオードの前記第１領域に電気的に接続された第１領域電極をさらに含んでもよい。
この構成によれば、フォトダイオードの第１領域電極および第２領域電極（信号取り出し電極に電気的に接続された電極）を、半導体基板の同じ側（フォトダイオードが形成されている側）の面に配置することができる。この場合、フォトダイオードの第１領域電極をフォトダイオード近傍に配置することにより、第１領域から第１領域電極に至る部分の抵抗を小さくすることができ、信号の遅延を少なくすることができる。
この場合、前記第１領域と前記第１領域電極とは、前記フォトダイオードの配列領域外に設けられた前記第１導電型の導電領域によって電気接続されていてもよい。
前記第１領域は、複数の前記フォトダイオードに渡る領域に連続して形成されていてもよい。たとえば、第１トレンチは、第１領域の厚さ方向途中に至る深さを有し、第１領域は、第１トレンチによって完全には分断されていないものとすることができる。
この場合、第１領域を複数のフォトダイオードにより共有された共通電極とすることができる。このため、フォトダイオード毎に第１領域電極を形成する必要はないので、レイアウトを単純にできる。
このイメージセンサは、前記第２領域の上に形成され、前記第２領域とともに複数の表面フォトダイオードを構成する前記第１導電型の第４領域をさらに含んでもよい。
この構成によれば、第１領域および第２領域を有するフォトダイオードと、第２領域および第４領域を有する表面フォトダイオードとにより、大きな光電流を生じさせることができる。
このイメージセンサは、フォトダイオードおよび表面フォトダイオードを含むセンサ部が、半導体基板の表面に沿って複数個配列され、各センサ部が１つの画素として機能するように構成されていてもよい。
前記複数の表面フォトダイオードの前記第４領域は、共通接続されていてもよい。
この構成によれば、表面フォトダイオード毎に個別に第４領域の取り出し電極を形成する必要はないので、レイアウトを単純にできる。
前記第１領域電極は、前記フォトダイオード（センサ部）の配列領域外から当該配列領域内に渡って設けられていてもよく、この場合、前記複数の表面フォトダイオードの前記第４領域は、前記第１領域電極により共通接続されていてもよい。
前記第４領域は、前記信号取り出し領域を取り囲むように形成されていてもよい。この場合、前記信号取り出し領域は、前記第４領域のほぼ中央に配置されていてもよい。
この構成によれば、第４領域の形成領域を広くして、表面フォトダイオードの受光面積を大きくすることができ、表面フォトダイオードにより大きな光起電力を生じさせることができる。
前記第１トレンチの内部には、ポリシリコンが配置されていてもよい。
この構成によれば、半導体プロセスで一般に用いられるポリシリコン（多結晶シリコン）により、第１トレンチを埋めることができる。第１トレンチの内表面には酸化膜が形成されていてもよい。前記第１トレンチの内部に配置されるポリシリコンは、ノンドープのポリシリコンであってもよい。これらの場合、ポリシリコンを介した電流のリークを少なくできる。
ポリシリコンは、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１トレンチ内に埋め込むことができる。この場合、ポリシリコンを第１トレンチ内に埋め込んだ後、ＣＭＰ法による半導体基板表面の平坦化、または全面エッチング（エッチバック）により、第１トレンチ外に堆積したポリシリコンを除去することとしてもよい。
本発明の第４の局面に係る分離構造の形成方法は、第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法である。この分離構造の形成方法は、第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、前記半導体層を厚さ方向に貫通する第１トレンチを形成する工程と、前記半導体層の表層部において前記第１トレンチ付近の領域を酸化させて、前記第１トレンチより幅が広く、前記第１トレンチとともに素子分離領域を構成する酸化膜を形成し、前記素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程とを含む。
この分離構造の形成方法により、本発明の第１の局面に係るイメージセンサを製造できる。
この分離構造の形成方法は、前記第１トレンチの内部に充填物を充填する工程をさらに含んでもよい。
この場合、前記充填物を充填する工程は、前記第１トレンチの内部に半導体材料からなる充填物を充填する工程を含んでもよく、この場合、前記酸化膜を形成する工程は、前記第１トレンチ内上部の充填物を酸化させて前記酸化膜を形成する工程を含んでもよい。
本発明の第５の局面に係る分離構造の形成方法は、第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法である。この分離構造の形成方法は、第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、前記半導体層の表層部に、前記半導体層の厚さ方向途中に至る第２トレンチを形成する工程と、前記第２トレンチの形成領域内に、前記第２トレンチより幅が狭く、前記半導体層を厚さ方向に貫通し、前記第２トレンチとともに素子分離領域を構成する第１トレンチを形成し、前記素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程とを含む。
この分離構造の形成方法により、本発明の第２の局面に係るイメージセンサを製造できる。
これらの分離構造の形成方法は、前記第２トレンチの内部に充填物を充填する工程をさらに含んでもよい。
本発明の第６の局面に係る分離構造の形成方法は、第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法である。この分離構造の形成方法は、第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、前記半導体層を厚さ方向に貫通する第１トレンチを形成して、この第１トレンチを含む素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程と、前記半導体層と前記第１トレンチとの間に前記第１導電形の不純物を導入して、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域を形成する工程とを含む。
この分離構造の形成方法により、本発明の第３の局面に係るイメージセンサを製造できる。
これらの分離構造の形成方法は、前記第１トレンチの内部に充填物を充填する工程をさらに含んでもよい。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１の実施形態に係るイメージセンサの図解的な平面図である。
図２は、図１のＩＩ−ＩＩ切断線断面図である。
図３は、図１のＩＩＩ−ＩＩＩ切断線断面図である。
図４（ａ）、図４（ｂ）、図４（ｃ）および図４（ｄ）は、図１ないし図３に示すイメージセンサの製造方法を説明するための図解的な断面図である。
図５（ａ）、図５（ｂ）および図５（ｃ）は、図１ないし図３に示すイメージセンサの素子分離領域の代わりにシャロートレンチを有するイメージセンサの製造方法を説明するための図解的な断面図である。
図６は、本発明の第２の実施形態に係るイメージセンサの図解的な平面図である。
図７は、図６のＶＩＩ−ＶＩＩ切断線断面図である。
図８は、図６のＶＩＩＩ−ＶＩＩＩ切断線断面図である。
図９（ａ）および図９（ｂ）は、図６ないし図８に示すイメージセンサの製造方法を説明するための図解的な断面図である。
図２は、図１のＩＩ−ＩＩ切断線断面図である。
図３は、図１のＩＩＩ−ＩＩＩ切断線断面図である。
図４（ａ）、図４（ｂ）、図４（ｃ）および図４（ｄ）は、図１ないし図３に示すイメージセンサの製造方法を説明するための図解的な断面図である。
図５（ａ）、図５（ｂ）および図５（ｃ）は、図１ないし図３に示すイメージセンサの素子分離領域の代わりにシャロートレンチを有するイメージセンサの製造方法を説明するための図解的な断面図である。
図６は、本発明の第２の実施形態に係るイメージセンサの図解的な平面図である。
図７は、図６のＶＩＩ−ＶＩＩ切断線断面図である。
図８は、図６のＶＩＩＩ−ＶＩＩＩ切断線断面図である。
図９（ａ）および図９（ｂ）は、図６ないし図８に示すイメージセンサの製造方法を説明するための図解的な断面図である。
図１は、本発明の第１の実施形態に係るイメージセンサの図解的な平面図であり、図２は、図１のＩＩ−ＩＩ切断線断面図であり、図３は、図１のＩＩＩ−ＩＩＩ切断線断面図である。
このイメージセンサ１は、シリコン基板２の表面に沿って１列または複数の列に配列された複数のセンサ部１０を備えている（図１には、１列のセンサ部１０のみ示す。）。各センサ部１０はイメージセンサ１の画素を構成しており、光を受けてその光量に対応する大きさの光起電力を生ずることができる。これにより、センサ部１０の配列方向に関して、光量の分布を測定できる。
導電型がＰ−型のシリコン基板２の上には、導電型がＮ＋型の埋め込み層３が形成されており、埋め込み層３の上には、エピタキシャル層４が形成されている。各列のセンサ部１０が配列された領域（以下、「センサ部配列領域」という。）２５のエピタキシャル層４Ｐの導電型はＰ−型であり、センサ部配列領域２５以外でセンサ部配列領域２５の両側に沿って延びる領域（以下、「非センサ領域」という。）２６のエピタキシャル層４Ｎの導電型はＮ型である（図３参照）。
隣接する２つのセンサ部１０のエピタキシャル層４Ｐの間、およびエピタキシャル層４Ｐとエピタキシャル層４Ｎとの間（センサ部配列領域２５と非センサ領域２６との間）は、素子分離領域１２により電気的に分離されている。エピタキシャル層４Ｐは、素子分離領域１２により、シリコン基板２を垂直に見てほぼ正方形の形状を有する領域に区画されている。素子分離領域１２は、エピタキシャル層４を貫通して埋め込み層３に至るディープトレンチ１３と、ＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）による酸化膜１４（図１では図示を省略）とを有する。
ディープトレンチ１３により、エピタキシャル層４において表層部近傍を除く領域が分離（ＤＴＩ；Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）されている。ディープトレンチ１３は、埋め込み層３の厚さ方向途中に至る深さを有している。すなわち、埋め込み層３はディープトレンチ１３により、完全には分断されていない。ディープトレンチ１３の深さは、エピタキシャル層４の厚さと同等であり、たとえば、数μｍ程度である。
ディープトレンチ１３の内表面には、酸化シリコン膜２８が形成されており、その内方のディープトレンチ１３の内部は、ノンドープのポリシリコン（多結晶シリコン）膜２９で埋められている。
酸化膜１４は、エピタキシャル層４の表層部近傍に形成されており、ディープトレンチ１３より大きな幅（シリコン基板２に沿う方向の長さ）を有している。すなわち、素子分離領域１２によるアイソレーション幅は、埋め込み層３内やエピタキシャル層４の深部と比べて、エピタキシャル層４の表層部で大きくなっている。酸化膜１４の幅は、シリコン基板２上におけるセンサ部１０の受光面積の割合が充分大きく、すなわち、画素の有効面積が大きくなるように、狭くされている。
ディープトレンチ１３および酸化膜１４は、シリコン基板２に垂直な共通の中心面に対して、ほぼ対称な形状を有している。
酸化膜１４の下方（シリコン基板２側）で、ディープトレンチ１３を除く領域には、Ｎ＋型の高濃度領域１５が形成されている。すなわち、高濃度領域１５はエピタキシャル層４Ｐと酸化膜１４との間に配置されている。
酸化膜１４の周辺には、酸化膜１４の形成に伴って導入された欠陥が存在しており、高濃度領域１５は、この欠陥が導入された領域を含むより広い領域に形成されている。
さらに、エピタキシャル層４（エピタキシャル層４Ｐおよびエピタキシャル層４Ｎ）の表層部で、高濃度領域１５に隣接する（接する）領域には、Ｎ＋型の上側カソード領域１６が形成されている。
各センサ部１０は、素子分離領域１２により分断されたエピタキシャル層４Ｐと下側のカソード領域である埋め込み層３とを含むフォトダイオード２２を備えている。各センサ部１０は、さらにエピタキシャル層４Ｐとカソード領域１６とを含む表面フォトダイオード２４を備えている。
エピタキシャル層４Ｐの表層部において、センサ部１０の中心部近傍には、カソード領域１６とわずかな間隔をあけて、Ｐ＋型のアノード取り出し領域１８が形成されている。すなわち、シリコン基板２を垂直に見て、カソード領域１６はアノード取り出し領域１８を取り囲むように形成されており、アノード取り出し領域１８はカソード領域１６のほぼ中央に配置されている。
このような構成により、カソード領域１６の形成領域が広くされており、表面フォトダイオード２４による受光面積が大きくされている。これにより、表面フォトダイオード２４は、大きな光起電力を生じることができる。
センサ部配列領域２５および非センサ領域２６の上には、第１酸化シリコン膜２０ａ、第２酸化シリコン膜２０ｂ、窒化シリコン膜２１、第１酸化シリコン膜２０ａを貫通して配設されたカソード電極１７および第１アノード電極１９ａ、ならびに第２酸化シリコン膜２０ｂを貫通して配設された第２アノード電極１９ｂが形成されている。
第１酸化シリコン膜２０ａには、各センサ部１０のアノード取り出し領域１８およびカソード領域１６が露出するように、複数の開口が形成されている。
この開口をそれぞれ埋めるように、金属からなるカソード電極１７および第１アノード電極１９ａが形成されている。カソード電極１７および第１アノード電極１９ａは、それぞれ、カソード領域１６およびアノード取り出し領域１８に接合されている。
酸化膜１４を挟んで配置されたセンサ部配列領域２５のカソード領域１６と、非センサ領域２６のカソード領域１６とは、カソード電極１７によって電気接続されている。すなわち、カソード電極１７は、非センサ領域２６からセンサ部配列領域２５に渡って設けられている。
また、図１に示すように、各センサ部１０のカソード領域１６は、センサ部配列領域２５の一方側において１つのカソード電極１７に共通接続されており、センサ部配列領域２５の他方側において別の１つのカソード電極１７に共通接続されている。すなわち、表面フォトダイオード２４のカソード領域１６の取り出し電極は、各センサ部１０毎に個別に形成されておらず、レイアウトが単純化されている。
カソード電極１７と第１アノード電極１９ａとは分離しており、電気接続されていない。
カソード電極１７、第１アノード電極１９ａ、および第１酸化シリコン膜２０ａの上には、第２酸化シリコン膜２０ｂが形成されている。第２酸化シリコン膜２０ｂには、第１アノード電極１９ａを露出させる複数の開口が形成されている。この第２酸化シリコン膜２０ｂの複数の開口をそれぞれ埋めるように、複数の第２アノード電極１９ｂが形成されており、この開口を介して、第１アノード電極１９ａと第２アノード電極１９ｂとが接合されている。
第２酸化シリコン膜２０ｂおよび第２アノード電極１９ｂの上には、窒化シリコン膜２１が形成されている。第２アノード電極１９ｂは、第２酸化シリコン膜２０ｂと窒化シリコン膜２１との間で、センサ部１０の配列方向に対して、一方の非センサ領域２６側に延設されており、図外の位置で取り出されている。また、カソード電極１７は、第１酸化シリコン膜２０ａと第２酸化シリコン膜２０ｂとの間で延設されており、図外の位置で取り出されている。
カソード電極１７は電源２３（図３参照）に接続されている。電源２３により、フォトダイオード２２および表面フォトダイオード２４に逆バイアス電圧を印加できるようになっている。エピタキシャル層４Ｐ、埋め込み層３、およびセンサ部１０のカソード領域１６の不純物濃度、これらの厚さ、ならびにカソード領域１６の配置は、フォトダイオード２２および表面フォトダイオード２４に所定の大きさの逆バイアス電圧が印加されたときに、エピタキシャル層４Ｐがほぼ完全に空乏化されるように設定されている。
このイメージセンサ１で受光するときは、電源２３によりフォトダイオード２２および表面フォトダイオード２４に所定の大きさの逆バイアス電圧が印加され、エピタキシャル層４Ｐが完全に空乏化される。
センサ部１０に光が照射されると、フォトダイオード２２および表面フォトダイオード２４において、その光量に応じた光起電力が生じ、この光起電力により、埋め込み層３側およびカソード領域１６側からエピタキシャル層４Ｐ側へ向かう方向の光電流が流れる。各センサ部１０は、フォトダイオード２２に加えて、表面フォトダイオード２４を備えていることにより、大きな光電流を生じることができる。
この際、エピタキシャル層４Ｐが完全に空乏化されていることにより、同じ光量に対するフォトダイオード２２および表面フォトダイオード２４による光電流は最大となるとともに、フォトダイオード２２および表面フォトダイオード２４の容量は最小となる。
また、カソード領域１６と高濃度領域１５とが接していることにより、フォトダイオード２２および表面フォトダイオード２４に逆バイアス電圧が印加されると、高濃度領域１５とエピタキシャル層４Ｐとの界面からも空乏層が広がる。しかし、高濃度領域１５の不純物濃度が高くされていることにより、空乏層は、酸化膜１４周辺の欠陥が導入されている領域には広がらないようにされている。換言すれば、高濃度領域１５の不純物濃度は、酸化膜１４周辺の欠陥が導入されている領域に空乏層が広がらない程度に充分高くされている。
埋め込み層３、エピタキシャル層４Ｎ、およびカソード領域１６は、いずれもＮ型であるので、フォトダイオード２２の光起電力により生じるキャリアは、フォトダイオード２２からこれらのＮ型の領域を経て、カソード電極１７へと流れることができる。カソード電極１７が、センサ部１０近傍に配置されていることにより、埋め込み層３からカソード電極１７に至る部分の抵抗が小さくなっており、これにより、信号の遅延が少なくされている。
埋め込み層３は、ディープトレンチ１３により完全には分断されていないことにより、複数のセンサ部１０により共有された共通電極となっている。したがって、センサ部１０毎に埋め込み層３に電気的に接続された電極（カソード電極１７）を形成する必要はないので、レイアウトが単純になっている。
以上のような構成により、カソード電極１７と各センサ部１０から取り出された第１および第２アノード電極１９ａ，１９ｂとの間に流れる電流を測定することにより、各センサ部１０で受けられた光量を測定できる。
また、ディープトレンチ１３に加えて、酸化膜１４が形成されていることにより、隣接するセンサ部１０のエピタキシャル層４Ｐの間は、電気的に良好に分離されている。また、ディープトレンチ１３内がノンドープのポリシリコン膜２９で埋められていることによっても、このポリシリコン膜２９を介した電流のリークが少なくされている。
さらに、ディープトレンチ１３の上に酸化膜１４が形成されてなる素子分離領域１２は、不純物の拡散により形成された分離部と異なり、光が入射されることによりキャリアが発生することはない。したがって、このキャリアの影響を少なくするために素子分離領域１２を大きくする必要もない。このため、フォトダイオード２２および表面フォトダイオード２４の全体サイズを大きくすることなく受光面積を大きく（シリコン基板２上におけるフォトダイオード２２および表面フォトダイオード２４の受光面積の割合を大きく）、すなわち、画素の有効面積を大きくすることができる。
さらに、高濃度領域１５により、酸化膜１４周辺の欠陥が導入されている領域に空乏層が広がらないようにされていることにより、イメージセンサ１の電気特性が変動することはない。
以上のことから、このイメージセンサ１は、各センサ部１０部で生じた電流を独立して取り出すことができるので、各センサ部１０が受けた光量を正確に測定することができる。
図４（ａ）ないし図４（ｄ）は、図１ないし図３に示すイメージセンサ１の製造方法を説明するための図解的な断面図である。図４（ａ）ないし図４（ｄ）には、図１のＩＩＩ−ＩＩＩ切断線断面に相当する断面を示している。図４（ａ）および図４（ｂ）は、２つのセンサ部配列領域２５にまたがる領域に相当する範囲を示しており、図４（ｃ）および図４（ｄ）では、１つのセンサ部配列領域２５に相当する範囲を示している。
先ず、Ｐ−型のシリコン基板２において、埋め込み層３に相当する所定の領域２７に、Ｎ型の不純物が注入される（図４（ａ）参照）。続いて、シリコン基板２の領域２７側の面に、Ｐ−型のエピタキシャル層４が形成された後、シリコン基板２が加熱される。これにより領域２７に注入されたＮ型の不純物は、シリコン基板２およびエピタキシャル４側へと拡散して、埋め込み層３が形成される（図４（ｂ）参照）。
次に、所定のパターンの開口が形成された酸化シリコン膜をマスクとして、反応性イオンエッチング（ＲＩＥ）により、ディープトレンチ１３が形成される。ディープトレンチ１３は、エピタキシャル層４を貫通し、埋め込み層３の厚さ方向途中に至る深さを有するように形成される。
次に、ディープトレンチ１３の内面を含む露出表面に、たとえば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、酸化シリコン膜２８が形成される。そして、ディープトレンチ１３内を埋めるように、たとえば、減圧ＣＶＤ法などにより、ポリシリコン膜２９が形成された後、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ディープトレンチ１３外のポリシリコン膜２８および酸化シリコン膜２９が除去される。これにより、図４（ｃ）に示すように、ディープトレンチ１３内にのみポリシリコン膜２８が存在する状態となる。
次に、以上の工程を経たエピタキシャル層４表層部で、高濃度領域１５に相当する領域を含む領域に、Ｎ型への制御のための不純物が導入される。そして、公知のＬＯＣＯＳ技術により、ディープトレンチ１３内上部のポリシリコンおよびその周辺のエピタキシャル層４が選択的に酸化されて、酸化膜１４が形成される。これにより、素子分離領域１２が得られるとともに、酸化膜１４の下に高濃度領域１５が形成される。この状態が、図４（ｄ）に示されている。
以上の工程は、バイポーラトランジスタの製造工程などで採用されるＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によるものとすることができる。
以下、図３を参照して、素子分離領域１２以外の酸化シリコン膜が除去された後、非センサ領域２６に相当する領域のエピタキシャル層４に、所定のパターンの開口を有するマスクを介して、Ｎ型の不純物の注入、および熱拡散が行われ、当該領域の導電型がＮ型にされる。これにより、エピタキシャル層４Ｎが得られる。
さらに、所定のパターンの開口を有するマスクを介した不純物の注入および拡散により、カソード領域１６およびアノード取り出し領域１８が形成される。
次に、以上の工程を経たシリコン基板２のエピタキシャル層４側の面に、ＣＶＤ法などにより第１酸化シリコン膜２０ａが形成される。そして、所定のパターンの開口を有するレジスト膜を介したエッチングにより、第１酸化シリコン膜２０ａに開口が形成され、この開口内にカソード領域１６およびアノード取り出し領域１８の所定の領域が露出するようにされる。
続いて、スパッタリング法などにより、第１酸化シリコン膜２０ａの開口を埋め、第１酸化シリコン膜２０ａ全面を覆うように、金属膜が形成される。金属膜は、第１酸化シリコン膜２０ａの開口内に露出したカソード領域１６およびアノード取り出し領域１８に電気接続される。さらに、この金属膜が、所定のパターンにエッチングされる。これにより、カソード領域１６に接続された金属膜と、アノード取り出し領域１８に接続された金属膜とは電気的に分離され、それぞれ、カソード電極１７および第１アノード電極１９ａとなる。
その後、第１酸化シリコン膜２０ａ、カソード電極１７、および第１アノード電極１９ａの上に、ＣＶＤ法などにより第２酸化シリコン膜２０ｂが形成される。そして、所定のパターンの開口を有するレジスト膜を介したエッチングにより、第２酸化シリコン膜２０ｂに開口が形成され、この開口内に第１アノード電極１９ａの所定の領域が露出するようにされる。
続いて、スパッタリング法などにより、第２酸化シリコン膜２０ｂの開口を埋め、第２酸化シリコン膜２０ｂ全面を覆うように、金属膜が形成される。この金属膜は、開口内に露出した第１アノード電極１９ａに電気接続される。さらに、この金属膜が、所定のパターンにエッチングされて第２アノード電極１９ｂとなる。
その後、以上の工程を経たシリコン基板２の全面に、窒化シリコン膜２１が形成されて、図３に示すイメージセンサ１が得られる。
以上の製造方法において、ディープトレンチ１３の幅は、反応性イオンエッチングを行う際に用いるマスクの開口により決まるので、ディープトレンチ１３の形成領域を狭い範囲に制御可能である。また、ＬＯＣＯＳによる酸化膜１４も、たとえば、窒化膜をマスクとしたシリコンの選択的な酸化により、その形成領域を狭い範囲に制御可能である。したがって、センサ部１０の全体サイズを大きくすることなく受光面積を大きく（シリコン基板２上におけるセンサ部１０の受光面積の割合を大きく）することができる。
以上のイメージセンサ１において、素子分離領域１２の代わりに、ディープトレンチ１３と、その上に形成され、ディープトレンチ１３より幅が広いシャロートレンチとを有する素子分離領域が設けられていてもよい。すなわち、ＬＯＣＯＳによる酸化膜１４の代わりに、シャロートレンチが形成されていてもよい。エピタキシャル層４の表層部近傍に、ディープトレンチ１３より大きな幅を有するシャロートレンチが形成されている場合、酸化膜１４が形成されている場合と同様に、隣接するセンサ部１０のエピタキシャル層４Ｐ間を電気的に良好に分離できる。これにより、隣接するセンサ部１０のエピタキシャル層４Ｐの間で電流がリークしないようにすることができる。
このようなイメージセンサは、以下のようにして製造することができる。
図５（ａ）、図５（ｂ）および図５（ｃ）は、図１ないし図３に示すイメージセンサ１の酸化膜１４の代わりにシャロートレンチを有するイメージセンサの製造方法を説明するための図解的な断面図である。
先ず、埋め込み層３の形成（図４（ｂ）参照）までがイメージセンサ１の製造方法と同様に行われる。その後、エピタキシャル層４の表層部で、イメージセンサ１の酸化膜１４にほぼ相当する領域に、たとえば、反応性イオンエッチングにより、シャロートレンチ３１が形成される（図５（ａ）参照）。シャロートレンチ３１の深さは、エピタキシャル層４を貫通しない深さにされる。
次に、所定のパターンの開口を有するマスクを介した反応性イオンエッチングにより、シャロートレンチ３１の底面中央部から、埋め込み層３の厚さ方向途中に至る深さを有するディープトレンチ１３が形成される。このため、シャロートレンチ３１の幅は、ディープトレンチ１３の幅より広くなる。
続いて、減圧ＣＶＤ法などにより、以上の工程を経たシリコン基板２の全面に酸化シリコン膜３２が形成される。酸化シリコン膜３２は、ディープトレンチ１３を埋めるように、かつ、シャロートレンチ３１を完全に埋めないように形成される。この状態が、図５（ｂ）に示されている。
次に、以上の工程を経たシリコン基板２の全面にポリシリコン膜３３が形成される。ポリシリコン膜３３は、シャロートレンチ３１を完全に埋めるように形成される。そして、以上の工程を経たシリコン基板２のポリシリコン膜３３が形成された面が、化学的または機械的に研磨されて、ディープトレンチ１３およびシャロートレンチ３１外で、エピタキシャル層４上の酸化シリコン膜３２およびポリシリコン膜３３が除去される。この状態が、図５（ｃ）に示されている。
以上の工程は、たとえば、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の分離などに適用されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によるものとすることができる。
その後、エピタキシャル層４Ｎを形成する工程以下が、イメージセンサ１の製造方法と同様に実施される。
シャロートレンチ３１の幅は、反応性イオンエッチングを行う際のマスクの開口で決定されるので、その形成領域を狭い範囲に制御可能である。このため、センサ部１０の受光面積を大きくすることができる。
図６は、本発明の第２の実施形態に係るイメージセンサの図解的な平面図であり、図７は、図６のＶＩＩ−ＶＩＩ切断線断面図であり、図８は、図６のＶＩＩＩ−ＶＩＩＩ切断線断面図である。
このイメージセンサ４１は、シリコン基板２の表面に沿って１列または複数の列に配列された複数のセンサ部５０を備えている（図１には、１列のセンサ部５０のみ示す。）。各センサ部５０はイメージセンサ４１の画素を構成しており、光を受けてその光量に対応する大きさの光起電力を生ずることができる。これにより、センサ部５０の配列方向に関して、光量の分布を測定できる。
導電型がＰ型のシリコン基板２の上には、導電型がＰ＋型の埋め込み層４３が形成されており、埋め込み層４３の上には、エピタキシャル層４４が形成されている。各列のセンサ部５０が配列された領域（以下、「センサ部配列領域」という。）６５のエピタキシャル層４４Ｎの導電型はＮ−型であり、センサ部配列領域６５以外でセンサ部配列領域６５の両側に沿って延びる領域（以下、「非センサ領域」という。）６６のエピタキシャル層４４Ｐの導電型はＰ＋型である（図３参照）。
埋め込み層４３の不純物濃度は、たとえば、３×１０１８ｃｍ−３程度であり、エピタキシャル層４４Ｎの不純物濃度は、たとえば、３×１０１５ｃｍ−３程度であり、エピタキシャル層４４Ｐの不純物濃度は、たとえば、３×１０１７ｃｍ−３程度である。
隣接する２つのセンサ部５０のエピタキシャル層４４Ｎの間、およびエピタキシャル層４４Ｎとエピタキシャル層４４Ｐとの間（センサ部配列領域６５と非センサ領域６６との間）は、素子分離領域５２により電気的に分離されている。エピタキシャル層４４Ｎは、素子分離領域５２により、シリコン基板２を垂直に見てほぼ正方形の形状を有する領域に区画されている。
素子分離領域５２は、エピタキシャル層４４を貫通して埋め込み層４３に至るディープトレンチ１３を有するが、第１の実施形態に係るイメージセンサ１の素子分離領域１２（図２および図３参照）のように、ディープトレンチ１３より幅が広い酸化膜１４を有していない。
ディープトレンチ１３により、エピタキシャル層４４は分離（ＤＴＩ；Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）されている。ディープトレンチ１３は、埋め込み層４３の厚さ方向途中に至る深さを有している。すなわち、埋め込み層４３はディープトレンチ１３により、完全には分断されていない。ディープトレンチ１３の深さは、エピタキシャル層４４の厚さと同等であり、たとえば、数μｍ程度である。
ディープトレンチ１３の内表面には、酸化シリコン膜２８が形成されており、その内方のディープトレンチ１３の内部は、ノンドープのポリシリコン（多結晶シリコン）膜２９で埋められている。
ディープトレンチ１３は、シリコン基板２に垂直な共通の中心面に対して、ほぼ対称な形状を有している。
ディープトレンチ１３とエピタキシャル４４Ｎとの間には、Ｐ＋型の空乏層制限領域５９が形成されている。ディープトレンチ１３の周辺で、シリコンからなる空乏層制限領域５９と酸化シリコン膜２８との界面近傍には、欠陥準位が存在しており、空乏層制限領域５９は、この欠陥準位が存在している領域を含むより広い領域に形成されている。空乏層制限領域５９は、埋め込み層４３に接している。
空乏層制限領域５９の不純物濃度は、エピタキシャル層４４Ｐの不純物濃度と同程度であり、たとえば、３×１０１７ｃｍ−３程度である。エピタキシャル層４４Ｐおよび空乏層制限領域５９は、不純物の拡散により形成されたウェル領域である。
エピタキシャル層４４Ｎおよび空乏層制限領域５９の表層部で、空乏層制限領域５９に隣接する（接する）領域、およびエピタキシャル層４４Ｐの表層部には、Ｐ＋型の上側アノード領域５６が形成されている。
各センサ部５０は、素子分離領域５２により分断されたエピタキシャル層４４Ｎと下側のアノード領域である埋め込み層４３とを含むフォトダイオード６２を備えている。各センサ部５０は、さらにエピタキシャル層４４Ｎとアノード領域５６とを含む表面フォトダイオード６４を備えている。
エピタキシャル層４４Ｎの表層部において、センサ部５０の中心部近傍には、アノード領域５６とわずかな間隔をあけて、Ｎ＋型のカソード取り出し領域６８が形成されている。すなわち、シリコン基板２を垂直に見て、アノード領域５６はカソード取り出し領域６８を取り囲むように形成されており、カソード取り出し領域６８はアノード領域５６のほぼ中央に配置されている。
このような構成により、アノード領域５６の形成領域が広くされており、表面フォトダイオード６４による受光面積が大きくされている。これにより、表面フォトダイオード６４は、大きな光起電力を生じることができる。
センサ部配列領域６５および非センサ領域６６の上には、酸化シリコン膜６０が形成されており、酸化シリコン膜６０の上には窒化シリコン膜６１が形成されている（図６では、図示を省略）。
センサ部配列領域６５および非センサ領域６６のアノード領域５６の上には、酸化シリコン膜６０を貫通するプラグ状（柱状）の複数の第１アノード電極５５ａが形成されている。センサ部配列領域６５内に設けられた第１アノード電極５５ａは、空乏層制限領域５９上に配置されている。第１アノード電極５５ａは、センサ部５０の配列方向に沿って配列されており、各センサ部５０について、少なくとも１つの第１アノード電極５５ａが設けられている。各センサ部５０について複数個の第１アノード電極５５ａが設けられていてもよい。
また、各センサ部５０のカソード取り出し領域６８の上には、酸化シリコン膜６０を貫通するプラグ状（柱状）の第１カソード電極５４ａが形成されている。
酸化シリコン膜６０と窒化シリコン膜６１との間には、第１アノード電極５５ａに接続された第２アノード電極５５ｂ、および第１カソード電極５４ａに接続された第２カソード電極５４ｂが配設されている。第１および第２アノード電極５５ａ，５５ｂならびに第１および第２カソード電極５４ａ，５４ｂは、金属からなる。
第２アノード電極５５ｂは、センサ部配列領域６５の中心軸に対して両側に設けられている（図８参照。図７では、一方側の第１および第２アノード電極は５５ａ，５５ｂは図示を省略）。各センサ部５０および非センサ領域６６のアノード電極５５ａは、いずれかの第２アノード電極５５ｂに共通接続されている。すなわち、表面フォトダイオード６４のアノード領域５６の取り出し電極は、各センサ部５０毎に個別に形成されておらず、レイアウトが単純化されている。
一方、各センサ部５０の第１カソード電極５４ａは、それぞれ異なる第２カソード電極５４ｂに接続されている。第２アノード電極５５ｂおよび第２アノード電極５５ｂは、センサ部５０の配列方向と直交する方向に延びており、図外の位置で個別に取り出されている。
第２アノード電極５５ａは電源２３（図８参照）に接続されている。アノード領域５６と空乏層制限領域５９およびエピタキシャル層４４Ｐとが接しており、空乏層制限領域５９およびエピタキシャル層４４Ｐと埋め込み層４３とが接しており、かつ、アノード領域５６、空乏層制限領域５９、エピタキシャル層４４Ｐおよび埋め込み層４３は、導電型が同じ（Ｐ型）である。これにより、電源２３により、フォトダイオード６２および表面フォトダイオード６４に逆バイアス電圧を印加できるようになっている。
エピタキシャル層４４Ｎ、埋め込み層４３、およびセンサ部５０のアノード領域５６の不純物濃度、これらの厚さ、ならびにアノード領域５６の配置は、フォトダイオード６２および表面フォトダイオード６４に所定の大きさの逆バイアス電圧が印加されたときに、エピタキシャル層４４Ｎがほぼ完全に空乏化されるように設定されている。
このイメージセンサ４１で受光するときは、電源２３によりフォトダイオード６２および表面フォトダイオード６４に所定の大きさの逆バイアス電圧が印加され、エピタキシャル層４４Ｎが完全に空乏化される。
センサ部５０に光が照射されると、フォトダイオード６２および表面フォトダイオード６４において、その光量に応じた光起電力が生じ、この光起電力により、エピタキシャル層４４Ｎ側から埋め込み層４３側およびアノード領域５６側へ向かう方向の光電流が流れる。各センサ部５０は、フォトダイオード６２に加えて、表面フォトダイオード６４を備えていることにより、大きな光電流を生じることができる。
この際、エピタキシャル層４４Ｎが完全に空乏化されていることにより、同じ光量に対するフォトダイオード６２および表面フォトダイオード６４による光電流は最大となるとともに、フォトダイオード６２および表面フォトダイオード６４の容量は最小となる。
また、センサ部配列領域６５の第１アノード電極５５ａが、空乏層制限領域５９上に配置されていること、すなわち、キャリア発生領域であるエピタキシャル４４Ｎ上を回避して配置されていることにより、センサ部５０に入射した光は、第１アノード電極５５ａに遮断されることなくエピタキシャル４４Ｎに到達することができる。これにより、センサ部５０で受けられる光量は大きくなっている。
また、フォトダイオード６２および表面フォトダイオード６４に逆バイアス電圧が印加されると、空乏層制限領域５９とエピタキシャル層４４Ｎとの界面からも空乏層が広がる。しかし、空乏層制限領域５９の不純物濃度が高くされていることにより、空乏層は、ディープトレンチ１３周辺で空乏層制限領域５９と酸化シリコン膜２８との界面近傍の欠陥準位が導入されている領域には広がらないようにされている。
換言すれば、空乏層制限領域５９の不純物濃度は、ディープトレンチ１３周辺の欠陥準位が導入されている領域に空乏層が広がらない程度に充分高くされている。このため、欠陥準位に、キャリアがトラップされて残留電荷となることがなく、このような残留電荷により各センサ部５０が生ずる光電流が影響を受ける不具合が生じない。
埋め込み層４３は、ディープトレンチ１３により完全には分断されていないことにより、複数のセンサ部５０により共有された共通電極となっている。したがって、センサ部５０毎に埋め込み層４３に電気的に接続された電極（第２アノード電極５５ａ）を形成する必要はないので、レイアウトが単純になっている。
以上のような構成により、第２アノード電極５５ａと各センサ部５０から個別に取り出された第２カソード電極５４ｂとの間に流れる電流を測定することにより、各センサ部５０で受けられた光量を測定できる。このイメージセンサ４１は、各センサ部５０部で生じた電流を独立して取り出すことができるので、各センサ部５０が受けた光量を正確に測定することができる。
図９（ａ）および図９（ｂ）は、図６ないし図８に示すイメージセンサ４１の製造方法を説明するための図解的な断面図である。
先ず、内部にポリシリコン膜２８が埋められたディープトレンチ１３を形成する工程までが、第１の実施形態に係るイメージセンサ１の製造方法と同様に実施される（図４（ａ）ないし図４（ｃ）および図９（ａ）参照）。ただし、シリコン基板２の上にはＮ−型のエピタキシャル層４４が形成され、また、埋め込み層４３は、Ｐ型の不純物の導入により形成される。
次に、エピタキシャル４４の上に、エピタキシャル層４４Ｐおよび空乏層制限領域５９（図８参照）に相当する領域に開口が形成されたマスクが形成され、このマスクの開口を介してエピタキシャル層４４にＰ型の不純物の注入される。
ピッチサイズが０．３５μｍ程度のイメージセンサ４１を製造する場合は、その後、以上の工程を経たシリコン基板２が、たとえば、１０００℃で９０分程度加熱される。これにより、エピタキシャル層４４に注入されたＰ型の不純物が拡散（熱拡散）されて埋め込み層４３に到達し、エピタキシャル層４４Ｐおよび空乏層制限領域５９（Ｐ＋型ウェル）が形成される。不純物の注入および熱拡散により形成された空乏層制限領域５９は、図７、図８および図９（ａ）に示すように、その下部（埋め込み層４３側）の幅が上部（埋め込み層４３の反対側）の幅より狭くなる。
ピッチサイズが０．２３μｍ程度のイメージセンサ４１を製造する場合は、不純物の注入によって、これらの不純物が埋め込み層４３に到達するようにされて空乏層制限領域５９が形成される。熱拡散を伴わず不純物の注入より形成された空乏層制限領域５９は、その上部から下部にわたって、ほぼ一定の幅を有する。
以下、図８を参照して、所定のパターンの開口を有するマスクを介した不純物の注入および拡散により、アノード領域５６およびカソード取り出し領域６８が形成される。
次に、エピタキシャル層４４上に酸化シリコン膜６０が形成され、この酸化シリコン膜６０において、第１アノード電極５５ａおよび第１カソード電極５４ａに対応する所定の位置に開口が形成される。続いて、この開口に金属材料が埋め込まれて、第１アノード電極５５ａおよび第１カソード電極５４ａが形成される。
続いて、酸化シリコン膜６０上で、第１アノード電極５５ａおよび第１カソード電極５４ａにそれぞれ接続されるように、第２アノード電極５５ｂおよび第２カソード電極５４ｂが所定のパターンで形成される。その後、第２アノード電極５５ｂおよび第２カソード電極５４ｂを覆うように酸化シリコン膜６０の上に窒化シリコン膜６１が形成されて、図６ないし図８に示すイメージセンサ４１が得られる。
第１の実施形態に係るイメージセンサ１においても、ディープトレンチ１３とエピタキシャル層４Ｐとの間に、Ｎ＋型の空乏層制限領域３９（図２および図３に二点鎖線で示す。）が形成されていてもよい。
この場合、ディープトレンチ１３の周辺で、シリコンからなる空乏層制限領域３９と酸化シリコン膜２８との界面近傍に欠陥準位が存在していても、このような欠陥準位が存在している領域に空乏層が広がらないようにすることができる。この場合、欠陥準位に、キャリアがトラップされて残留電荷となることがなく、このような残留電荷により各センサ部１０が生ずる光電流が影響を受ける不具合が生じない。
このような空乏層制限領域３９は、たとえば、非センサ領域２６に相当する領域のエピタキシャル層４に、Ｎ型の不純物を注入および熱拡散してエピタキシャル層４Ｎを形成する際、または、エピタキシャル層４Ｎを形成した後、空乏層制限領域３９に対応するエピタキシャル層４の所定の領域に、Ｎ型の不純物を注入および熱拡散して得られる。
さらに、ディープトレンチ１３とシャロートレンチ３１とを有する素子分離領域が設けられたイメージセンサ（図５（ａ）ないし図５（ｃ）参照）においても、ディープトレンチ１３とエピタキシャル層４Ｐとの間に、Ｎ＋型の空乏層制限領域３９（図５（ａ）および図５（ｂ）に二点鎖線で示す。）が形成されていてもよい。
この場合、空乏層制限領域３９は、たとえば、ディープトレンチ１３を形成した後、空乏層制限領域３９に対応するエピタキシャル層４の所定の領域に、Ｎ型の不純物を注入および熱拡散して得られる。
本発明の実施形態の説明は以上の通りであるが、本発明は他の形態でも実施できる。たとえば、イメージセンサ１，４１の半導体部分の導電型は逆であってもよい。すなわち、以上の各実施形態でＰ型の部分がＮ型であり、かつ、Ｎ型の部分がＰ型であってもよい。
各センサ部１０，５０は、フォトダイオード２２，６２を備えていなくてもよい。この場合、表面フォトダイオード２４，６４のみが受光して光起電力を生じる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００３年６月３０日に日本国特許庁に提出された特願２００３−１８８３９４に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
このイメージセンサ１は、シリコン基板２の表面に沿って１列または複数の列に配列された複数のセンサ部１０を備えている（図１には、１列のセンサ部１０のみ示す。）。各センサ部１０はイメージセンサ１の画素を構成しており、光を受けてその光量に対応する大きさの光起電力を生ずることができる。これにより、センサ部１０の配列方向に関して、光量の分布を測定できる。
導電型がＰ−型のシリコン基板２の上には、導電型がＮ＋型の埋め込み層３が形成されており、埋め込み層３の上には、エピタキシャル層４が形成されている。各列のセンサ部１０が配列された領域（以下、「センサ部配列領域」という。）２５のエピタキシャル層４Ｐの導電型はＰ−型であり、センサ部配列領域２５以外でセンサ部配列領域２５の両側に沿って延びる領域（以下、「非センサ領域」という。）２６のエピタキシャル層４Ｎの導電型はＮ型である（図３参照）。
隣接する２つのセンサ部１０のエピタキシャル層４Ｐの間、およびエピタキシャル層４Ｐとエピタキシャル層４Ｎとの間（センサ部配列領域２５と非センサ領域２６との間）は、素子分離領域１２により電気的に分離されている。エピタキシャル層４Ｐは、素子分離領域１２により、シリコン基板２を垂直に見てほぼ正方形の形状を有する領域に区画されている。素子分離領域１２は、エピタキシャル層４を貫通して埋め込み層３に至るディープトレンチ１３と、ＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）による酸化膜１４（図１では図示を省略）とを有する。
ディープトレンチ１３により、エピタキシャル層４において表層部近傍を除く領域が分離（ＤＴＩ；Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）されている。ディープトレンチ１３は、埋め込み層３の厚さ方向途中に至る深さを有している。すなわち、埋め込み層３はディープトレンチ１３により、完全には分断されていない。ディープトレンチ１３の深さは、エピタキシャル層４の厚さと同等であり、たとえば、数μｍ程度である。
ディープトレンチ１３の内表面には、酸化シリコン膜２８が形成されており、その内方のディープトレンチ１３の内部は、ノンドープのポリシリコン（多結晶シリコン）膜２９で埋められている。
酸化膜１４は、エピタキシャル層４の表層部近傍に形成されており、ディープトレンチ１３より大きな幅（シリコン基板２に沿う方向の長さ）を有している。すなわち、素子分離領域１２によるアイソレーション幅は、埋め込み層３内やエピタキシャル層４の深部と比べて、エピタキシャル層４の表層部で大きくなっている。酸化膜１４の幅は、シリコン基板２上におけるセンサ部１０の受光面積の割合が充分大きく、すなわち、画素の有効面積が大きくなるように、狭くされている。
ディープトレンチ１３および酸化膜１４は、シリコン基板２に垂直な共通の中心面に対して、ほぼ対称な形状を有している。
酸化膜１４の下方（シリコン基板２側）で、ディープトレンチ１３を除く領域には、Ｎ＋型の高濃度領域１５が形成されている。すなわち、高濃度領域１５はエピタキシャル層４Ｐと酸化膜１４との間に配置されている。
酸化膜１４の周辺には、酸化膜１４の形成に伴って導入された欠陥が存在しており、高濃度領域１５は、この欠陥が導入された領域を含むより広い領域に形成されている。
さらに、エピタキシャル層４（エピタキシャル層４Ｐおよびエピタキシャル層４Ｎ）の表層部で、高濃度領域１５に隣接する（接する）領域には、Ｎ＋型の上側カソード領域１６が形成されている。
各センサ部１０は、素子分離領域１２により分断されたエピタキシャル層４Ｐと下側のカソード領域である埋め込み層３とを含むフォトダイオード２２を備えている。各センサ部１０は、さらにエピタキシャル層４Ｐとカソード領域１６とを含む表面フォトダイオード２４を備えている。
エピタキシャル層４Ｐの表層部において、センサ部１０の中心部近傍には、カソード領域１６とわずかな間隔をあけて、Ｐ＋型のアノード取り出し領域１８が形成されている。すなわち、シリコン基板２を垂直に見て、カソード領域１６はアノード取り出し領域１８を取り囲むように形成されており、アノード取り出し領域１８はカソード領域１６のほぼ中央に配置されている。
このような構成により、カソード領域１６の形成領域が広くされており、表面フォトダイオード２４による受光面積が大きくされている。これにより、表面フォトダイオード２４は、大きな光起電力を生じることができる。
センサ部配列領域２５および非センサ領域２６の上には、第１酸化シリコン膜２０ａ、第２酸化シリコン膜２０ｂ、窒化シリコン膜２１、第１酸化シリコン膜２０ａを貫通して配設されたカソード電極１７および第１アノード電極１９ａ、ならびに第２酸化シリコン膜２０ｂを貫通して配設された第２アノード電極１９ｂが形成されている。
第１酸化シリコン膜２０ａには、各センサ部１０のアノード取り出し領域１８およびカソード領域１６が露出するように、複数の開口が形成されている。
この開口をそれぞれ埋めるように、金属からなるカソード電極１７および第１アノード電極１９ａが形成されている。カソード電極１７および第１アノード電極１９ａは、それぞれ、カソード領域１６およびアノード取り出し領域１８に接合されている。
酸化膜１４を挟んで配置されたセンサ部配列領域２５のカソード領域１６と、非センサ領域２６のカソード領域１６とは、カソード電極１７によって電気接続されている。すなわち、カソード電極１７は、非センサ領域２６からセンサ部配列領域２５に渡って設けられている。
また、図１に示すように、各センサ部１０のカソード領域１６は、センサ部配列領域２５の一方側において１つのカソード電極１７に共通接続されており、センサ部配列領域２５の他方側において別の１つのカソード電極１７に共通接続されている。すなわち、表面フォトダイオード２４のカソード領域１６の取り出し電極は、各センサ部１０毎に個別に形成されておらず、レイアウトが単純化されている。
カソード電極１７と第１アノード電極１９ａとは分離しており、電気接続されていない。
カソード電極１７、第１アノード電極１９ａ、および第１酸化シリコン膜２０ａの上には、第２酸化シリコン膜２０ｂが形成されている。第２酸化シリコン膜２０ｂには、第１アノード電極１９ａを露出させる複数の開口が形成されている。この第２酸化シリコン膜２０ｂの複数の開口をそれぞれ埋めるように、複数の第２アノード電極１９ｂが形成されており、この開口を介して、第１アノード電極１９ａと第２アノード電極１９ｂとが接合されている。
第２酸化シリコン膜２０ｂおよび第２アノード電極１９ｂの上には、窒化シリコン膜２１が形成されている。第２アノード電極１９ｂは、第２酸化シリコン膜２０ｂと窒化シリコン膜２１との間で、センサ部１０の配列方向に対して、一方の非センサ領域２６側に延設されており、図外の位置で取り出されている。また、カソード電極１７は、第１酸化シリコン膜２０ａと第２酸化シリコン膜２０ｂとの間で延設されており、図外の位置で取り出されている。
カソード電極１７は電源２３（図３参照）に接続されている。電源２３により、フォトダイオード２２および表面フォトダイオード２４に逆バイアス電圧を印加できるようになっている。エピタキシャル層４Ｐ、埋め込み層３、およびセンサ部１０のカソード領域１６の不純物濃度、これらの厚さ、ならびにカソード領域１６の配置は、フォトダイオード２２および表面フォトダイオード２４に所定の大きさの逆バイアス電圧が印加されたときに、エピタキシャル層４Ｐがほぼ完全に空乏化されるように設定されている。
このイメージセンサ１で受光するときは、電源２３によりフォトダイオード２２および表面フォトダイオード２４に所定の大きさの逆バイアス電圧が印加され、エピタキシャル層４Ｐが完全に空乏化される。
センサ部１０に光が照射されると、フォトダイオード２２および表面フォトダイオード２４において、その光量に応じた光起電力が生じ、この光起電力により、埋め込み層３側およびカソード領域１６側からエピタキシャル層４Ｐ側へ向かう方向の光電流が流れる。各センサ部１０は、フォトダイオード２２に加えて、表面フォトダイオード２４を備えていることにより、大きな光電流を生じることができる。
この際、エピタキシャル層４Ｐが完全に空乏化されていることにより、同じ光量に対するフォトダイオード２２および表面フォトダイオード２４による光電流は最大となるとともに、フォトダイオード２２および表面フォトダイオード２４の容量は最小となる。
また、カソード領域１６と高濃度領域１５とが接していることにより、フォトダイオード２２および表面フォトダイオード２４に逆バイアス電圧が印加されると、高濃度領域１５とエピタキシャル層４Ｐとの界面からも空乏層が広がる。しかし、高濃度領域１５の不純物濃度が高くされていることにより、空乏層は、酸化膜１４周辺の欠陥が導入されている領域には広がらないようにされている。換言すれば、高濃度領域１５の不純物濃度は、酸化膜１４周辺の欠陥が導入されている領域に空乏層が広がらない程度に充分高くされている。
埋め込み層３、エピタキシャル層４Ｎ、およびカソード領域１６は、いずれもＮ型であるので、フォトダイオード２２の光起電力により生じるキャリアは、フォトダイオード２２からこれらのＮ型の領域を経て、カソード電極１７へと流れることができる。カソード電極１７が、センサ部１０近傍に配置されていることにより、埋め込み層３からカソード電極１７に至る部分の抵抗が小さくなっており、これにより、信号の遅延が少なくされている。
埋め込み層３は、ディープトレンチ１３により完全には分断されていないことにより、複数のセンサ部１０により共有された共通電極となっている。したがって、センサ部１０毎に埋め込み層３に電気的に接続された電極（カソード電極１７）を形成する必要はないので、レイアウトが単純になっている。
以上のような構成により、カソード電極１７と各センサ部１０から取り出された第１および第２アノード電極１９ａ，１９ｂとの間に流れる電流を測定することにより、各センサ部１０で受けられた光量を測定できる。
また、ディープトレンチ１３に加えて、酸化膜１４が形成されていることにより、隣接するセンサ部１０のエピタキシャル層４Ｐの間は、電気的に良好に分離されている。また、ディープトレンチ１３内がノンドープのポリシリコン膜２９で埋められていることによっても、このポリシリコン膜２９を介した電流のリークが少なくされている。
さらに、ディープトレンチ１３の上に酸化膜１４が形成されてなる素子分離領域１２は、不純物の拡散により形成された分離部と異なり、光が入射されることによりキャリアが発生することはない。したがって、このキャリアの影響を少なくするために素子分離領域１２を大きくする必要もない。このため、フォトダイオード２２および表面フォトダイオード２４の全体サイズを大きくすることなく受光面積を大きく（シリコン基板２上におけるフォトダイオード２２および表面フォトダイオード２４の受光面積の割合を大きく）、すなわち、画素の有効面積を大きくすることができる。
さらに、高濃度領域１５により、酸化膜１４周辺の欠陥が導入されている領域に空乏層が広がらないようにされていることにより、イメージセンサ１の電気特性が変動することはない。
以上のことから、このイメージセンサ１は、各センサ部１０部で生じた電流を独立して取り出すことができるので、各センサ部１０が受けた光量を正確に測定することができる。
図４（ａ）ないし図４（ｄ）は、図１ないし図３に示すイメージセンサ１の製造方法を説明するための図解的な断面図である。図４（ａ）ないし図４（ｄ）には、図１のＩＩＩ−ＩＩＩ切断線断面に相当する断面を示している。図４（ａ）および図４（ｂ）は、２つのセンサ部配列領域２５にまたがる領域に相当する範囲を示しており、図４（ｃ）および図４（ｄ）では、１つのセンサ部配列領域２５に相当する範囲を示している。
先ず、Ｐ−型のシリコン基板２において、埋め込み層３に相当する所定の領域２７に、Ｎ型の不純物が注入される（図４（ａ）参照）。続いて、シリコン基板２の領域２７側の面に、Ｐ−型のエピタキシャル層４が形成された後、シリコン基板２が加熱される。これにより領域２７に注入されたＮ型の不純物は、シリコン基板２およびエピタキシャル４側へと拡散して、埋め込み層３が形成される（図４（ｂ）参照）。
次に、所定のパターンの開口が形成された酸化シリコン膜をマスクとして、反応性イオンエッチング（ＲＩＥ）により、ディープトレンチ１３が形成される。ディープトレンチ１３は、エピタキシャル層４を貫通し、埋め込み層３の厚さ方向途中に至る深さを有するように形成される。
次に、ディープトレンチ１３の内面を含む露出表面に、たとえば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、酸化シリコン膜２８が形成される。そして、ディープトレンチ１３内を埋めるように、たとえば、減圧ＣＶＤ法などにより、ポリシリコン膜２９が形成された後、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ディープトレンチ１３外のポリシリコン膜２８および酸化シリコン膜２９が除去される。これにより、図４（ｃ）に示すように、ディープトレンチ１３内にのみポリシリコン膜２８が存在する状態となる。
次に、以上の工程を経たエピタキシャル層４表層部で、高濃度領域１５に相当する領域を含む領域に、Ｎ型への制御のための不純物が導入される。そして、公知のＬＯＣＯＳ技術により、ディープトレンチ１３内上部のポリシリコンおよびその周辺のエピタキシャル層４が選択的に酸化されて、酸化膜１４が形成される。これにより、素子分離領域１２が得られるとともに、酸化膜１４の下に高濃度領域１５が形成される。この状態が、図４（ｄ）に示されている。
以上の工程は、バイポーラトランジスタの製造工程などで採用されるＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によるものとすることができる。
以下、図３を参照して、素子分離領域１２以外の酸化シリコン膜が除去された後、非センサ領域２６に相当する領域のエピタキシャル層４に、所定のパターンの開口を有するマスクを介して、Ｎ型の不純物の注入、および熱拡散が行われ、当該領域の導電型がＮ型にされる。これにより、エピタキシャル層４Ｎが得られる。
さらに、所定のパターンの開口を有するマスクを介した不純物の注入および拡散により、カソード領域１６およびアノード取り出し領域１８が形成される。
次に、以上の工程を経たシリコン基板２のエピタキシャル層４側の面に、ＣＶＤ法などにより第１酸化シリコン膜２０ａが形成される。そして、所定のパターンの開口を有するレジスト膜を介したエッチングにより、第１酸化シリコン膜２０ａに開口が形成され、この開口内にカソード領域１６およびアノード取り出し領域１８の所定の領域が露出するようにされる。
続いて、スパッタリング法などにより、第１酸化シリコン膜２０ａの開口を埋め、第１酸化シリコン膜２０ａ全面を覆うように、金属膜が形成される。金属膜は、第１酸化シリコン膜２０ａの開口内に露出したカソード領域１６およびアノード取り出し領域１８に電気接続される。さらに、この金属膜が、所定のパターンにエッチングされる。これにより、カソード領域１６に接続された金属膜と、アノード取り出し領域１８に接続された金属膜とは電気的に分離され、それぞれ、カソード電極１７および第１アノード電極１９ａとなる。
その後、第１酸化シリコン膜２０ａ、カソード電極１７、および第１アノード電極１９ａの上に、ＣＶＤ法などにより第２酸化シリコン膜２０ｂが形成される。そして、所定のパターンの開口を有するレジスト膜を介したエッチングにより、第２酸化シリコン膜２０ｂに開口が形成され、この開口内に第１アノード電極１９ａの所定の領域が露出するようにされる。
続いて、スパッタリング法などにより、第２酸化シリコン膜２０ｂの開口を埋め、第２酸化シリコン膜２０ｂ全面を覆うように、金属膜が形成される。この金属膜は、開口内に露出した第１アノード電極１９ａに電気接続される。さらに、この金属膜が、所定のパターンにエッチングされて第２アノード電極１９ｂとなる。
その後、以上の工程を経たシリコン基板２の全面に、窒化シリコン膜２１が形成されて、図３に示すイメージセンサ１が得られる。
以上の製造方法において、ディープトレンチ１３の幅は、反応性イオンエッチングを行う際に用いるマスクの開口により決まるので、ディープトレンチ１３の形成領域を狭い範囲に制御可能である。また、ＬＯＣＯＳによる酸化膜１４も、たとえば、窒化膜をマスクとしたシリコンの選択的な酸化により、その形成領域を狭い範囲に制御可能である。したがって、センサ部１０の全体サイズを大きくすることなく受光面積を大きく（シリコン基板２上におけるセンサ部１０の受光面積の割合を大きく）することができる。
以上のイメージセンサ１において、素子分離領域１２の代わりに、ディープトレンチ１３と、その上に形成され、ディープトレンチ１３より幅が広いシャロートレンチとを有する素子分離領域が設けられていてもよい。すなわち、ＬＯＣＯＳによる酸化膜１４の代わりに、シャロートレンチが形成されていてもよい。エピタキシャル層４の表層部近傍に、ディープトレンチ１３より大きな幅を有するシャロートレンチが形成されている場合、酸化膜１４が形成されている場合と同様に、隣接するセンサ部１０のエピタキシャル層４Ｐ間を電気的に良好に分離できる。これにより、隣接するセンサ部１０のエピタキシャル層４Ｐの間で電流がリークしないようにすることができる。
このようなイメージセンサは、以下のようにして製造することができる。
図５（ａ）、図５（ｂ）および図５（ｃ）は、図１ないし図３に示すイメージセンサ１の酸化膜１４の代わりにシャロートレンチを有するイメージセンサの製造方法を説明するための図解的な断面図である。
先ず、埋め込み層３の形成（図４（ｂ）参照）までがイメージセンサ１の製造方法と同様に行われる。その後、エピタキシャル層４の表層部で、イメージセンサ１の酸化膜１４にほぼ相当する領域に、たとえば、反応性イオンエッチングにより、シャロートレンチ３１が形成される（図５（ａ）参照）。シャロートレンチ３１の深さは、エピタキシャル層４を貫通しない深さにされる。
次に、所定のパターンの開口を有するマスクを介した反応性イオンエッチングにより、シャロートレンチ３１の底面中央部から、埋め込み層３の厚さ方向途中に至る深さを有するディープトレンチ１３が形成される。このため、シャロートレンチ３１の幅は、ディープトレンチ１３の幅より広くなる。
続いて、減圧ＣＶＤ法などにより、以上の工程を経たシリコン基板２の全面に酸化シリコン膜３２が形成される。酸化シリコン膜３２は、ディープトレンチ１３を埋めるように、かつ、シャロートレンチ３１を完全に埋めないように形成される。この状態が、図５（ｂ）に示されている。
次に、以上の工程を経たシリコン基板２の全面にポリシリコン膜３３が形成される。ポリシリコン膜３３は、シャロートレンチ３１を完全に埋めるように形成される。そして、以上の工程を経たシリコン基板２のポリシリコン膜３３が形成された面が、化学的または機械的に研磨されて、ディープトレンチ１３およびシャロートレンチ３１外で、エピタキシャル層４上の酸化シリコン膜３２およびポリシリコン膜３３が除去される。この状態が、図５（ｃ）に示されている。
以上の工程は、たとえば、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の分離などに適用されるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によるものとすることができる。
その後、エピタキシャル層４Ｎを形成する工程以下が、イメージセンサ１の製造方法と同様に実施される。
シャロートレンチ３１の幅は、反応性イオンエッチングを行う際のマスクの開口で決定されるので、その形成領域を狭い範囲に制御可能である。このため、センサ部１０の受光面積を大きくすることができる。
図６は、本発明の第２の実施形態に係るイメージセンサの図解的な平面図であり、図７は、図６のＶＩＩ−ＶＩＩ切断線断面図であり、図８は、図６のＶＩＩＩ−ＶＩＩＩ切断線断面図である。
このイメージセンサ４１は、シリコン基板２の表面に沿って１列または複数の列に配列された複数のセンサ部５０を備えている（図１には、１列のセンサ部５０のみ示す。）。各センサ部５０はイメージセンサ４１の画素を構成しており、光を受けてその光量に対応する大きさの光起電力を生ずることができる。これにより、センサ部５０の配列方向に関して、光量の分布を測定できる。
導電型がＰ型のシリコン基板２の上には、導電型がＰ＋型の埋め込み層４３が形成されており、埋め込み層４３の上には、エピタキシャル層４４が形成されている。各列のセンサ部５０が配列された領域（以下、「センサ部配列領域」という。）６５のエピタキシャル層４４Ｎの導電型はＮ−型であり、センサ部配列領域６５以外でセンサ部配列領域６５の両側に沿って延びる領域（以下、「非センサ領域」という。）６６のエピタキシャル層４４Ｐの導電型はＰ＋型である（図３参照）。
埋め込み層４３の不純物濃度は、たとえば、３×１０１８ｃｍ−３程度であり、エピタキシャル層４４Ｎの不純物濃度は、たとえば、３×１０１５ｃｍ−３程度であり、エピタキシャル層４４Ｐの不純物濃度は、たとえば、３×１０１７ｃｍ−３程度である。
隣接する２つのセンサ部５０のエピタキシャル層４４Ｎの間、およびエピタキシャル層４４Ｎとエピタキシャル層４４Ｐとの間（センサ部配列領域６５と非センサ領域６６との間）は、素子分離領域５２により電気的に分離されている。エピタキシャル層４４Ｎは、素子分離領域５２により、シリコン基板２を垂直に見てほぼ正方形の形状を有する領域に区画されている。
素子分離領域５２は、エピタキシャル層４４を貫通して埋め込み層４３に至るディープトレンチ１３を有するが、第１の実施形態に係るイメージセンサ１の素子分離領域１２（図２および図３参照）のように、ディープトレンチ１３より幅が広い酸化膜１４を有していない。
ディープトレンチ１３により、エピタキシャル層４４は分離（ＤＴＩ；Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）されている。ディープトレンチ１３は、埋め込み層４３の厚さ方向途中に至る深さを有している。すなわち、埋め込み層４３はディープトレンチ１３により、完全には分断されていない。ディープトレンチ１３の深さは、エピタキシャル層４４の厚さと同等であり、たとえば、数μｍ程度である。
ディープトレンチ１３の内表面には、酸化シリコン膜２８が形成されており、その内方のディープトレンチ１３の内部は、ノンドープのポリシリコン（多結晶シリコン）膜２９で埋められている。
ディープトレンチ１３は、シリコン基板２に垂直な共通の中心面に対して、ほぼ対称な形状を有している。
ディープトレンチ１３とエピタキシャル４４Ｎとの間には、Ｐ＋型の空乏層制限領域５９が形成されている。ディープトレンチ１３の周辺で、シリコンからなる空乏層制限領域５９と酸化シリコン膜２８との界面近傍には、欠陥準位が存在しており、空乏層制限領域５９は、この欠陥準位が存在している領域を含むより広い領域に形成されている。空乏層制限領域５９は、埋め込み層４３に接している。
空乏層制限領域５９の不純物濃度は、エピタキシャル層４４Ｐの不純物濃度と同程度であり、たとえば、３×１０１７ｃｍ−３程度である。エピタキシャル層４４Ｐおよび空乏層制限領域５９は、不純物の拡散により形成されたウェル領域である。
エピタキシャル層４４Ｎおよび空乏層制限領域５９の表層部で、空乏層制限領域５９に隣接する（接する）領域、およびエピタキシャル層４４Ｐの表層部には、Ｐ＋型の上側アノード領域５６が形成されている。
各センサ部５０は、素子分離領域５２により分断されたエピタキシャル層４４Ｎと下側のアノード領域である埋め込み層４３とを含むフォトダイオード６２を備えている。各センサ部５０は、さらにエピタキシャル層４４Ｎとアノード領域５６とを含む表面フォトダイオード６４を備えている。
エピタキシャル層４４Ｎの表層部において、センサ部５０の中心部近傍には、アノード領域５６とわずかな間隔をあけて、Ｎ＋型のカソード取り出し領域６８が形成されている。すなわち、シリコン基板２を垂直に見て、アノード領域５６はカソード取り出し領域６８を取り囲むように形成されており、カソード取り出し領域６８はアノード領域５６のほぼ中央に配置されている。
このような構成により、アノード領域５６の形成領域が広くされており、表面フォトダイオード６４による受光面積が大きくされている。これにより、表面フォトダイオード６４は、大きな光起電力を生じることができる。
センサ部配列領域６５および非センサ領域６６の上には、酸化シリコン膜６０が形成されており、酸化シリコン膜６０の上には窒化シリコン膜６１が形成されている（図６では、図示を省略）。
センサ部配列領域６５および非センサ領域６６のアノード領域５６の上には、酸化シリコン膜６０を貫通するプラグ状（柱状）の複数の第１アノード電極５５ａが形成されている。センサ部配列領域６５内に設けられた第１アノード電極５５ａは、空乏層制限領域５９上に配置されている。第１アノード電極５５ａは、センサ部５０の配列方向に沿って配列されており、各センサ部５０について、少なくとも１つの第１アノード電極５５ａが設けられている。各センサ部５０について複数個の第１アノード電極５５ａが設けられていてもよい。
また、各センサ部５０のカソード取り出し領域６８の上には、酸化シリコン膜６０を貫通するプラグ状（柱状）の第１カソード電極５４ａが形成されている。
酸化シリコン膜６０と窒化シリコン膜６１との間には、第１アノード電極５５ａに接続された第２アノード電極５５ｂ、および第１カソード電極５４ａに接続された第２カソード電極５４ｂが配設されている。第１および第２アノード電極５５ａ，５５ｂならびに第１および第２カソード電極５４ａ，５４ｂは、金属からなる。
第２アノード電極５５ｂは、センサ部配列領域６５の中心軸に対して両側に設けられている（図８参照。図７では、一方側の第１および第２アノード電極は５５ａ，５５ｂは図示を省略）。各センサ部５０および非センサ領域６６のアノード電極５５ａは、いずれかの第２アノード電極５５ｂに共通接続されている。すなわち、表面フォトダイオード６４のアノード領域５６の取り出し電極は、各センサ部５０毎に個別に形成されておらず、レイアウトが単純化されている。
一方、各センサ部５０の第１カソード電極５４ａは、それぞれ異なる第２カソード電極５４ｂに接続されている。第２アノード電極５５ｂおよび第２アノード電極５５ｂは、センサ部５０の配列方向と直交する方向に延びており、図外の位置で個別に取り出されている。
第２アノード電極５５ａは電源２３（図８参照）に接続されている。アノード領域５６と空乏層制限領域５９およびエピタキシャル層４４Ｐとが接しており、空乏層制限領域５９およびエピタキシャル層４４Ｐと埋め込み層４３とが接しており、かつ、アノード領域５６、空乏層制限領域５９、エピタキシャル層４４Ｐおよび埋め込み層４３は、導電型が同じ（Ｐ型）である。これにより、電源２３により、フォトダイオード６２および表面フォトダイオード６４に逆バイアス電圧を印加できるようになっている。
エピタキシャル層４４Ｎ、埋め込み層４３、およびセンサ部５０のアノード領域５６の不純物濃度、これらの厚さ、ならびにアノード領域５６の配置は、フォトダイオード６２および表面フォトダイオード６４に所定の大きさの逆バイアス電圧が印加されたときに、エピタキシャル層４４Ｎがほぼ完全に空乏化されるように設定されている。
このイメージセンサ４１で受光するときは、電源２３によりフォトダイオード６２および表面フォトダイオード６４に所定の大きさの逆バイアス電圧が印加され、エピタキシャル層４４Ｎが完全に空乏化される。
センサ部５０に光が照射されると、フォトダイオード６２および表面フォトダイオード６４において、その光量に応じた光起電力が生じ、この光起電力により、エピタキシャル層４４Ｎ側から埋め込み層４３側およびアノード領域５６側へ向かう方向の光電流が流れる。各センサ部５０は、フォトダイオード６２に加えて、表面フォトダイオード６４を備えていることにより、大きな光電流を生じることができる。
この際、エピタキシャル層４４Ｎが完全に空乏化されていることにより、同じ光量に対するフォトダイオード６２および表面フォトダイオード６４による光電流は最大となるとともに、フォトダイオード６２および表面フォトダイオード６４の容量は最小となる。
また、センサ部配列領域６５の第１アノード電極５５ａが、空乏層制限領域５９上に配置されていること、すなわち、キャリア発生領域であるエピタキシャル４４Ｎ上を回避して配置されていることにより、センサ部５０に入射した光は、第１アノード電極５５ａに遮断されることなくエピタキシャル４４Ｎに到達することができる。これにより、センサ部５０で受けられる光量は大きくなっている。
また、フォトダイオード６２および表面フォトダイオード６４に逆バイアス電圧が印加されると、空乏層制限領域５９とエピタキシャル層４４Ｎとの界面からも空乏層が広がる。しかし、空乏層制限領域５９の不純物濃度が高くされていることにより、空乏層は、ディープトレンチ１３周辺で空乏層制限領域５９と酸化シリコン膜２８との界面近傍の欠陥準位が導入されている領域には広がらないようにされている。
換言すれば、空乏層制限領域５９の不純物濃度は、ディープトレンチ１３周辺の欠陥準位が導入されている領域に空乏層が広がらない程度に充分高くされている。このため、欠陥準位に、キャリアがトラップされて残留電荷となることがなく、このような残留電荷により各センサ部５０が生ずる光電流が影響を受ける不具合が生じない。
埋め込み層４３は、ディープトレンチ１３により完全には分断されていないことにより、複数のセンサ部５０により共有された共通電極となっている。したがって、センサ部５０毎に埋め込み層４３に電気的に接続された電極（第２アノード電極５５ａ）を形成する必要はないので、レイアウトが単純になっている。
以上のような構成により、第２アノード電極５５ａと各センサ部５０から個別に取り出された第２カソード電極５４ｂとの間に流れる電流を測定することにより、各センサ部５０で受けられた光量を測定できる。このイメージセンサ４１は、各センサ部５０部で生じた電流を独立して取り出すことができるので、各センサ部５０が受けた光量を正確に測定することができる。
図９（ａ）および図９（ｂ）は、図６ないし図８に示すイメージセンサ４１の製造方法を説明するための図解的な断面図である。
先ず、内部にポリシリコン膜２８が埋められたディープトレンチ１３を形成する工程までが、第１の実施形態に係るイメージセンサ１の製造方法と同様に実施される（図４（ａ）ないし図４（ｃ）および図９（ａ）参照）。ただし、シリコン基板２の上にはＮ−型のエピタキシャル層４４が形成され、また、埋め込み層４３は、Ｐ型の不純物の導入により形成される。
次に、エピタキシャル４４の上に、エピタキシャル層４４Ｐおよび空乏層制限領域５９（図８参照）に相当する領域に開口が形成されたマスクが形成され、このマスクの開口を介してエピタキシャル層４４にＰ型の不純物の注入される。
ピッチサイズが０．３５μｍ程度のイメージセンサ４１を製造する場合は、その後、以上の工程を経たシリコン基板２が、たとえば、１０００℃で９０分程度加熱される。これにより、エピタキシャル層４４に注入されたＰ型の不純物が拡散（熱拡散）されて埋め込み層４３に到達し、エピタキシャル層４４Ｐおよび空乏層制限領域５９（Ｐ＋型ウェル）が形成される。不純物の注入および熱拡散により形成された空乏層制限領域５９は、図７、図８および図９（ａ）に示すように、その下部（埋め込み層４３側）の幅が上部（埋め込み層４３の反対側）の幅より狭くなる。
ピッチサイズが０．２３μｍ程度のイメージセンサ４１を製造する場合は、不純物の注入によって、これらの不純物が埋め込み層４３に到達するようにされて空乏層制限領域５９が形成される。熱拡散を伴わず不純物の注入より形成された空乏層制限領域５９は、その上部から下部にわたって、ほぼ一定の幅を有する。
以下、図８を参照して、所定のパターンの開口を有するマスクを介した不純物の注入および拡散により、アノード領域５６およびカソード取り出し領域６８が形成される。
次に、エピタキシャル層４４上に酸化シリコン膜６０が形成され、この酸化シリコン膜６０において、第１アノード電極５５ａおよび第１カソード電極５４ａに対応する所定の位置に開口が形成される。続いて、この開口に金属材料が埋め込まれて、第１アノード電極５５ａおよび第１カソード電極５４ａが形成される。
続いて、酸化シリコン膜６０上で、第１アノード電極５５ａおよび第１カソード電極５４ａにそれぞれ接続されるように、第２アノード電極５５ｂおよび第２カソード電極５４ｂが所定のパターンで形成される。その後、第２アノード電極５５ｂおよび第２カソード電極５４ｂを覆うように酸化シリコン膜６０の上に窒化シリコン膜６１が形成されて、図６ないし図８に示すイメージセンサ４１が得られる。
第１の実施形態に係るイメージセンサ１においても、ディープトレンチ１３とエピタキシャル層４Ｐとの間に、Ｎ＋型の空乏層制限領域３９（図２および図３に二点鎖線で示す。）が形成されていてもよい。
この場合、ディープトレンチ１３の周辺で、シリコンからなる空乏層制限領域３９と酸化シリコン膜２８との界面近傍に欠陥準位が存在していても、このような欠陥準位が存在している領域に空乏層が広がらないようにすることができる。この場合、欠陥準位に、キャリアがトラップされて残留電荷となることがなく、このような残留電荷により各センサ部１０が生ずる光電流が影響を受ける不具合が生じない。
このような空乏層制限領域３９は、たとえば、非センサ領域２６に相当する領域のエピタキシャル層４に、Ｎ型の不純物を注入および熱拡散してエピタキシャル層４Ｎを形成する際、または、エピタキシャル層４Ｎを形成した後、空乏層制限領域３９に対応するエピタキシャル層４の所定の領域に、Ｎ型の不純物を注入および熱拡散して得られる。
さらに、ディープトレンチ１３とシャロートレンチ３１とを有する素子分離領域が設けられたイメージセンサ（図５（ａ）ないし図５（ｃ）参照）においても、ディープトレンチ１３とエピタキシャル層４Ｐとの間に、Ｎ＋型の空乏層制限領域３９（図５（ａ）および図５（ｂ）に二点鎖線で示す。）が形成されていてもよい。
この場合、空乏層制限領域３９は、たとえば、ディープトレンチ１３を形成した後、空乏層制限領域３９に対応するエピタキシャル層４の所定の領域に、Ｎ型の不純物を注入および熱拡散して得られる。
本発明の実施形態の説明は以上の通りであるが、本発明は他の形態でも実施できる。たとえば、イメージセンサ１，４１の半導体部分の導電型は逆であってもよい。すなわち、以上の各実施形態でＰ型の部分がＮ型であり、かつ、Ｎ型の部分がＰ型であってもよい。
各センサ部１０，５０は、フォトダイオード２２，６２を備えていなくてもよい。この場合、表面フォトダイオード２４，６４のみが受光して光起電力を生じる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００３年６月３０日に日本国特許庁に提出された特願２００３−１８８３９４に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
Claims (23)
- 半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、
隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い酸化膜とを有する素子分離領域をと含む、イメージセンサ。 - 前記第２領域と前記酸化膜との間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記酸化膜周辺の所定の領域を除く領域に制限する前記第１導電型の第３領域をさらに含む、請求項１記載のイメージセンサ。
- 半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、
隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチと、この第１トレンチの上で前記第２領域の表面付近に形成され前記第１トレンチより幅が広い第２トレンチとを有する素子分離領域とを含む、イメージセンサ。 - 前記第２トレンチが、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ構造を有するものである、請求項３記載のイメージセンサ。
- 前記第２領域と前記第１トレンチとの間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域をさらに含む、請求項１ないし４のいずれかに記載のイメージセンサ。
- 半導体基板の表面に沿って配列された複数のフォトダイオードであって、各フォトダイオードが前記半導体基板上に前記半導体基板に沿って形成された第１導電型の第１領域、この第１領域の上に形成された前記第１導電型とは異なる第２導電型の第２領域、およびこの第２領域の上に形成された前記第２導電型の信号取り出し領域を有する複数のフォトダイオードと、
隣接する前記フォトダイオードの前記第２領域の間を電気的に分離するように形成された素子分離領域であって、隣接する前記フォトダイオードの前記第２領域の間に形成された第１トレンチを有する素子分離領域と、
前記第２領域と前記第１トレンチとの間に形成され、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域とを含む、イメージセンサ。 - 前記第１トレンチが、Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ構造を有するものである、請求項１ないし６のいずれかに記載のイメージセンサ。
- 前記フォトダイオードに、逆バイアス電圧を印加するための電源をさらに含む、請求項１ないし７のいずれかに記載のイメージセンサ。
- 前記第２領域が、前記電源により前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、ほぼ完全に空乏化される、請求項８記載のイメージセンサ。
- 前記半導体基板の前記フォトダイオードが配列された側の面において、前記フォトダイオードの配列領域外に設けられ、前記フォトダイオードの前記第１領域に電気的に接続された第１領域電極をさらに含む、請求項１ないし９のいずれかに記載のイメージセンサ。
- 前記フォトダイオードの配列領域外に設けられ、前記第１領域と前記第１領域電極とを電気的に接続する前記第１導電型の導電領域をさらに含む、請求項１０記載のイメージセンサ。
- 前記第１領域が、複数の前記フォトダイオードに渡る領域に連続して形成されており、前記複数のフォトダイオードによって共有されている、請求項１ないし１１のいずれかに記載のイメージセンサ。
- 前記第２領域の上に形成され、前記第２領域とともに複数の表面フォトダイオードを構成する前記第１導電型の第４領域をさらに含む、請求項１ないし１２のいずれかに記載のイメージセンサ。
- 前記複数の表面フォトダイオードの前記第４領域が、共通接続されている、請求項１３記載のイメージセンサ。
- 前記第４領域が前記信号取り出し領域を取り囲むように形成されている、請求項１３または１４に記載のイメージセンサ。
- 前記第１トレンチの内部にポリシリコンが配置されている、請求項１ないし１５のいずれかに記載のイメージセンサ。
- 第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法であって、
第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、
前記半導体層を厚さ方向に貫通する第１トレンチを形成する工程と、
前記半導体層の表層部において前記第１トレンチ付近の領域を酸化させて、前記第１トレンチより幅が広く、前記第１トレンチとともに素子分離領域を構成する酸化膜を形成し、前記素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程とを含む、分離構造の形成方法。 - 前記第１トレンチの内部に充填物を充填する工程をさらに含む、請求項１７記載のイメージセンサの分離構造の形成方法。
- 前記充填物を充填する工程が、前記第１トレンチの内部に半導体材料からなる充填物を充填する工程を含み、
前記酸化膜を形成する工程が、前記第１トレンチ内上部の充填物を酸化させて前記酸化膜を形成する工程を含む、請求項１８記載の分離構造の形成方法。 - 第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法であって、
第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、
前記半導体層の表層部に、前記半導体層の厚さ方向途中に至る第２トレンチを形成する工程と、
前記第２トレンチの形成領域内に、前記第２トレンチより幅が狭く、前記半導体層を厚さ方向に貫通し、前記第２トレンチとともに素子分離領域を構成する第１トレンチを形成し、前記素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程とを含む、分離構造の形成方法。 - 前記第２トレンチの内部に充填物を充填する工程をさらに含む、請求項２０記載のイメージセンサの分離構造の形成方法。
- 第１導電型の第１領域と、前記第１導電型とは異なる第２導電型の複数の第２領域とを有する複数のフォトダイオードを備えたイメージセンサにおいて、前記複数の第２領域の間を電気的に分離する分離構造の形成方法であって、
第１導電型の第１領域が表面に沿って形成された半導体基板の前記第１領域の上に、前記第１導電型とは異なる第２導電型の半導体層を積層する工程と、
前記半導体層を厚さ方向に貫通する第１トレンチを形成して、この第１トレンチを含む素子分離領域により前記半導体層が分断されてなる第２領域を形成する工程と、
前記半導体層と前記第１トレンチとの間に前記第１導電形の不純物を導入して、前記フォトダイオードに所定の大きさの逆バイアス電圧が印加されたときに、空乏層が広がる領域を前記第１トレンチ周辺の所定の領域を除く領域に制限する前記第１導電型の空乏層制限領域を形成する工程とを含む、分離構造の形成方法。 - 前記第１トレンチの内部に充填物を充填する工程をさらに含む、請求項２０ないし２２のいずれかに記載のイメージセンサの分離構造の形成方法。
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