KR102116147B1

KR102116147B1 - 매립형 마그네틱 센서

Info

Publication number: KR102116147B1
Application number: KR1020140026765A
Authority: KR
Inventors: 프랑소와 허버트; 이성우; 정종열; 안희백; 신강섭; 최성민; 김영준
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2014-03-06
Filing date: 2014-03-06
Publication date: 2020-05-28
Also published as: US10700265B2; CN104898074A; US20180240965A1; CN104898074B; KR20150105530A; US10003013B2; US20150255709A1

Abstract

본 발명은 반도체 기판 내부에 마그네틱 필드 센싱 소자(또는 홀 소자)가 매몰된 형태로 형성하고, 그 마그네틱 필드 센싱 소자(또는 홀 소자)의 상부에는 아날로그 및 디지털 회로부가 제공되도록 구조가 개선된 마그네틱 필드 센싱 소자(또는 홀 소자) 및 마그네틱 센서(또는 홀 센서)를 제공하고 있으며, 이에 따라 종래보다 더 작은 사이즈의 마그네틱 센서(또는 홀 센서)를 제조할 수 있다.

Description

매립형 마그네틱 센서{Buried Magnetic Sensor}

본 발명은 매립형 마그네틱 센서에 관한 것으로서, 더욱 상세하게는 반도체 기판 내부에 마그네틱 필드 센싱 소자(또는 홀 소자)가 매몰된 형태로 형성되면서 그 마그네틱 필드 센싱 소자(또는 홀 소자)의 상부에는 아날로그 및 디지털 회로부가 위치하는 마그네틱 필드 센싱 소자(또는 홀 소자) 및 마그네틱 센서(또는 홀 센서)에 관한 것이다.

알려진 바와 같이 마그네틱 필드 센싱 소자(또는 홀 소자)는 전류가 흐르는 도체에 자기장을 걸어주면 전류와 자기장에 수직 방향으로 전압이 발생하는 홀 효과를 이용하여 자기장의 방향과 크기를 알아내는 소자이다. 즉, 마그네틱 필드 센싱 소자(또는 홀 소자)는 마그네틱 자기장(magnetic field)이 걸려있는 상태에서 4개의 전극 중 2개의 마주보는 전극은 전류 흐름을 제공하고, 나머지 2개의 마주보는 전극은 전류 흐름과 수직방향으로 발생하는 홀 전압을 제공함으로써, 홀 전압을 감지하여 자기장의 방향과 크기를 감지하는 것이다.

그리고 이러한 마그네틱 필드 센싱 소자(또는 홀 소자)는 지구의 자기장을 감지해 방향 정보를 제공하는 디지털 나침반(Digital Compass)이나 전자 나침반(eCompass)과 같은 마그네틱 센서(또는 홀 센서)에 적용된다.

이와 같은 마그네틱 센서(또는 홀 센서)는 마그네틱 필드 센싱 소자(또는 홀 소자)의 홀 효과를 적용하여 지구의 북과 남, 동과 서의 방위를 알 수 있게 해주는 기능을 제공하는 것이고, 근래 들어서는 스마트폰 등의 휴대용 디지털 기기에 탑재되어 사용되고 있다. 휴대용 디지털 기기에 활용될 경우 모바일 애플리케이션(App)을 이용하여 지구의 방위뿐만 아니라 위치정보 활용의 용도로 지도 애플리케이션에서 유용하게 사용되고 있다.

그런데, 마그네틱 센서(또는 홀 센서)에는 마그네틱 필드 센싱 소자(또는 홀 소자)의 감지 결과를 처리하기 위하여 반드시 아날로그 및 디지털 회로가 함께 사용되고 있다. 아날로그 및 디지털 회로는 마그네틱 필드 센싱 소자(또는 홀 소자)가 감지한 신호를 처리하기 위한 각종 회로들을 말하는 것으로, 예를 들면 저잡음 증폭기(LNA), 자동이득제어기(AGC), 아날로그-디지털 변환기(ADC), 메인 컨트롤러(main controller) 등이 있다.

이와 같이 마그네틱 센서(또는 홀 센서)는 아날로그 및 디지털 회로와 함께 사용되는데, 현재까지 상기 아날로그 및 디지털 회로는 통상 마그네틱 필드 센싱 소자(또는 홀 소자)와 수평방향으로 이웃하게 설계되어 왔다. 예컨대 마그네틱 필드 센싱 소자(또는 홀 소자)가 구성되고, 상기 마그네틱 필드 센싱 소자(또는 홀 소자)의 측면 방향에 아날로그 및 디지털 회로가 위치되었던 것이다. 아울러 마그네틱 필드 센싱 소자(또는 홀 소자)와 상기 회로들 사이에는 절연막 등이 추가로 구성되어야 하며, 회로 상호 간도 절연 등을 위한 각종 구조 등이 필요하였다.

그 결과, 마그네틱 센서(또는 홀 센서) 자체의 사이즈를 줄이지 못하는 문제가 있었으며, 이는 결국 마그네틱 센서(또는 홀 센서)를 구성하는 IC 칩(chip)의 전체 크기도 함께 줄이지 못하는 문제를 초래하였다.

이는 최근 들어 각종 휴대용 디지털 기기의 사이즈를 더 작게 만들려는 연구개발을 어렵게 하고 있다. 즉 마그네틱 필드 센싱 소자(또는 홀 소자) 및 각종 회로들의 크기를 자체적으로 줄이지 않는 한 상술한 바와 같이 마그네틱 필드 센싱 소자(또는 홀 소자)와 아날로그/디지털 회로의 설계 위치로 인하여 휴대용 디지털 기기의 사이즈를 줄이는데 한계가 있었다는 것이다. 또한 마그네틱 필드 센싱 소자(또는 홀 소자)의 크기를 줄이게 되면 지구 자기장 또는 자기력에 대한 감도(sensitivity)가 떨어지기 때문에 어느 이상 줄이기는 힘들다.

그렇기 때문에 마그네틱 필드 센싱 소자(또는 홀 소자) 및 각종 회로들의 위치 변경을 통해 마그네틱 센서(또는 홀 센서)의 면적을 최대한 확보하면서도 자기장을 검출할 수 있는 마그네틱 센서(또는 홀 센서)의 구조에 대한 개선이 필요하다.

미국등록특허 US 4,965,517호 (1990. 10. 23) 미국등록특허 US 6,278,271호 (2001. 08. 21) 미국등록특허 US 6,545,462호 (2003. 04. 08)

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 마그네틱 센서의 면적을 최대한 확보하기 위해서, 마그네틱 필드 센싱 소자(또는 홀 소자)가 SOI 기판을 이용한 반도체 기판 내부에 매립되게 하면서 그 마그네틱 필드 센싱 소자(또는 홀 소자)의 상방에 아날로그 및 디지털 소자의 회로구성이 위치하는 마그네틱 필드 센싱 소자(또는 홀 소자) 및 그의 마그네틱 센서(또는 홀 센서)를 제공하는 것이다.

즉 본 발명은 기본적으로 반도체 기판을 상방에서 봤을 때 마그네틱 필드 센싱 소자(또는 홀 소자)가 외부에 노출되지 않도록 하는 것이며, 마그네틱 필드 센싱 소자(또는 홀 소자)와 층간 절연막을 사이에 두고 상측에 각종 회로 구성들을 위치시키는 것이다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 기판, 매립 절연층 및 SOI 층을 포함하는 SOI 기판; 상기 반도체 기판에 형성된 센싱 영역; 상기 매립 절연층을 관통하고 상기 센싱 영역과 연결된 센서 컨택; 및 상기 SOI 층에 형성된 회로부를 포함하는 매립형 마그네틱 센서가 제공된다.

상기 센싱 영역은, N형 도핑영역; 및 상기 N형 도핑영역보다 더 깊게 형성되는 P형 도핑영역을 포함한다.

상기 센서 컨택은, 상기 SOI 층을 관통하여 형성되며, 또한 상기 회로부와 연결된 금속 배선과 연결된다.

상기 P형 도핑영역의 길이는 상기 N형 도핑영역의 길이와 동일하거나 더 길게 형성된다.

상기 센서 컨택 주변에 형성된 아이솔레이션(isolation) 영역을 더 포함한다.

상기 SOI층 상에 형성된 층간 절연층; 및 상기 층간 절연층 상에 형성되는 자기 수속판(IMS)을 더 포함한다.

상기 자기 수속판은 표면이 굴곡진 면을 포함한다.

상기 자기 수속판은 상기 층간 절연층과 접하며, 상기 매립 절연층과 직접 컨택한다.

본 발명의 다른 특징에 따르면, 반도체 기판; 상기 반도체 기판에 형성된 센싱 영역; 상기 센싱 영역과 연결된 복수의 센서 컨택; 및 상기 센싱 영역 위에 형성된 회로부를 포함하며, 상기 센싱 영역은, N형 도핑영역; 및 상기 N형 도핑 영역보다 더 깊게 도핑되어 형성되는 P형 도핑 영역을 포함하는 마그네틱 센서가 제공된다.

상기 센서 컨택 상에 형성된 층간 절연층; 및 상기 층간 절연층 상에 형성된 자기 수속판을 더 포함하여 구성된다.

상기 센서 컨택의 주변에는 깊은 트랜치 영역(DTI)이 더 형성된다.

상기와 같이 구성된 본 발명에 따른 마그네틱 필드 센싱 소자(또는 홀 소자) 및 그의 마그네틱 센서(또는 홀 센서)에 따르면 다음과 같은 효과가 있다.

먼저, 본 발명은 반도체 기판 내에 N형 도핑 영역을 형성하여 마그네틱 필드 센싱 소자(또는 홀 소자)를 형성하고, 그 마그네틱 필드 센싱 소자(또는 홀 소자)의 상부에 아날로그 및 디지털 회로들을 위치시키도록 함으로써, 종래보다 마그네틱 센서(또는 홀 센서)의 크기를 작게 만들 수 있는 효과가 있다.

또한 본 발명은 반도체 기판의 N형 도핑 영역에 P형 상부 도핑영역과 P형 하부 도핑영역을 형성하여, 반도체 기판의 표면과 평행하면서 좁은 전류 경로를 제공하고 있다. 따라서 그만큼 전류 확산을 방지할 수 있어 전류 검출의 민감도를 향상시킨다. 그리고 P형 상부 도핑영역에 의해 반도체 기판의 표면에 생성된 각종 결함에 관계없이 전극 사이를 흐르는 전류 흐름을 향상시킬 수 있다.

그리고 본 발명은 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부를 연결하는 전도체가 충진된 센서 컨택의 끝단에 고농도 도핑 영역을 형성하고 있어 마그네틱 센서(또는 홀 센서)로부터 발생할 수 있는 노이즈(noise) 저감도 기대할 수 있다.

도 1a는 본 발명의 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도
도 1b는 본 발명의 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 평면도
도 2 내지 도 9는 본 발명의 다른 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도

이하, 본 발명의 바람직한 실시 예들을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

여기서, 본 발명은 마그네틱 필드 센싱 소자(또는 홀 소자) 및 마그네틱 센서(또는 홀 센서) 구조를 개시하는 것으로서, 마그네틱 필드 센싱 소자(또는 홀 소자)는 다양한 구조를 기반으로 하여 마그네틱 센서(또는 홀 센서)를 구성하고 있다. 즉, 실리콘 온 인슐레이터(SOI : Silicon on insulator) 기판 구조, SOI와 자기 수속판(IMC : Integrated magnetic concentrator)의 병행 구조, 에피층(Epi)과 매몰층(NBL)의 병행 구조, 에피층(Epi), 매몰층(NBL) 및 깊은 트랜치 절연(DTI : Deep Trench Isolation) 구조가 함께 사용된 구조, 에피층(Epi), 매몰층(NBL) 및 자기 수속판(IMC)이 함께 있는 구조를 각각 기반으로 마그네틱 필드 센싱 소자(또는 홀 소자)가 구성되며, 상기 마그네틱 필드 센싱 소자(또는 홀 소자)의 상방에 아날로그/디지털 회로가 위치되어 마그네틱 센서(또는 홀 센서)를 제공하는 것이다. 이들 각각의 구조들을 구체적으로 살펴본다.

도 1a는 본 발명의 제1 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다.

제1 실시 예의 마그네틱 센서(또는 홀 센서)는 두꺼운 SOI 층을 이용한 SOI 기판을 기반으로 한 구조이다. 알려진 바와 같이 SOI 기판은 실리콘 핸들러 기판과, 디바이스용 실리콘 기판 사이에 소정 두께의 매립 절연층이 샌드위치 구조로 적층된 기판을 말한다. 이러한 SOI 기판은 완전한 소자 분리를 이룩할 수 있다는 장점이 있다. 도 1a는 상기 SOI 기판 내에 마그네틱 필드 센싱 소자(또는 홀 소자)를 구성한 경우이다.

도 1a에 도시된 바와 같이 SOI 기판(100)이 구성된다. SOI 기판(100)은 핸들러 웨이퍼(handler wafer)로 사용되는 P형 실리콘 단결정 기판(이하, 'P형 기판'이라고 함)(101)과, P형 기판(101)상에 소정 두께로 형성된 매립 절연층(Buried Oxide)(102)과, 매립 절연층(102) 위에 다른 실리콘 단결정으로 형성된 SOI 층(104)으로 구성된다. 그리고 본 실시 예에서는 매립 절연층(102)은 0.1㎛ 내지 1㎛의 두께이고, 바람직하게는 0.4㎛ 두께를 가진다. 또한 SOI 층(104)은 0.1㎛ 내지 0.5㎛의 두께를 가진다.

이때 상기 SOI 층(104) 위에는 Si 에피층(Epitaxial Layer)(106)을 더 포함할 수 있다. 즉 SOI 층 위에 추가로 Si 에피층을 형성시킬 수 있다. 그래서 두꺼운 SOI 층을 형성하는 것이다. 실시 예에서는 Si 에피층(106)이 형성되는 것으로 설명한다.

그리고 Si-에피층(106)의 상면에는 층간 절연막으로서 제1 층간 절연막(ILD : Inter layer dielectric)(108), 제2 층간 절연막(IMD:Inter metal dielectric)(110) 및 제3 층간 절연막(buffer layer)(112)이 순서대로 형성된다.

마그네틱 필드 센싱 소자(또는 홀 소자)는 SOI 기판(100) 중 P형 기판(101) 내에 형성된다. 마그네틱 필드 센싱 소자(또는 홀 소자)는 기본적으로 센싱 영역(190, 도 1b 참조)을 필요로 한다. 이에 마그네틱 필드 센싱 소자(또는 홀 소자)는 기본적으로 2개의 전극 사이에 전류가 흐르는 전류 경로(current pass)가 형성되어야 한다. 이를 위해 센싱 영역(190)에서 P형 기판(101)의 표면에는 전류 경로를 위해 N형 이온이 주입된 영역으로 N형 도핑영역, 또는 다른 말로 N형 전도층(N-conduction layer)(120)이 형성된다. 이러한 N형 전도층(120)은 P형 기판(101)의 표면으로부터 소정 깊이로 형성된다.

센싱 영역(190)의 N형 전도층(120)에는 아날로그-디지털 회로와의 연결을 위해 고농도 N형 도핑영역(122)이 형성된다. 고농도 N형 도핑영역(122)은 N 전도층(120)에 다시 도핑되어서 형성되는 영역이기 때문에 N형 전도층(120)보다 고농도의 도핑 영역이 된다.

이처럼 본 실시 예에 따른 마그네틱 필드 센싱 소자(또는 홀 소자)는 SOI 기판(100)을 구성하는 P형 기판(101) 내에 구성되는 것이다.

한편, 마그네틱 필드 센싱 소자(또는 홀 소자)가 구성되는 P형 기판(101)에는 N형 전도층(120)의 상부 및 하부에 P형 상부 도핑영역(130)과 P형 하부 도핑영역(140)이 더 형성될 수도 있다. 이때 P형 상부 도핑영역(130)은 P형 기판(101)의 표면에서 소정 깊이만큼 형성되는데 N형 전도층(120)보다 얕게 도핑되어 형성된다. 그리고 P형 하부 도핑영역(140)은 N형 전도층(120)의 하부 일부와 P형 기판(101) 일부에 걸쳐 형성된다. 즉 P형 하부 도핑영역(140)은 N형 전도층(120)보다 더 깊은 영역에 이온 주입되어 형성된다.

여기서, P형 상부 도핑영역(130)은 P형 기판(101) 표면의 불균일성 또는 제조공정에서 발생할 수 있는 각종 결함(defect)을 상쇄시켜 전류가 N형 전도층(120)을 따라 흐를 수 있도록 하는 장벽(barrier) 역할을 수행한다. 즉 전류 경로를 P형 기판(101)의 표면에서 더 안쪽으로 흐르도록 유도하는 것이다. 또한 P형 하부 도핑영역(140)은 P형 상부 도핑영역(130)과 협력하여 P형 기판(120)의 표면과 평행하게 전류가 흐르도록 전류 경로를 형성하는 것이고, 특히 전류 경로가 더 좁게 형성되도록 하여 전류 흐름을 더 좋게 만들도록 한다. 다시 말해, P형 기판(101)에 N형 전도층(120)만 형성된 경우, N형 전도층(120)에서 P형 기판(101)으로도 전류 흐름이 발생할 수 있다. 그럴 경우 전체 영역을 통해 확산(diffusion)되어 전류의 양이 줄어들어, 자기장 세기를 측정하는 감도가 저하될 수 있다. 반면 N형 전도층(120)에 P형 상부 도핑영역(130)과 P형 하부 도핑영역(140)을 모두 형성하면, 그 영역 사이로 전류가 흐르게 되어, 그만큼 P형 기판(101)으로 전류 손실이 줄어들어 전류 검출 능력을 증대시킬 수 있다. 그렇게 되면 마그네틱 센서(또는 홀 센서)의 성능 향상을 기대할 수 있게 된다.

마그네틱 필드 센싱 소자(또는 홀 소자)의 상방에는 아날로그-디지털 회로부(이하, '회로부'라 칭함)(150)가 제공된다. 회로부(150)는 마그네틱 필드 센싱 소자(또는 홀 소자)가 감지한 값을 처리하는 것으로서, 실질적으로 상기 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부(150)가 합쳐져서 마그네틱 센서(또는 홀 센서)가 되는 것이다. 이러한 회로부(150)는 매립 절연층(Buried Oxide)(102)을 사이에 두고 SOI 층(104)과 Si-에피층(106)에 형성되거나 또는 Si-에피층(106)에 형성된다. 즉 마그네틱 필드 센싱 소자(또는 홀 소자)의 상방에 회로부(150)가 위치하는 것이다. 회로부(150)에는 증폭된 마그네틱 필드 시그널을 디지털 도메인으로 변환시키는 아날로그 디지털 변환기(ADC)와 저잡음 증폭기(LNA), 자동이득제어기(AGC), 컨트롤러(controller) 등의 구성 요소가 포함될 수 있다.

마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부(150)의 연결을 위해 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)이 제공된다. 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)을 다른 말로 센서 컨택이라고 부를 수 있다. 상기 센서 컨택은 상기 매립 절연층(102)을 관통하여 형성된다. 즉 센서 컨택에 해당되는 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)은 상기 매립 절연층(102), SOI층(104), 에피층(106)을 관통하고 있다. 또한 센서 컨택(160)(162)은 제2 층간 절연막(110)에 위치한 금속 배선(111)과 연결되며, 센싱 영역(190)에 도달한다. 그래서 N형 전도층(120)에 형성된 고농도 N형 도핑영역(122)을 상호 연결하는 센서 컨택 역할을 한다.

이를 위해 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162) 내에는 전도체가 충진된다. 충진되는 재료로는 텅스텐(W), 티타늄(Ti) 금속 또는 티타늄 질화막(TiN) 등이 사용된다. 이때 제1 층간 절연막(110)에는 금속 배선(111)을 매개하여 회로부(150)와 전기적으로 연결되는 컨택 플러그(109)도 형성된다. 컨택 플러그(109)는 상술한 바와 같이 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부(150)를 연결하는 것 이외에 회로부(150)에 전원(power)을 공급하는 역할도 한다. 컨택 플러그(109)는 내부에 텅스텐(W)를 충진시켜 금속화한 것이다.

제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162) 이외에 제3 층간 절연막(112)에 제공된 본딩 패드(113)와 P형 기판(101)을 연결하는 제3 깊은 트랜치 영역(164)도 함께 형성된다. 여기서 본딩 패드(113)는 외부의 다른 구성들과의 전기적인 결합을 위한 것이다. 그리고 제3 깊은 트랜치 영역(164)은 마그네틱 센서(또는 홀 센서)의 접지(ground)를 위해 사용된다. 그래서 제3 깊은 트랜치 영역(164)은 접지 컨택이 된다.

한편 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부(150)를 깊은 트랜치 영역(160)(162)으로 형성하는 것은 마그네틱 필드 센싱 소자(또는 홀 소자)와 금속 배선(111)과의 거리가 비교적 두껍기 때문이다. 즉, 도시된 바와 같이 마그네틱 필드 센싱 소자(또는 홀 소자)를 구성하는 P형 기판(101) 위에 매립 절연층(102), SOI층(104), Si-에피층(106) 및 제1 절연막(108)이 형성되는바, 에치 공정 대신 도핑으로는 이를 형성하기가 어렵기 때문이다.

제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)의 주위의 SOI 층 (104) 및 Si 에피층(106)에는 절연물이 충진된 아이솔레이션(170)이 형성된다. 아이솔레이션(170)은 회로부(150)와 센서 컨택이 물리적으로 서로 붙는 것을 방지하기 위한 것이다. 이때 아이솔레이션(170)은 SOI 층 (104) 및 Si 에피층(106)을 식각한 다음 절연물을 충진하는 트랜치 공정으로 형성된다. 즉 회로부(150)가 형성된 두께만큼 SOI 층(104) 및 Si 에피층(106)에 아이솔레이션을 형성해야 하기 때문이다.

도 1b는 마그네틱 필드 센싱 소자(또는 홀 소자) 위에 형성된 회로부(150)에 대한 평면도를 예시한 도면이다.

도 1b에서 보듯이, 4개의 센서 컨택(160)(161)(162)(163)이 형성되어 있으며, 센서 컨택(160)(161)(162)(163)을 둘러싸는 아이솔레이션 영역(170)이 존재한다. 4개의 센서 컨택(160)(161)(162)(163)은 회로부(150)와 전기적으로 연결되어 있으며, 센서 컨택은 도 1a에서도 보였듯이, 금속 배선(111)과 연결된다. 4개의 센서 컨택(160)(161)(162)(163) 중에서 2개는 홀 효과에 의한 전압 변화를 감지하고, 나머지 2개는 전류량을 감지하는데 사용한다. 4개의 센서 컨택(160)(161)(162)(163)는 N형 도핑 영역(120)의 코너에 배치되었는데, 센싱 영역(190)의 N형 도핑 영역(120)과 전기적으로 컨택하고 있다. 나머지 접지 컨택들(164)은 P형 반도체 기판의 접지를 위해 사용된다.

이와 같이 제1 실시 예는 SOI 기판(100)를 구성하는 P형 기판(101) 내에 마그네틱 필드 센싱 소자(또는 홀 소자)를 형성하면서 그 상방에 회로부(150)를 이격되게 제공하고 있다. 그러므로 최적의 면적을 갖는 마그네틱 센서(또는 홀 센서)를 독립적으로 구현 가능하다. 그래서 최적화된 센서 면적을 독립적으로 구현 가능하기 때문에, 일부러 반도체 칩 또는 반도체 다이(die)의 크기를 줄일 필요가 발생하지 않는다. 뿐만 아니라 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부(150)는 서로 다른 층(layer)에 형성되기 때문에 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부는 각각 도핑 프로파일을 독립적으로 최적화시킬 수 있다. 왜냐하면, 회로부(150)와 별개로 센싱 소자를 형성하기 때문에 가능하다. 또한 기판 아래에 흐르는 지구 자기장을 더 민감하게 감지할 수 있다.

이어서 본 발명의 다른 실시 예들도 살펴보기로 한다. 다만, 실시 예들을 설명함에 있어 이전 실시 예들과 동일한 구성에 대해서는 동일 부호를 부여하여 설명하거나 그 설명을 생략할 수도 있는 것에 유의하도록 한다.

도 2는 본 발명의 제2 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다. 제2 실시 예는 제1 실시 예와의 차이점을 비교하면서 설명할 것이다.

도 2를 보면, 도 1의 적층 구조는 동일하다. 즉, 두꺼운 SOI 층(thick SOI)을 갖는 SOI 기판(100)을 구성하는 P형 기판(101), 매립 절연층(102), SOI 층(104)이 구성된다. 그리고 SOI 층(104)에 Si-에피층(106)이 선택적으로 형성되며, 그 위로 제1 층간 절연막(108), 제2 층간 절연막(110) 및 제3 층간 절연막(112)이 순서대로 형성된다.

그리고 센싱 영역을 형성하기 위해 P형 기판(101)에는 고농도 N형 도핑영역(122)이 형성된 N형 전도층(120)이 제공되며, N형 전도층(120)의 하부에 P형 하부 도핑영역(140)이 형성되어 있다.

또한 SOI 층(104) 및 Si- 에피층(106)에는 N형 전도층(120)의 상방에 회로부(150)가 제공된다.

그리고 센싱 영역과 컨택하기 위해, 센서 컨택 및 접지를 위한 접지 컨택을 형성한다. 이는 제1 깊은 트랜치 영역 내지 제3 깊은 트랜치 영역(160)(162)(164)을 형성함으로써 가능하며, 제1 깊은 트랜치 영역(160)과 제2 깊은 트랜치 영역(162)의 주위에는 아이솔레이션(170)이 형성된다. 이때 제1 깊은 트랜치 영역 내지 제3 깊은 트랜치 영역(160)(162)(164)은 매립 절연층(102), SOI 층(104), Si- 에피층(106) 및 제1 층간 절연막(108)에 걸쳐 형성되며, 아이솔레이션(170)은 SOI 층(104) 및 Si- 에피층(106)에 걸쳐 형성된다. 다시 말해, 상기 센서 컨택(160,162)은 상기 매립 절연층(102)을 관통하여 형성된다. 즉 센서 컨택에 해당되는 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)은 상기 매립 절연층(102)과 SOI층(104), 에피층(106)을 관통하고 있다. 또한 센서 컨택(160,162)은 제2 층간 절연막(110)에 위치한 금속 배선(111)과 연결되며, 센싱 영역(190)에 도달한다.

제2 실시 예의 마그네틱 센서(또는 홀 센서)와 제1 실시 예의 마그네틱 센서(또는 홀 센서)와의 차이점으로는, 먼저 N형 전도층(120)의 하부에만 P형 하부 도핑영역(140)이 형성된다는 것이다. P형 하부 도핑영역(140)은 전극 사이의 전류 경로를 제공해주기 위한 것으로, P형 기판(101)의 표면과 평행하게 전류가 흐르도록 전류 경로를 제공한다. 즉 전류가 N형 전도층(120)의 하방으로 확산되는 것을 방지하는 것이다. 이러한 P형 하부 도핑영역(140)은 P형 기판(101)의 표면으로부터 도핑 공정으로 형성되는 N형 도핑 영역인 N형 전도층(120)보다 더 깊은 영역에 형성되게 된다.

한편 P형 하부 도핑영역(140)은 제1 실시 예의 P형 하부 도핑영역에 비해 그 길이가 길어졌다. 즉 P형 하부 도핑영역(140)의 길이는 N형 전도층(120)의 길이와 대략 동일하거나 보다 긴 길이를 가진다. 이렇게 N형 전도층(120)과 P형 하부 도핑영역(140)의 길이를 동일하게 형성하면, 마그네틱 센서(또는 홀 센서) 제조시 도핑 공정에 사용되는 마스크 개수를 줄일 수 있음은 물론 제조공정도 줄일 수 있다. 즉 N형 전도층(120) 및 P형 하부 도핑영역(140)은 도핑 방식으로 형성하는데 제1 실시 예의 경우 N형 전도층이 P형 상부 도핑영역 및 P형 하부 도핑영역과 길이가 다르기 때문에 서로 다른 도핑 마스크를 사용해야만 했다. 반면, 제2 실시 예는 하나의 마스크를 사용하여 마그네틱 센서(또는 홀 센서)를 제조할 수 있기 때문에, 제1 실시 예와 비교하면 상대적으로 적은 수의 마스크를 사용하여 마그네틱 센서(또는 홀 센서)를 제조할 수 있는 것이다.

물론, 제2 실시 예도 N형 전도층(120)에 P형 상부 도핑영역을 더 형성할 수 있음은 당연하다. 즉 P형 기판(101)의 표면에 발생한 각종 결함으로부터 방해받지 않고 전류가 표면에서 더 안쪽으로 흐르도록 전류 경로를 형성하여 성능을 향상시킬 수 있다는 것이다.

한편 제2 실시 예는 제1 깊은 트랜치 영역 내지 제3 깊은 트랜치 영역(160)(162)(164)은 그 하부 일부가 P형 기판(101)의 표면이 아닌 P형 기판(101) 내에 형성되고 있다. 즉 P형 기판(101)의 표면에서 일정 깊이만큼 트랜치 영역이 형성된다. 아울러 제1 깊은 트랜치 영역 내지 제3 깊은 트랜치 영역(160)(162)(164)의 끝단에는 고농도 P형 도핑영역(200)이 형성된다. 이와 같이 고농도 P형 도핑영역(200)을 형성하면 마그네틱 센서(또는 홀 센서)의 노이즈(noise)를 저감할 수 있어 성능 향상이 기대된다.

도 3은 본 발명의 제3 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다.

제3 실시 예는 상술한 제1 및 제2 실시 예와 마찬가지로 SOI 기판을 기반으로 한 마그네틱 센서(또는 홀 센서)를 개시하고 있는데, 앞의 실시 예와 달이 얇은 SOI층을 갖는다.

도 3을 보면, 센싱 영역을 형성하기 위해 P형 기판(101)에 N형 전도층(120)이 형성되며 그 하면에 P형 하부 도핑영역(140)이 형성된다. 이들의 길이는 비슷하다. 또한 N형 전도층(120)에는 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)과 접하는 고농도 N형 도핑영역(122)이 형성되며, 고농도 N형 도핑 영역(122)의 아래에 고농도 P형 도핑영역(200)이 형성되고 있다. 또한 버퍼 층(112)의 일부 에치된 부분에 제공된 본드 패드(113)와 P형 기판(101)을 연결하는 제3 트랜치 영역(164)이 형성되고, 제3 트랜치 영역(164)의 일단에도 고농도 N형 도핑영역(122)과 고농도 P형 도핑영역(200)이 형성되고 있다.

전술한 실시 예들과의 차이점으로는, SOI 기판(100)을 구성하는 SOI 층(104) 위에 Si 에피층이 미 형성되는 것에 차이가 있다. 즉 제1 및 제2 실시 예의 경우 SOI 층에 Si 에피층이 추가로 형성됨으로써 그 두께가 두껍게 형성되었지만, 제3 실시 예는 SOI 층만 형성되고 있어 상대적으로 덜 두껍게 형성되는 것이다.

앞의 실시 예와 마찬가지로, 상기 센서 컨택(160)(162)은 상기 매립 절연층(102)을 관통하여 형성된다. 즉 센서 컨택에 해당되는 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)은 상기 매립 절연층(102)과 SOI층(104)을 관통하고 있다. 또한 센서 컨택(160)(162)은 제2 층간 절연막(110)에 위치한 금속 배선(111)과 연결되며, 센싱 영역(190)에 도달한다.

또한 SOI 층(104) 위에 바로 층간 절연막으로서 제1 층간 절연막(108)과 제2 층간 절연막(110)이 형성되며, 그 위에 버퍼 층(112)이 형성되는 것은 동일하다.

또한 SOI 층(104)에는 회로부(150)가 형성되는데, 이때 회로부(150)는 상대적으로 그 두께가 얇기 때문에 회로부(150)도 SOI 층(104)에 맞게 최적화되어 제공된다.

상기의 차이점으로 인하여 제3 실시 예에서는 아이솔레이션(180)이 다른 공정으로 형성될 수 있다.

구체적으로 보면, 아이솔레이션(180)은 SOI 층(104)을 형성할 때 소자들을 전기적으로 서로 격리시키는 소자 격리구조의 예인 실리콘 부분 산화(Local Oxidation of Silicon; LOCOS) 공정 기술 또는 얇은 트랜치 절연(STI : Shallow Trench Isolation) 공정 기술을 이용하여 형성되는 것이다. 따라서 SOI 층(104)에 아이솔레이션(180)이 먼저 형성된 후에 제1 깊은 트랜치 영역(160) 및 제2 트랜치 영역(162)을 형성한다. 그렇기 때문에 아이솔레이션(180)은 제1 및 제2 실시 예와는 다르게 제1 깊은 트랜치 영역(160)과 제2 깊은 트랜치 영역(162)의 외면과 접하는 형상으로 형성된다.

이처럼 제3 실시 예는 로코스(LOCOS) 공정 또는 얇은 트랜치 절연(STI) 공정을 하면서 SOI 층(104)을 형성하기 때문에 공정 수를 상기 실시 예에 비해 더 줄일 수 있을 것이다.

한편 제3 실시 예의 경우에도 N형 전도층(120)에 P형 상부 도핑영역을 더 형성할 수 있음은 당연하다.

도 4는 본 발명의 제4 실시 예에 따른 마그네틱 센서(또는 홀 센서) 장치의 단면도이다.

제4 실시 예는 얇은 SOI 층을 포함한 SOI 기판과 자기 수속판(IMC)을 함께 이용하여 제조한 마그네틱 센서(또는 홀 센서)이다.

도 4는 도 3에 도시된 제3 실시 예의 구조와 비슷하다. 즉 SOI 기판(100)의 SOI 층(104)에 바로 제1 층간 절연막(106) 및 제2 층간 절연막(108) 등의 층간 절연막이 형성된다.

그리고 센싱 영역을 형성하기 위해 SOI 기판(100)의 P형 기판(101)의 표면으로부터 소정 깊이로 N형 전도층(120)이 형성되고, N형 전도층(120)에는 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)의 일단과 접하는 고농도 N형 도핑 영역(122) 및 고농도 P형 도핑 영역(200)이 형성된다. 또한 N형 전도층(120)의 하부에는 P형 하부 도핑영역(140)이 형성되고 있다.

앞의 다른 실시 예들과 마찬가지로, 상기 센서 컨택(160)(162)은 상기 매립 절연층(102)을 관통하여 형성된다. 즉 센서 컨택에 해당되는 제1 깊은 트랜치 영역(160) 및 제2 깊은 트랜치 영역(162)은 상기 매립 절연층(102)과 SOI층(104)을 관통하고 있다. 또한 센서 컨택(160)(162)은 제2 층간 절연막(110)에 위치한 금속 배선(111)과 연결되며, 센싱 영역(190)에 도달한다.

또한 제3 깊은 트랜치 영역(164)은 본딩 패드(113)와 P형 기판(101)을 연결하며, 그 제3 깊은 트랜치 영역(164)도 P형 기판(101)과 연결되는 일단에는 고농도 N형 도핑 영역(122) 및 고농도 P형 도핑 영역(200)이 형성되어 있다.

또한 SOI 층(104)에만 회로부(150)가 형성되고, 소자들을 전기적으로 서로 격리시키기 위해 SOI 층(104)에는 아이솔레이션(180)이 형성된다. 물론 제4 실시 예의 아이솔레이션(180)도 소자 간을 전기적으로 격리시키기 위한 로코스(LOCOS) 공정 또는 얇은 트랜치 절연(STI) 공정에 의해 형성되며, 이는 SOI 층(104)이 형성될 때 함께 형성된다.

한편 제4 실시 예에서는 제2 층간 절연막(108)의 상면에 형성된 버퍼층(1120 위에 자기 수속판(IMS)(300)이 더 형성된다. 자기 수속판(300)은 수평 자장을 검출할 수 있고 또한 마그네틱 센서(또는 홀 센서)가 존재하는 영역의 자장을 증폭하는 효과를 제공한다.

실시 예에 따르면 자기 수속판(300)은 표면 형상이 평평하지 않고 굴곡면이 형성된 형상을 가진다. 따라서 버퍼층(112)도 자기 수속판(300)과 접하는 면은 자기 수속판(300)과 같이 굴곡면이 형성될 것이다. 한편 자기 수속판(300)은 그 양단부가 N형 전도층(120)의 양단부와 대략 비슷한 위치에 위치하지만, 자기 수속판(300)은 굴곡면이 있기 때문에 전체 길이는 N형 전도층(120)보다 길 것이다. 그리고 자기 수속판(300)은 통상의 자성체로 형성된다. 자성체는 Ni, Fe, Co, Mo 또는 Mn 중 2종류 이상을 함유하는 합금으로 이루어지고, 상기 자성체의 열팽창율이 5 ~ 20 ppm/°C인 것이 바람직하다. 실시 예에서는 자기 수속판(300)은 NiFe 합금이 사용된다.

그리고 제4 실시 예도 N형 전도층(120)에 P형 상부 도핑영역을 더 형성하여 P형 기판(101)의 표면과 수평이면서 좁은 전류 경로를 제공할 수 있다.

도 5는 본 발명의 제5 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다.

도 5에 도시된 제5 실시 예는 얇은 SOI 층(thin SOI layer) 및 자기 수속판을 기반으로 한다는 점에서 제4 실시 예의 구조와 유사하다.

다만, SOI 층(104), 제1 층간 절연막(108), 제2 층간 절연막(110) 및 버퍼 층(112)이 매립 절연층(102) 위의 전체 면적에 형성되지 않고 일부에만 형성된다는 점이다.

그리고 자기 수속판의 형상도 상이하다. 즉 자기 수속판은 본딩 패드(113)를 중심으로 제1 자속 수속판(400a)과 제2 자속 수속판(400b)으로 구분할 수 있으며, 그 표면은 굴곡된 면이 아니고 평평한 면이다. 제1 자속 수속판(400a)은 도면에서 봤을 때 SOI 층(104), 제1 층간 절연막(108), 제2 층간 절연막(110) 및 버퍼 층(112)의 좌측면과 버퍼 층(112)의 상면을 둘러싸고 있는 형상이고, 제2 자속 수속판(400b)은 SOI 층(104), 제1 층간 절연막(108), 제2 층간 절연막(110) 및 버퍼 층(112)의 우측면을 둘러싸고 있는 형상이다. 제1 자속 수속판(400a)과 제2 자속 수속판(400b) 모두 층간 절연층(108)(110) 또는 버퍼층(112)과 만나면서 매립 절연층(102)과도 직접 컨택하는 형태를 가지고 있다.

이와 같이 구성하더라도 마그네틱 센서(또는 홀 센서)를 제조할 수 있다.

그리고 제5 실시 예도 N형 전도층(130)에 P형 상부 도핑영역을 더 형성하는 것이 가능하다.

도 6은 본 발명이 제6 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다.

제6 실시 예는 상기의 실시 예들에서 사용된 SOI 기판을 사용하지 않은 구조이다.

이를 살펴보면 먼저 P형 기판(600)이 구성된다. 그리고 P형 기판(600)의 상면에는 P형 에피층(610)이 형성된다. P형 에피층(610)은 P형 기판(600)의 두께와 대략 비슷한 두께가 되도록 성장되어 형성된다.

그리고 센싱 영역을 형성하기 위해 P형 기판(600)과 P형 에피층(610) 사이에는 N형 전도층(602)이 형성된다. 물론 도시된 바와 같이 N형 전도층(602)은 P형 기판(600)에 대부분 형성된다. 또한 N형 전도층(602)의 하부에 P형 하부 도핑영역(604)이 형성된다. 여기 N형 전도층(602)은 전류 패스를 위한 것이고, P형 하부 도핑영역(604)은 전류 경로가 P형 기판(600)의 표면을 따라 흐르도록 유도한다.

이처럼 마그네틱 필드 센싱 소자(또는 홀 소자)는 P형 에피층(610)과 P형 기판(600) 사이에 형성된다고 볼 수 있다.

P형 에피층(610)에는 마그네틱 필드 센싱 소자(또는 홀 소자)와의 접촉을 위해 소정 간격 이격되는 센서 컨택(650)이 형성된다. 센서 컨택(650)은 이온주입 방식에 의해 고농도 N형 영역으로 형성된다.

그리고 센서 컨택(650) 사이의 P형 에피층(610)에 회로부(660)가 제공된다.

그리고 P형 에피층(610)의 상면에 제2 층간 절연막(620)과 제1 층간 절연막(630)이 형성되고 다시 그 위에 버퍼층(640)이 형성된다. 제1 층간 절연막(630)에는 금속 배선(632)들이 형성되며, 금속 배선(632)들을 통해 마그네틱 필드 센싱 소자(또는 홀 소자)와 회로부(660)가 연결되도록 제2 층간 절연막(620)에는 컨택 플러그(622)(624)가 형성된다.

이와 같이 제6 실시 예는 P형 기판(600)과 P형 에피층(610) 사이에 마그네틱 필드 센싱 소자(또는 홀 소자)를 형성하는 것이다.

도 7은 본 발명의 제7 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다.

제7 실시 예는 상기 제6 실시 예의 구조와 동일하며, SOI 기판을 사용하지 ㅇ않는 구조이다. 다만 P형 에피층(610)에 형성된 센서 컨택(700)이 트랜치 공정을 통해 형성되는 것에 차이가 있다.

이때 센서 컨택(700)은 P형 에피층(610)의 표면에서 N형 전도층(602)까지 트랜치 영역이 형성되며, 이렇게 형성된 트랜치 영역 내에는 N형의 도펀트가 고농도로 도핑된 폴리실리콘(polysilicon)이 충진된다.

도 8은 본 발명의 제8 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다.

이는 도 7에 도시하고 있는 마그네틱 센서(또는 홀 센서)의 아이솔레이션 성능을 더 향상시키는 것이다. 또한 SOI 기판을 사용하지 않는 구조이다.

즉, 도 8과 같이 고농도 N형 폴리실리콘으로 충진된 센서 컨택(700)의 일 측면에 깊은 트랜치 영역(DTI)(800)을 형성하고 있다. 이때 깊은 트랜치 영역(DTI)(800)은 P형 에피층(610)의 표면에서부터 P형 하부 도핑영역(604)의 저면까지 형성된다.

이렇게 형성된 깊은 트랜치 영역(800)에는 산화물(oxide), 에어(air), 또는 폴리실리콘과 산화막(poly silicon and silicon oxide) 중 하나가 충진되어 절연체로의 기능을 수행한다.

도 9는 본 발명의 제9 실시 예에 따른 마그네틱 센서(또는 홀 센서)의 단면도이다. SOI 기판을 사용하지 않는 구조이다.

도 9는 P형 에피층(610)과 P형 기판(600) 사이에 마그네틱 필드 센싱 소자(또는 홀 소자)가 형성된 예이다. 즉 P형 기판(600) 위에 P형 에피층(610)이 형성되고 P 에피층(610) 위에는 제1 층간 절연막(620)이 형성된다. 그리고 제1 층간 절연막(620) 위에는 제2 층간 절연막(630) 및 버퍼층(640)이 형성되는데, 이들 층(630)(640)은 제1 층간 절연막(620)의 일부에만 적층된 형상이다.

또한 P형 에피층(610)에 형성된 센서 컨택(650) 사이에는 회로부(660)가 제공된다.

한편 도 9에서도 표면이 평평하게 형성되는 자기 수속판(900)이 제공된다. 이때 자기 수속판(900)은 본딩 패드(642)를 중심으로 제1 자속 수속판(900a)과 제2 자속 수속판(900b)으로 구분된다. 도면에서 봤을 때 제1 자속 수속판(900a)은 제2 층간 절연막(630) 및 버퍼 층(640)의 좌측면과 버퍼 층(640)의 상면을 둘러싸고 있는 형상이고, 제2 자속 수속판(900b)은 제2 층간 절연막(630) 및 버퍼층(640)의 우측면을 싸는 형상이다. 그래서 제1 자속 수속판(900a)과 제2 자속 수속판(900b) 모두 제2 층간 절연층(630) 또는 버퍼층(640)과 만나면서 상기 제1 층간 절연층(620)과도 직접 컨택하는 형태를 가지고 있다

이와 같은 구성으로도 마그네틱 센서(또는 홀 센서)를 제조할 수 있다.

이상에서 살펴본 바와 같이 본 발명은 반도체 기판 내부에 마그네틱 필드 센싱 소자(또는 홀 소자)를 형성하고, 마그네틱 필드 센싱 소자(또는 홀 소자)의 상방에 아날로그-디지털 회로들을 위치시키도록 구조를 개선하여, 마그네틱 필드 센싱 소자(또는 홀 소자) 또는 마그네틱 센서(또는 홀 센서)의 면적을 최대한 확보하면서 자기장의 검출이 가능한 마그네틱 센서(또는 홀 센서)를 제공하는 것을 기본적인 기술적 요지로 하고 있음을 알 수 있다.

그러므로 센서 면적이 최적화되어, 반도체 칩 또는 반도체 다이(die)의 크기를 증대시키지 않는 효과가 있다. 또한 마그네틱 센서(또는 홀 센서)에 사용되는 반도체 층의 도핑 프로파일을 독립적으로 조절 가능하다. 왜냐하면 회로부와 별개로 형성되기 때문에 가능하다. 또한 기판 아래에 흐르는 지구 자기장을 더 민감하게 감지할 수 있다.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.

100 : SOI 기판 101 : P형 기판
102 : 매립 절연층 또는 박스층(BOX layer)
104 : SOI층 106 : Si 에피층
108 : 제1 층간 절연막 110 : 제2 층간 절연막
112 : 제3 층간 절연막 120 : N형 전도층
122 : 고농도 N형 도핑 영역 130 : P형 상부 도핑영역
140 : P형 하부 도핑영역 150 : 아날로그-디지털 회로부
160 : 제1 깊은 트랜치 영역 162 : 제2 깊은 트랜치 영역
164 : 제3 깊은 트랜치 영역 170 : 아이솔레이션
190 : 센싱영역

Claims

반도체 기판, 매립 절연층 및 실리콘 온 인슐레이터(SOI) 층이 순서대로 적층되는 SOI 기판;
상기 매립 절연층 아래의 상기 반도체 기판에 형성된 센싱 영역;
상기 매립 절연층 상에 형성된 회로부; 및
상기 매립 절연층을 관통하고 상기 센싱 영역과 상기 회로부를 연결하는 센서 컨택을 포함하는 매립형 마그네틱 센서.
제 1 항에 있어서,
상기 센싱 영역은,
N형 도핑영역; 및
상기 N형 도핑영역보다 더 깊게 형성되는 P형 도핑영역을 포함하는 매립형 마그네틱 센서.
제 1 항에 있어서,
상기 센서 컨택은, 상기 SOI 층을 관통하여 형성된 매립형 마그네틱 센서.
제 1 항에 있어서,
상기 센서 컨택은, 상기 회로부와 연결된 금속 배선과 연결되는 매립형 마그네틱 센서.
제 2 항에 있어서,
상기 P형 도핑영역의 길이는 상기 N형 도핑영역의 길이와 동일하거나 더 긴 매립형 마그네틱 센서.
제 1 항에 있어서,
상기 센서 컨택 주변에 형성된 아이솔레이션(isolation) 영역을 더 포함하는 매립형 마그네틱 센서.
제 1 항에 있어서,
상기 SOI층 상에 형성된 층간 절연층; 및
상기 층간 절연층 상에 형성되는 자기 수속판(IMS)을 더 포함하는 매립형 마그네틱 센서.
제 7 항에 있어서,
상기 자기 수속판은 표면이 굴곡진 면을 포함하는 매립형 마그네틱 센서.
제 7 항에 있어서,
상기 자기 수속판은 상기 층간 절연층과 접하며, 상기 매립 절연층과 직접 컨택하는 매립형 마그네틱 센서.
반도체 기판 위에 형성된 회로부;
상기 회로부 아래에 형성된 센싱 영역; 및
상기 회로부와 상기 센싱 영역을 연결하는 센서 컨택을 포함하며,
상기 센싱 영역은,
N형 도핑영역; 및 상기 N형 도핑 영역보다 더 깊게 도핑되어 형성되는 P형 도핑 영역을 포함하고,
상기 P형 도핑 영역은, 상기 반도체 기판보다 더 높은 도핑 농도로 상기 반도체 기판에 형성되는 매립형 마그네틱 센서.
제 10 항에 있어서,
상기 센서 컨택 상에 형성된 층간 절연층; 및
상기 층간 절연층 상에 형성된 자기 수속판을 더 포함하는 매립형 마그네틱 센서.
제 10 항에 있어서,
상기 센서 컨택의 주변에는 깊은 트랜치 영역(DTI)이 더 형성되는 매립형 마그네틱 센서.