具体实施方式
以下,参照附图对本发明的优选实施例进行详细说明。
其中,本发明公开磁场传感元件(或霍尔元件)及磁传感器(或霍尔传感器)结构,磁场传感元件(或霍尔元件)基于多种结构来构成磁传感器(或霍尔传感器)。即,分别基于绝缘体上硅(SOI:Silicon oninsulator)基板结构,绝缘体上硅和磁集极(IMC:Integrated magneticconcentrator)的并行结构,外延层(Epi)和埋设层(NBL)的并行结构,外延层、埋设层及深沟绝缘(DTI:Deep Trench Isolation)结构一同被使用的结构,外延层、埋设层及磁集极一同存在的结构,来构成磁场传感元件(或霍尔元件),模拟/数字电路位于上述磁场传感元件(或霍尔元件)的上方,从而提供磁传感器(或霍尔传感器)。对这些各个结构进行具体观察。
图1a为本发明第一实施例的磁传感器(或霍尔传感器)的剖视图。
第一实施例的磁传感器(或霍尔传感器)为以利用厚的SOI层的SOI基板为基础的结构。众所周知,SOI基板是指在硅处理基板(Siliconhandler substrate)和器件用硅基板之间由预定厚度的埋入绝缘层以夹层结构层叠的基板。这种SOI基板具有能够实现完整的元件分离的优点。图1a为在上述SOI基板内构成磁场传感元件(或霍尔元件)的情况。
如图1a所示构成SOI基板100。SOI基板100包括:P型硅单晶体基板(以下称为“P型基板”)101,当做处理器晶片(handler wafer)使用;埋入绝缘层(Buried Oxide)102,以预定的厚度形成于P型基板101上;以及SOI层104,由其他硅单晶体形成于埋入绝缘层102上。并且,在本实施例中,埋入绝缘层102具有0.1μm至1μm的厚度,优选为具有0.4μm的厚度。此外,SOI层104具有0.1μm至0.5μm的厚度。
此时,还可以在上述SOI层104上包括Si外延层(Epitaxial Layer)106。即,还可以在SOI层上另外形成Si外延层。由此形成厚的SOI层。在实施例中,以形成Si外延层106为例进行说明。
并且,在Si外延层106的上表面依次形成第一层间绝缘膜(ILD:Inter layer dielectric)108、第二层间绝缘膜(IMD:Inter metaldielectric)110及第三层间绝缘膜(buffer layer)112来作为层间绝缘膜。
磁场传感元件(或霍尔元件)形成在SOI基板100中的P型基板101内。基本上,磁场传感元件(或霍尔元件)需要传感区域190(参照图1b)。为此,磁场传感元件(或霍尔元件)基本上应形成有在两个电极之间具有电流流动的电流路径(current pass)。为此,在传感区域190中的P型基板101的表面,为了电流路径,作为注入有N型离子的区域而形成有N型掺杂区域,换句话说形成有N型导电层(N-conductionlayer)120。这种N型导电层120从P型基板101的表面以预定深度形成。
为了与模拟数字电路之间的连接,在传感区域190的N型导电层120中形成有高浓度N型掺杂区域122。由于高浓度N型掺杂区域122为重新掺杂于N型导电层120的区域,因而成为比N型导电层120高浓度的掺杂区域。
像这样,本实施例的磁场传感元件(或霍尔元件)在构成SOI基板100的P型基板101内构成。
另一方面,在构成磁场传感元件(或霍尔元件)的P型基板101中,还可以在N型导电层120的上部及下部形成P型上部掺杂区域130和P型下部掺杂区域140。此时,P型上部掺杂区域130从P型基板101的表面以预定深度形成,但与N型导电层120相比,以掺杂得浅的方式形成。并且,P型下部掺杂区域140以跨越N型导电层120的下部的一部分和P型基板101的一部分的方式形成。即,P型下部掺杂区域140以离子注入的方式形成于比N型导电层120更深的区域。
其中,P型上部掺杂区域130抵消P型基板101的表面的不均匀性或在制造工序中可能产生的各种缺陷(defect),从而起到能够使电流沿着N型导电层120流动的屏障(barrier)作用。即,以从P型基板101的表面更向内侧流动的方式引导电流路径。并且,P型下部掺杂区域140与P型上部掺杂区域130相协作,从而以使电流与P型基板120的表面平行地流动的方式形成电流路径,尤其,使电流路径以更窄的方式形成,使得电流的流动更加顺畅。换言之,在P型基板101仅形成N型导电层120的情况下,还可以产生从N型导电层120向P型基板101的电流流动。在这种情况下,因电流通过整个区域扩散(diffusion)开而电流的量减少,因而用于测定磁场强度的灵敏度可能降低。相反,若在N型导电层120形成P型上部掺杂区域130和P型下部掺杂区域140这两者,则电流在这些区域之间流动,从而相对应地减少向P型基板101的电流损耗,由此能够增大电流检测能力。这么一来,就能期待磁传感器(或霍尔传感器)的性能的提高。
在磁场传感元件(或霍尔元件)的上方设有模拟数字电路部(以下称为“电路部”)150。电路部150用于处理由磁场传感元件(或霍尔元件)所检测的值,实质上,由上述磁场传感元件(或霍尔元件)和电路部150合并成为磁传感器(或霍尔传感器)。这种电路部150隔着埋入绝缘层(Buried Oxide)102而形成于SOI层104和Si外延层106、或形成于Si外延层106。即,电路部150位于磁场传感元件(或霍尔元件)的上方。在电路部150可包括用于将被放大的磁场信号转换为数字领域的模数转换器、低噪声放大器、自动增益控制器及控制器等结构要素。
为了磁场传感元件(或霍尔元件)与电路部150的连接而设置第一深沟区域160及第二深沟区域162。还可以将第一深沟区域160及第二深沟区域162称为传感器接触部。上述传感器接触部贯通上述埋入绝缘层102而形成。即,相当于传感器接触部的第一深沟区域160及第二深沟区域162,贯通上述埋入绝缘层102、SOI层104及Si外延层106。并且,传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接,并到达传感区域。因此,起到将形成于N型导电层120的高浓度N型掺杂区域122相互连接的传感器接触部作用。
为此,在第一深沟区域160及第二深沟区域162填充导电体。作为所填充的材料,可以使用钨(W)、钛(Ti)金属或氮化钛(TiN)等。此时,在第一层间绝缘膜110还形成有接触插塞(contact plug)109,上述接触插塞109经由金属线111与电路部150电连接。如上所述,接触插塞109不仅起到用于连接磁场传感元件(或霍尔元件)和电路部150的作用,而且还起到向电路部150供电(power)的作用。接触插塞109是在内部填充钨而进行金属化形成的。
除了第一深沟区域160及第二深沟区域162之外,还一同形成第三深沟区域164,上述第三深沟区域164用于连接设在第三层间绝缘膜112的焊盘(bonding pad)113和P型基板101。其中,焊盘113用于与外部的其他结构进行电结合。并且,第三深沟区域164为了磁传感器(或霍尔传感器)的接地(ground)而使用。因此,第三深沟区域164接地。
另一方面,将磁传感元件(或霍尔元件)和电路部150以深沟区域160、162形成是因为磁场传感元件(或霍尔元件)和金属线111之间的距离较厚。即,如图所示,在构成磁场传感元件(或霍尔元件)的P型基板101上形成有埋入绝缘层102、SOI层104、Si外延层106及第一绝缘膜108,因此,代替蚀刻工序,仅利用掺杂难以形成这些。
在第一深沟区域160及第二深沟区域62的周围的SOI层104及Si外延层106形成有隔离区域170,在隔离区域170填充有绝缘物。隔离区域170用于防止电路部150和传感器接触部以物理方式粘贴。此时,隔离区域170在蚀刻SOI层104及Si外延层106之后,通过填充绝缘物的沟槽工序来形成。即,这是因为与形成电路部150的厚度相对应地需要在SOI层104及Si外延层106形成隔离区域。
图1b为对形成于磁场传感元件(或霍尔元件)上的电路部150的俯视图进行例示的图。
如图1b所示,形成有四个传感器接触部160、161、162、163,并存在用于包围传感器接触部160、161、162、163的隔离区域170。四个传感器接触部160、161、162、163与电路部150进行电连接,而传感器接触部如图1a所示,与金属线111相连接。在四个传感器接触部160、161、162、163中,两个用于检测基于霍尔效应的电压变化,剩余两个用于检测电流量。四个传感器接触部160、161、162、163配置于N型掺杂区域120的角落,但与传感区域190的N型掺杂区域120进行电接触。剩余的接地触点164为了P型半导体基板的接地而使用。
像这样,第一实施例在构成SOI基板100的P型基板101内形成磁场传感元件(或霍尔元件),并在其上方以隔开的方式设置电路部150。因而能够独立地体现具有最佳面积的磁传感器(或霍尔传感器)。由于能够独立地体现最优化的传感面积,因而无需故意缩小半导体芯片或半导体模具(die)的大小。不仅如此,由于磁场传感元件(或霍尔元件)和电路部150分别形成于不同的层(layer),因此,磁场传感元件(或霍尔元件)和电路部可分别独立地实现掺杂分布的最优化。这是因为与电路部150单独形成传感元件。并且,能够更敏感地检测出在基板下方流动的地球磁场。
接下来,对本发明的其他实施例进行观察。但要留意的是,在对实施例进行说明的过程中,以对与之前的实施例相同的结构赋予相同的附图标记的方式进行说明或省略对这些相同的结构的说明。
图2为本发明第二实施例的磁传感器(或霍尔传感器)的剖视图。第二实施例将以比较与第一实施例之间的差异的方式进行说明。
观察图2,图1的层叠结构相同。即,构成用于形成具有厚的SOI层(thick SOI)的SOI基板100的P型基板101、埋入绝缘层102及SOI层104。并且,Si外延层106选择性地形成于SOI层104,并在上述Si外延层106上依次形成第一层间绝缘膜108、第二层间绝缘膜110及第三层间绝缘膜112。
并且,为了形成传感区域而在P型基板101设置形成有高浓度N型掺杂区域122的N型导电层120,在N型导电层120的下部形成有P型下部掺杂区域140。
并且,在SOI层104及Si外延层106中,在N型导电层120的上方设有电路部150。
并且,为了与传感区域相接触而形成用于传感器接触及接地的接地接触。这因形成第一深沟区域160、第二深沟区域162及第三深沟区域164而变得可能,且在第一深沟区域160和第二深沟区域162的周围形成有隔离区域170。此时,第一深沟区域160、第二深沟区域162及第三深沟区域164以跨越埋入绝缘层102、SOI层104、Si外延层106及第一间隔绝缘膜108的方式形成,而隔离区域170以跨越SOI层104及Si外延层106的方式形成。换言之,上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即,相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102、SOI层104及外延层106。并且,传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接,并到达传感区域190。
第二实施例的磁传感器(或霍尔传感器)和第一实施例的磁传感器(或霍尔传感器)之间的差异在于,首先仅在N型导电层120的下部形成P型下部掺杂区域140。P型下部掺杂区域140用于提供电极之间的电流路径,其以使电流与P型基板101的表面平行地流动的方式提供电流路径。即,防止电流向N型导电层120的下方扩散。这种P型下部掺杂区域140,与通过掺杂工序从P型基板101的表面开始形成的N型导电层120相比形成于更深的区域。
另一方面,与第一实施例的P型下部掺杂区域相比,P型下部掺杂区域140的长度变长。即,P型下部掺杂区域140的长度大约等于或长于N型导电层120的长度。像这样,若使N型导电层120和P型下部掺杂区域140形成相同的长度,则在制造磁传感器(或霍尔传感器)时,不仅能够减少掺杂工序所使用的掩膜数量,而且还能减少制造工序。即,N型导电层120及P型下部掺杂区域140以掺杂方式形成,而在第一实施例的情况下,由于N型导电层的长度与P型上部掺杂区域及P型下部掺杂区域的长度不同,因而需要使用不同的掺杂掩膜。相反,由于第二实施例可以使用一个掩膜来制造磁传感器(或霍尔传感器),因而与第一实施例相比,可使用相对少的掩膜来制造磁传感器(或霍尔传感器)。
当然,第二实施例也同样还可以在N型导电层120形成P型上部掺杂区域。即,以使电流不受到从P型基板101的表面产生的各种缺陷的影响而从表面更向内侧流动的方式形成电流路径,从而提高性能。
另一方面,在第二实施例中,第一深沟区域160、第二深沟区域162及第三深沟区域164它们的下部的一部分形成于P型基板101内,而不是P型基板101的表面。即,从P型基板101的表面以规定深度形成沟槽区域。并且,在第一深沟区域160、第二深沟区域162及第三深沟区域164的末端,形成有高浓度P型掺杂区域200。像这样,若形成高浓度P型掺杂区域200,则由于能够降低磁传感器(或霍尔传感器)的噪音(noise)而期待性能的提高。
图3为本发明第三实施例的磁传感器(或霍尔传感器)的剖视图。
与上述的第一实施例及第二实施例相同,第三实施例公开基于SOI基板的磁传感器(或霍尔传感器),而与上述实施例不同的是具有薄的SOI层。
观察图3,为了形成传感区域而在P型基板101形成N型导电层120,并在上述N型导电层120的下面形成P型下部掺杂区域140。它们的长度相似。并且,在N型导电层120形成有与第一深沟区域160及第二深沟区域162相接的高浓度N型掺杂区域122,而在高浓度N型掺杂区域122的下方形成有高浓度P型掺杂区域200。并且,形成有用于将设在缓冲层112的一部分被蚀刻的部分的焊盘113和P型基板101的第三沟槽区域164,而在第三沟槽区域164的一端也形成有高浓度N型掺杂区域122和高浓度P型掺杂区域200。
与上述实施例的差异在于,在构成SOI基板100的SOI层104上未形成有Si外延层。即,在第一实施例及第二实施例的情况下,通过在SOI层追加形成Si外延层来形成厚的厚度,但在第三实施例中,由于仅形成SOI层而形成相对薄的厚度。
与上述实施例相同,上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即,相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102和SOI层104。并且,传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接,并到达传感区域190。
并且,在SOI层101上直接形成第一层间绝缘膜108和第二层间绝缘膜110来作为层间绝缘膜,并在它们的上方形成有缓冲层112,这与上述内容相同。
并且,在SOI层104形成有电路部150,此时,电路部150由于厚度相对薄,因而电路部150也与SOI层104相匹配地实现最优化。
由于上述差异,在第三实施例中,可以通过其他工序形成隔离区域180。
具体如下,隔离区域180利用如下技术而形成,即,在形成SOI层104时以电方式使元件相互隔离的元件隔离结构的例子即硅的局部氧化(Local Oxidation of Silicon;LOCOS)工序技术,或浅沟槽隔离(STI:Shallow Trench Isolation)工序技术。因此,在SOI层104首先形成隔离区域180之后,形成第一深沟区域160及第二深沟区域162。因此,与第一实施例及第二实施例不同,隔离区域180呈与第一深沟区域160和第二深沟区域162的外表面相接的形状。
像这样,由于第三实施例一边进行硅的局部氧化工序或浅沟槽隔离工序,一边形成SOI层104,因而与上述实施例相比,可以进一步减少工序数量。
另一方面,在第三实施例的情况下,当然还可以在N型导电层120形成P型上部掺杂区域。
图4为本发明第四实施例的磁传感器(或霍尔传感器)装置的剖视图。
第四实施例为同时利用包括薄的SOI层的SOI基板和磁集极来制造的磁传感器(或霍尔传感器)。
图4与图3所示的第三实施例的结构相似。即,在SOI基板100的SOI层104直接形成第一层间绝缘膜106及第二层间绝缘膜108等层间绝缘膜。
并且,为了形成传感区域而从P型基板101的表面以预定深度形成有N型导电层120,而在N型导电层120形成有与第一深沟区域160及第二深沟区域162的一端相接的高浓度N型掺杂区域122及高浓度P型掺杂区域200。并且,在N型导电层120的下部形成有P型下部掺杂区域140。
如同之前的其他实施例,上述传感器接触部160、162贯通上述埋入绝缘层102而形成。即,相当于传感器接触部的第一深沟区域160及第二深沟区域162贯通上述埋入绝缘层102和SOI层104。并且,传感器接触部160、162与位于第二层间绝缘膜110的金属线111相连接,并到达传感区域190。
并且,第三深沟区域164连接焊盘113和P型基板101,而在上述第三深沟区域164的与P型基板101相连接的一端也形成有高浓度N型掺杂区域122及高浓度P型掺杂区域200。
并且,仅在SOI层104形成有电路部150,而为了以电方式相互隔离元件,在SOI层104形成有隔离区域180。当然,第四实施例的隔离区域180也借助用于以电方式隔离元件之间的硅的局部氧化工序或浅沟槽隔离工序来形成,而这在形成SOI层104时一同形成。
另一方面,在第四实施例中在形成于第二层间绝缘膜108的上表面的缓冲层112上还形成有磁集极300。磁集极300可以检测水平磁场,并提供对磁传感器(或霍尔传感器)所存在的区域的磁场进行放大的效果。
根据实施例,磁集极300的表面形状并不平坦,而是呈具有弯折面的形状。因此,缓冲层112的与磁集极300相接的面也与磁集极300相同,形成弯折面。另一方面,磁集极300的两端部位于与N型导电层120的两端部大致相同的位置,但由于磁集极300具有弯折面,因而整个长度长于N型导电层120。并且,磁集极300由通常的磁性体形成。磁性体由Ni、Fe、Co、Mo和Mn中包含两种以上的合金组成,上述磁性体的热膨胀率优选为5~20ppm/℃。在实施例中,磁集极300使用NiFe合金。
并且,第四实施例也在N型导电层120还形成P型上部掺杂区域,从而能够提供既与P型基板101的表面形成水平,又狭窄的电流路径。
图5为本发明第五实施例的磁传感器(或霍尔传感器)的剖视图。
图5所示的第五实施例在基于薄的SOI层(thin SOI layer)及磁集极的方面与第四实施例的结构相似。
但SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层并非形成于埋入绝缘层102上的整个面积,而是仅形成于上述埋入绝缘层102上的一部分。
并且,磁集极的形状也不同。即,磁集极能够以焊盘113为中心划分为第一磁通量收束板400a和第二磁通量收束板400b,且其表面不是弯折的面,而是平坦的面。如图所示,第一磁通量收束板400a为包围SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层112的左侧面和缓冲层112的上表面的形状,而第二磁通量收束板400b为包围SOI层104、第一层间绝缘膜108、第二层间绝缘膜110及缓冲层112的右侧面的形状。第一磁通量收束板400a和第二磁通量收束板400b均具有与层间绝缘膜108、110或缓冲层112相遇,又与埋入绝缘层102也直接接触的形态。
即使在这种结构下,也能制造磁传感器(或霍尔传感器)。
并且,第五实施例也能在N型导电层130形成P型上部掺杂区域。
图6为本发明第六实施例的磁传感器(或霍尔传感器)的剖视图。
第六实施例为未使用在上述实施例中所使用的SOI基板的结构。
若对此进行观察,则首先构成P型基板600。并且,在P型基板600的上表面形成有P型外延层610。P型外延层610以厚度大致与P型基板600的厚度相似的方式成长而形成。
并且,为了形成传感区域而在P型基板600和P型外延层610之间形成有N型导电层602。当然,如图所示,N型导电层602大部分形成于P型基板600。并且,在N型导电层602的下部形成有P型下部掺杂区域604。这里的N型导电层602用于电流的通过,而P型下部掺杂区域604引导电流路径沿着P型基板600的表面流动。
像这样,可以视为磁场传感元件(或霍尔元件)形成于P型外延层610和P型基板600之间。
为了与磁场传感元件(或霍尔元件)之间的接触,在P型外延层610形成有隔开预定间隔的传感器接触部650。传感器接触部650借助离子注入方式形成为高浓度N型区域。
并且,在传感器接触部650之间的P型外延层610设置电路部660。
并且,在P型外延层610的上表面形成有第二层间绝缘膜620和第一层间绝缘膜630,并在它们的上方形成有缓冲层640。在第一层间绝缘膜630形成有金属线632,并在第二层间绝缘膜620形成有接触插塞622、624,使得磁场传感元件(或霍尔元件)通过金属线632与电路部660相连接。
像这样,第六实施例在P型基板600和P型外延层610之间形成磁场传感元件(或霍尔元件)。
图7为本发明第七实施例的磁传感器(或霍尔传感器)的剖视图。
第七实施例与上述第六实施例的结构相同,且为不使用SOI基板的结构。只是在形成于P型外延层610的传感器接触部700通过沟槽工序形成方面存在差异。
此时,传感器接触部700从P型外延层610的表面至N型导电层602为止形成沟槽区域,而在以这种方式构成的沟槽区域内填充多晶硅(polysilicon),在上述多晶硅中以高浓度掺杂有N型的掺杂剂。
图8为本发明第八实施例的磁传感器(或霍尔传感器)的剖视图。
这用于进一步提高图7所示的磁传感器(或霍尔传感器)的隔离性能。并且,也是不使用SOI基板的结构。
即,如图8所示,在由高浓度N型多晶硅填充的传感器接触部700的一侧面形成有深沟区域800。此时,深沟区域800从P型外延层610的表面形成至P型下部掺杂区域604的底面。
在以这种方式形成的深沟区域800填充有氧化物(oxide)、空气(air)或多晶硅和氧化膜(poly silicon and silicon oxide)中的一种,从而执行作为绝缘体的功能。
图9为本发明第九实施例的磁传感器(或霍尔传感器)的剖视图。是不使用SOI基板的结构。
图9为在P型外延层610和P型基板600之间形成磁场传感元件(或霍尔元件)的例。即,在P型基板600上形成有P型外延层610,在P型外延层610上形成有第一层间绝缘膜620。并且,在第一层间绝缘膜620上形成有第二层间绝缘膜630及缓冲层640,而这些层630、640为仅层叠于第一层间绝缘膜620的一部分的形状。
并且,形成于P型外延层610的传感器接触部650之间设有电路部660。
另一方面,图9也设有表面以平坦的方式形成的磁集极900。此时,磁集极900以焊盘642为中心,划分为第一磁通量收束板900a和第二磁通量收束板900b。如图所示,第一磁通量收束板900a为包围第二层间绝缘膜630及缓冲层640的左侧面和缓冲层640的上表面的形状,第二磁通量收束板900b为包围第二层间绝缘膜630及缓冲层640的右侧面的形状。因此,第一磁通量收束板900a和第二磁通量收束板900b均具有与第二层间绝缘膜630或缓冲层640相遇,又与第一层间绝缘膜620也直接接触的形态。
利用这种结构也能制造磁传感器(或霍尔传感器)。
如上所述,可知本发明的技术要旨在于,提供磁传感器(或霍尔传感器),上述磁传感器(或霍尔传感器)在半导体基板的内部形成磁场传感元件(或霍尔元件),并以在磁场传感元件(或霍尔元件)的上方设置模拟数字电路的方式改善结构,从而既能尽可能地确保磁场传感元件(或霍尔元件)或磁传感器(或霍尔传感器)的面积,又能检测磁场。
因此,传感面积实现最优化,从而具有不会增大半导体芯片或半导体模具的大小的效果。并且,能够独立地调节使用于磁传感器(或霍尔传感器)的半导体层的掺杂分布。这是因为与电路部单独形成。并且,能够更敏感地检测在基板的下方流动的地球磁场。
如上所述,参照本发明所示的实施例进行了说明,但这仅为例示,只要是本发明所属技术领域的普通技术人员,就能在不脱离本发明的要旨及范围的情况下进行多种变形、变更及等同的其他实施例,这是显而易见的。因此,本发明真正的技术保护范围应根据所附的发明要求保护范围的技术思想而定。