CN1485919A

CN1485919A - 半导体器件

Info

Publication number: CN1485919A
Application number: CNA031462588A
Authority: CN
Inventors: 吉村鉄夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-07-04
Filing date: 2003-07-04
Publication date: 2004-03-31
Anticipated expiration: 2023-07-04
Also published as: TW200401407A; US6867475B2; JP4355128B2; US20040004255A1; CN1262009C; KR101005961B1; KR20040004153A; TWI286819B; JP2004039924A

Abstract

在此提供一种半导体器件，其能够防止其上面的电感器元件的性能下降。一个高电阻区域被提供在形成于该半导体基片上的电感器元件的下方。该高电阻区域被形成为比p沟道和n沟道MOS晶体管更深，因此防止由于在电感器元件所产生的磁通量而导致涡电流的感应。

Description

半导体器件

对相关申请的交叉引用

本专利申请基于在2002年7月4递交的日本专利申请No.2002-196118的，其全部内容被包含于此以供参考。

技术领域

本发明涉及一种半导体器件，例如用于从几MHz至几GHz的频带中的蜂窝式电话、PDA(个人数字助理)等等，以及用于制造半导体器件的方法，特别涉及包括双极型器件、MOS器件以及其他带有电感器元件这样的被动元件的其他主动元件的半导体器件，及其制造方法。

背景技术

通常，通过把电感器、电容器或其他被动元件与主动元件一同安装在一个电子电路板上而形成一个电子电路装置。但是，非常需要减小电子电路装置的尺寸、厚度或重量，特别对于移动电话和PDA来说尤其如此。为了满足这种需要，人们对于进一步增加电子电路装置的紧凑性和集成度已经进行了研究和开发。作为增加封装密度的一种方法，已经开发出MMIC(单片微波集成电路)。该MMIC是一个通过在半导体工艺中集成的形成例如晶体管这样的主动元件和例如电阻器和电感器这样的被动元件而获得的高频集成电路。

图1为形成有电感器元件的现有技术的CMOS器件的透视图。参见图1，CMOS器件100包括形成在一个半导体基片的101上的MOS晶体管102和元件分离区103、形成在该半导体基片101上并且连接到MOS晶体管102的互连结构104、以及以螺旋的形状形成在该互连结构104上的电感器元件105。

通过按照这种方式把电感器元件形成在CMOS之上，与附加一个外部电感器相比可以获得较高的集成度，因此这适用于移动电话。

转到要由本发明所解决的问题，众所周知电感器元件的Q值(品质因数)越高则其性能越高。但是，例如如果电器元件105形成在CMOS器件100之上，由于电感器元件105和半导体基片101之间的电耦合和电容耦合，电感器元件105的Q值降低。例如，如图2中所示，如果半导体基片101的电阻率较低，则由电感器元件105所产生的磁场在半导体基片101中感应涡电流。在我电流在妨碍由电感器元件所产生的磁场变化的方向流动，因此降低Q值。

为了解决该问题，存在有一种方法涉及降低基片的电阻率，以增加电感器元件的Q值。图3示出电感器元件的Q值与该基片的电阻率之间的关系。

参见图3，可以清楚地看出当基片的电阻率增加时Q值增加。

但是，例如在CMOS制造工艺中，由于杂质元素被注入并且在半导体基片中扩散，以形成杂质扩散区，例如阱区；在这些区域中的电阻率减小，并且容易感应涡电流。在下文中，作为一个例子，将描述CMOS器件的制造工艺。

图4A至4C示出CMOS器件的制造工艺。

在图4A所示的步骤中，通过STI，二氧化硅被埋入硅基片111，其具有例如1kΩ·cm的基片电阻率，并且形成具有300纳米的深度的元件隔离区112，以分离器件区113A和113B。

另外，在图4A所示的步骤中，通过光刻处理，一个器件区113B被光刻胶所覆盖。然后通过离子注入，把p型掺杂剂离子B⁺加速到300keV，并且以1×10¹³cm^-2的密度注入到其他器件区113A，以形成一个p阱区114。

接着，除去光刻胶，并且通过使用一个与在上述光刻步骤中所使用的掩膜相反的掩膜，覆盖用于p阱区114和其他部分的器件区113A按照相同的方式，把n型掺杂剂离子P⁺注入，以形成一个n阱区115。请注意，一个杂质扩散区116也形成在未被覆盖的区域112C之下。

接着，在图4B所示的步骤中，一个栅氧化膜117被淀积在该器件区之上具有2纳米的厚度，一个多晶硅薄膜被淀积为具有180纳米的厚度，然后通过光刻处理形成栅极118。

另外，在如图4B所示的步骤中，形成100纳米厚的二氧化硅膜，并且通过RIE(反应离子蚀刻)执行腐蚀，以形成侧壁119。接着，按照与形成在阱区相同的方式，注入掺杂剂离子，以形成源区和漏区120。

接着，在如图4C所示的步骤中，形成层间绝缘膜121和插塞122以及互连层123。然后，通过CMP(化学机械抛光)执行抛光和平整，以形成多层互连结构。

在如图4C所示的步骤中，另外通过在多层互连结构上执行溅射以淀积由铝或其他金属所制成的150纳米厚的薄膜，并且通过光刻和干法蚀刻形成螺旋状的电感器元件124。按照这种方式，形成在其表面上具有一个电感器元件的CMOS器件。

如图4A中所示，当注入B⁺掺杂剂离子时，由于正好在该电感器元件124下方的元件分离区112C不被覆盖，并且杂质扩散区116还形成在该元件分离区112C的下方。尽管在固有状态的半导体基片111具有高电阻率，但是在这样的杂质扩散区中，该半导体基片111变为导电。从而在该元件分离区112C，由电感器元件124所产生的AC(交流)磁场感应涡电流。当涡电流在妨碍磁场变化的方向上流动时，导致上述问题，即Q值减小。

发明内容

相应地，本发明的一般目的是解决现有技术的上述问题。

本发明的一个更加具体的目的是提供一种半导体器件，其能够抑制和防止由于电感器元件的磁场所感应的涡电流，因此能够防止电感器元件的性能下降，以及提供一种用于制造该半导体器件的方法。

为了实现上述目的，根据本发明第一方面，在此提供一种半导体器件，其中包括具有预定基片电阻率的半导体基片、形成在该半导体基片中的器件区、形成在该器件区中的杂质扩散区、形成在该半导体基片的第一表面上的一个电感器元件；以及形成在与该电感器元件相面对的半导体基片中的一个高电阻区域，其具有比该半导体基片的电阻率更高的电阻率。

根据上述发明，通过在面对该电感器元件的半导体基片中，换句话说，在该电器元件中形成一个高电阻区域，由于该高电阻区域的高电阻率，从而在该电感器元件下方的电感器元件的磁场不会感应涡电流。

最好，该高电阻区域相对于该半导体基片的第一表面形成在远离杂质扩散区的一个位置处。

根据上述发明，由于该高电阻区域被形成在相对于在半导体基片的表面远离杂质扩散区的位置处，换句话说，相对于在半导体基片的表面比该杂质扩散区更加深入在该半导体基片中，杂质扩散区布线层在高电阻区域的下方，因此该去的电阻率比杂质扩散区的电阻率更高。因此，即使在高电阻区的下方也难以出现涡电流的感应，这样防止由于涡电流感应所造成的电感器元件的性能下降。

最好，按照这样的方式形成高电阻区域，使得没有任何所述杂质区存在于所述高电阻区域和具有基片电阻率的所述半导体基片区之间。

根据上述发明，在此没有任何形成在该半导体基片中的高电阻区域下方的杂质扩散区。因此，在具有比杂质区更高的电阻率的半导体基片中不容易出现涡电流的感应，这样能够防止由于涡电流的感应所造成的电感器元件的性能下降。

最好，高电阻区域包括凹槽。由于在高电阻区域中的凹槽，即使在该区域中产生涡电流，该涡电流被分割。

另外，该高电阻区域具有一个多孔部分。由于多孔材料提供复杂形状的空间，应是涡电流难以在该材料中形成一个闭合的电路，因此涡电流的感应被抑制。

最好，一个凹陷部分形成在与所述电感器元件相面对的半导体基片的第二表面上。

根据上述发明，一个凹陷部分形成在与所述电感器元件相面对的半导体基片的第二表面上，例如，在该半导体基片的后表面上。因此，在出现涡电流感应的半导体基片的体积被减小，从而抑制涡电流。这样防止由于涡电流感应所造成的电感器元件的性能下降。

为了实现上述目的，根据本发明第二方面，在此提供一种用于制造半导体器件的方法，其中包括如下步骤：在一个半导体基片中形成一个高电阻区域，所述高电阻区域具有比该半导体基片的电阻率更高的电阻率，在形成于该高电阻区域周围的器件区中形成一个晶体管，以及在该高电阻区域上形成一个电感器元件，其中在形成晶体管的步骤中，当把杂质元素注入到该器件区时覆盖该高电阻区域。

根据上述发明，当形成一个晶体管时，该高电阻区域被覆盖，并且杂质元素被注入到该器件区。因此，杂质元素被注入到高电阻区域，并且该保持为一个高电阻区域。因此，涡电流的感应被抑制。

从下文参照附图对优选实施例的详细描述中本发明的这些和其他目的以及优点将变得更加清楚。

附图说明

图1为示出其中形成有一个电感器元件的现有CMOS器件的透视图；

图2为用于说明由一个电感器元件感应涡电流的示意图；

图3为示出在Q值和基片电阻率之间的关系的示意图；

图4A至4C为示出用于制造现有的CMOS的工艺的示意图；

图5为根据本发明第一实施例的CMOS器件的透视图；

图6为根据第一实施例的CMOS器件的截面视图；

图7A至7D为示出用于制造根据第一实施例的CMOS器件的工艺的示意图(部分1)；

图8E和8F为示出用于制造根据第一实施例的CMOS器件的工艺的示意图(部分2)；

图9为根据本发明第二实施例的CMOS器件的截面视图；

图10A和10B为示出用于制造根据第二实施例的CMOS器件的工艺的示意图；

图11A和11B为示出用于制造根据第二实施例的变型的CMOS器件的示意图；

图12为根据本发明第三实施例的CMOS器件的截面视图；

图13A至13C为示出由于制造根据第三实施例的CMOS器件的示意图；

图14为根据本发明第四实施例的CMOS器件的透视图；

图15为根据本发明第四实施例的CMOS器件的截面视图；

图16为示出根据本发明第五实施例的设计方法的一个例子的流程图；

图17A和17B为示出利用根据第五实施例的设计方法的制造处理的示意图；以及

图18个为示出根据本发明第五实施例的一个变型的设计方法的一个例子的流程图。

具体实施方式

下面将参照附图详细描述本发明的优选实施例。

第一实施例

本发明涉及CMOS器件的一个例子，其中在一个电感器元件正下方的高电阻区域被形成为比杂质扩散区更深。

图5为本发明第一实施例的CMOS器件的透视图，以及图6为其截面视图。

参见图5和图6，本实施例CMOS的器件10包括一个半导体基片11、形成在该半导体器件基片11上的元件分离区12、由元件分离区12所分离的器件区13A和13B、形成在该器件区13A和13B中的p沟道和n沟道MOS晶体管14A和14B、连接到p沟道和n沟道MOS晶体管14A和14B的插塞16和互连层17、层间绝缘膜18、以及与插塞16和互连层17相连接的电感器元件19。另外，在电感器元件19的正下方的高电阻区域被形成为比p沟道和n沟道MOS晶体管14A和14B的阱区21A和21B更深。在下文中，将给出对本实施例CMOS器件10的详细描述。

半导体基片11由例如具有1kΩ·cm的电阻率的硅所形成。从抑制由电感器元件19的磁场所感应的涡电流的观点来看，最好使得基片电阻率更高。

p沟道MOS晶体管14A包括通过把n型掺杂剂离子扩散到半导体基片11中所形成的n型阱区21A、通过扩散p型掺杂剂离子所形成的源区和漏区22A和22B、由在该半导体基片11的表面上的2纳米厚的二氧化硅膜所形成的栅绝缘膜23、由180纳米厚的多晶硅膜所形成的栅极24、以及侧壁绝缘膜25。

通过离子注入，n型掺杂剂离子，例如P⁺离子，被加速到600电子伏特并且以1×10¹³cm^-2的密度注入到n型阱区21A。该n阱的深度例如相对于该半导体基片11的表面为1000纳米左右。

另一方面，n沟道MOS晶体管14B包括通过扩散具有与p沟道MOS晶体管相反导电型的掺杂剂离子而形成的p型阱区21B、通过扩散n型掺杂剂离子所形成的源区和漏区22C和22D、由在该半导体基片11的表面上形成的2纳米厚的二氧化硅膜所形成的栅绝缘膜23、由180纳米厚的多晶硅膜所形成的栅极24、以及侧壁绝缘膜25。

具体来说，通过离子注入，p型掺杂剂离子，例如B⁺离子，被加速到300keV，并且以1×10¹³cm^-2的密度注入到p型阱区21B。p阱的深度例如相对于该半导体基片11的表面为1000纳米左右。另外，由于杂质被扩散，因此n阱21A和p阱21B的电阻率变为几十Ω·cm，低于半导体基片11的电阻率。

该互连结构包括由连接MOS晶体管和它们的互连层的钨(W)所形成的插塞16，该互连层17由大约150纳米厚的铝(Al)或者其他金属膜所形成，并且该层间绝缘膜18由300nm的二氧化硅所形成。

例如，电感器元件19以螺旋形状形成在该互连结构上，并且其两端通过插塞16连接到该互连层17。

该电感器元件19由150nm的铝(Al)或其他金属膜所形成。具体来说，电感器元件19具有40000μm²至250000μm²的面积，以及135纳米至165纳米的厚度。请注意，对于电感器元件19，除了螺旋状电感器元件之外还可以使用曲折电感器或其他电感器。

在该半导体基片11并且正在电感器元件19的下方，形成高电阻区域20。通过在下文中所示的制造步骤，通过在半导体基片11中形成的凹槽内掩埋例如二氧化硅膜、氮氧化硅膜和氮化硅膜这样的绝缘材料，而形成高电阻区域20。

另外，高电阻区域20被形成为比该元件分离区12更深，并且比p阱21B和n阱21A的下端更深。高电阻区域20的深度例如被设置为相对于半导体基片11的表面为1200纳米至1500纳米。也就是说，杂质区不形成在高电阻区域20的下方。因此，在高电阻区域20的下方的区域的电阻率用于该基片的电阻率，即高于p阱21B和n阱21A的电阻率。

通过这种结构，即使当在电感器元件19中的电流所产生的磁通量作用于半导体基片11时，由于高电阻区域20被绝缘，因此涡电流的感应被抑制。另外，由于在高电阻区域20下方的区域是半导体基片11的一部分而没有扩散的杂质，因此涡电流的感应被高基片电阻所抑制。从而，可以防止电感器元件19的性能下降。

接着，将说明用于制造本实施例的CMOS器件的方法。

图7A至7D以及8E和8F为示出用于制造根据第一实施例的CMOS器件的工艺的示意图。

参见图7A，通过光刻和干法蚀刻处理，在例如具有1kΩ·cm的基片电阻率的硅基片11中，在电感器元件19的正下方，如图5和图6中所示，例如，形成1000nm深的沟槽11-1。更加具体来说，该沟槽11-1的深度被选择使得它与要在下一个步骤中除去的深度之和大于在下文中所述的n阱21A和p阱21B的深度。

接着，在如图7B所示的步骤中，仍然通过光刻和干法蚀刻，在包括已经形成的沟槽11-1的一个较宽区域中，例如形成一个300nm深的沟槽11-3，并且同时形成用于分离MOS晶体管的沟槽11-2A和11-2B。通过该步骤，在该电感器元件的正下方的该半导体基片11中形成一个1300nm深的沟槽11-3。

另外，在如图7B所示的步骤中，通过CVD(化学汽相淀积)等等，淀积一个二氧化硅膜为具有1600nm的厚度，并且通过该二氧化硅埋住该沟槽11-2A、11-2B和11-3。

另外，在如图7B所示的步骤中，通过CMP方法对该二氧化硅膜进行抛光，直到半导体基片11被暴露。通过上述步骤，形成高电阻区域20和元件分离区12。

接着，在如图7C所示的步骤中，通过光刻处理，使用p阱掩膜执行构图，用光刻胶31覆盖除了要被形成的n沟道MOS晶体管14B的区域之外其他基片表面。通过离子注入，把B⁺掺杂剂离子加速到300keV，并且以1×10¹³cm^-2的密度注入到该器件区13B，以形成p阱区21B。

具体来说，通过离子注入，例如把B⁺掺杂剂离子加速到从285keV至315keV的预定范围，并且相对于该半导体基片11的表面扩散到从700nm至1000nm的深度，以形成p阱区21B。

接着，在如图7D所示的步骤中，除去光刻胶31，并且通过使用把在上述光刻步骤中所用的p阱掩膜反转所获得的n阱掩膜，用光刻胶32覆盖已经形成p阱区21B的器件区。接着，通过离子注入，把P⁺掺杂剂离子加速到600keV，并且以1×10¹³cm^-2的密度注入到该器件区13B，以形成p阱区21A。

具体来说，通过离子注入，例如把P⁺掺杂剂离子加速到从570keV至630keV的预定范围，并且相对于该半导体基片11的表面扩散到从700nm至1000nm的深度，以形成n阱区21A。

在该步骤中，当注入P⁺掺杂剂离子时，光刻胶掩膜不形成在该电感器元件19正下方的高电阻区域20中。结果，掺杂剂离子还被注入到该高电阻区域20。但是，该高电阻区域20被形成为比该掺杂剂离子可以到达的深度更深，即，比n阱和p阱更深，结果，没有杂质扩散区形成在该高电阻区域20的下方。

另外，在图7D所示的步骤中，除去光刻胶32，在1000℃的温度下执行退火，用于激活。

接着，在如图8E所示的步骤中，通过对该半导体基片11的表面进行热氧化，淀积具有2nm厚的栅氧化膜23，并且在该栅氧化膜23上，通过CVD形成180nm厚的多晶硅膜。接着，在使用光刻方法进行构图之后通过干法蚀刻形成栅极24。

另外，在如图8E所示的步骤中，通过光刻处理用掩膜覆盖一个器件区13B。通过离子注入，把BF₂ ⁺掺杂剂离子加速到10keV，并且以1×10¹⁴cm^-2的密度注入到其他器件区13A，以形成p型LDD(轻掺杂漏极)区(未示出)。另外，As⁺掺杂剂离子被加速到10keV，并且以1×10¹⁴cm^-2的密度注入到其他器件区13A，以形成n型LDD区(未示出)。

另外，在如图8E所示的步骤中，通过CVD方法形成一个100nm厚的二氧化硅膜，并且通过RIE执行蚀刻，以形成侧壁25。接着，按照与形成LDD区域相同的方式，形成源区和漏区22A至22D。

另外，在如图8E所示的步骤中，通过RTA(快速热退火)，在1000℃的温度下执行3秒钟的热处理，用于激活。

接着在如图8F所示的步骤中，通过CVD方法把一个二氧化硅膜淀积在该基片的表面上。接着通过CVD方法执行平整，以形成层间绝缘膜18A。然后，通过光刻和干法蚀刻开出接触孔，并且通过CVD方法把一个钨膜淀积为300nm的厚度，然后通过CMP执行抛光，以在该接触孔中形成插塞16。

另外，在如图8F所示的步骤中，通过溅射形成一个150nm厚的Al膜，并且通过光刻和干法蚀刻形成该互连层17。接着，通过CVD形成一个300nm的二氧化硅膜，并且通过CMP执行平整，以形成层间绝缘膜18B。然后，按照与上文所述相同的方式形成互连层17和插塞16。

另外，在如图8F所示的步骤中，通过溅射方法把一个Al或其他金属膜淀积在该互连结构上具有150nm的厚度，并且通过光刻和干法蚀刻形成一个螺旋状的电感器元件19。

按照这种方式，形成本实施例的CMOS器件10。

如上文所述，根据本实施例，在该电感器元件19的正下方的高电阻区域20被形成为比作为杂质区的p阱和n阱21的下端更深。由于高电阻区域20为一个绝缘体，它防止涡电流的感应，从而在该高电阻区域下方不形成杂质区，并且高基片电阻率防止涡电流的感应。相应地，可以避免电感器元件19的性能下降。

第二实施例

本实施例涉及一种CMOS器件的一个例子，其中包括多个凹槽的分割图案被形成在电感器元件的正下方的高电阻区域的下方表面上。除了形成分割图案之外，本实施例与第一实施例相同。

图9根据本发明第二实施例的CMOS器件的截面视图。在图9中，相同的参考标号被分配给与上文所述相同的部件，并且将省略对它们的描述。

参见图9，本实施例的CMOS器件40包括半导体基片11、形成在该半导体基片11上的元件分离区12、由该元件分离区12所分离的器件区13A和13B、形成在器件区13A和13B中的p沟道和n沟道MOS晶体管14A和14B、连接到p沟道和n沟道MOS晶体管14A和14B的插塞16和互连层17、层间绝缘膜18、以及与插塞16或互连层17相连接的电感器元件19。另外，多个凹槽41-1形成在电感器元件19的正下方的高电阻区域41的底部表面上。

在电感器元件19的正下方的高电阻区域41的底部表面例如被形成为分别具有0.1μm至200μm的宽度(最好为1.0μm至2.0μm)、在凹槽之间的间隔为0.1μm至50μm(最好为0.5μm至1.0μm)以及相对于半导体基片11的表面的深度为1200nm至1400nm，并且至少沿着该半导体基片11的表面内部的一个方向上形成。与第一实施例相同，在高电阻区域41和凹槽41-1中，掩埋例如二氧化硅膜这样的绝缘材料。

另外，在凹槽41-1之间的半导体基片11中形成杂质扩散区42。当形成n阱区21A时，由于n型掺杂剂离子被注入到而没有光刻胶掩膜提供于高电阻区域41中，该杂质扩散区42被形成为延伸到大约与n阱区21A相同的深度。

通过这样一种结构，即使当在电感器元件19中流动的电流所产生的磁通量几乎与半导体基片11相垂直时，涡电流的感应也没有出现在高电阻区域41中，正如在第一实施例中那样。在凹槽41-1之间的高电阻区域41的杂质扩散区42中，由于该电阻率低于基片的电阻率，因此，在此可能容易地感应涡电流。但是，由于通过在高电阻区域41中的凹槽41-1分割感应的涡电流，因此感应的涡电流被抑制。从而，可以防止电感器元件19的性能下降。

接着，将描述用于制造本实施例的CMOS器件的一种方法。

图10A和10B为示出用于制造根据第二实施例的CMOS器件的一种处理。在下文中，将省略与第一实施例相重复的描述。

在如图10A的所示的步骤中，通过光刻和干法蚀刻，在例如具有1kΩ·cm的基片电阻率的硅基片11中，形成1000纳米深的沟槽11-4。更加具体来说，例如沟槽11-4被设置为900纳米至1100纳米深，0.1μm至200μm(最好为1.0μm至2.0μm)宽，以及在该沟槽之间的间距为0.1μm至50μm(最好为0.5μm至1.0μm)。这种沟槽11-4被形成在该对电感器元件19的正下方的硅基片11中。

接着，在如图10B所示的步骤中，仍然通过光刻和干法蚀刻方法形成300纳米深的沟槽11-5。被切割为包含上述沟槽11-4的沟槽11-5从该半导体基片11表面至沟槽41-1底部的深度为1200纳米至1400纳米。另外，还形成用于分割MOS晶体管的沟槽11-2。

另外，在如图10B所示的步骤中，通过CVD或者其他方法，淀积1600纳米厚的二氧化硅膜，然后通过CMP方法进行抛光和平整，以形成高电阻区域42和元件分离区12。

接着，在如图10B的所示的步骤中，如图7C和7D中所示，形成p阱和n阱区21。如图7D中所示，当形成n阱区时，光刻胶掩膜不形成在高电阻区域41中，并且n型杂质扩散区42形成在高电阻区域41中的沟槽41-1之间。

后续步骤与第一实施例中的图8E和8F中所示的步骤相同，并且通过这些步骤形成如图9中所示的本实施例的CMOS器件。

如上文所述，根据本实施例，形成在电感器元件19的正下方的高电阻区域41，在其底部表面上具有多个沟槽41-1，从而分割感应涡电流，并且涡电流的感应被抑制。另外，由于在高电阻区域的底部的凹槽，可以减小在通过CMP方法的平整步骤过程中所产生的凹陷或其他局部的下陷。

请注意，在本实施例中，如上文所述，当形成n阱区21A时，注入n型掺杂剂离子，而没有在高电阻区域41中形成光刻胶掩膜，但是如图11A和11B中的步骤所示，光刻胶掩膜也形成在高电阻区域41中。

图11A和11B为示出用于制造根据第二实施例的一个变型的CMOS器件的处理的示意图。

参见图11A，如在第二实施例的图10B的步骤的中，形成一个p阱区。具体来说，通过光刻胶31覆盖n阱区21A和高电阻区域41的侧面上的器件区13A，并且通过离子注入，B⁺掺杂剂离子被加速到300keV，并且以1×10¹³cm^-2的密度注入到该器件区13B，以形成p阱区21B。

接着，在如图11B所示的步骤中，除去光刻胶31，并且通过光刻胶33覆盖在p阱区21B和高电阻区域41的侧面上的器件区13B。通过离子注入，把P⁺掺杂剂离子加速到600keV，并且以1×10¹³cm^-2的密度注入到该器件区13A，以形成n阱区21A。

按照这种方式，由于掺杂剂离子没有被注入到高电阻区域41，因此杂质区不形成在凹槽41-1之间的基片中。相应地，该基片区具有基片电阻率并且出于高电阻状态，从而不容易出现涡电流的感应，并且涡电流的感应被抑制。因此，可以防止电感器元件19的性能下降。

第三实施例

本实施例涉及CMOS器件的一个例子，其中多孔层形成在电感器元件的正下方的高电阻区域中。除了形成多孔层之外，本实施例与第一

实施例相同。

图12为根据本发明第三实施例的CMOS器件的截面视图。在图12中，相同的参考标号表示与上文所述相同的元件，并且将省略对它们的说明。

参见图12，本实施例的CMOS器件50包括半导体基片11、形成在半导体基片上的元件分离区12、由该元件分离区12所分离的器件区13A和13B、形成在器件区13A和13B中的p沟道和n沟道MOS晶体管14A和14B、连接到p沟道和n沟道MOS晶体管14A和14B的插塞16和互连层17、层间绝缘膜18、以及与插塞16或互连层17相连接的电感器元件19。另外，多孔层52形成在电感器元件19的正下方的高电阻区域51的底部表面上。

多孔层52是通过把一部分半导体基片11的硅转换为多孔状态而获得的。例如，其厚度被设置为900纳米至1100纳米。由于多孔硅形成一个复杂形状的空间，因此难以在该材料中形成闭合回路的涡电流，并且抑制涡电流的感应。因此，可以防止电感器元件的性能下降。

接着，将描述用于制造本实施例的CMOS器件的一种方法。

图13A至13C为示出用于制造根据第三实施例的CMOS器件的处理的示意图。

参见图13A，通过光刻和干法蚀刻，在硅基片11中，形成300纳米深的沟槽11-2A、11-2B、11-6为300nm的深度。对于元件分离区12和在电感器元件19的正下方的高电阻区域51形成这些沟槽。

接着，在如图13B所示的步骤中，通过光刻方法形成光刻胶34，使其具有对应于在该电感器元件19的正下方的沟槽11-6的位置处的开口。

接着，在图13C所示的步骤中，在半导体基片11中的开孔34-1的中形成的多孔层52。具体来说，例如通过阳极氧化，在HF溶液中，使用Pt作为阴极，把转换电流设置为100mA/cm²，并且在该半导体基片11中提供大于12分钟的转换电流。结果，形成1000纳米厚的多孔层52。

另外，在如图13C所示的步骤中，通过CVD或者其他方法，淀积400纳米厚的二氧化硅膜，然后，通过CMP进行抛光和平整，以形成高电阻区域51和元件分离区12。

如上文所述，根据本实施例，在电感器元件19的正下方的高电阻区域51之下，形成一个多孔层，并且由于该多孔层的形状，使得几乎不会出现涡电流的感应，从而可以抑制电感器元件19的性能下降。另外，在电感器元件的正下方的元件分离区被形成为与用于分离MOS晶体管的元件分离区相同的深度。因此，可以减小在通过CMP进行平整的步骤过程中出现凹陷或者局部下陷。

第四实施例

本实施例涉及CMOS器件的一个例子，其中在电感器元件的正下方的半导体基片的后表面被研磨和除去。

图14为根据本发明第四实施例的CMOS器件的截面视图。图15为其截面视图。在图14和15中，相同的参考标号表示与上文所述相同的元件，并且将省略对它们的说明。

参见图14和15，本实施例的CMOS器件60包括半导体基片11、形成在半导体基片11上的元件分离区12、由该元件分离区12所分离的器件区13A和13B、形成在器件区13A和13B中的p沟道和n沟道MOS晶体管14A和14B、连接到p沟道和n沟道MOS晶体管14A和14B的插塞16和互连层17、层间绝缘膜18、以及与插塞16或互连层17相连接的电感器元件19。另外，仅仅高电阻区域61在电感器元件19的正下方，并且从该后表面上除去该半导体基片的一部分，形成一个凹陷62。换句话说，在对应于电感器元件19的半导体基片11的后表面上，提供一个凹陷62，使其具有等于或大于由该电感器元件19所占据的面积的一个面积。

例如，该凹陷62可以按照如下方式而形成。

首先，预先形成定位孔，以从其主表面穿过该半导体基片11到达其后表面。这些孔可以被用作为在对应于该电感器元件19的半导体基片11的后表面上进行光刻处理的过程中用于掩膜的位置参考。请注意，还可以使用双侧校准器在该半导体基片11的后表面上执行构图。

在形成光刻胶之后，使用该光刻胶作为掩膜，通过干法蚀刻执行腐蚀以形成凹陷62。

根据本实施例，当在形成于该半导体基片11上的电感器元件19中具有电流流动时，产生磁通量，并且几乎与该半导体基片11相垂直。但是，由于仅仅高电阻区域61形成在该电感器元件的正下方，因此可以防止涡电流的感应。从而，可以避免电感器元件19的性能下降。

请注意，可以在形成元件分离区12之前或者在形成电感器元件之后执行对该半导体基片11的后表面的腐蚀的步骤。另外，在本实施例中，高电阻区域61的深度可以被设置为与用于分离MOS晶体管的元件分离区12的深度相同，但是与第一实施例中相同，在该电感器元件19的正下方的高电阻区域61可以被形成为更深，这样减小用于形成凹陷62的腐蚀量。

另外，可以提供多个凹陷62。例如，在该后表面上，可以在等于或大于由该电感器元件19所占据的面积的区域上以格子的方式形成沟槽。最好，每个凹槽的底部到达高电阻区域61，从而该感应的涡电流被分割。

第五实施例

本实施例涉及用于在制造CMOS器件的过程中形成杂质区时对光刻胶进行构图的掩膜。

图16为示出根据本发明第五实施例的设计方法的一个例子的流程图。在下文中将参照图16给出描述。

首先，从CMOS器件电路设计数据，通过众所周知的方法产生包括器件区、元件分离区等等的基片区的图案(步骤201)。接着，根据这些图案，产生用于仅仅在形成p阱的位置处制作开孔的掩膜数据(步骤203)。通过这些步骤，产生用于p阱和n阱的掩膜数据。

图17A和17B示出在使用通过上述方法所产生的p阱掩膜数据和n阱掩膜数据制作掩膜之后通过光刻对光刻胶进行构图的例子。在此，将以第二实施例的CMOS器件40为例。

参见图17A，首先使用由p阱数据所制作的掩膜，用该掩膜35覆盖该n阱器件区13A和高电阻区域41。通过在第一实施例中所述的步骤，把p型杂质元素注入以形成一个p阱区21B。

接着，在图17B所示的步骤中，使用由该n阱数据所制作的掩膜，通过光刻胶36覆盖p阱器件区13B和高电阻区域41。通过相同的处理，把n型杂质元素注入以形成一个n阱区21A。

按照这种方式产生掩膜数据，杂质元素不被注入到高电阻区域41中，因此不把杂质元素注入在高电阻沟道之间的半导体基片，并且保持高基片电阻率，从而几乎不出现涡电流的感应，并且涡电流的感应被抑制。因此，可以防止电感器元件19的性能下降。

作为对第五实施例的变型，可以按照如下方式设计一个掩膜。

图18为示出根据本实施例的一种设计方法的另一个例子。在下文中，将参照图18进行说明。

首先，从CMOS器件电路设计数据，通过众所周知的方法产生包括器件区、元件分离区等等的基片区的图案(步骤211)。接着，根据这些图案，产生用于仅仅在形成p阱的位置处制作开孔的掩膜教据(步骤203)。通过这些步骤，仅仅产生用于p阱的掩膜数据(被称为p型掩膜数据)(步骤212)。

接着通过反转该数据，产生用于在除了形成p阱的位置是外的其它位置处制作一个开孔的掩膜数据(被称为n阱掩膜数据)(步骤213)。接着，由于在电感器元件的正下方的高电阻区域被打开，因此产生电感器件区域数据(步骤214)，并且附加到和与n阱掩膜数据相组合(步骤215)。按照这种方式，产生p阱掩膜数据和n阱掩膜数据。

通过使用按照这种方式产生的数据制作的掩膜具有与第五实施例相同的效果。另外，当按照这种方式产生掩膜数据时，电感器件区域数据的量远小于n阱数据的量。并且，与分别产生p阱数据和n阱数据的情况相比，可以大大地减小使用CAD或其他方法的设计工作。

尽管已经参照用于说明的目的的具体实施例对本发明进行描述，但是显然本发明不限于这些实施例，本领域的普通技术人员可以作出各种变型而不脱离本发明的基本思想和范围。

例如，尽管在上述实施例中使用CMOS器件作为例子进行描述，但是本发明还可以应用于BiCMOS器件和硅双极型器件。

总结本发明的效果，如上文清楚地示出，根据本发明，通过在比杂质扩散区更深的位置处在一个半导体基片中形成高电阻区域，可以抑制由于在半导体基片上提供的电感器元件所产生的磁场导致在高电阻区域中感应涡电流。另外，通过在高电阻区域中形成凹槽或多孔部分，涡电流被分割。结果，可以提供一种能够防止电感器元件的性能下降的半导体器件。

Claims

1.一种半导体器件，其中包括：

具有预定基片电阻率的半导体基片；

形成在该半导体基片中的器件区；

形成在该器件区中的杂质扩散区；

形成在该半导体基片的第一表面上的一个电感器元件；以及

形成在与该电感器元件相面对的半导体基片中的一个高电阻区域，其具有比该半导体基片的电阻率更高的电阻率。

2.根据权利要求1所述的半导体器件，其中按照这样的方式形成高电阻区域，使得没有任何所述杂质区存在于所述高电阻区域和具有基片电阻率的所述半导体基片区之间。

3.根据权利要求1所述的半导体器件，其中所述高电阻区域相对于该半导体基片的第一表面形成在远离杂质扩散区的一个位置处。

4.根据权利要求1所述的半导体器件，其中所述高电阻区域包括凹槽。

5.根据权利要求1所述的半导体器件，其中所述高电阻区域包括一个多孔部分。

6.根据权利要求1所述的半导体器件，其中一个凹陷部分形成在与所述电感器元件相面对的半导体基片的第二表面上。

7.根据权利要求6所述的半导体器件，其中所述凹陷部分相对于该第二表面被形成为这样一个深度使得能够形成所述高电阻区域。

8.根据权利要求7所述的半导体器件，其中所述凹陷部分包括多个凹陷。

9.根据权利要求1所述的半导体器件，其中所述高电阻区域由氧化硅所形成。

10.一种用于制造半导体器件的方法，其中包括如下步骤：

在一个半导体基片中形成一个高电阻区域，所述高电阻区域具有比该半导体基片的电阻率更高的电阻率；

在形成于该高电阻区域周围的器件区中形成一个晶体管；以及

在该高电阻区域上形成一个电感器元件，

其中在形成晶体管的步骤中，当把杂质元素注入到该器件区时覆盖该高电阻区域。