JP3715502B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通常ダマシン(damascene)配線と呼ばれる半導体装置の金属埋め込み配線技術に係り、特にキャパシタ、抵抗体、及びインダクタ等の受動素子、並びにこれらのシールド層が前記金属埋め込み多層配線の配線層中に組み込まれた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、MIM (Metal-Insulator-Metal)型のキャパシタ、抵抗体、及びインダクタ等の受動素子は、トランジスタ等の能動素子と共に半導体装置の構成要素として多く用いられてきた。
【０００３】
しかし、これらの受動素子とトランジスタ等の能動素子とを同一チップ上に集積して集積密度の向上を図るとき、これらの受動素子と能動素子との間の電気的・磁気的カップリングによるクロストークの発生が問題となっていた。このため受動素子の直下部には能動素子を配置することができず、半導体装置の集積密度の向上に対する大きな障害となっていた。
【０００４】
特に、通常アナログ回路に用いるインダクタは、数百ミクロン角の大きさがあり磁気誘導によるクロストークが大きいので、その直下部にはシリコン基板上にトランジスタを配置することができず、このためインダクタはアナログ回路からなる半導体装置において、チップサイズ縮小の大きな妨げとなっていた。
【０００５】
また、従来広く用いられてきたＳＴＩ(Shallow Trench Isolation)領域上の導電性ポリシリコンからなる抵抗体については、ＳＴＩの面積に起因するポリシリコン抵抗体のサイズの制限や、熱工程に起因する抵抗値のばらつき、及び工程数の増大等が問題となっていた。
【０００６】
半導体装置の集積密度を向上するためには、平坦性に優れたダマシン配線と呼ばれる金属埋め込み多層配線技術を導入することが有力な対策とされているが、従来の金属埋め込み多層配線技術には、次に述べるような大きな製造技術上の問題点が含まれていた。
【０００７】
すなわち、コンタクトホールの開口に用いた塗布形反射防止膜を除去した後に、配線溝のパターンを開口するのに必要な反射防止膜を再度塗布するという従来の方法で金属埋め込み多層配線を形成すれば、配線溝のパターンを形成する際に塗布する反射防止膜が、すでに開口されたコンタクトホールの内部に入り込むことが問題となる。
【０００８】
このとき、配線溝形成用のレジスト膜をパターン形成して塗布形反射防止膜の異方性エッチングを行えば、コンタクトホール周辺における層間絶縁膜の上面を覆う塗布形反射防止膜を除去することはできるが、コンタクトホールの側壁を覆う塗布形反射防止膜は、コンタクトホールの深さ方向に沿って十分に除去することができない。
【０００９】
このような状態で、配線溝を形成するための層間絶縁膜の異方性エッチングを行えば、コンタクトホール周辺の層間絶縁膜が後退する結果、コンタクトホールの内部側壁を覆う塗布形反射防止膜に接する層間絶縁膜が残留し、クラウンとよばれる薄い環状の残留物が形成される。このクラウンの形成は金属材料の埋め込みに支障を生じるばかりでなくダスト発生の原因にもなる。図５を用いて従来の金属埋め込み多層配線技術におけるクラウン発生の問題を具体的に説明する。
【００１０】
図５（ａ）に示すように、シリコン基板１の上に例えばＳｉＯ2からなる層間絶縁膜２を形成し、その上に塗布形反射防止膜３０を形成する。ここでシリコン基板１は下層の配線層であっても良い。この塗布形反射防止膜３０の上にレジスト３１を塗布し、ＲＩＥ(Reactive Ion Etching)を用いて層間絶縁膜２に形成するコンタクトホールのパターンを開口する。
【００１１】
次に図５（ｂ）に示すように、この開口部を設けたレジスト膜３１をマスクとして、塗布形反射防止膜３０と層間絶縁膜２を貫通してシリコン基板１に達するコンタクトホールをＲＩＥを用いて開口し、その後図５（ｃ）に示すように、塗布形反射防止膜３０とレジスト膜３１を共にアッシングにより除去する。
【００１２】
次に、図５（ｄ）に示すように、コンタクトホールが開口された層間絶縁膜２の上に配線溝のパターンを形成するために再度塗布形反射防止膜３０とレジスト膜３１を塗布し、このレジスト膜３１に配線溝のパターンをＲＩＥ法を用いて開口する。このとき塗布形反射防止膜３０は、配線溝を開口するのに必要な層間絶縁膜の上部表面ばかりでなくコンタクトホールの内壁も覆うようになる。
【００１３】
次に、図５（ｅ）に示すように、この配線溝の開口部を設けたレジスト膜３１をマスクとして層間絶縁膜２を覆う塗布形反射防止膜３０をＲＩＥにより除去する。このとき、層間絶縁膜２の上部表面を覆う塗布形反射防止膜３０は除去されるが、コンタクトホールの内壁を覆う塗布形反射防止膜３０は除去されずに残留する。
【００１４】
引き続き、配線溝の開口部を設けたレジスト膜３１をマスクとしてＲＩＥによる異方性エッチングを継続すれば、図５（ｆ）に示すように、層間絶縁膜２は配線溝のパターンに沿って開口されるが、コンタクトホールの内壁を覆う塗布形反射防止膜３０は除去されず筒状に残され、この塗布形反射防止膜３０と接している層間絶縁膜２がエッチングされずにテーパー状に残留する。
【００１５】
次に、アッシングにより塗布形反射防止膜３０とレジスト膜３１とを除去すれば、図５（ｇ）に示すように、配線溝の底部に形成されたコンタクトホールの開口部の周辺に、クラウンと呼ばれる層間絶縁膜２の残留物が薄く環状に形成される。
【００１６】
金属埋め込み多層配線技術では、このようにして層間絶縁膜２に形成された配線溝とコンタクトホールに電気メッキ法を用いてＣｕ等の金属材料を埋め込むのであるが、このときあらかじめ配線溝とコンタクトホールの内壁に電気メッキの電極となる金属皮膜をスパッタ又は蒸着し、これを被覆しなければならない。
【００１７】
しかし、上記のようなクラウンと呼ばれる残留物がコンタクトホールの周辺部に形成されれば、電気メッキの電極となる金属皮膜がこの部分で遮断されるため、コンタクトホールの内部にメッキによる埋め込み金属を十分に形成することができない。
【００１８】
このため、従来金属埋め込み多層配線を含む半導体装置を高い歩留まりで製造することは極めて困難であり、従って金属埋め込み多層配線技術は、半導体装置の集積密度の向上に対して有望視されながら、実用的な半導体装置への導入は大幅に遅れているのが現状であった。
【００１９】
【発明が解決しようとする課題】
上記したように、半導体装置の集積密度の向上を図るために、従来金属埋め込み多層配線技術を導入することが有望視されながら、現実には実用的な半導体装置への導入が大幅に遅れていた。
【００２０】
本発明は上記の課題を解決するためになされたもので、金属埋め込み多層配線技術に含まれる製造プロセス上の問題点を解決して、金属埋め込み多層配線の配線層間に受動素子を組み込むことを可能にし、かつ、これらの受動素子と半導体基板上の能動素子との間のクロストークを回避する手段を備えることにより高集積密度の半導体装置とその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の半導体装置及びその製造方法は、金属埋め込み多層配線の配線層間に受動素子を形成し、受動素子と半導体基板上の能動素子との間にシールド層を形成することによりクロストークを防止し、これらの受動素子の直下部に能動素子を配置することにより高集積密度の半導体装置を実現することを特徴とする。
【００２２】
また、このように高集積密度の半導体装置の高歩留まりな製造方法に適した金属埋め込み多層配線を可能にするため、コンタクトホールと配線溝の開口に際しＳｉＯＮ等の反射防止膜を共通に使用し、クラウンの生成を回避することを特徴とする。
【００２３】
具体的には本発明の半導体装置は、半導体基板上に形成されたキャパシタ、抵抗体、及びインダクタからなる受動素子を含む半導体装置において、前記半導体装置は金属埋め込み多層配線を具備し、前記受動素子が前記金属埋め込み多層配線の上部配線層に形成され、前記半導体基板の上面に形成された能動素子と前記受動素子との間のクロストークを回避するシールド層が、前記受動素子が形成された前記上部配線層の下部の配線層に形成されることを特徴とする。
【００２４】
好ましくは前記半導体装置のキャパシタの電極と前記抵抗体の皮膜抵抗と前記インダクタのシールド層との内、少なくともいづれか２つは、同一の導電材料からなるひと続きの導電層が分割されてなることを特徴とする。
【００２５】
また、好ましくは前記半導体装置において、前記キャパシタと抵抗体のシールド層、及び、前記インダクタが、前記金属埋め込み多層配線と同様な金属埋め込み手段により形成されることを特徴とする。また、前記金属埋め込み多層配線における埋め込み金属は、Ｃｕからなることを特徴とする。
【００２６】
また、好ましくは前記半導体装置のシールド層は、前記インダクタの直下部において分割配置されることを特徴とする。また、前記シールド層の直下部に前記半導体装置の能動素子が配置されることを特徴とする。
【００２７】
また、好ましくは前記半導体装置の金属埋め込み多層配線において、コンタクトホールを開口する反射防止膜とこのコンタクトホールの上部に形成される配線溝を開口する反射防止膜とが同一の反射防止膜からなることを特徴とする。
【００２８】
さらに好ましくは前記半導体装置において、前記同一の導電材料からなる一続きの導電層は、ＴａＮ、ＴｉＡｌ、ＴｉＮ、及びＷＮのいづれか１つからなることを特徴とする。また、前記反射防止膜はＳｉＯＮからなることを特徴とする。
【００２９】
本発明の半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、この第１の層間絶縁膜に第１の金属埋め込み配線を形成する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、この第２の層間絶縁膜に第２の金属埋め込み配線を形成する工程と、前記第２の層間絶縁膜の上面にキャパシタと抵抗体とインダクタのシールド層を形成する工程と、前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、この第３の層間絶縁膜に第３の金属埋め込み配線を形成する工程と、
を含む半導体装置の製造方法において、
前記第１の金属埋め込み配線を形成する工程は、この第１の金属埋め込み配線の一部をなす金属埋め込みシールド層を形成する工程を含み、
前記キャパシタと抵抗体とインダクタのシールド層を形成する工程は、キャパシタの電極と抵抗体の皮膜抵抗とインダクタのシールド層との内、少なくともいずれか２つを、同一の導電材料からなる一続きの導電層を分割して形成する工程を含み、
前記第３の金属埋め込み配線を形成する工程は、この第３の金属埋め込み配線の一部をなす金属埋め込みインダクタを形成する工程を含むことを特徴とする。
【００３０】
前記半導体装置の製造方法において、金属埋め込み配線層を形成する工程は、半導体基板上に層間絶縁膜を堆積する工程と、この層間絶縁膜上に反射防止膜を堆積する工程と、この反射防止膜上に第１のレジスト膜を塗布する工程と、このレジスト膜にコンタクトホールのパターンを形成する工程と、前記第１のレジスト膜をマスクとして前記反射防止膜をエッチングする工程と、前記第１のレジスト膜と前記反射防止膜とをマスクとして前記層間絶縁膜をエッチングする工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板上に第２のレジスト膜を塗布する工程と、この第２のレジスト膜に配線溝のパターンを形成する工程と、前記第２のレジスト膜をマスクとして前記反射防止膜をエッチングする工程と、前記第２のレジスト膜と前記反射防止膜とをマスクとして前記層間絶縁膜に、この層間絶縁膜の厚さよりも浅い配線溝を形成するエッチング工程と、前記第２のレジスト膜を除去する工程と、前記コンタクトホールと前記配線溝とに金属材料を埋め込む工程とを含むことを特徴とする。
【００３１】
好ましくは前記半導体装置の製造方法は、前記層間絶縁膜上に反射防止膜を堆積する工程の替わりに、前記層間絶縁膜上に反射防止膜を塗布する工程が含まれることを特徴とする。
【００３２】
また、好ましくは前記半導体装置の製造方法は、前記第２のレジスト膜を除去する工程に引き続き、前記反射防止膜を除去する工程が含まれることを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態につき図面を参照して説明する。図１、図２は本発明の第１の実施の形態に係る半導体装置の構造とその製造方法を示す断面図である。はじめに、第１の実施の形態の半導体装置の構造上の特徴について説明する。
【００３４】
第１の実施の形態に係る半導体装置の主要部は、半導体基板上に形成されたＣｕ埋め込み（ダマシン）多層配線と、このＣｕ埋め込み多層配線の第１配線層に形成されたＣｕ埋め込みシールド層と、このＣｕ埋め込みシールド層の上部の第２配線層に形成されたＴａＮ／Ｔａ2Ｏ5 ／ＴａＮからなるキャパシタ及びＴａＮを皮膜とする金属皮膜抵抗体と、前記第２配線層に形成された前記ＴａＮシールド層と、このＴａＮシールド層の上部の第３配線層に形成されたＣｕ埋め込み配線を用いて形成されたインダクタと、前記Ｃｕ及びＴａＮからなる各シールド層の直下部にそれぞれ配置されたトランジスタ等の半導体基板上の能動素子から構成される。
【００３５】
次に図１、図２に示す断面図を用いて第１の実施の形態に係る半導体装置の構成を製造工程順に詳細に説明する。図１（ａ）に示すように、トランジスタ等の能動素子（図示せず）が形成されたシリコン基板１を覆う第１層間絶縁膜２の上の第１配線層に、本発明のＣｕ埋め込み多層配線技術を適用して、Ｃｕ埋め込みシールド層３を形成する。本発明のＣｕ埋め込み多層配線技術については第２の実施の形態において詳細に説明する。
【００３６】
前記Ｃｕ埋め込みシールド層を覆うように第２層間絶縁膜４を形成し、再び本発明のＣｕ埋め込み多層配線技術を用いてこの第２層間絶縁膜４の上の第２配線層に第１、及び第２配線層を接続するコンタクトホール５と、Ｃｕ埋め込みパッド６と、Ｃｕ埋め込み配線７を形成し、その表面をＣＭＰ研磨(Chemical Mechanical polishing)により平坦化する。ここでＣｕ埋め込みパッドとは、半導体基板に対して垂直方向にコンタクトホール間を直接接続するためのパッドであって、例えば図１（ａ）に示すＣｕ埋め込み配線７のように紙面に対して垂直方向に伸びる配線とは異なるものである。
【００３７】
次に図１（ｂ）に示すように、ＴａＮ膜をスパッタ法により堆積し、パターニングすることによりキャパシタの一方の電極をなすＴａＮ電極８をＣｕ埋め込み配線７と接続するように形成する。引き続きスパッタ法を用いて図１（ｃ）に示すように、ＴａＮ電極８を覆うようにキャパシタの誘電体膜となるＴａ2Ｏ5膜９とＴａＮ膜１０とを積層して堆積する。
【００３８】
次に図２（ｄ）に示すように、第２層間絶縁膜４の上面に堆積されたＴａ2Ｏ5膜９／ＴａＮ膜１０からなる積層膜をパターニングすることにより、この積層膜をキャパシタの形成領域におけるＴａ2Ｏ5膜９ａ／ＴａＮ膜１０ａと、ＴａＮ抵抗体の形成領域におけるＴａ2Ｏ5膜９ｂ／ＴａＮ膜１０ｂと、図２（ｅ）に示すインダクタをなすＣｕ埋め込み配線１４とシリコン基板１との間を遮蔽するＴａＮシールド層の形成領域におけるＴａ2Ｏ5膜９ｃ／ＴａＮ膜１０ｃとの３つの領域に分割する。
【００３９】
引き続き、これらの３分割されたＴａＮ膜１０ａ、１０ｂ、１０ｃを覆うように窒化膜１１と第３層間絶縁膜１２とを積層し、ＣＭＰ研磨により表面を平坦化する。
【００４０】
次に、窒化膜１１と第３層間絶縁膜１２とを貫通するＣｕ埋め込みコンタクトホールを介して、前記第２配線層上に形成されたＴａＮ膜１０ａ、１０ｂ、１０ｃに接続された第３配線層のＣｕ埋め込みパッドやＣｕ埋め込み配線を形成する。ここで、第３層のＣｕ埋め込み配線には、図２（ｅ）の断面図とその上部の部分的な平面図に示されるように、Ｃｕ埋め込み配線１４からなるインダクタが含まれる。
【００４１】
このようにインダクタを含む第３層間絶縁膜１２をＣＭＰ研磨し、その上に第４層間絶縁膜１３を堆積し、第３層間絶縁膜１２に形成されたＣｕ埋め込みコンタクトホールを介して、第３配線層のＣｕ埋め込みパッド及びＣｕ埋め込み配線と、第４層間絶縁膜１３の上面に形成された第４配線層のＣｕ埋め込みパッド及びＣｕ埋め込み配線とが接続される。このとき、前記Ｃｕ埋め込み配線１４からなるインダクタのＣｕ埋め込みリード線１５、１６がインダクタに接続される。
【００４２】
以上述べた製造工程において、図２（ｅ）に示すように、第１層間絶縁膜２の上の第１配線層に形成されたＣｕ埋め込みシールド層は、Ｃｕ埋め込みコンタクトホール５とＣｕ埋め込みパッド６とを順に上部に直接接続するダイレクトコンタクトを形成し、第４層間絶縁膜１３の上面に引き出され接地される。
【００４３】
同様に第２層間絶縁膜４の上の第２配線層上に形成されたＴａＮシールド層１０ｃは、窒化膜１１を貫通してこのＴａＮシールド層１０ｃに接続されたＣｕ埋め込みコンタクトホールとＣｕ埋め込みパッドとからなるダイレクトコンタクトを介して第４層間絶縁膜１３の上面に引き出され接地される。なお、第４層間絶縁膜１３の上面に形成される第４配線層は、窒化膜等からなるパッシベーション膜（図示せず）で被覆される。
【００４４】
図２（ｅ）に示す第１の実施の形態の半導体装置は、多層配線とコンタクトホールが安価で導電性に優れたＣｕ埋め込み多層配線を用いて形成されること、キャパシタ及び抵抗体と半導体基板上に形成されるトランジスタ(図示せず）との間をシールドするＣｕ埋め込みシールド層３が、第１配線層におけるＣｕ埋め込み配線技術を用いて形成されることに特徴がある。
【００４５】
また、キャパシタの電極と抵抗体の導電性皮膜がＴａＮで形成されることにより、ＳｉＯ2等の絶縁膜中における拡散係数の大きいＣｕの拡散によるトランジスタ等のリーク電流の発生が、ＴａＮ拡散防止膜で抑制されるので、信頼性の高い半導体装置を得ることができる。
【００４６】
また、従来のＳＴＩ領域上の導電性ポリシリコンからなる抵抗体では、ＳＴＩの面積に起因するポリシリコン抵抗体のサイズの制限や、熱工程に起因する抵抗値のばらつき、及び工程数の増大等が問題となっていたが、キャパシタの一方の電極をなすＴａＮを抵抗体の導電性皮膜とすることにより、これらの問題点を全て解決することができる。
【００４７】
例えば抵抗体のサイズの制限に関し、キャパシタと隣り合う抵抗体のＴａＮ導電性皮膜の面積を十分大きくすることにより、これをパターニングし、トリミングすることにより、高精度な抵抗値の調整をすることができる。また、従来用いられてきた導電性ポリシリコンに比べて、抵抗値の温度係数が小さいことも大きな利点である。
【００４８】
図２（ｅ）に示す第１の実施の形態の半導体装置は、さらにキャパシタの一方の電極１０ａと、抵抗体の導電性皮膜１０ｂをなすＴａＮ膜の一部が、インダクタと半導体基板上のトランジスタとの間のＴａＮシールド層１０ｃとして用いられることに特徴がある。
【００４９】
なお、これらのＴａＮ膜１０ａ、１０ｂ、１０ｃは、Ｃｕ埋め込み配線からのＣｕ拡散を防止するためさらに窒化膜１１で被覆され、窒化膜１１を覆う層間絶縁膜１２の上にＣｕ埋め込み配線１４からなるインダクタが形成される。
【００５０】
インダクタをなすＣｕ埋め込み配線１４を流れる電流は、磁気誘導によりＴａＮシールド層１０ｃにイメージ電流を発生させ、このイメージ電流による損失がインダクタのＱ値を小さくするので、これを回避するため前記イメージ電流を妨げるようにＴａＮシールド層１０ｃをパターニングして分割するか、スリット等を設けてＴａＮシールド層１０ｃのパターン形状を最適化すれば、インダクタ１４のＱ値を低下させることなく十分なシールド効果を得ることができる。
【００５１】
なお、前記Ｃｕ埋め込みシールド層３、及びＴａＮシールド層１０ｃ共に受動素子との間の結合容量が小さいことが望ましいので、上記のようにシールド層を分割最適化するに当り、結合容量の最小化についても同時に考慮しなければならない。
【００５２】
このように、キャパシタの一方の電極１０ａと、抵抗体の導電性皮膜１０ｂとＴａＮシールド層１０ｃとに対して共通に用いる導電膜としては、高い電気伝導度を有し、Ｃｕに対する拡散防止の作用があり、かつ温度係数が小さいことが要求されるが、これらの要求条件を満たす導電膜として、ＴａＮのほかＴｉＡｌ、ＴｉＮ、ＷＮ等の金属間化合物からなる膜を用いることができる。
【００５３】
なお、通常アナログ回路に用いられるインダクタは１００ミクロン角程度の大きさがあり、アナログ回路においてチップサイズ縮小の妨げとなってきた。しかし、アナログ回路に比べてより多くの配線層を備えたロジック回路を含むアナログ・ディジタル混載型の半導体装置を形成する際、インダクタ下部の空いている配線層に前記ＴａＮシールド層１０ｃを設ければ、クロストークが回避され、大型のインダクタの直下部の半導体基板上に多数のトランジスタ等の能動素子を配置することができるので、半導体装置の集積密度を大幅に向上することができる。
【００５４】
図３は、図２（ｅ）に示す第１の実施の形態の半導体装置において、Ｃｕ埋め込み配線技術（ダマシン配線）がどのように用いられるかについて、わかりやすく説明するための断面図である。図３に示すように、半導体基板１に例えばトランジスタのソース／ドレイン領域のいづれか１つとなる高不純物濃度の拡散層１ａが形成され、この拡散層１ａにＣｕ埋め込み多層配線を接続する場合について説明する。
【００５５】
半導体基板１の上面に第１層間絶縁膜２を堆積し、例えばＣｕ埋め込みパッド６の凹部を形成する。また、このＣｕ埋め込みパッド６の凹部の底に前記拡散層１ａに達するコンタクトホール５を開口する。次にＣｕ埋め込みメッキ工程においてメッキ電極となるように、前記Ｃｕ埋め込みパッド６の凹部及びコンタクトホール５の内面と、第１層間絶縁膜２の表面とを覆うように、例えばＴａＮ膜を薄くスパッタする。
【００５６】
次に、このＴａＮ膜を陰極としてＣｕ埋め込みメッキ工程を行えば、前記コンタクトホール５と凹部６とがＣｕで埋め込まれ、同時に第１層間絶縁膜２の上部表面にＣｕが堆積する。ＣＭＰ研磨により第１層間絶縁膜２の表面上のＣｕを除去し、表面を平坦化すれば第１層間絶縁膜２の上部の第１Ｃｕ埋め込み配線層に形成されたＣｕ埋め込みパッド６と、半導体基板上の拡散層１ａとが、Ｃｕ埋め込みコンタクトホールを介して接続される。
【００５７】
次に、第２層間絶縁膜４の上の第２Ｃｕ埋め込み配線層形成領域に配線溝１４（配線溝の縦断面が示されている)を開口し、その一端の底部に前記Ｃｕ埋め込みパッド６につながるコンタクトホールを開口する。引き続き、前記と同様に電気メッキ法によりＣｕを埋め込み、ＣＭＰ研磨して表面を平坦化する。
【００５８】
次に、第３層間絶縁膜１２の上の第３Ｃｕ埋め込み配線層形成領域に配線溝１５（配線溝の横断面が示されている）を開口し、その一端の底部にＣｕ埋め込み配線１４の他端につながるコンタクトホール５を開口する。引き続き前記と同様に電気メッキ法によりＣｕを埋め込み、ＣＭＰ研磨して表面を平坦化する。以上の操作を繰り返して、半導体基板上の能動素子に接続されるＣｕ埋め込み多層配線を形成することができる。
【００５９】
図３において、半導体基板上の拡散層１ａの上にＣｕ埋め込みパッド６を含むダイレクトコンタクトを形成する場合について説明したが、Ｃｕ埋め込みパッドがＣｕ埋め込み配線に置き換えられても同様に実施することができる。
【００６０】
図２（ｅ）に示す第１の実施の形態の半導体装置において、図３に示すようなＣｕ埋め込み多層配線が全面的に用いられる。すなわち、第１Ｃｕ埋め込み配線層の一部としてＣｕ埋め込みシールド層が形成され、第２Ｃｕ埋め込み配線層の形成工程において、第２層間絶縁膜の平坦化の後、キャパシタと抵抗体とインダクタのシールド層を形成するＴａＮ膜とＴａ2Ｏ5膜の積層工程が含まれ、また、第３Ｃｕ埋め込み配線層の一部としてＣｕ埋め込みインダクタが形成される。
【００６１】
なお、半導体装置の受動素子とシールド層がＣｕ埋め込み多層配線に組み込まれるように形成されるので、工程数を増加することなく、例えばインダクタのシールド層を第２Ｃｕ埋め込み配線層の一部として形成することも可能である。
【００６２】
このように、全面的にＣｕ埋め込み多層配線を用いた半導体装置において、多数のＣｕ埋め込みコンタクトホールによるＣｕ埋め込み配線層間の接続には、極めて高い信頼性が要求される。
【００６３】
先に述べたように、従来Ｃｕ埋め込み配線とＣｕ埋め込みコンタクトホールとの接続点にクラウンと呼ばれる残留物が形成されるため、Ｃｕ埋め込み多層配線を含む半導体装置を高い歩留まりで製造することはできなかった。
【００６４】
次に、図４を用いて本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。第２の実施の形態では、第１の実施の形態で説明した半導体装置を高い歩留まりで提供するクラウン生成の問題が除去されたＣｕ埋め込み配線技術について説明する。図４に示すＣｕ埋め込み配線技術は、先に図５を用いて説明した塗布形反射防止膜の替わりに反射防止膜としての機能を持つＳｉＯＮ膜を用いることに特徴がある。
【００６５】
図４（ａ）に示すように、シリコン基板１の上に層間絶縁膜２を形成し、その上にＳｉＯＮ反射防止膜２０を堆積する。このＳｉＯＮ反射防止膜２０の上にレジスト膜２１を塗布し、コンタクトホールの開口部を形成する。ここでシリコン基板１は下層の配線層であっても良い。
【００６６】
次に、図４（ｂ）に示すように、レジスト膜２１をマスクとしてＳｉＯＮ反射防止膜２０と層間絶縁膜２とをシリコン基板１に達するまでＲＩＥを用いて異方性エッチングし、レジスト膜２１を除去する。
【００６７】
先に図５（ｃ）で説明した従来のレジスト膜３１の除去工程では、反射防止膜３０は、レジスト膜３１の除去工程で同時に除去されるが、第２の実施の形態におけるレジスト膜２１の除去工程では、反射防止膜２０がＳｉＯＮ膜からなるため除去されずに図４（ｃ）に示すように残留する。
【００６８】
次に、図４（ｄ）に示すように、コンタクトホールが開口された層間絶縁膜２とＳｉＯＮ反射防止膜２０の上に、再度レジスト膜２１を塗布し、配線溝の形成領域を開口する。この工程でコンタクトホールに埋めこまれたレジスト膜は除去される。
【００６９】
次に、ＳｉＯＮ反射防止膜２０に対するエッチング条件でＲＩＥによる異方性エッチングを行えば、図４（ｅ）に示すように、層間絶縁膜２の上面を覆うＳｉＯＮ反射防止膜２０が除去される。引き続きＳｉＯ2に対するエッチング条件に切り替えてＲＩＥによる異方性エッチングを行えば、層間絶縁膜２に配線溝を形成することができる。
【００７０】
この配線溝の形成工程で、従来は図５（ｆ）に示すように、コンタクトホールの内壁に残された塗布形の反射防止膜がクラウンを生成させる原因となっていたが、第２の実施の形態における配線溝の形成工程では、コンタクトホールの内壁に反射防止膜が存在しないので、クラウンは生成されない。
【００７１】
次に、図４（ｇ）に示すように、レジスト膜２０を除去すれば配線溝の底部にクラウンを生じることなくコンタクトホールが開口された構造を層間絶縁膜２に形成することができる。引き続き例えばＴａＮからなるメッキ電極を全面にスパッタし、電気メッキによりＣｕを埋め込み層間絶縁膜２の上面に堆積したＣｕをＣＭＰで除去すれば、所要のＣｕ埋め込み２重溝配線(Dual Damascene)の配線構造を形成することができる。
【００７２】
このようにＣＭＰ研磨で平坦化されたＣｕ埋め込み２重溝配線の上に層間絶縁膜を堆積し、同様の工程を繰り返せば容易に配線層を多層化することができる。
【００７３】
このように形成されたＣｕ埋め込み多層配線は、各配線層間を接続するコンタクトホールの周辺にクラウンが存在せず、コンタクトホールと配線溝とが完全に一体化された状態で電気メッキによるＣｕ埋め込みがなされるので、各配線層間を接続するコンタクトホールの接続の信頼性は極めて高い。
【００７４】
また、配線溝は任意の平面形状にパターニングすることができるので、これを用いて図２（ｅ）に示すＣｕ埋め込みシールド層３やインダクタをなすＣｕ埋め込み配線１４を、何等の追加工程を要することなく、対応する配線層のＣｕ埋め込み配線と同時に形成することができる。
【００７５】
なお、本発明は上記の実施の形態に限定されるものではない。例えば第１の実施の形態において、第１配線層にＣｕ埋め込みシールド層を形成し、第２配線層にキャパシタと抵抗体とＴａＮシールド層とを形成し、第３配線層にインダクタを形成する場合について説明したが、シールド層が受動素子の下層に形成されれば、他の異なる配線層の組み合わせに対して同様に実施することができる。
【００７６】
また、第２の実施の形態において、コンタクトホール開口後も層間絶縁膜の上面に残留させる反射防止膜としてＳｉＯＮ膜を用いたが、塗布形の反射防止膜であっても、コンタクトホールの開口過程で用いたレジスト膜の除去工程において、材質の劣化を生じることなく層間絶縁膜の上面に残留する反射防止膜であれば、ＳｉＯＮ膜と同様に用いることができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７７】
【発明の効果】
以上詳述したように本発明によれば、
（１）Ｃｕ埋め込み多層配線を構成する上部配線層にキャパシタ、抵抗体、及びインダクタ等の受動素子を形成し、かつ前記受動素子の下部配線層に電気的及び磁気的結合を遮断するシールド層を形成することにより、占有面積の大きい前記受動素子の直下部の半導体基板上に、クロストークを生じることなくトランジスタ等の能動素子を配置することができるので、アナログ回路及びアナログ・デジタル混載回路からなる半導体装置の集積度を大幅に向上させることができる。
【００７８】
（２）インダクタ及びシールド層がＣｕ埋め込み多層配線技術を用いて形成されるので、何等の追加工程を要することなく前記インダクタ及びシールド層をＣｕ埋め込み多層配線の配線層の中に組み込むことができる。
【００７９】
（３）キャパシタの電極、抵抗体の抵抗皮膜、及びシールド層を構成する導電材料として、例えばＴａＮ、ＴｉＡｌ、ＴｉＮ、ＷＮ等のように、層間絶縁膜中のＣｕ拡散に対するバリア効果のあるものを用いるので、工程数の削減と同時に、Ｃｕ拡散による半導体装置の受動素子及び能動素子におけるリーク電流の発生を回避し、Ｃｕ埋め込み配線からなる半導体装置の信頼性を大幅に向上させることができる。
【００８０】
（４）これらの導電材料を抵抗体の皮膜抵抗として用いることにより、抵抗値の温度係数が小さく、熱工程による抵抗値のバラツキや工程数の増加も軽減することができる。また、導電性ポリシリコンからなる抵抗体をＳＴＩ領域上に設ける従来の方法に比べて、抵抗体を層間絶縁膜の間における任意の配線層に形成することができるので、抵抗体のサイズと形状を自由に選択することで抵抗値を精度良く制御することができる。
【００８１】
（５）これらの導電性材料をインダクタのシールド層として用いる場合、イメージ電流による損失を軽減するように、スリットによりシールド層を分割する等の形状の最適化を行えば、半導体基板上の能動素子へのクロストークを回避すると同時にインダクタのＱ値を高くすることができる。このようなシールド層の形状の最適化は、例えばＣｕ埋め込みシールド層をインダクタのシールド層として用いる場合にも同様に実施することができる。
【００８２】
（６）本発明の半導体装置に用いるＣｕ埋め込み多層配線の形成に際し、層間絶縁膜にコンタクトホールを形成するのに用いたＳｉＯＮ反射防止膜を、そのまま配線溝の形成にも用いることにより、コンタクトホール周辺部におけるクラウンの生成を回避し、Ｃｕ埋め込みメッキ電極となるＴａＮ等の皮膜を前記コンタクトホール及び配線溝の開口部の内面に一様にスパッタすることができるので、前記コンタクトホール及び配線溝へのＣｕ埋め込みを一体化すると同時に、前記
ＴａＮ皮膜にはＣｕ拡散のバリア効果があるので、高歩留まりで工程数が少なく、かつ、信頼性の高い半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の構造と製造工程を示す断面図。
【図２】第１の実施の形態に係る半導体装置の構造と製造工程の続きを示す断面図。
【図３】第１の実施の形態に係る半導体装置の多層Ｃｕ埋め込み配線の断面図。
【図４】第２の実施の形態のコンタクトホールと配線溝の形成方法を示す断面図。
【図５】従来のコンタクトホールと配線溝の形成方法を示す断面図。
【符号の説明】
１…シリコン基板
２、４，１２，１３…層間絶縁膜
３…Ｃｕ埋め込みシールド層
５…Ｃｕ埋め込みコンタクトホール
６…Ｃｕ埋め込みパッド
７、１４…Ｃｕ埋め込み配線
８…ＴａＮ電極
９、９ａ、９ｂ、９ｃ…Ｔａ2Ｏ5膜
１０、１０ａ、１０ｂ、１０ｃ…ＴａＮ膜
１１…窒化膜
１５、１６…インダクタのＣｕ埋め込みリード線
２０…ＳｉＯＮ反射防止膜
２１、３１…レジスト膜
３０…塗布型反射防止膜
【発明の属する技術分野】
本発明は、通常ダマシン(damascene)配線と呼ばれる半導体装置の金属埋め込み配線技術に係り、特にキャパシタ、抵抗体、及びインダクタ等の受動素子、並びにこれらのシールド層が前記金属埋め込み多層配線の配線層中に組み込まれた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、MIM (Metal-Insulator-Metal)型のキャパシタ、抵抗体、及びインダクタ等の受動素子は、トランジスタ等の能動素子と共に半導体装置の構成要素として多く用いられてきた。
【０００３】
しかし、これらの受動素子とトランジスタ等の能動素子とを同一チップ上に集積して集積密度の向上を図るとき、これらの受動素子と能動素子との間の電気的・磁気的カップリングによるクロストークの発生が問題となっていた。このため受動素子の直下部には能動素子を配置することができず、半導体装置の集積密度の向上に対する大きな障害となっていた。
【０００４】
特に、通常アナログ回路に用いるインダクタは、数百ミクロン角の大きさがあり磁気誘導によるクロストークが大きいので、その直下部にはシリコン基板上にトランジスタを配置することができず、このためインダクタはアナログ回路からなる半導体装置において、チップサイズ縮小の大きな妨げとなっていた。
【０００５】
また、従来広く用いられてきたＳＴＩ(Shallow Trench Isolation)領域上の導電性ポリシリコンからなる抵抗体については、ＳＴＩの面積に起因するポリシリコン抵抗体のサイズの制限や、熱工程に起因する抵抗値のばらつき、及び工程数の増大等が問題となっていた。
【０００６】
半導体装置の集積密度を向上するためには、平坦性に優れたダマシン配線と呼ばれる金属埋め込み多層配線技術を導入することが有力な対策とされているが、従来の金属埋め込み多層配線技術には、次に述べるような大きな製造技術上の問題点が含まれていた。
【０００７】
すなわち、コンタクトホールの開口に用いた塗布形反射防止膜を除去した後に、配線溝のパターンを開口するのに必要な反射防止膜を再度塗布するという従来の方法で金属埋め込み多層配線を形成すれば、配線溝のパターンを形成する際に塗布する反射防止膜が、すでに開口されたコンタクトホールの内部に入り込むことが問題となる。
【０００８】
このとき、配線溝形成用のレジスト膜をパターン形成して塗布形反射防止膜の異方性エッチングを行えば、コンタクトホール周辺における層間絶縁膜の上面を覆う塗布形反射防止膜を除去することはできるが、コンタクトホールの側壁を覆う塗布形反射防止膜は、コンタクトホールの深さ方向に沿って十分に除去することができない。
【０００９】
このような状態で、配線溝を形成するための層間絶縁膜の異方性エッチングを行えば、コンタクトホール周辺の層間絶縁膜が後退する結果、コンタクトホールの内部側壁を覆う塗布形反射防止膜に接する層間絶縁膜が残留し、クラウンとよばれる薄い環状の残留物が形成される。このクラウンの形成は金属材料の埋め込みに支障を生じるばかりでなくダスト発生の原因にもなる。図５を用いて従来の金属埋め込み多層配線技術におけるクラウン発生の問題を具体的に説明する。
【００１０】
図５（ａ）に示すように、シリコン基板１の上に例えばＳｉＯ2からなる層間絶縁膜２を形成し、その上に塗布形反射防止膜３０を形成する。ここでシリコン基板１は下層の配線層であっても良い。この塗布形反射防止膜３０の上にレジスト３１を塗布し、ＲＩＥ(Reactive Ion Etching)を用いて層間絶縁膜２に形成するコンタクトホールのパターンを開口する。
【００１１】
次に図５（ｂ）に示すように、この開口部を設けたレジスト膜３１をマスクとして、塗布形反射防止膜３０と層間絶縁膜２を貫通してシリコン基板１に達するコンタクトホールをＲＩＥを用いて開口し、その後図５（ｃ）に示すように、塗布形反射防止膜３０とレジスト膜３１を共にアッシングにより除去する。
【００１２】
次に、図５（ｄ）に示すように、コンタクトホールが開口された層間絶縁膜２の上に配線溝のパターンを形成するために再度塗布形反射防止膜３０とレジスト膜３１を塗布し、このレジスト膜３１に配線溝のパターンをＲＩＥ法を用いて開口する。このとき塗布形反射防止膜３０は、配線溝を開口するのに必要な層間絶縁膜の上部表面ばかりでなくコンタクトホールの内壁も覆うようになる。
【００１３】
次に、図５（ｅ）に示すように、この配線溝の開口部を設けたレジスト膜３１をマスクとして層間絶縁膜２を覆う塗布形反射防止膜３０をＲＩＥにより除去する。このとき、層間絶縁膜２の上部表面を覆う塗布形反射防止膜３０は除去されるが、コンタクトホールの内壁を覆う塗布形反射防止膜３０は除去されずに残留する。
【００１４】
引き続き、配線溝の開口部を設けたレジスト膜３１をマスクとしてＲＩＥによる異方性エッチングを継続すれば、図５（ｆ）に示すように、層間絶縁膜２は配線溝のパターンに沿って開口されるが、コンタクトホールの内壁を覆う塗布形反射防止膜３０は除去されず筒状に残され、この塗布形反射防止膜３０と接している層間絶縁膜２がエッチングされずにテーパー状に残留する。
【００１５】
次に、アッシングにより塗布形反射防止膜３０とレジスト膜３１とを除去すれば、図５（ｇ）に示すように、配線溝の底部に形成されたコンタクトホールの開口部の周辺に、クラウンと呼ばれる層間絶縁膜２の残留物が薄く環状に形成される。
【００１６】
金属埋め込み多層配線技術では、このようにして層間絶縁膜２に形成された配線溝とコンタクトホールに電気メッキ法を用いてＣｕ等の金属材料を埋め込むのであるが、このときあらかじめ配線溝とコンタクトホールの内壁に電気メッキの電極となる金属皮膜をスパッタ又は蒸着し、これを被覆しなければならない。
【００１７】
しかし、上記のようなクラウンと呼ばれる残留物がコンタクトホールの周辺部に形成されれば、電気メッキの電極となる金属皮膜がこの部分で遮断されるため、コンタクトホールの内部にメッキによる埋め込み金属を十分に形成することができない。
【００１８】
このため、従来金属埋め込み多層配線を含む半導体装置を高い歩留まりで製造することは極めて困難であり、従って金属埋め込み多層配線技術は、半導体装置の集積密度の向上に対して有望視されながら、実用的な半導体装置への導入は大幅に遅れているのが現状であった。
【００１９】
【発明が解決しようとする課題】
上記したように、半導体装置の集積密度の向上を図るために、従来金属埋め込み多層配線技術を導入することが有望視されながら、現実には実用的な半導体装置への導入が大幅に遅れていた。
【００２０】
本発明は上記の課題を解決するためになされたもので、金属埋め込み多層配線技術に含まれる製造プロセス上の問題点を解決して、金属埋め込み多層配線の配線層間に受動素子を組み込むことを可能にし、かつ、これらの受動素子と半導体基板上の能動素子との間のクロストークを回避する手段を備えることにより高集積密度の半導体装置とその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の半導体装置及びその製造方法は、金属埋め込み多層配線の配線層間に受動素子を形成し、受動素子と半導体基板上の能動素子との間にシールド層を形成することによりクロストークを防止し、これらの受動素子の直下部に能動素子を配置することにより高集積密度の半導体装置を実現することを特徴とする。
【００２２】
また、このように高集積密度の半導体装置の高歩留まりな製造方法に適した金属埋め込み多層配線を可能にするため、コンタクトホールと配線溝の開口に際しＳｉＯＮ等の反射防止膜を共通に使用し、クラウンの生成を回避することを特徴とする。
【００２３】
具体的には本発明の半導体装置は、半導体基板上に形成されたキャパシタ、抵抗体、及びインダクタからなる受動素子を含む半導体装置において、前記半導体装置は金属埋め込み多層配線を具備し、前記受動素子が前記金属埋め込み多層配線の上部配線層に形成され、前記半導体基板の上面に形成された能動素子と前記受動素子との間のクロストークを回避するシールド層が、前記受動素子が形成された前記上部配線層の下部の配線層に形成されることを特徴とする。
【００２４】
好ましくは前記半導体装置のキャパシタの電極と前記抵抗体の皮膜抵抗と前記インダクタのシールド層との内、少なくともいづれか２つは、同一の導電材料からなるひと続きの導電層が分割されてなることを特徴とする。
【００２５】
また、好ましくは前記半導体装置において、前記キャパシタと抵抗体のシールド層、及び、前記インダクタが、前記金属埋め込み多層配線と同様な金属埋め込み手段により形成されることを特徴とする。また、前記金属埋め込み多層配線における埋め込み金属は、Ｃｕからなることを特徴とする。
【００２６】
また、好ましくは前記半導体装置のシールド層は、前記インダクタの直下部において分割配置されることを特徴とする。また、前記シールド層の直下部に前記半導体装置の能動素子が配置されることを特徴とする。
【００２７】
また、好ましくは前記半導体装置の金属埋め込み多層配線において、コンタクトホールを開口する反射防止膜とこのコンタクトホールの上部に形成される配線溝を開口する反射防止膜とが同一の反射防止膜からなることを特徴とする。
【００２８】
さらに好ましくは前記半導体装置において、前記同一の導電材料からなる一続きの導電層は、ＴａＮ、ＴｉＡｌ、ＴｉＮ、及びＷＮのいづれか１つからなることを特徴とする。また、前記反射防止膜はＳｉＯＮからなることを特徴とする。
【００２９】
本発明の半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、この第１の層間絶縁膜に第１の金属埋め込み配線を形成する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、この第２の層間絶縁膜に第２の金属埋め込み配線を形成する工程と、前記第２の層間絶縁膜の上面にキャパシタと抵抗体とインダクタのシールド層を形成する工程と、前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、この第３の層間絶縁膜に第３の金属埋め込み配線を形成する工程と、
を含む半導体装置の製造方法において、
前記第１の金属埋め込み配線を形成する工程は、この第１の金属埋め込み配線の一部をなす金属埋め込みシールド層を形成する工程を含み、
前記キャパシタと抵抗体とインダクタのシールド層を形成する工程は、キャパシタの電極と抵抗体の皮膜抵抗とインダクタのシールド層との内、少なくともいずれか２つを、同一の導電材料からなる一続きの導電層を分割して形成する工程を含み、
前記第３の金属埋め込み配線を形成する工程は、この第３の金属埋め込み配線の一部をなす金属埋め込みインダクタを形成する工程を含むことを特徴とする。
【００３０】
前記半導体装置の製造方法において、金属埋め込み配線層を形成する工程は、半導体基板上に層間絶縁膜を堆積する工程と、この層間絶縁膜上に反射防止膜を堆積する工程と、この反射防止膜上に第１のレジスト膜を塗布する工程と、このレジスト膜にコンタクトホールのパターンを形成する工程と、前記第１のレジスト膜をマスクとして前記反射防止膜をエッチングする工程と、前記第１のレジスト膜と前記反射防止膜とをマスクとして前記層間絶縁膜をエッチングする工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板上に第２のレジスト膜を塗布する工程と、この第２のレジスト膜に配線溝のパターンを形成する工程と、前記第２のレジスト膜をマスクとして前記反射防止膜をエッチングする工程と、前記第２のレジスト膜と前記反射防止膜とをマスクとして前記層間絶縁膜に、この層間絶縁膜の厚さよりも浅い配線溝を形成するエッチング工程と、前記第２のレジスト膜を除去する工程と、前記コンタクトホールと前記配線溝とに金属材料を埋め込む工程とを含むことを特徴とする。
【００３１】
好ましくは前記半導体装置の製造方法は、前記層間絶縁膜上に反射防止膜を堆積する工程の替わりに、前記層間絶縁膜上に反射防止膜を塗布する工程が含まれることを特徴とする。
【００３２】
また、好ましくは前記半導体装置の製造方法は、前記第２のレジスト膜を除去する工程に引き続き、前記反射防止膜を除去する工程が含まれることを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態につき図面を参照して説明する。図１、図２は本発明の第１の実施の形態に係る半導体装置の構造とその製造方法を示す断面図である。はじめに、第１の実施の形態の半導体装置の構造上の特徴について説明する。
【００３４】
第１の実施の形態に係る半導体装置の主要部は、半導体基板上に形成されたＣｕ埋め込み（ダマシン）多層配線と、このＣｕ埋め込み多層配線の第１配線層に形成されたＣｕ埋め込みシールド層と、このＣｕ埋め込みシールド層の上部の第２配線層に形成されたＴａＮ／Ｔａ2Ｏ5 ／ＴａＮからなるキャパシタ及びＴａＮを皮膜とする金属皮膜抵抗体と、前記第２配線層に形成された前記ＴａＮシールド層と、このＴａＮシールド層の上部の第３配線層に形成されたＣｕ埋め込み配線を用いて形成されたインダクタと、前記Ｃｕ及びＴａＮからなる各シールド層の直下部にそれぞれ配置されたトランジスタ等の半導体基板上の能動素子から構成される。
【００３５】
次に図１、図２に示す断面図を用いて第１の実施の形態に係る半導体装置の構成を製造工程順に詳細に説明する。図１（ａ）に示すように、トランジスタ等の能動素子（図示せず）が形成されたシリコン基板１を覆う第１層間絶縁膜２の上の第１配線層に、本発明のＣｕ埋め込み多層配線技術を適用して、Ｃｕ埋め込みシールド層３を形成する。本発明のＣｕ埋め込み多層配線技術については第２の実施の形態において詳細に説明する。
【００３６】
前記Ｃｕ埋め込みシールド層を覆うように第２層間絶縁膜４を形成し、再び本発明のＣｕ埋め込み多層配線技術を用いてこの第２層間絶縁膜４の上の第２配線層に第１、及び第２配線層を接続するコンタクトホール５と、Ｃｕ埋め込みパッド６と、Ｃｕ埋め込み配線７を形成し、その表面をＣＭＰ研磨(Chemical Mechanical polishing)により平坦化する。ここでＣｕ埋め込みパッドとは、半導体基板に対して垂直方向にコンタクトホール間を直接接続するためのパッドであって、例えば図１（ａ）に示すＣｕ埋め込み配線７のように紙面に対して垂直方向に伸びる配線とは異なるものである。
【００３７】
次に図１（ｂ）に示すように、ＴａＮ膜をスパッタ法により堆積し、パターニングすることによりキャパシタの一方の電極をなすＴａＮ電極８をＣｕ埋め込み配線７と接続するように形成する。引き続きスパッタ法を用いて図１（ｃ）に示すように、ＴａＮ電極８を覆うようにキャパシタの誘電体膜となるＴａ2Ｏ5膜９とＴａＮ膜１０とを積層して堆積する。
【００３８】
次に図２（ｄ）に示すように、第２層間絶縁膜４の上面に堆積されたＴａ2Ｏ5膜９／ＴａＮ膜１０からなる積層膜をパターニングすることにより、この積層膜をキャパシタの形成領域におけるＴａ2Ｏ5膜９ａ／ＴａＮ膜１０ａと、ＴａＮ抵抗体の形成領域におけるＴａ2Ｏ5膜９ｂ／ＴａＮ膜１０ｂと、図２（ｅ）に示すインダクタをなすＣｕ埋め込み配線１４とシリコン基板１との間を遮蔽するＴａＮシールド層の形成領域におけるＴａ2Ｏ5膜９ｃ／ＴａＮ膜１０ｃとの３つの領域に分割する。
【００３９】
引き続き、これらの３分割されたＴａＮ膜１０ａ、１０ｂ、１０ｃを覆うように窒化膜１１と第３層間絶縁膜１２とを積層し、ＣＭＰ研磨により表面を平坦化する。
【００４０】
次に、窒化膜１１と第３層間絶縁膜１２とを貫通するＣｕ埋め込みコンタクトホールを介して、前記第２配線層上に形成されたＴａＮ膜１０ａ、１０ｂ、１０ｃに接続された第３配線層のＣｕ埋め込みパッドやＣｕ埋め込み配線を形成する。ここで、第３層のＣｕ埋め込み配線には、図２（ｅ）の断面図とその上部の部分的な平面図に示されるように、Ｃｕ埋め込み配線１４からなるインダクタが含まれる。
【００４１】
このようにインダクタを含む第３層間絶縁膜１２をＣＭＰ研磨し、その上に第４層間絶縁膜１３を堆積し、第３層間絶縁膜１２に形成されたＣｕ埋め込みコンタクトホールを介して、第３配線層のＣｕ埋め込みパッド及びＣｕ埋め込み配線と、第４層間絶縁膜１３の上面に形成された第４配線層のＣｕ埋め込みパッド及びＣｕ埋め込み配線とが接続される。このとき、前記Ｃｕ埋め込み配線１４からなるインダクタのＣｕ埋め込みリード線１５、１６がインダクタに接続される。
【００４２】
以上述べた製造工程において、図２（ｅ）に示すように、第１層間絶縁膜２の上の第１配線層に形成されたＣｕ埋め込みシールド層は、Ｃｕ埋め込みコンタクトホール５とＣｕ埋め込みパッド６とを順に上部に直接接続するダイレクトコンタクトを形成し、第４層間絶縁膜１３の上面に引き出され接地される。
【００４３】
同様に第２層間絶縁膜４の上の第２配線層上に形成されたＴａＮシールド層１０ｃは、窒化膜１１を貫通してこのＴａＮシールド層１０ｃに接続されたＣｕ埋め込みコンタクトホールとＣｕ埋め込みパッドとからなるダイレクトコンタクトを介して第４層間絶縁膜１３の上面に引き出され接地される。なお、第４層間絶縁膜１３の上面に形成される第４配線層は、窒化膜等からなるパッシベーション膜（図示せず）で被覆される。
【００４４】
図２（ｅ）に示す第１の実施の形態の半導体装置は、多層配線とコンタクトホールが安価で導電性に優れたＣｕ埋め込み多層配線を用いて形成されること、キャパシタ及び抵抗体と半導体基板上に形成されるトランジスタ(図示せず）との間をシールドするＣｕ埋め込みシールド層３が、第１配線層におけるＣｕ埋め込み配線技術を用いて形成されることに特徴がある。
【００４５】
また、キャパシタの電極と抵抗体の導電性皮膜がＴａＮで形成されることにより、ＳｉＯ2等の絶縁膜中における拡散係数の大きいＣｕの拡散によるトランジスタ等のリーク電流の発生が、ＴａＮ拡散防止膜で抑制されるので、信頼性の高い半導体装置を得ることができる。
【００４６】
また、従来のＳＴＩ領域上の導電性ポリシリコンからなる抵抗体では、ＳＴＩの面積に起因するポリシリコン抵抗体のサイズの制限や、熱工程に起因する抵抗値のばらつき、及び工程数の増大等が問題となっていたが、キャパシタの一方の電極をなすＴａＮを抵抗体の導電性皮膜とすることにより、これらの問題点を全て解決することができる。
【００４７】
例えば抵抗体のサイズの制限に関し、キャパシタと隣り合う抵抗体のＴａＮ導電性皮膜の面積を十分大きくすることにより、これをパターニングし、トリミングすることにより、高精度な抵抗値の調整をすることができる。また、従来用いられてきた導電性ポリシリコンに比べて、抵抗値の温度係数が小さいことも大きな利点である。
【００４８】
図２（ｅ）に示す第１の実施の形態の半導体装置は、さらにキャパシタの一方の電極１０ａと、抵抗体の導電性皮膜１０ｂをなすＴａＮ膜の一部が、インダクタと半導体基板上のトランジスタとの間のＴａＮシールド層１０ｃとして用いられることに特徴がある。
【００４９】
なお、これらのＴａＮ膜１０ａ、１０ｂ、１０ｃは、Ｃｕ埋め込み配線からのＣｕ拡散を防止するためさらに窒化膜１１で被覆され、窒化膜１１を覆う層間絶縁膜１２の上にＣｕ埋め込み配線１４からなるインダクタが形成される。
【００５０】
インダクタをなすＣｕ埋め込み配線１４を流れる電流は、磁気誘導によりＴａＮシールド層１０ｃにイメージ電流を発生させ、このイメージ電流による損失がインダクタのＱ値を小さくするので、これを回避するため前記イメージ電流を妨げるようにＴａＮシールド層１０ｃをパターニングして分割するか、スリット等を設けてＴａＮシールド層１０ｃのパターン形状を最適化すれば、インダクタ１４のＱ値を低下させることなく十分なシールド効果を得ることができる。
【００５１】
なお、前記Ｃｕ埋め込みシールド層３、及びＴａＮシールド層１０ｃ共に受動素子との間の結合容量が小さいことが望ましいので、上記のようにシールド層を分割最適化するに当り、結合容量の最小化についても同時に考慮しなければならない。
【００５２】
このように、キャパシタの一方の電極１０ａと、抵抗体の導電性皮膜１０ｂとＴａＮシールド層１０ｃとに対して共通に用いる導電膜としては、高い電気伝導度を有し、Ｃｕに対する拡散防止の作用があり、かつ温度係数が小さいことが要求されるが、これらの要求条件を満たす導電膜として、ＴａＮのほかＴｉＡｌ、ＴｉＮ、ＷＮ等の金属間化合物からなる膜を用いることができる。
【００５３】
なお、通常アナログ回路に用いられるインダクタは１００ミクロン角程度の大きさがあり、アナログ回路においてチップサイズ縮小の妨げとなってきた。しかし、アナログ回路に比べてより多くの配線層を備えたロジック回路を含むアナログ・ディジタル混載型の半導体装置を形成する際、インダクタ下部の空いている配線層に前記ＴａＮシールド層１０ｃを設ければ、クロストークが回避され、大型のインダクタの直下部の半導体基板上に多数のトランジスタ等の能動素子を配置することができるので、半導体装置の集積密度を大幅に向上することができる。
【００５４】
図３は、図２（ｅ）に示す第１の実施の形態の半導体装置において、Ｃｕ埋め込み配線技術（ダマシン配線）がどのように用いられるかについて、わかりやすく説明するための断面図である。図３に示すように、半導体基板１に例えばトランジスタのソース／ドレイン領域のいづれか１つとなる高不純物濃度の拡散層１ａが形成され、この拡散層１ａにＣｕ埋め込み多層配線を接続する場合について説明する。
【００５５】
半導体基板１の上面に第１層間絶縁膜２を堆積し、例えばＣｕ埋め込みパッド６の凹部を形成する。また、このＣｕ埋め込みパッド６の凹部の底に前記拡散層１ａに達するコンタクトホール５を開口する。次にＣｕ埋め込みメッキ工程においてメッキ電極となるように、前記Ｃｕ埋め込みパッド６の凹部及びコンタクトホール５の内面と、第１層間絶縁膜２の表面とを覆うように、例えばＴａＮ膜を薄くスパッタする。
【００５６】
次に、このＴａＮ膜を陰極としてＣｕ埋め込みメッキ工程を行えば、前記コンタクトホール５と凹部６とがＣｕで埋め込まれ、同時に第１層間絶縁膜２の上部表面にＣｕが堆積する。ＣＭＰ研磨により第１層間絶縁膜２の表面上のＣｕを除去し、表面を平坦化すれば第１層間絶縁膜２の上部の第１Ｃｕ埋め込み配線層に形成されたＣｕ埋め込みパッド６と、半導体基板上の拡散層１ａとが、Ｃｕ埋め込みコンタクトホールを介して接続される。
【００５７】
次に、第２層間絶縁膜４の上の第２Ｃｕ埋め込み配線層形成領域に配線溝１４（配線溝の縦断面が示されている)を開口し、その一端の底部に前記Ｃｕ埋め込みパッド６につながるコンタクトホールを開口する。引き続き、前記と同様に電気メッキ法によりＣｕを埋め込み、ＣＭＰ研磨して表面を平坦化する。
【００５８】
次に、第３層間絶縁膜１２の上の第３Ｃｕ埋め込み配線層形成領域に配線溝１５（配線溝の横断面が示されている）を開口し、その一端の底部にＣｕ埋め込み配線１４の他端につながるコンタクトホール５を開口する。引き続き前記と同様に電気メッキ法によりＣｕを埋め込み、ＣＭＰ研磨して表面を平坦化する。以上の操作を繰り返して、半導体基板上の能動素子に接続されるＣｕ埋め込み多層配線を形成することができる。
【００５９】
図３において、半導体基板上の拡散層１ａの上にＣｕ埋め込みパッド６を含むダイレクトコンタクトを形成する場合について説明したが、Ｃｕ埋め込みパッドがＣｕ埋め込み配線に置き換えられても同様に実施することができる。
【００６０】
図２（ｅ）に示す第１の実施の形態の半導体装置において、図３に示すようなＣｕ埋め込み多層配線が全面的に用いられる。すなわち、第１Ｃｕ埋め込み配線層の一部としてＣｕ埋め込みシールド層が形成され、第２Ｃｕ埋め込み配線層の形成工程において、第２層間絶縁膜の平坦化の後、キャパシタと抵抗体とインダクタのシールド層を形成するＴａＮ膜とＴａ2Ｏ5膜の積層工程が含まれ、また、第３Ｃｕ埋め込み配線層の一部としてＣｕ埋め込みインダクタが形成される。
【００６１】
なお、半導体装置の受動素子とシールド層がＣｕ埋め込み多層配線に組み込まれるように形成されるので、工程数を増加することなく、例えばインダクタのシールド層を第２Ｃｕ埋め込み配線層の一部として形成することも可能である。
【００６２】
このように、全面的にＣｕ埋め込み多層配線を用いた半導体装置において、多数のＣｕ埋め込みコンタクトホールによるＣｕ埋め込み配線層間の接続には、極めて高い信頼性が要求される。
【００６３】
先に述べたように、従来Ｃｕ埋め込み配線とＣｕ埋め込みコンタクトホールとの接続点にクラウンと呼ばれる残留物が形成されるため、Ｃｕ埋め込み多層配線を含む半導体装置を高い歩留まりで製造することはできなかった。
【００６４】
次に、図４を用いて本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。第２の実施の形態では、第１の実施の形態で説明した半導体装置を高い歩留まりで提供するクラウン生成の問題が除去されたＣｕ埋め込み配線技術について説明する。図４に示すＣｕ埋め込み配線技術は、先に図５を用いて説明した塗布形反射防止膜の替わりに反射防止膜としての機能を持つＳｉＯＮ膜を用いることに特徴がある。
【００６５】
図４（ａ）に示すように、シリコン基板１の上に層間絶縁膜２を形成し、その上にＳｉＯＮ反射防止膜２０を堆積する。このＳｉＯＮ反射防止膜２０の上にレジスト膜２１を塗布し、コンタクトホールの開口部を形成する。ここでシリコン基板１は下層の配線層であっても良い。
【００６６】
次に、図４（ｂ）に示すように、レジスト膜２１をマスクとしてＳｉＯＮ反射防止膜２０と層間絶縁膜２とをシリコン基板１に達するまでＲＩＥを用いて異方性エッチングし、レジスト膜２１を除去する。
【００６７】
先に図５（ｃ）で説明した従来のレジスト膜３１の除去工程では、反射防止膜３０は、レジスト膜３１の除去工程で同時に除去されるが、第２の実施の形態におけるレジスト膜２１の除去工程では、反射防止膜２０がＳｉＯＮ膜からなるため除去されずに図４（ｃ）に示すように残留する。
【００６８】
次に、図４（ｄ）に示すように、コンタクトホールが開口された層間絶縁膜２とＳｉＯＮ反射防止膜２０の上に、再度レジスト膜２１を塗布し、配線溝の形成領域を開口する。この工程でコンタクトホールに埋めこまれたレジスト膜は除去される。
【００６９】
次に、ＳｉＯＮ反射防止膜２０に対するエッチング条件でＲＩＥによる異方性エッチングを行えば、図４（ｅ）に示すように、層間絶縁膜２の上面を覆うＳｉＯＮ反射防止膜２０が除去される。引き続きＳｉＯ2に対するエッチング条件に切り替えてＲＩＥによる異方性エッチングを行えば、層間絶縁膜２に配線溝を形成することができる。
【００７０】
この配線溝の形成工程で、従来は図５（ｆ）に示すように、コンタクトホールの内壁に残された塗布形の反射防止膜がクラウンを生成させる原因となっていたが、第２の実施の形態における配線溝の形成工程では、コンタクトホールの内壁に反射防止膜が存在しないので、クラウンは生成されない。
【００７１】
次に、図４（ｇ）に示すように、レジスト膜２０を除去すれば配線溝の底部にクラウンを生じることなくコンタクトホールが開口された構造を層間絶縁膜２に形成することができる。引き続き例えばＴａＮからなるメッキ電極を全面にスパッタし、電気メッキによりＣｕを埋め込み層間絶縁膜２の上面に堆積したＣｕをＣＭＰで除去すれば、所要のＣｕ埋め込み２重溝配線(Dual Damascene)の配線構造を形成することができる。
【００７２】
このようにＣＭＰ研磨で平坦化されたＣｕ埋め込み２重溝配線の上に層間絶縁膜を堆積し、同様の工程を繰り返せば容易に配線層を多層化することができる。
【００７３】
このように形成されたＣｕ埋め込み多層配線は、各配線層間を接続するコンタクトホールの周辺にクラウンが存在せず、コンタクトホールと配線溝とが完全に一体化された状態で電気メッキによるＣｕ埋め込みがなされるので、各配線層間を接続するコンタクトホールの接続の信頼性は極めて高い。
【００７４】
また、配線溝は任意の平面形状にパターニングすることができるので、これを用いて図２（ｅ）に示すＣｕ埋め込みシールド層３やインダクタをなすＣｕ埋め込み配線１４を、何等の追加工程を要することなく、対応する配線層のＣｕ埋め込み配線と同時に形成することができる。
【００７５】
なお、本発明は上記の実施の形態に限定されるものではない。例えば第１の実施の形態において、第１配線層にＣｕ埋め込みシールド層を形成し、第２配線層にキャパシタと抵抗体とＴａＮシールド層とを形成し、第３配線層にインダクタを形成する場合について説明したが、シールド層が受動素子の下層に形成されれば、他の異なる配線層の組み合わせに対して同様に実施することができる。
【００７６】
また、第２の実施の形態において、コンタクトホール開口後も層間絶縁膜の上面に残留させる反射防止膜としてＳｉＯＮ膜を用いたが、塗布形の反射防止膜であっても、コンタクトホールの開口過程で用いたレジスト膜の除去工程において、材質の劣化を生じることなく層間絶縁膜の上面に残留する反射防止膜であれば、ＳｉＯＮ膜と同様に用いることができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７７】
【発明の効果】
以上詳述したように本発明によれば、
（１）Ｃｕ埋め込み多層配線を構成する上部配線層にキャパシタ、抵抗体、及びインダクタ等の受動素子を形成し、かつ前記受動素子の下部配線層に電気的及び磁気的結合を遮断するシールド層を形成することにより、占有面積の大きい前記受動素子の直下部の半導体基板上に、クロストークを生じることなくトランジスタ等の能動素子を配置することができるので、アナログ回路及びアナログ・デジタル混載回路からなる半導体装置の集積度を大幅に向上させることができる。
【００７８】
（２）インダクタ及びシールド層がＣｕ埋め込み多層配線技術を用いて形成されるので、何等の追加工程を要することなく前記インダクタ及びシールド層をＣｕ埋め込み多層配線の配線層の中に組み込むことができる。
【００７９】
（３）キャパシタの電極、抵抗体の抵抗皮膜、及びシールド層を構成する導電材料として、例えばＴａＮ、ＴｉＡｌ、ＴｉＮ、ＷＮ等のように、層間絶縁膜中のＣｕ拡散に対するバリア効果のあるものを用いるので、工程数の削減と同時に、Ｃｕ拡散による半導体装置の受動素子及び能動素子におけるリーク電流の発生を回避し、Ｃｕ埋め込み配線からなる半導体装置の信頼性を大幅に向上させることができる。
【００８０】
（４）これらの導電材料を抵抗体の皮膜抵抗として用いることにより、抵抗値の温度係数が小さく、熱工程による抵抗値のバラツキや工程数の増加も軽減することができる。また、導電性ポリシリコンからなる抵抗体をＳＴＩ領域上に設ける従来の方法に比べて、抵抗体を層間絶縁膜の間における任意の配線層に形成することができるので、抵抗体のサイズと形状を自由に選択することで抵抗値を精度良く制御することができる。
【００８１】
（５）これらの導電性材料をインダクタのシールド層として用いる場合、イメージ電流による損失を軽減するように、スリットによりシールド層を分割する等の形状の最適化を行えば、半導体基板上の能動素子へのクロストークを回避すると同時にインダクタのＱ値を高くすることができる。このようなシールド層の形状の最適化は、例えばＣｕ埋め込みシールド層をインダクタのシールド層として用いる場合にも同様に実施することができる。
【００８２】
（６）本発明の半導体装置に用いるＣｕ埋め込み多層配線の形成に際し、層間絶縁膜にコンタクトホールを形成するのに用いたＳｉＯＮ反射防止膜を、そのまま配線溝の形成にも用いることにより、コンタクトホール周辺部におけるクラウンの生成を回避し、Ｃｕ埋め込みメッキ電極となるＴａＮ等の皮膜を前記コンタクトホール及び配線溝の開口部の内面に一様にスパッタすることができるので、前記コンタクトホール及び配線溝へのＣｕ埋め込みを一体化すると同時に、前記
ＴａＮ皮膜にはＣｕ拡散のバリア効果があるので、高歩留まりで工程数が少なく、かつ、信頼性の高い半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の構造と製造工程を示す断面図。
【図２】第１の実施の形態に係る半導体装置の構造と製造工程の続きを示す断面図。
【図３】第１の実施の形態に係る半導体装置の多層Ｃｕ埋め込み配線の断面図。
【図４】第２の実施の形態のコンタクトホールと配線溝の形成方法を示す断面図。
【図５】従来のコンタクトホールと配線溝の形成方法を示す断面図。
【符号の説明】
１…シリコン基板
２、４，１２，１３…層間絶縁膜
３…Ｃｕ埋め込みシールド層
５…Ｃｕ埋め込みコンタクトホール
６…Ｃｕ埋め込みパッド
７、１４…Ｃｕ埋め込み配線
８…ＴａＮ電極
９、９ａ、９ｂ、９ｃ…Ｔａ2Ｏ5膜
１０、１０ａ、１０ｂ、１０ｃ…ＴａＮ膜
１１…窒化膜
１５、１６…インダクタのＣｕ埋め込みリード線
２０…ＳｉＯＮ反射防止膜
２１、３１…レジスト膜
３０…塗布型反射防止膜
Claims (13)
- 半導体基板上に形成されたキャパシタ、抵抗体、及びインダクタからなる受動素子を含む半導体装置において、
前記半導体装置は金属埋め込み多層配線を具備し、
前記受動素子が前記金属埋め込み多層配線の上部配線層に形成され、
前記半導体基板の上面に形成された能動素子と前記受動素子との間のクロストークを回避するシールド層が、前記受動素子が形成された前記上部配線層の下部の配線層に形成されることを特徴とする半導体装置。 - 前記キャパシタの電極と前記抵抗体の皮膜抵抗と前記インダクタのシールド層との内、少なくともいづれか２つは、同一の導電材料からなるひと続きの導電層が分割されてなることを特徴とする請求項１記載の半導体装置。
- 前記キャパシタと抵抗体のシールド層、及び、前記インダクタが、前記金属埋め込み多層配線と同様な金属埋め込み手段により形成されることを特徴とする請求項１記載の半導体装置。
- 前記金属埋め込み多層配線における埋め込み金属は、Ｃｕからなることを特徴とする請求項１記載の半導体装置。
- 前記インダクタのシールド層は、前記インダクタの直下部において分割配置されることを特徴とする請求項１記載の半導体装置。
- 前記シールド層の直下部に、前記半導体装置の能動素子が配置されることを特徴とする請求項１記載の半導体装置。
- 前記金属埋め込み多層配線において、コンタクトホールを開口する反射防止膜とこのコンタクトホールの上部に形成される配線溝を開口する反射防止膜とが同一の反射防止膜からなることを特徴とする請求項１記載の半導体装置。
- 前記同一の導電材料からなる一続きの導電層は、ＴａＮ、
ＴｉＡｌ、ＴｉＮ、及びＷＮのいづれか１つからなることを特徴とする請求項２記載の半導体装置。 - 前記反射防止膜は、ＳｉＯＮからなることを特徴とする請求項７記載の半導体装置。
- 半導体基板上に第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜に第１の金属埋め込み配線を形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
この第２の層間絶縁膜に第２の金属埋め込み配線を形成する工程と、
前記第２の層間絶縁膜の上面にキャパシタと抵抗体とインダクタのシールド層を形成する工程と、
前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
この第３の層間絶縁膜に第３の金属埋め込み配線を形成する工程と、
を含む半導体装置の製造方法において、
前記第１の金属埋め込み配線を形成する工程は、この第１の金属埋め込み配線の一部をなす金属埋め込みシールド層を形成する工程を含み、
前記キャパシタと抵抗体とインダクタのシールド層を形成する工程は、キャパシタの電極と抵抗体の皮膜抵抗とインダクタのシールド層との内、少なくともいずれか２つを、同一の導電材料からなる一続きの導電層を分割して形成する工程を含み、
前記第３の金属埋め込み配線を形成する工程は、この第３の金属埋め込み配線の一部をなす金属埋め込みインダクタを形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記半導体装置の製造方法において、金属埋め込み配線層を形成する工程は、
半導体基板上に層間絶縁膜を堆積する工程と、
この層間絶縁膜上に反射防止膜を堆積する工程と、
この反射防止膜上に第１のレジスト膜を塗布する工程と、
このレジスト膜にコンタクトホールのパターンを形成する工程と、
前記第１のレジスト膜をマスクとして前記反射防止膜をエッチングする工程と、
前記第１のレジスト膜と前記反射防止膜とをマスクとして前記層間絶縁膜をエッチングする工程と、
前記第１のレジスト膜を除去する工程と、
前記半導体基板上に第２のレジスト膜を塗布する工程と、
この第２のレジスト膜に配線溝のパターンを形成する工程と、
前記第２のレジスト膜をマスクとして前記反射防止膜をエッチングする工程と、
前記第２のレジスト膜と前記前記反射防止膜とをマスクとして前記層間絶縁膜に、この層間絶縁膜の厚さよりも浅い配線溝を形成するエッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記コンタクトホールと前記配線溝とに金属材料を埋め込む工程と、
を含むことを特徴とする請求項１０記載の半導体装置の製造方法。 - 前記層間絶縁膜上に反射防止膜を堆積する工程の替わりに、前記層間絶縁膜上に反射防止膜を塗布する工程が含まれることを特徴とする請求項１１記載の半導体装置の製造方法。
- 前記第２のレジスト膜を除去する工程に引き続き、前記反射防止膜を除去する工程が含まれることを特徴とする請求項１１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070937A JP3715502B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070937A JP3715502B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267320A JP2001267320A (ja) | 2001-09-28 |
| JP3715502B2 true JP3715502B2 (ja) | 2005-11-09 |
Family
ID=18589597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070937A Expired - Fee Related JP3715502B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3715502B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184945A (ja) * | 2000-12-11 | 2002-06-28 | Fuji Electric Co Ltd | 磁気素子一体型半導体デバイス |
| JP3746979B2 (ja) | 2001-10-03 | 2006-02-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6744129B2 (en) * | 2002-01-11 | 2004-06-01 | Microtune (San Diego), Inc. | Integrated ground shield |
| JP2003264235A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| FR2839581B1 (fr) * | 2002-05-07 | 2005-07-01 | St Microelectronics Sa | Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit |
| JP4229642B2 (ja) | 2002-06-18 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路用インダクタ及びその製造方法 |
| JP4355128B2 (ja) | 2002-07-04 | 2009-10-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4601247B2 (ja) * | 2002-12-26 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7087977B2 (en) | 2002-09-27 | 2006-08-08 | Renesas Technology Corp. | Semiconductor device including multiple wiring layers and circuits operating in different frequency bands |
| JP2004304162A (ja) * | 2003-03-17 | 2004-10-28 | Seiko Epson Corp | コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス |
| JP3987847B2 (ja) | 2003-10-17 | 2007-10-10 | Ｎｅｃエレクトロニクス株式会社 | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| JP2007251203A (ja) * | 2003-10-17 | 2007-09-27 | Nec Electronics Corp | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| SE0302810D0 (sv) * | 2003-10-24 | 2003-10-24 | Infineon Technologies Ag | Monolithically integrated circuit comprising a thin film resistor, and fabrication method thereof |
| JP4281584B2 (ja) | 2004-03-04 | 2009-06-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP4707330B2 (ja) * | 2004-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7741696B2 (en) * | 2004-05-13 | 2010-06-22 | St-Ericsson Sa | Semiconductor integrated circuit including metal mesh structure |
| US7271700B2 (en) * | 2005-02-16 | 2007-09-18 | International Business Machines Corporation | Thin film resistor with current density enhancing layer (CDEL) |
| WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
| JP4907609B2 (ja) * | 2008-07-14 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路用インダクタ及びその製造方法 |
| JP6396653B2 (ja) | 2013-10-30 | 2018-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI552174B (zh) * | 2014-01-02 | 2016-10-01 | 矽品精密工業股份有限公司 | 線路結構 |
| JP6557468B2 (ja) * | 2014-12-25 | 2019-08-07 | ローム株式会社 | チップ部品 |
| JP6888581B2 (ja) * | 2018-04-11 | 2021-06-16 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2000
- 2000-03-14 JP JP2000070937A patent/JP3715502B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001267320A (ja) | 2001-09-28 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040524 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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