JP3790469B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 85
- 239000000463 material Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229920000090 poly(aryl ether) Polymers 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 98
- 229910052751 metal Inorganic materials 0.000 description 73
- 239000002184 metal Substances 0.000 description 73
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 67
- 229910052814 silicon oxide Inorganic materials 0.000 description 67
- 238000000034 method Methods 0.000 description 53
- 230000004888 barrier function Effects 0.000 description 45
- 238000005530 etching Methods 0.000 description 40
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 33
- 230000035882 stress Effects 0.000 description 33
- 229910052802 copper Inorganic materials 0.000 description 32
- 239000010949 copper Substances 0.000 description 32
- 230000005012 migration Effects 0.000 description 31
- 238000013508 migration Methods 0.000 description 31
- 230000008569 process Effects 0.000 description 31
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 238000004088 simulation Methods 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000005498 polishing Methods 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 10
- 239000007787 solid Substances 0.000 description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳細には、ダマシンプロセスにより製造される半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の集積度の向上と共に、配線の微細化が要求されている。配線を形成する方法としては、アルミニウム膜上にバリアメタル層を形成し、これらアルミニウム膜とバリアメタル層とを直接パターニングして、アルミニウム配線を形成する方法がある。但し、この方法では、パターニングの際にアルミニウム膜のエッチングが横方向に進行するので、配線幅が不必要に狭くなるうえ、バリアメタル層がアルミニウム配線上に庇のように残存してしまう。このように、この方法では、配線を精密に加工するのが困難であり、配線の微細化を進めるのに限界が生じる。
【０００３】
これに対し、いわゆるダマシンプロセスでは、上記のように金属膜を直接パターニングしない。その代わり、絶縁膜をエッチングして溝を形成し、この溝に銅等の金属を埋め込むことで配線を形成する。エッチング対象が絶縁膜だから、ダマシンプロセスでは上記のような不都合が生じず、配線を所望に微細化することができる。しかも、ダマシンプロセスでは、アルミニウム配線よりも低抵抗の銅配線を形成することができるから、半導体装置の動作速度を速めることもできる。
【０００４】
係るダマシンプロセスは、大別すると、シングルダマシンプロセスとデュアルダマシンプロセスとに分けられる。
【０００５】
図２３は、シングルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。同図において、３は、バリアメタル層２と金属膜１とで構成される第１配線である。係る第１配線３は、絶縁膜１２の配線溝１２ａに埋め込まれる。
【０００６】
一方、８は、バリアメタル層６と金属膜７とで構成される第２配線であって、上側絶縁膜５の配線溝５ａに埋め込まれる。この第２配線８と、上述の第１配線３とは、導電性プラグ１１（以下プラグと言う）により電気的に接続される。係るプラグ１１は、バリアメタル層９と金属膜１０との２層構造を有し、下側絶縁膜４のビアホール４ａに埋め込まれる。
【０００７】
シングルダマシンプロセスで上記の構造を得るには、下側絶縁膜４を形成後、ビアホール４ａにプラグ１１を埋め込む。その後、下側絶縁膜４上に上側絶縁膜５を形成し、該上側絶縁膜５に配線溝５ａを形成する。そして、この配線溝５ａに、プラグ１１に繋がる第２配線８を埋め込む。
【０００８】
このように、シングルダマシンプロセスにおいては、プラグ１１と第２配線８とが別々に形成されるので、金属膜１０と金属膜７とがバリアメタル層６により隔離された構造となる。
【０００９】
一方、図２４は、デュアルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。同図において、図２３と同じ構成部材には図２３におけるのと同じ符号を付し、以下ではその説明を省略する。
【００１０】
デュアルダマシンプロセスでこの構造を得るには、下側絶縁膜４と上側絶縁膜５とを積層した後、これらの絶縁膜に配線溝５ａとビアホール４ａとを形成する。そして、この配線溝５ａとビアホール４ａの各内壁に、バリアメタル層１３を同時に形成する。その後、このバリアメタル層１３上に金属膜１４を形成することにより、プラグ１１と第２配線８とを同時に形成する。係るプラグ１１及び第２配線８は、いずれもバリアメタル層１３と金属膜１４との２層構造を有する。
【００１１】
このように、デュアルダマシンプロセスでは、プラグ１１と第２配線８とが同時に形成される。よって、プラグ１１と第２配線８とは、バリアメタル層により隔離されることなく、一体的に形成される。
【００１２】
上述した如く、シングルダマシンプロセス及びデュアルダマシンプロセスのいずれの場合であっても、配線を所望に微細化できるから、半導体装置の集積度を向上させることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、係る半導体装置には、ストレスマイグレーション耐性を向上させるという点で、なお改善の余地がある。ストレスマイグレーションとは、金属膜１４と絶縁体（上側絶縁膜５や下側絶縁膜４）との熱膨張率等の物性定数の差に起因して、ビアホール４ａ内で金属膜１４（場合によってはバリアメタル層１３も）が浮き上がり、プラグ１１と第１配線３とが接続不良を起こすことを言う。
【００１４】
ダマシンプロセスによってではなく、アルミニウム膜を直接パターニングすることによって形成したアルミニウム配線では、このストレスマイグレーションは配線長が長いほど生じやすいことが知られている。なお、本明細書において配線長とは、同一配線上の２つの隣接するプラグの中心間距離を言う（図２４参照）。
【００１５】
一方、ダマシンプロセスでは、ストレスマイグレーションがこのように配線長依存性を示すことは知られていない。
【００１６】
しかし、本願発明者は、ダマシンプロセスで形成された第２配線８も上述の配線長依存性を示し、配線長が長いほどストレスマイグレーションが生じ易いことを見出した。特に、本願発明者は、シングルダマシンプロセスと比較して、デュアルダマシンプロセスで形成された配線において、ストレスマイグレーションが生じ易いことを見出した。
【００１７】
これは、デュアルダマシンプロセスでは、図２４に示されるように、プラグ１１と第２配線８とが一体的に形成されるため、プラグ１１の金属膜１４が熱ストレスにより容易に第２配線８側に移動できるからである。係る事情は、プラグ１１と第２配線８とがバリアメタル層６（図２３参照）で隔離されるシングルダマシンプロセスでは生じ難い。
【００１８】
上記のようにストレスマイグレーションが生じ易いと、製造過程中の熱プロセスにおいて不良率が増大するから、半導体装置の製造コストが高くなるという不都合が生じる。
【００１９】
本発明は係る従来例の問題点に鑑みて創作されたものであり、従来よりもストレスマイグレーション耐性が向上された半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記した課題は、第１配線の表面と第１絶縁膜の表面とが連続した実質的平坦な表面の上に形成され、前記第１配線を覆う第２絶縁膜と、前記第２絶縁膜に形成される配線溝と、前記第２絶縁膜に形成され、前記配線溝から前記第１配線に至る接続孔と、前記第２絶縁膜に形成され、前記配線溝から前記第１配線の非形成領域に至るダミー接続孔と、前記第１配線と電気的に接続するように前記接続孔および前記配線溝に埋め込まれ、かつ前記ダミー接続孔にも埋め込まれてなり、その表面が前記第２絶縁膜の表面と連続した実質的平坦をなすように形成される第２配線とを備え、前記接続孔に埋め込まれた前記第２配線と、前記ダミー接続孔に埋め込まれた前記第２配線と、前記配線溝に埋め込まれた前記第２配線とが同一材料であり且つ一体化してなることを特徴とする半導体装置によって解決する。
【００２１】
本発明によれば、第２絶縁膜の接続孔に埋め込まれた部位の第２配線が導電性プラグとして供され、また、第２絶縁膜のダミー接続孔に埋め込まれた部位の第２配線が導電性ダミープラグとして供される。
【００２２】
以下では、これらのプラグ（導電性プラグと導電性ダミープラグとを含む）同士の位置関係を議論する場合があるが、係る議論は、上述の位置関係を接続孔（接続孔とダミー接続孔とを含む）同士の位置関係に置き換えても良いことに注意されたい。
【００２３】
本発明では、隣接する導電性プラグ間の距離で元々定義される第２配線の配線長が、導電性ダミープラグを設けることにより、当該導電性ダミープラグと導電性プラグとの距離に見かけ上短くされ、配線長が長い場合に頻発するストレスマイグレーションが低減される。
【００２４】
また、シミュレーション結果によれば、ベタ状の第２配線に導電性プラグを１つだけ設けた場合のように、第２配線の配線長が定義されない場合であっても、当該導電性プラグの周囲に導電性ダミープラグを複数設けることで、ストレスマイグレーションが低減されることが明らかとなった。
【００２５】
更に、第１配線の非形成領域にダミー配線を設け、第２絶縁膜のダミー接続孔をこのダミー配線に至るように形成しても良い。このようにすると、導電性ダミープラグがダミー配線に接続される。そして、ダミー配線を土台にするこの導電性ダミープラグによって、第２配線が強固に支持され得るから、第２絶縁膜と第２配線との積層体の機械的強度が高められる。
【００２６】
ダミー配線を設ける場合は、当該ダミー配線と第１配線とを合わせた配線占有率を面内略一定にするのが好適である。このようにすると、ＣＭＰ（化学機械研磨）を行う際、ダミー配線や第１配線の研磨後の高さを所望にコントロールし易くなる。
【００２７】
また、ストレスマイグレーションは、隣接する導電性ダミープラグ同士の間隔（すなわちダミー接続孔同士の間隔）ｐ1が１μｍ以下の範囲で好適に低減される。
【００２８】
特に、間隔ｐ1が０．６μｍ以下となると、ストレスマイグレーションが一層効果的に低減される。
【００２９】
同様に、隣接する導電性プラグと導電性ダミープラグ同士の間隔（すなわち接続孔とダミー接続孔同士の間隔）ｐ2を１μｍ以下としても、ストレスマイグレーションが好適に低減される。
【００３０】
そして、この間隔ｐ2を０．６μｍ以下とすると、ストレスマイグレーションが一層効果的に低減される。
【００３１】
また、一つの領域に第２配線が複数配置される場合は、隣接する第２配線の配線間容量を低減するのが好適である。これを行うには、一方の第２配線の一部の導電性プラグ又は導電性ダミープラグと、他方の第２配線の一部の導電性プラグ又は導電性ダミープラグとが、隣接する２つの第２配線のいずれか一方の延在方向の直交方向に隣り合わないようにすれば良い。このようにすると、隣接する第２配線の各プラグ（導電性プラグと導電性ダミープラグとを含む）が隣り合わないので、当該プラグ間の対向容量が低減されて、その対向容量により第２配線の配線間容量が増大するのが防がれる。
【００３２】
また、第２配線の上に、更に、この第２配線を覆う第３絶縁膜を形成しても良い。この場合、第２絶縁膜と同じように、この第３絶縁膜に配線溝、接続孔、及びダミー接続孔を形成し、これらに第３配線を埋め込む。
【００３３】
このように第３配線を設ける場合は、当該第３配線と先の第２配線との配線間容量を低減するのが好ましい。これを行うには、第３配線の上から見た場合に、第２配線の一部の導電性プラグ又は導電性ダミープラグと、第３配線の一部の導電性プラグ又は導電性ダミープラグとが、第２配線と第３配線のいずれか一方の延在方向の直交方向に隣り合わないようにすればよい。このようにすると、異なる配線（第２配線と第３配線）の各プラグ（導電性プラグと導電性ダミープラグとを含む）同士が隣り合わないので、当該プラグ間の対向容量が低減されて、その対向容量により第２配線と第３配線との配線間容量が増大するのが防がれる。
【００３４】
また、第１絶縁膜や第２絶縁膜としては、ポリアリールエーテル系材料からなる膜を有するものが好ましい。このような絶縁膜を使用することで、配線間容量が低減され、半導体装置が高速化される。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００３６】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【００３７】
図１において、２０は下地層である。この下地層２０は、例えばシリコンウエハ（半導体基板）の活性領域にＭＯＳＦＥＴを形成した後、その表面上に絶縁膜を形成し、この絶縁膜に導電性プラグを埋め込んだ構造を有する。係る下地層２０の上には、低誘電率絶縁膜２３（膜厚：約２５０ｎｍ）とシリコン酸化膜２４（膜厚：約２５０ｎｍ）とが積層される。そして、これら低誘電率絶縁膜２３とシリコン酸化膜２４により、第１絶縁膜９５が構成される。
【００３８】
本明細書で低誘電率膜とは、シリコン酸化膜の誘電率（４．１）よりも低い誘電率の絶縁膜を言う。そのような絶縁膜としては、例えば、ポリアリールエーテル系材料からなる絶縁膜がある。そして、このポリアリールエーテル系材料からなる絶縁膜としては、ＳｉＬＫ（ダウコーニング社の商標）がある。係るＳｉＬＫは、誘電率が低いため配線間容量を低減することができ、半導体装置を高速化することができる。
【００３９】
これら低誘電率絶縁膜２３とシリコン酸化膜２４には、各々開口２３ａ、２４ａが形成される。これらの開口２３ａ、２４ａの内壁には、バリアメタル層２１（膜厚：約５０ｎｍ）が形成される。係るバリアメタル層２１は、例えばＴａ（タンタル）等の高融点金属からなる。
【００４０】
２２はこのバリアメタル層２１上に形成された銅膜であり、係る銅膜２２とバリアメタル層２１とにより第１配線３６が構成される。バリアメタル層２１により、銅膜２２内の銅が低誘電率絶縁膜２３やシリコン酸化膜２４に拡散するのが防がれる。
【００４１】
係る第１配線３６を形成するには、まず、開口２３ａ、２４ａの各内壁にバリアメタル層２１を形成し、その上に銅膜２２を形成する。そして、シリコン酸化膜２４よりも上に形成されたこれらのバリアメタル層２１と銅膜２２とをＣＭＰ法（化学機械研磨法）により研磨して除去することで、上述の構造が得られる。ＣＭＰを行うので、第１配線３６と第１絶縁膜９５の各表面は実質的に平坦となる。
【００４２】
そして、これら第１配線３６と第１絶縁膜９５の各表面が連続した実質的平坦な表面上に第２絶縁膜２９が形成される。第１配線３６は、この第２絶縁膜２９によって覆われる。第２絶縁膜２９は、下側絶縁膜３８と上側絶縁膜２８とを積層してなるが、これらの絶縁膜３８、２８も種々の絶縁膜を積層してなる。例えば、下側絶縁膜３８は、シリコン窒化膜３７（膜厚：約５０ｎｍ）とシリコン酸化膜２５（膜厚：約７００ｎｍ）とを積層してなる。そして、上側絶縁膜２８は、低誘電率絶縁膜２６（膜厚：約２５０ｎｍ）とシリコン酸化膜２７（膜厚：約２５０ｎｍ）とを積層してなる。このうち、低誘電率絶縁膜２６としては、先の低誘電率膜２３と同様の材料を使用することができ、例えばＳｉＬＫ等を使用し得る。
【００４３】
２８ａは、上側絶縁膜２８に形成された配線溝である。この配線溝２８ａは、低誘電率絶縁膜２６とシリコン酸化膜２７の各開口２６ｂ、２７ｂにより構成される。下側絶縁膜３８には、この配線溝２８ａから第１配線３６に至るビアホール（接続孔）３８ａと、配線溝２８ａから第１配線３６の非形成領域に至るダミービアホール（ダミー接続孔）３８ｂとが形成される。これらビアホール３８ａ及びダミービアホール３８ｂは、いずれもシリコン窒化膜３７とシリコン酸化膜２５の各開口３７ａ、２５ａにより構成される。
【００４４】
３０は、ビアホール３８ａ、及びダミービアホール３８ｂの各内壁に形成されるバリアメタル層（膜厚：約５０ｎｍ）であり、例えばＴａ（タンタル）等の高融点金属からなる。このバリアメタル層３０は、ビアホール３８ａの底に露出する第１配線３６上にも形成される。そして、上述のビアホール３８ａ、ダミービアホール３８ｂ、及び配線溝２８ａには、バリアメタル層３０を介して銅膜３１が埋め込まれる。
【００４５】
３９は、配線溝２８ａに埋め込まれた第２配線であり、バリアメタル層３０と銅膜３１との２層構造を有する。そして、この第２配線３９上には、シリコン窒化膜６３が形成される。
【００４６】
第２配線３９は、ビアホール３８ａ及びダミービアホール３８ｂにも埋め込まれる。第２配線３９において、ビアホール３８ａに埋め込まれた部位は、導電性プラグ３２（以下プラグと言う）として供される。一方、第２配線３９において、ダミービアホール３８ｂに埋め込まれた部位は、導電性ダミープラグ（以下ダミープラグと言う）として供される。
【００４７】
なお、以下では、プラグ（プラグ３２とダミープラグ３４とを含む）同士の位置関係を議論する場合があるが、係る位置関係は、ホール（ビアホール３８ａとダミービアホール３８ｂとを含む）同士の位置関係に置き換えられることに注意されたい。
【００４８】
この半導体装置は、後述の如く、デュアルダマシンプロセスにより製造される。従って、第２配線３９は、プラグ３２及びダミープラグ３４と一体化してなる。係る特徴は、配線とプラグとの間にバリアメタル層が介在するシングルダマシンプロセスには見られない。
【００４９】
また、プラグ３２は、第１配線３６にも電気的に接続されて、当該第１配線３６と第２配線３９とを電気的に接続するように機能する。
【００５０】
一方、ダミープラグ３４は本発明の一特徴をなす。図中、Ｌは、隣接するプラグ３２、３２の中心間距離である。ダミープラグ３４が無い場合は、このＬが第２配線３９の配線長となる。
【００５１】
ところが、本発明の如く、ダミービアホール３８ｂを設け、そこにダミープラグ３４を埋め込むと、隣接するプラグ（プラグ３２とダミープラグ３４とを含む）間の距離が、見かけ上Ｌ１やＬ２となり、先のＬよりも短くなる。よって、本発明では、配線長が長い場合に頻発するストレスマイグレーションを抑えることができ、ビアホール３８ａ内において銅膜３１が浮き上がるのが抑えられ、プラグ３２と第１配線３６との接続不良を防止できる。これにより、熱プロセスにおける半導体装置の不良率が低下するから、結果的に半導体装置の歩留まりが向上し、半導体装置の製造コストを削減することができる。
【００５２】
また、ダミープラグ３４を設けた部位においては、第２配線３９の断面積が増えるので、配線抵抗も減少させることができる。これにより、半導体装置を高速化させることも可能となる。
【００５３】
更に、このダミープラグ３４は、電子と共に第２配線３９中を移動する銅原子の供給源ともなり得るから、銅原子が不足して第２配線３９が断線する所謂エレクトロマイグレーションも防止できる。
【００５４】
ダミービアホール３８ｂの個数は限定されない。任意個数のダミービアホール３８ｂを設けることで、上述の利点を得ることができる。
【００５５】
図１において、４０は、第１配線３６とは異電位の異電位配線である。上述のダミービアホール３８ｂは、この異電位配線４０を外して形成するのが好ましい。これは、ダミープラグ３４が異電位配線４０に接続されると、第１配線３６と異電位配線４０とが電気的に接続されてしまい、回路が所望に機能しなくなるからである。
【００５６】
なお、各プラグの平面配置は図２のようになる。図２は、本実施形態に係る半導体装置の平面図である。同図では、各プラグの配置を見やすくするため、下地層２０（図１参照）や各絶縁膜を省いてある。また、先の図１は、図２のＩ−Ｉ線断面図に相当する。
【００５７】
次に、本実施形態に関し、本願発明者が行ったシミュレーション結果について、図１９（ａ）〜（ｂ）及び図２０（ａ）〜（ｂ）を参照して説明する。
【００５８】
図１９（ａ）は、本実施形態に係る半導体装置の第１のシミュレーション結果について示すグラフであり、図１９（ｂ）は、そのシミュレーションで使用したモデルの断面図である。そして、図２０（ａ）は、本実施形態に係る半導体装置の第２のシミュレーション結果について示すグラフであり、図２０（ｂ）は、そのシミュレーションで使用したモデルの断面図である。
【００５９】
図１９（ａ）〜（ｂ）及び図２０（ａ）〜（ｂ）のシミュレーションでは、隣接するプラグ３２、３２の中心間距離（すなわち配線長）を１０μｍに固定した。そして、プラグ３２及びダミープラグの３４のモデルとして、直径が０．１５μｍで高さが０．４２μｍの円柱を使用した。
【００６０】
第１のシミュレーション（図１９（ａ）〜（ｂ））では、隣接するダミープラグ３４間のピッチ（間隔）ｐ1を変化させ、プラグ３２の上面と下面における応力の垂直成分の差Δσを見た。差Δσが大きいと、プラグ３２にかかる垂直方向の力が大きくなるから、プラグ３２が第１配線３６（図１参照）から剥がれやすくなる。換言するなら、差Δσが大きいと、ストレスマイグレーションが生じやすい。
【００６１】
図１９（ａ）から分かるように、ピッチｐ1が１μｍより小さい範囲で差Δσが減少傾向にあり、ストレスマイグレーションが生じ難くなる。特に、ピッチｐ1が０．６μｍ以下になると、差Δσが急激に小さくなる。よって、ストレスマイグレーションを防ぐには、ピッチｐ1は１μｍ以下が好適である。そして、ストレスマイグレーションを一層効果的に防ぐには、ピッチｐ1は０．６μｍ以下が好適である。
【００６２】
また、第２のシミュレーション（図２０（ａ）〜（ｂ））では、第１ピッチｐ2（隣接するプラグ３２とダミープラグ３４の間隔）を変化させ、上述の差Δσの第１ピッチ依存性を見た。なお、隣接するダミープラグ３４同士の間隔は、０．３μｍに固定している。
【００６３】
図２０（ａ）から分かるように、差Δσは、第１ピッチｐ2が１μｍより小さい範囲で減少傾向にあり、ストレスマイグレーションが生じ難くなる。特に、第１ピッチｐ2が０．６μｍ以下になると、差Δσが急激に小さくなる。よって、ストレスマイグレーションを防ぐには、第１ピッチｐ2は１μｍ以下が好適である。そして、ストレスマイグレーションを一層効果的に防ぐには、第１ピッチｐ2は０．６μｍ以下が好適である。
【００６４】
（２）第２の実施形態
図３は、本実施形態に係る半導体装置の断面図である。図３において、図１で説明した部材には図１と同様の符号を付し、以下ではその説明を省略する。
【００６５】
本実施形態では、図３に示す如く、第１配線３６の非形成領域にダミー配線４１を設け、ダミービアホール３８ｂをこのダミー配線４１に至るように形成する。そして、ダミープラグ３４をこのダミー配線４１に接続するように形成する。なお、配線の非形成領域とは、配線が形成される層内において、当該配線が形成されない領域を言う。このダミー配線４１も、第１配線３９と同様に、バリアメタル層２１と銅膜２２との２層構造を有する。
【００６６】
これによれば、ダミー配線４１を土台にするダミープラグ３４によって第２配線３９が強固に支持され得るから、第２絶縁膜２９と第２配線３９との積層体の機械的強度を高めることができる。係る利点は、第２絶縁膜２９全体の誘電率を下げるべく、ＳｉＬＫ等からなる低誘電率絶縁膜をシリコン酸化膜２５に代えて使用した場合に特に有用である。この場合に本実施形態を適用すると、低誘電率絶縁膜の機械的強度の弱さに起因して、当該低誘電率絶縁膜と第２配線３９との積層体の強度が落ちるのを防ぐことができる。
【００６７】
なお、本実施形態での各プラグの平面配置は図４のようになる。図４は、本実施形態に係る半導体装置の平面図である。同図では、各プラグの配置を見やすくするため、下地層２０（図３参照）や各絶縁膜を省いてある。また、先の図３は、図４のII−II線断面図に相当する。
【００６８】
（３）第３の実施形態
図５（ａ）〜（ｃ）は、本実施形態に係る半導体装置の平面図である。これらの図では、各プラグの平面配置や第２配線３９の平面形状を見やすくするため、下地層２０（図１、３参照）や各絶縁膜を省いてある。
【００６９】
上記第１及び第２の実施の形態では、図２や図４で示したように、第２配線３９の平面形状はライン状であった。しかし、第２配線３９の平面形状はライン状に限定されない。その平面形状は、図５（ａ）〜（ｃ）に示すようなベタ状でも良い。
【００７０】
図５（ａ）は、ベタ状の第２配線３９の中央付近にプラグ３２を設け、当該プラグ３２の周囲にダミープラグ３４を複数設けた例である。
【００７１】
図５（ｂ）は、ベタ状の第２配線３９の一縁部にプラグ３２を設け、その一縁部の近傍にダミープラグ３４を複数設けた例である。
【００７２】
また、図５（ｃ）は、ベタ状の第２配線３９の一隅にプラグ３２を設け、その一隅の近傍にダミープラグ３４を複数設けた例である。
【００７３】
図５（ａ）〜（ｃ）のいずれの例でも、第１の実施の形態と同様の利点を得ることができる。
【００７４】
次に、本実施形態に関し、本願発明者が行ったシミュレーション結果について、図２１（ａ）〜（ｃ）及び図２２を参照して説明する。
【００７５】
図２１（ａ）〜（ｃ）は、シミュレーションで使用したモデルの平面図である。
【００７６】
図２１（ａ）は、ダミープラグ３４を設けず、ベタ状の第２配線３９にプラグ３２を単独で設けた場合である。
【００７７】
図２１（ｂ）は、プラグ３２の周囲に１重のダミープラグ３４を設けた場合である。
【００７８】
そして、図２１（ｃ）は、プラグ３２の周囲にダミープラグ３４を２重に設けた場合である。
【００７９】
図２１（ａ）〜（ｃ）のいずれの場合においても、プラグ３２及びダミープラグの３４のモデルとして、直径が０．１５μｍで高さが０．４２μｍの円柱を使用した。また、第２配線３９の幅は２μｍに固定した。そして、隣接するプラグ（プラグ３２及びプラグ３４を含む）の間隔は、０．３μｍに固定した。
【００８０】
シミュレーション結果は図２２の通りである。図２２において、縦軸のΔσの意味は、図１９で説明したのと同様であり、それはプラグ３２の上面と下面における応力の垂直成分の差を意味する。
【００８１】
図２２から分かるように、プラグ３２を単独で設けた場合（図２１（ａ）参照）は、差Δσが大きく、ストレスマイグレーションが生じやすい。一方、ダミープラグ３４を１重及び２重に設けた場合（図２１（ｂ）及び（ｃ）参照）は、単独で設けた場合よりも差Δσが小さくなり、ストレスマイグレーションが生じにくいことが分かる。
【００８２】
よって、ベタ状の第２配線３９にプラグ３２を１つだけ設けた場合のように、第２配線３９の配線長が定義されない場合であっても、プラグ３２の周囲にダミープラグ３４を複数設けることで、ストレスマイグレーションを低減することができる。このことは、換言するなら、ビアホール３８ａの周囲にダミービアホール３８ｂを複数設けることで、ストレスマイグレーションが低減されることを意味する。
【００８３】
（４）第４の実施の形態
図６は、本実施形態に係る半導体装置の平面図である。図６では、各プラグや第２配線３９の平面配置を見やすくするため、下地層２０（図１、３参照）や各絶縁膜を省いてある。また、図７は、図６のIII−III線断面図である。後述のように、本実施形態は、半導体装置の動作速度を速めるのに好適である。
【００８４】
図６に示すように、本実施形態では、１つの領域Ａに第２配線３９が間隔を置いて複数配置される。そして、隣接する２つの第２配線３９において、一方の第２配線３９のダミープラグ３４と、他方の第２配線３９のダミープラグ３４とが、第２配線３９の延在方向の直交方向に隣り合わない。ここで、延在方向とは、隣接する２つの第２配線のいずれか一方の延在方向を言う。
【００８５】
これによれば、隣接する第２配線３９のダミープラグ３４同士が隣り合わないので、当該ダミープラグ３４間の対向容量が低減され、その対向容量により第２配線３９間の配線間容量が増大してしまうのを防ぐことができる。
【００８６】
上記では、ダミープラグ３４同士の対向容量を考えた。しかしながら、上記はプラグ３２にも適用し得る。プラグ３２に適用することで、隣接する第２配線３９のプラグ３２同士の対向容量も低減できる。更に、異種のプラグ（プラグ３２とダミープラグ３４）に上記を適用すれば、プラグ３２とダミープラグ３４の対向容量も低減できる。
【００８７】
上記の利点を得るために対象となるプラグ３２及びダミープラグ３４の数は限定されない。各第２配線３９の一部のプラグ３２又はダミープラグ３４に上記を適用することで、第２配線３９の配線間容量を低減できる。
【００８８】
（５）第５の実施の形態
図８は、本実施形態に係る半導体装置の断面図である。同図において、上記で既に説明した部材には上記と同様の符号を付し、以下ではその説明を省略する。
【００８９】
第１〜第４の実施の形態では、配線は、第１配線３６と第２配線３９の２層であったが、配線の層数は２層に限定されない。本実施形態では、図８に示すように、第２配線３９よりも上に更に第３配線５１を設け、配線の層数を３層にする。
【００９０】
この第３配線５１は、銅膜７１とバリアメタル層７２との２層構造を有し、配線溝６９ａに埋め込まれる。係る配線溝６９ａは、上側絶縁膜６９に形成される。この上側絶縁膜６９は、低誘電率絶縁膜６５（膜厚：約２５０ｎｍ）とシリコン酸化膜６６（膜厚：約２５０ｎｍ）とにより構成される。このうち、低誘電率絶縁膜６５としては、既に説明した低誘電率膜２３、２６と同様の材料を使用することができ、例えばＳｉＬＫ等を使用し得る。そして、先の配線溝６９ａは、これら低誘電率絶縁膜６５とシリコン酸化膜６６の各開口６５ｂ、６６ｂにより構成される。
【００９１】
図中、６８は、シリコン窒化膜６３（膜厚：約５０ｎｍ）とシリコン酸化膜６４（膜厚：約７００ｎｍ）とにより構成される下側絶縁膜である。
【００９２】
６８ａは、ビアホール（接続孔）であって、第２配線３９に至るように下側絶縁膜６８に形成される。係るビアホール６８ａは、シリコン窒化膜６３とシリコン酸化膜６４の各開口６３ａ、６４ａにより構成される。
【００９３】
また、６８ｂはダミービアホール（ダミー接続孔）であって、第２配線３９の非形成領域に至るように、下側絶縁膜６８に形成される。係るダミービアホール６８ｂは、シリコン窒化膜６３とシリコン酸化膜６４の各開口６３ｂ、６４ｂにより構成される。
【００９４】
第３配線５１は、これらビアホール６８ａ及びダミービアホール６８ｂにも埋め込まれる。以下では、第３配線５１において、ビアホール６８ａに埋め込まれた部位をプラグ５３と称し、ダミービアホール６８ａに埋め込まれた部位をダミープラグ５２と称す。
【００９５】
そして、上述の下側絶縁膜６８と上側絶縁膜６９とにより、第３絶縁膜７０が構成される。なお、７３は、第３配線５１を覆うシリコン窒化膜である。
【００９６】
図９は、本実施形態に係る半導体装置の平面図である。
【００９７】
第３配線５１の平面形状は限定されない。第３配線５１は、ライン状であっても良いし、図９のようにベタ状であっても良い。
【００９８】
図９において、６０は、第２配線３９及び第３配線５１とは異電位の異電位配線であって、第２配線３９と同一層内に形成される。第３配線５１のダミープラグ５２は、この異電位配線６０を外して形成するのが好ましい。これは、ダミープラグ５２が異電位配線６０に接続されると、第２配線３９と異電位配線６０とが電気的に接続されてしまい、回路が所望に機能しなくなるからである。
【００９９】
そして、６１は、第２配線３９と同一層内に形成されたダミー配線である。ダミープラグ５２は、このダミー配線６１に接続されても良い。このように接続すると、第２の実施形態と同じ理由により、シリコン酸化膜６４（図８参照）と第３配線５１との積層体の機械的強度を高めることができる。
【０１００】
また、図１０は、本実施形態に係る別の半導体装置の平面図である。そして、図１１は、図１０のIV−IV線断面図である。
【０１０１】
第４の実施の形態では、同一層内の配線間容量（すなわち第２配線３９同士の容量）を低減することについて説明した。配線間容量は、同一層内だけでなく、異層間でも低減するのが好ましい。
【０１０２】
本実施形態では、この異層間の配線間容量を低減するため、各プラグを図１０のように配置する。係る配置によれば、第３配線５１の上から見た場合に、第２配線３９のダミープラグ３４と、第３配線５１のダミープラグ５２とは、第２配線３９の延在方向の直交方向に隣り合わない。なお、第２配線３９の延在方向に代えて、第３配線５１の延在方向を考えても、以下の議論は成立する。
【０１０３】
これによれば、第２配線３９のダミープラグ３４と、第３配線５１のダミープラグ５２とが隣り合わないので、当該ダミープラグ３４、５２間の対向容量が低減され、その対向容量により第２配線３９と第３配線５１との配線間容量が増大してしまうのを防ぐことができる。
【０１０４】
上記では、ダミープラグ３４、５２間の対向容量を考えた。しかしながら、上記と同様のことをプラグ３２、５３に適用すれば、これらのプラグ３２、５３間の対向容量も低減できる。更に、異種のプラグ（プラグ３２とダミープラグ５２、又はプラグ５３とダミープラグ３４）に上記を適用すれば、これらのプラグ間の対向容量も低減できる。
【０１０５】
上記の利点を得るために対象となるプラグ３２、５３及びダミープラグ３４、５２の数は限定されない。第２配線３９及び第３配線５１の一部のプラグ３２、５１及び一部のダミープラグ３４、５２に上記を適用することで、第２配線３９と第３配線５１との配線間容量を低減できる。
【０１０６】
（６）製造方法の説明
次に、上述の半導体装置の製造方法について、図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、及び図１６を参照して説明する。図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、及び図１６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図である。この製造方法は、配線とプラグとが一体的に形成される所謂デュアルダマシンプロセスである。
【０１０７】
まず最初に、図１２（ａ）に示すように、下地層２０上に低誘電率絶縁膜２３（膜厚：約２５０ｎｍ）を形成する。この下地層２０は、例えばシリコンウエハ（半導体基板）の活性領域にＭＯＳＦＥＴを形成した後、その表面上に絶縁膜を形成し、この絶縁膜に導電性プラグを埋め込んだ構造を有する。
【０１０８】
また、低誘電率絶縁膜２３としては、ＳｉＬＫを使用し得る。ＳｉＬＫは、スピンコートにより塗布された後、４００℃、３０分程度の熱処理により硬化される。
【０１０９】
その後、この低誘電率絶縁膜２３上に、シリコン酸化膜２４（膜厚：約２５０ｎｍ）を形成する。シリコン酸化膜２４を形成するには、例えば、公知のプラズマＣＶＤ法（プラズマ化学的気相成長法）が使用される。
【０１１０】
そして、このシリコン酸化膜２４上にフォトレジスト層５４を形成する。フォトレジスト層５４には、フォトリソグラフィにより、配線パターン形状を有する開口５４ａが形成される。
【０１１１】
次いで、図１２（ｂ）に示すように、フォトレジスト層５４をエッチングマスクにし、シリコン酸化膜２４をエッチングする。このエッチングにより、開口５４ａがシリコン酸化膜２４に転写され、開口２４ａがシリコン酸化膜２４に形成される。また、このエッチングは、ＲＩＥ（Reactive Ion Etching）により行われ、それにはＣＦ系のエッチングガスが使用される。
【０１１２】
その後、シリコン酸化膜２４をエッチングマスクにし、低誘電率絶縁膜２３をエッチングする。このエッチングにより、開口２４ａが低誘電率絶縁膜２３に転写され、開口２３ａが低誘電率絶縁膜２３に形成される。また、このエッチングにおけるエッチングガスとしては、Ｈ2とＮＨ3との混合ガスをプラズマ化したものが使用される。係るエッチングガスに対し、フォトレジスト層５４は、低誘電率絶縁膜２３と略同程度のエッチングレートを有する。よって、低誘電率絶縁膜２３がエッチングされるのと同時に、フォトレジスト層５４が除去される。
【０１１３】
続いて、図１２（ｃ）に示すように、露出面全体にバリアメタル層２１（膜厚：約５０ｎｍ）を形成する。係るバリアメタル層２１は、例えばＴａ（タンタル）等の高融点金属からなり、スパッタリング等により形成される。
【０１１４】
その後、このバリアメタル層２１上に銅膜２２を形成する。銅膜２２は、スパッタリングにより形成され、開口２３ａ、２４ａを埋め尽くす程度の膜厚（約１５００ｎｍ）を有する。銅膜２２の形成方法は限定されない。上記に代えて、銅のシード層をバリアメタル層２１上に薄厚に形成し、このシード層を給電層にして、電解めっきにより銅膜２２を形成しても良い。
【０１１５】
次に、図１２（ｄ）に示すように、ＣＭＰ法（化学機械研磨法）により銅膜２２の表面を平坦化すると共に、シリコン酸化膜２４上の不要な銅膜２２とバリアメタル層２１とを除去する。これにより、開口２３ａ、２４ａ内にのみ銅膜２２とバリアメタル層２１とが残存する。残存する銅膜２２とバリアメタル層２１とは、第１配線３６及びダミー配線４１を構成する。このＣＭＰによって、第１配線３６と第１絶縁膜９５の各表面が連続した実質的に平坦な表面が得られる。
【０１１６】
ところで、上記のＣＭＰを好適に行うには、これら第１配線３６とダミー配線４１とを合わせた配線占有率が面内で略一定であるのが好ましい。なお、本明細書で配線占有率とは、配線層内に任意面積Ａの仮想領域（形状は限定されない）を設定し、当該領域内の配線の全面積Ｂを面積Ａで割った値（Ｂ／Ａ）を言う。
【０１１７】
もし、図１７のように配線の粗密が極端だと、この配線占有率は、配線が密な部位と疎な部位とで大きく異なるので、面内で一定であるとは言えない。この場合では、密な部位ではＣＭＰの研磨剤が第１配線３６やダミー配線４１に分散するため、研磨量が低くなり、研磨後の配線の高さが高くなる。一方、疎な部位では、研磨剤が第１配線３６に集中するため、研磨量が大きくなり、研磨後の配線の高さが低くなる。このように、配線占有率が面内で一定でないと、配線の高さにばらつきが生じ、配線の高さをコントロールするのが困難となる。
【０１１８】
これに対し、図１２（ｄ）のように配線占有率が略一定であると、研磨剤が第１配線３６やダミー配線４１に均等に分散するから、面内で研磨量がばらつくことがなく、配線の高さが所望にコントロールし易くなる。
【０１１９】
上述のようにＣＭＰを行った後は、図１３（ａ）に示す工程が行われる。この工程では、シリコン窒化膜３７（膜厚：約５０ｎｍ）を、第１配線３６とダミー配線４１とを覆うように形成する。このシリコン窒化膜３７は、例えば公知のプラズマＣＶＤ法により形成される。
【０１２０】
そして、このシリコン窒化膜３７上に、シリコン酸化膜２５（膜厚：約１２００ｎｍ）を形成する。このシリコン酸化膜２５も公知のプラズマＣＶＤ法により形成され、それを形成後、ＣＭＰ法によりその表面を平坦化する。このＣＭＰにより、シリコン酸化膜２５の残厚は約７００ｎｍ程度になる。これらシリコン窒化膜３７と残存するシリコン酸化膜２５とにより、下側絶縁膜３８が構成される。
【０１２１】
次いで、シリコン酸化膜２５上に、低誘電率絶縁膜２６（膜厚：約２５０ｎｍ）と、シリコン酸化膜２７（膜厚：約２５０ｎｍ）と、金属膜５５とを積層する。これらのうち、低誘電率絶縁膜２６とシリコン酸化膜２７とにより、上側絶縁膜２８が構成される。
【０１２２】
低誘電率絶縁膜２６としては、ＳｉＬＫ等を使用し得る。また、シリコン酸化膜２７は、公知のプラズマＣＶＤ法により形成される。そして、金属膜５５は、例えばＴｉＮ等から成り、スパッタリング等により形成される。なお、金属膜５５に代えて、シリコン窒化膜等のように、シリコン酸化膜とエッチング選択比がとれる膜を使用しても良い。
【０１２３】
そして、金属膜５５を形成後、その上にフォトレジスト層５６を形成する。係るフォトレジスト層５６には、フォトリソグラフィにより、配線パターン形状を有する開口５６ａが開口される。
【０１２４】
続いて、図１３（ｂ）に示すように、フォトレジスト層５６をエッチングマスクにして金属膜５５をエッチングする。これにより、開口５６ａが金属膜５５に転写され、開口５５ａが金属膜５５に形成される。このエッチングは、ＲＩＥにより行われ、Ｃｌ系のエッチングガスが使用される。このエッチングを終了後、フォトレジスト層５６は、Ｏ2プラズマを使用したアッシングにより除去される。
【０１２５】
次に、図１３（ｃ）に示すように、新たなフォトレジスト層５７を形成する。フォトレジスト層５７を形成する部位は、金属膜５５上と、開口５５ａから露出するシリコン酸化膜２７上である。このフォトレジスト層５７には、フォトリソグラフィにより、ビアパターン形状を有する開口５７ａが形成される。
【０１２６】
次いで、図１４（ａ）に示すように、フォトレジスト層５７をエッチングマスクにし、シリコン酸化膜２７をエッチングする。係るエッチングはＲＩＥにより行われ、ＣＦ系のエッチングガスが使用される。このエッチングガスに対し、低誘電率絶縁膜２６はエッチング耐性を有するから、エッチングは低誘電率絶縁膜２６の表面上で停止する。そして、このエッチングにより、フォトレジスト層５７の開口５７ａがシリコン酸化膜２７に転写され、開口２７ａがシリコン酸化膜２７に形成される。
【０１２７】
続いて、図１４（ｂ）に示すように、シリコン酸化膜２７をエッチングマスクにし、低誘電率絶縁膜２６をエッチングする。これにより、開口２７ａが低誘電率絶縁膜２６に転写され、開口２６ａが低誘電率絶縁膜２６に形成される。このエッチングは、Ｈ2とＮＨ3との混合ガスをエッチングガスとして使用するＲＩＥにより行われる。係るエッチングガスに対し、フォトレジスト層５７（図１４（ａ）参照）は、低誘電率絶縁膜２６と略同程度のエッチングレートを有する。よって、低誘電率絶縁膜２６がエッチングされるのと同時に、フォトレジスト層５７が除去される。
【０１２８】
次に、図１４（ｃ）に示すように、金属膜５５をエッチングマスクにし、シリコン酸化膜２７をエッチングする。これにより、開口５５ａがシリコン酸化膜２７に転写され、開口２７ｂがシリコン酸化膜２７に形成される。このエッチングは、ＣＦ系のエッチングガスを使用したＲＩＥにより行われる。
【０１２９】
このとき、低誘電率絶縁膜２６の開口２６ａから露出しているシリコン酸化膜２５も同時にエッチングされる。よって、開口２６ａがシリコン酸化膜２５に転写され、開口２５ａがシリコン酸化膜２５に形成される。
【０１３０】
次いで、図１５（ａ）に示すように、シリコン酸化膜２７をエッチングマスクにし、低誘電率絶縁膜２６をエッチングする。これにより、シリコン酸化膜２７の開口２７ｂが低誘電率絶縁膜２６に転写され、開口２６ｂが低誘電率絶縁膜２６に形成される。このエッチングは、Ｈ2とＮＨ3との混合ガスをエッチングガスとして使用するＲＩＥにより行われる。
【０１３１】
その後、シリコン酸化膜２５をエッチングマスクにし、シリコン窒化膜３７をエッチングする。このエッチングにより、シリコン酸化膜２５の開口２５ａがシリコン窒化膜３７に転写され、開口３７ａがシリコン窒化膜３７に形成される。
【０１３２】
なお、低誘電率絶縁膜２６とシリコン窒化膜３７のエッチングは、どちらを先に行っても良い。
【０１３３】
ここまでの工程により、ビアホール３８ａ、ダミービアホール３８ｂ、及び配線溝２８ａが完成する。このうち、配線溝２８ａは、開口２７ｂ及び２６ｂにより構成される。一方、ビアホール３８ａ、及びダミービアホール３８ｂは、いずれも開口２５ａ及び３７ａにより構成される。
【０１３４】
ビアホール３８ａは、配線溝２８ａから第１配線３６に至るように形成される。そして、ダミービアホール３８ｂは、第１配線３６の非形成領域に至るように形成しても良いし、ダミー配線４１に至るように形成しても良い。
【０１３５】
次に、図１５（ｂ）に示すように、バリアメタル層３０を形成する。このバリアメタル層３０の形成部位は、金属膜５５上、配線溝２８ａの内壁、ビアホール３８ａの内壁（底面も含む）、及びダミービアホール３８ｂの内壁（底面も含む）である。バリアメタル層３０は、例えばＴａ（タンタル）等の高融点金属からなり、スパッタリング等により形成される。
【０１３６】
その後、このバリアメタル３０層上に、スパッタリングにより銅膜３１（膜厚：約１５００ｎｍ）を形成する。銅膜３１の形成方法はこれに限定されない。例えば、バリアメタル層３０上に銅のシード層を薄厚に形成し、このシード層を給電層にして、電界めっきにより銅膜３１を形成しても良い。
【０１３７】
次いで、図１５（ｃ）に示すように、ＣＭＰ法により、シリコン酸化膜２７よりも上に形成された銅膜３１、バリアメタル層３０、及び金属膜５５を研磨して除去する。研磨されずに残存するバリアメタル層３０と銅膜３１とは、第２配線３９を構成する。そして、第２配線３９において、ビアホール３８ａに埋め込まれた部位はプラグとして供され、ダミービアホール３８ｂに埋め込まれた部位はダミープラグとして供される。また、このＣＭＰによって、第２配線３９と第２絶縁膜２９の各表面が連続した実質的に平坦な表面が得られる。
【０１３８】
続いて、図１６に示すように、第２配線３９上にシリコン窒化膜６３を形成する。このシリコン窒化膜６３は、公知のプラズマＣＶＤ法により形成される。
【０１３９】
以上により、本発明の実施の形態に係る半導体装置が完成する
なお、上記では、配線の層数が２層（第１配線３６、第２配線３９）の構造を得たが、上記と同様の方法を繰り返すことにより、配線は何層にも積層することができる。以下では、配線の層数が４層の場合について説明する。
【０１４０】
図１８は、このように配線を４層にした場合の断面図である。この例では、シリコン基板９６の所定領域に素子分離用溝が形成される。そして、この素子分離用溝に、酸化シリコン等の絶縁物が埋め込まれ、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁領域８０が形成されている。
【０１４１】
素子分離絶縁領域８０で画定されたウエル８１の活性領域上に、絶縁ゲート電極８４、サイドウォールスペーサ８３が形成され、その両側にソース／ドレイン領域Ｓ／Ｄがイオン注入により形成される。絶縁ゲート電極８４を覆うように、エッチングストッパ膜８２が形成され、その上に層間絶縁膜８７が形成される。層間絶縁膜８７、エッチングストッパ膜８２を貫通して、導電性プラグがバリアメタル層８５と金属膜８６とにより形成される。本実施形態や、本発明の各実施形態における下地層２０は、例えば上述の部材により構成される。
【０１４２】
そして、この層間絶縁膜８７上に、既述の方法で第１絶縁膜９５を形成し、それに第１配線３６を埋め込む。
【０１４３】
続いて、この第１配線３６上に、第２絶縁膜２９を既述の如く形成し、そこに第２配線３９を埋め込む。既述の如く、第２配線３９を埋め込んだ後は、第２配線３９と第２絶縁膜２９の各表面が連続した実質的に平坦な表面が得られる。
【０１４４】
この第２配線３９上に、シリコン窒化膜６３とシリコン酸化膜６４とを形成する。そして、ＣＭＰを行うことにより、このシリコン酸化膜６４の表面を研磨して平坦化する。
【０１４５】
次いで、このシリコン酸化膜６４上に、低誘電率絶縁膜６５とシリコン酸化膜６６とを形成する。このうち、低誘電率絶縁膜６５としてはＳｉＬＫ等を使用し得る。そして、シリコン酸化膜６６は、公知のプラズマＣＶＤ法により形成される。シリコン窒化膜６３、シリコン酸化膜６４、低誘電率絶縁膜６５、及びシリコン酸化膜６６により、第３絶縁膜７０が構成される。
【０１４６】
そして、第２配線３９を第２絶縁膜２９に埋め込む方法（既述）と同様な方法で、この第３絶縁膜７０に第３配線５１を埋め込む。第３配線３９を埋め込んだ後にはＣＭＰが行われるから、第３配線５１と第３絶縁膜７０の各表面が連続した実質的に平坦な表面が得られる。
【０１４７】
次いで、この第３配線７０上に、シリコン窒化膜７３とシリコン酸化膜８８とを積層する。これらは公知プラズマＣＶＤ法により形成される。そして、ＣＭＰを行うことにより、このシリコン酸化膜８８の表面を研磨して平坦化する。これらシリコン窒化膜７３とシリコン酸化膜８８とにより、下側絶縁膜９７が構成される。
【０１４８】
次に、この下側絶縁膜９７上に、低誘電率絶縁膜８９とシリコン酸化膜９０とを積層する。このうち、低誘電率絶縁膜８９としてはＳｉＬＫ等を使用し得る。そして、シリコン酸化膜９０は、公知のプラズマＣＶＤ法により形成される。これら低誘電率絶縁膜８９とシリコン酸化膜９０とにより上側絶縁膜９８が構成される。また、この上側絶縁膜９８と下側絶縁膜９７とにより、第４絶縁膜９９が構成される。
【０１４９】
そして、第２配線３９を第２絶縁膜２９に埋め込む方法（既述）と同様な方法で、この第４絶縁膜９９に第４配線９４を埋め込む。係る第４配線９４は、バリアメタル層９２と銅膜９３との２層構造を有し、このうちバリアメタル層９２は、例えばＴａ（タンタル）等の高融点金属からなる。第４配線９４を埋め込んだ後にはＣＭＰが行われるから、第４配線９４と第４絶縁膜９９の各表面が連続した実質的に平坦な表面が得られる。そして最後に、第４配線９４を保護すべく、この第４配線９４上にシリコン窒化膜９１を形成する。
【０１５０】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【０１５１】
例えば、上記各実施形態において、銅膜２２、３１、７１、９３に代えて、アルミニウム膜を使用しても良い。
【０１５２】
更に、上側絶縁膜２８は、低誘電率絶縁膜２６とシリコン酸化膜２７との積層構造に限定されない。上側絶縁膜２８は、下側絶縁膜３８のように、シリコン窒化膜とシリコン酸化膜との積層体であっても良い。
【０１５３】
以下、本発明の特徴を付記する。
【０１５４】
（付記１）（１） 第１配線の表面と第１絶縁膜の表面とが連続した実質的平坦な表面の上に形成され、前記第１配線を覆う第２絶縁膜と、
前記第２絶縁膜に形成される配線溝と、
前記第２絶縁膜に形成され、前記配線溝から前記第１配線に至る接続孔と、
前記第２絶縁膜に形成され、前記配線溝から前記第１配線の非形成領域に至るダミー接続孔と、
前記第１配線と電気的に接続するように前記接続孔および前記配線溝に埋め込まれ、かつ前記ダミー接続孔にも埋め込まれてなり、その表面が前記第２絶縁膜の表面と連続した実質的平坦をなすように形成される第２配線とを備えた半導体装置。
【０１５５】
（付記２） 前記第１配線の非形成領域にダミー配線を設け、前記ダミー接続孔を前記ダミー配線に至るように形成したことを特徴とする付記１に記載の半導体装置。（２）
（付記３） 前記第１配線と前記ダミー配線とを合わせた配線占有率が面内略一定であることを特徴とする付記２に記載の半導体装置。（３）
（付記４） 隣接する前記ダミー接続孔同士の間隔が１μｍ以下であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。（４）
（付記５） 隣接する前記ダミー接続孔同士の間隔が０．６μｍ以下であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。（５）
（付記６） 隣接する前記接続孔と前記ダミー接続孔との間隔が１μｍ以下であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。（６）
（付記７） 隣接する前記接続孔と前記ダミー接続孔との間隔が０．６μｍ以下であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。（７）
（付記８） 前記接続孔に埋め込まれた前記第２配線と、前記ダミー接続孔に埋め込まれた前記第２配線と、前記配線溝に埋め込まれた前記第２配線とが一体化してなることを特徴とする付記１乃至付記７に記載の半導体装置。
【０１５６】
（付記９） 一つの領域に前記第２配線が複数配置され、隣接する２つの前記第２配線において、一方の前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔と、他方の前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔とが、前記２つの第２配線のいずれか一方の延在方向の直交方向に隣り合わないことを特徴とする付記１乃至付記８のいずれかに記載の半導体装置（８）
（付記１０） 前記第２配線上に、更に、
前記第２配線を覆う第３絶縁膜と、
前記第３絶縁膜に形成される配線溝と、
前記第３絶縁膜に形成され、該第３絶縁膜の配線溝から前記第２配線に至る接続孔と、
前記第２絶縁膜に形成され、該第３絶縁膜の配線溝から前記第２配線の非形成領域に至るダミー接続孔と、
前記第２配線と電気的に接続するように前記第３絶縁膜の接続孔および配線溝に埋め込まれ、かつ前記第３絶縁膜のダミー接続孔にも埋め込まれてなり、その表面が前記第３絶縁膜の表面と連続した実質的平坦をなすように形成される第３配線とを備え、
前記第３配線の上から見た場合に、前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔と、前記第３配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔とが、前記第２配線と前記第３配線のいずれか一方の延在方向の直交方向に隣り合わないことを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。（９）
（付記１１） 前記第２配線がベタ状であることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置。
【０１５７】
（付記１２） 前記接続孔の周囲に前記ダミー接続孔を複数設けたことを特徴とする付記１１に記載の半導体装置。
【０１５８】
（付記１３） 前記第２絶縁膜が、ポリアリールエーテル系材料からなる膜を有することを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置。（１０）
（付記１４） 前記第２絶縁膜が、前記接続孔と前記ダミー接続孔とが形成される下側絶縁膜と、前記配線溝が形成される上側絶縁膜とを有し、
前記上側絶縁膜が、前記ポリアリールエーテル系材料からなる膜を有することを特徴とする付記１３に記載の半導体装置。
【０１５９】
（付記１５） 前記第１配線又は前記第２配線が、銅又はアルミニウムを有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置。
【０１６０】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、第２絶縁膜にダミー接続孔を設け、そこに第２配線を埋め込み導電性ダミープラグにしたことで、ストレスマイグレーション耐性を向上させることができる。
【０１６１】
また、第１配線の非形成領域にダミー配線を設け、ダミー接続孔をこのダミー配線に至るように形成し、導電性ダミープラグをこのダミー配線に接続すると、絶縁膜と第２配線との積層体の機械的強度を高めることができる。
【０１６２】
このダミー配線は、それと第１配線とを合わせた配線占有率が面内略一定となるように設けることで、ＣＭＰの際、ダミー配線や第１配線の研磨後の高さを所望にコントロールし易くなる。
【０１６３】
また、隣接するダミー接続孔同士の間隔ｐ1を１μｍ以下にすることで、ストレスマイグレーションを好適に低減することができる。
【０１６４】
特に、間隔ｐ1が０．６μｍ以下となると、ストレスマイグレーションを一層効果的に低減できる。
【０１６５】
同様に、隣接する接続孔とダミー接続孔同士の間隔ｐ2を１μｍ以下としても、ストレスマイグレーションを好適に低減することができる。
【０１６６】
そして、この間隔ｐ2を０．６μｍ以下とすると、ストレスマイグレーションを一層効果的に低減することができる。
【０１６７】
また、隣接する第２配線において、導電性プラグや導電性ダミープラグが隣り合わないように第２配線を複数設けることで、隣接する第２配線間の配線間容量を低減することができる。
【０１６８】
更に、第２配線よりも上に、導電性プラグ及び導電性ダミープラグに接続した第３配線を配置しても良い。この場合、第３配線の上から見た場合に、第２配線と第３配線の各導電性プラグや導電性ダミープラグが隣り合わないように上記第３配線を設けることで、第２配線と第３配線との配線間容量を低減することができる。
【０１６９】
そして、絶縁膜として低誘電率絶縁膜を有するものを用いると、配線間容量を低減でき、半導体装置を高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の平面図である。
【図５】本発明の第３の実施の形態に係る半導体装置の平面図である。
【図６】本発明の第４の実施の形態に係る半導体装置の平面図である。
【図７】図６のIII−III線断面図である。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図９】本発明の第５の実施の形態に係る半導体装置の平面図である。
【図１０】本発明の第５の実施の形態に係る別の半導体装置の平面図である。
【図１１】図１０のIV−IV線断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１４】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１６】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１７】本発明の実施の形態に係る半導体装置の製造方法において、配線の粗密が極端な場合の不都合について示す断面図である。
【図１８】本発明の実施の形態に係る半導体装置の製造方法において、配線を４層形成した場合の断面図である。
【図１９】図１９（ａ）は、本発明の第１の実施の形態に係る半導体装置の第１のシミュレーション結果について示すグラブであり、図１９（ｂ）は、そのシミュレーションで使用したモデルの断面図である。
【図２０】図２０（ａ）は、本発明の第１の実施の形態に係る半導体装置の第２のシミュレーション結果について示すグラブであり、図２０（ｂ）は、そのシミュレーションで使用したモデルの断面図である。
【図２１】本発明の第３の実施の形態に係る半導体装置のシミュレーションで使用したモデルの平面図である。
【図２２】本発明の第３の実施の形態に係る半導体装置のシミュレーション結果について示すグラブである。
【図２３】シングルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。
【図２４】デュアルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。
【符号の説明】
１、７、１０、１４・・・金属膜、
２、６、９、１３、２１、３０、７２、８５、９２・・・バリアメタル層、
３、３６・・・第１配線、
４、３８、６８、９７・・・下側絶縁膜、
４ａ、３８ａ、６８ａ・・・ビアホール
５、２８、６９、９８・・・上側絶縁膜、
５ａ、２８ａ、６９ａ・・・配線溝、
８、３９・・・第２配線、
１１、３２、５３・・・プラグ、
１２・・・絶縁膜、
２０・・・下地層、
２２、３１、７１、９３・・・銅膜、
２３、２６、６５、８９・・・低誘電率絶縁膜、
２４、２５、２７、６４、６６、８８、９０・・・シリコン酸化膜、
２９・・・第２絶縁膜、
３４、５２・・・ダミープラグ、
３７、６３、７３、９１・・・シリコン窒化膜、
３８ｂ、６８ｂ・・・ダミービアホール、
４０、６０・・・異電位配線、
４１、６１・・・ダミー配線、
５４、５７・・・フォトレジスト層、
５５・・・金属膜、
８０・・・素子分離絶縁領域、
８１・・・ウエル、
８２・・・エッチングストッパ膜、
８３・・・サイドウォールスペーサ、
８４・・・絶縁ゲート電極、
８６・・・金属膜、
８７・・・層間絶縁膜、
９４・・・第４配線、
９５・・・第１絶縁膜、
９６・・・シリコン基板、
９９・・・第４絶縁膜９９、
Ｓ／Ｄ・・・ソース／ドレイン領域。
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳細には、ダマシンプロセスにより製造される半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の集積度の向上と共に、配線の微細化が要求されている。配線を形成する方法としては、アルミニウム膜上にバリアメタル層を形成し、これらアルミニウム膜とバリアメタル層とを直接パターニングして、アルミニウム配線を形成する方法がある。但し、この方法では、パターニングの際にアルミニウム膜のエッチングが横方向に進行するので、配線幅が不必要に狭くなるうえ、バリアメタル層がアルミニウム配線上に庇のように残存してしまう。このように、この方法では、配線を精密に加工するのが困難であり、配線の微細化を進めるのに限界が生じる。
【０００３】
これに対し、いわゆるダマシンプロセスでは、上記のように金属膜を直接パターニングしない。その代わり、絶縁膜をエッチングして溝を形成し、この溝に銅等の金属を埋め込むことで配線を形成する。エッチング対象が絶縁膜だから、ダマシンプロセスでは上記のような不都合が生じず、配線を所望に微細化することができる。しかも、ダマシンプロセスでは、アルミニウム配線よりも低抵抗の銅配線を形成することができるから、半導体装置の動作速度を速めることもできる。
【０００４】
係るダマシンプロセスは、大別すると、シングルダマシンプロセスとデュアルダマシンプロセスとに分けられる。
【０００５】
図２３は、シングルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。同図において、３は、バリアメタル層２と金属膜１とで構成される第１配線である。係る第１配線３は、絶縁膜１２の配線溝１２ａに埋め込まれる。
【０００６】
一方、８は、バリアメタル層６と金属膜７とで構成される第２配線であって、上側絶縁膜５の配線溝５ａに埋め込まれる。この第２配線８と、上述の第１配線３とは、導電性プラグ１１（以下プラグと言う）により電気的に接続される。係るプラグ１１は、バリアメタル層９と金属膜１０との２層構造を有し、下側絶縁膜４のビアホール４ａに埋め込まれる。
【０００７】
シングルダマシンプロセスで上記の構造を得るには、下側絶縁膜４を形成後、ビアホール４ａにプラグ１１を埋め込む。その後、下側絶縁膜４上に上側絶縁膜５を形成し、該上側絶縁膜５に配線溝５ａを形成する。そして、この配線溝５ａに、プラグ１１に繋がる第２配線８を埋め込む。
【０００８】
このように、シングルダマシンプロセスにおいては、プラグ１１と第２配線８とが別々に形成されるので、金属膜１０と金属膜７とがバリアメタル層６により隔離された構造となる。
【０００９】
一方、図２４は、デュアルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。同図において、図２３と同じ構成部材には図２３におけるのと同じ符号を付し、以下ではその説明を省略する。
【００１０】
デュアルダマシンプロセスでこの構造を得るには、下側絶縁膜４と上側絶縁膜５とを積層した後、これらの絶縁膜に配線溝５ａとビアホール４ａとを形成する。そして、この配線溝５ａとビアホール４ａの各内壁に、バリアメタル層１３を同時に形成する。その後、このバリアメタル層１３上に金属膜１４を形成することにより、プラグ１１と第２配線８とを同時に形成する。係るプラグ１１及び第２配線８は、いずれもバリアメタル層１３と金属膜１４との２層構造を有する。
【００１１】
このように、デュアルダマシンプロセスでは、プラグ１１と第２配線８とが同時に形成される。よって、プラグ１１と第２配線８とは、バリアメタル層により隔離されることなく、一体的に形成される。
【００１２】
上述した如く、シングルダマシンプロセス及びデュアルダマシンプロセスのいずれの場合であっても、配線を所望に微細化できるから、半導体装置の集積度を向上させることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、係る半導体装置には、ストレスマイグレーション耐性を向上させるという点で、なお改善の余地がある。ストレスマイグレーションとは、金属膜１４と絶縁体（上側絶縁膜５や下側絶縁膜４）との熱膨張率等の物性定数の差に起因して、ビアホール４ａ内で金属膜１４（場合によってはバリアメタル層１３も）が浮き上がり、プラグ１１と第１配線３とが接続不良を起こすことを言う。
【００１４】
ダマシンプロセスによってではなく、アルミニウム膜を直接パターニングすることによって形成したアルミニウム配線では、このストレスマイグレーションは配線長が長いほど生じやすいことが知られている。なお、本明細書において配線長とは、同一配線上の２つの隣接するプラグの中心間距離を言う（図２４参照）。
【００１５】
一方、ダマシンプロセスでは、ストレスマイグレーションがこのように配線長依存性を示すことは知られていない。
【００１６】
しかし、本願発明者は、ダマシンプロセスで形成された第２配線８も上述の配線長依存性を示し、配線長が長いほどストレスマイグレーションが生じ易いことを見出した。特に、本願発明者は、シングルダマシンプロセスと比較して、デュアルダマシンプロセスで形成された配線において、ストレスマイグレーションが生じ易いことを見出した。
【００１７】
これは、デュアルダマシンプロセスでは、図２４に示されるように、プラグ１１と第２配線８とが一体的に形成されるため、プラグ１１の金属膜１４が熱ストレスにより容易に第２配線８側に移動できるからである。係る事情は、プラグ１１と第２配線８とがバリアメタル層６（図２３参照）で隔離されるシングルダマシンプロセスでは生じ難い。
【００１８】
上記のようにストレスマイグレーションが生じ易いと、製造過程中の熱プロセスにおいて不良率が増大するから、半導体装置の製造コストが高くなるという不都合が生じる。
【００１９】
本発明は係る従来例の問題点に鑑みて創作されたものであり、従来よりもストレスマイグレーション耐性が向上された半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記した課題は、第１配線の表面と第１絶縁膜の表面とが連続した実質的平坦な表面の上に形成され、前記第１配線を覆う第２絶縁膜と、前記第２絶縁膜に形成される配線溝と、前記第２絶縁膜に形成され、前記配線溝から前記第１配線に至る接続孔と、前記第２絶縁膜に形成され、前記配線溝から前記第１配線の非形成領域に至るダミー接続孔と、前記第１配線と電気的に接続するように前記接続孔および前記配線溝に埋め込まれ、かつ前記ダミー接続孔にも埋め込まれてなり、その表面が前記第２絶縁膜の表面と連続した実質的平坦をなすように形成される第２配線とを備え、前記接続孔に埋め込まれた前記第２配線と、前記ダミー接続孔に埋め込まれた前記第２配線と、前記配線溝に埋め込まれた前記第２配線とが同一材料であり且つ一体化してなることを特徴とする半導体装置によって解決する。
【００２１】
本発明によれば、第２絶縁膜の接続孔に埋め込まれた部位の第２配線が導電性プラグとして供され、また、第２絶縁膜のダミー接続孔に埋め込まれた部位の第２配線が導電性ダミープラグとして供される。
【００２２】
以下では、これらのプラグ（導電性プラグと導電性ダミープラグとを含む）同士の位置関係を議論する場合があるが、係る議論は、上述の位置関係を接続孔（接続孔とダミー接続孔とを含む）同士の位置関係に置き換えても良いことに注意されたい。
【００２３】
本発明では、隣接する導電性プラグ間の距離で元々定義される第２配線の配線長が、導電性ダミープラグを設けることにより、当該導電性ダミープラグと導電性プラグとの距離に見かけ上短くされ、配線長が長い場合に頻発するストレスマイグレーションが低減される。
【００２４】
また、シミュレーション結果によれば、ベタ状の第２配線に導電性プラグを１つだけ設けた場合のように、第２配線の配線長が定義されない場合であっても、当該導電性プラグの周囲に導電性ダミープラグを複数設けることで、ストレスマイグレーションが低減されることが明らかとなった。
【００２５】
更に、第１配線の非形成領域にダミー配線を設け、第２絶縁膜のダミー接続孔をこのダミー配線に至るように形成しても良い。このようにすると、導電性ダミープラグがダミー配線に接続される。そして、ダミー配線を土台にするこの導電性ダミープラグによって、第２配線が強固に支持され得るから、第２絶縁膜と第２配線との積層体の機械的強度が高められる。
【００２６】
ダミー配線を設ける場合は、当該ダミー配線と第１配線とを合わせた配線占有率を面内略一定にするのが好適である。このようにすると、ＣＭＰ（化学機械研磨）を行う際、ダミー配線や第１配線の研磨後の高さを所望にコントロールし易くなる。
【００２７】
また、ストレスマイグレーションは、隣接する導電性ダミープラグ同士の間隔（すなわちダミー接続孔同士の間隔）ｐ1が１μｍ以下の範囲で好適に低減される。
【００２８】
特に、間隔ｐ1が０．６μｍ以下となると、ストレスマイグレーションが一層効果的に低減される。
【００２９】
同様に、隣接する導電性プラグと導電性ダミープラグ同士の間隔（すなわち接続孔とダミー接続孔同士の間隔）ｐ2を１μｍ以下としても、ストレスマイグレーションが好適に低減される。
【００３０】
そして、この間隔ｐ2を０．６μｍ以下とすると、ストレスマイグレーションが一層効果的に低減される。
【００３１】
また、一つの領域に第２配線が複数配置される場合は、隣接する第２配線の配線間容量を低減するのが好適である。これを行うには、一方の第２配線の一部の導電性プラグ又は導電性ダミープラグと、他方の第２配線の一部の導電性プラグ又は導電性ダミープラグとが、隣接する２つの第２配線のいずれか一方の延在方向の直交方向に隣り合わないようにすれば良い。このようにすると、隣接する第２配線の各プラグ（導電性プラグと導電性ダミープラグとを含む）が隣り合わないので、当該プラグ間の対向容量が低減されて、その対向容量により第２配線の配線間容量が増大するのが防がれる。
【００３２】
また、第２配線の上に、更に、この第２配線を覆う第３絶縁膜を形成しても良い。この場合、第２絶縁膜と同じように、この第３絶縁膜に配線溝、接続孔、及びダミー接続孔を形成し、これらに第３配線を埋め込む。
【００３３】
このように第３配線を設ける場合は、当該第３配線と先の第２配線との配線間容量を低減するのが好ましい。これを行うには、第３配線の上から見た場合に、第２配線の一部の導電性プラグ又は導電性ダミープラグと、第３配線の一部の導電性プラグ又は導電性ダミープラグとが、第２配線と第３配線のいずれか一方の延在方向の直交方向に隣り合わないようにすればよい。このようにすると、異なる配線（第２配線と第３配線）の各プラグ（導電性プラグと導電性ダミープラグとを含む）同士が隣り合わないので、当該プラグ間の対向容量が低減されて、その対向容量により第２配線と第３配線との配線間容量が増大するのが防がれる。
【００３４】
また、第１絶縁膜や第２絶縁膜としては、ポリアリールエーテル系材料からなる膜を有するものが好ましい。このような絶縁膜を使用することで、配線間容量が低減され、半導体装置が高速化される。
【００３５】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００３６】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【００３７】
図１において、２０は下地層である。この下地層２０は、例えばシリコンウエハ（半導体基板）の活性領域にＭＯＳＦＥＴを形成した後、その表面上に絶縁膜を形成し、この絶縁膜に導電性プラグを埋め込んだ構造を有する。係る下地層２０の上には、低誘電率絶縁膜２３（膜厚：約２５０ｎｍ）とシリコン酸化膜２４（膜厚：約２５０ｎｍ）とが積層される。そして、これら低誘電率絶縁膜２３とシリコン酸化膜２４により、第１絶縁膜９５が構成される。
【００３８】
本明細書で低誘電率膜とは、シリコン酸化膜の誘電率（４．１）よりも低い誘電率の絶縁膜を言う。そのような絶縁膜としては、例えば、ポリアリールエーテル系材料からなる絶縁膜がある。そして、このポリアリールエーテル系材料からなる絶縁膜としては、ＳｉＬＫ（ダウコーニング社の商標）がある。係るＳｉＬＫは、誘電率が低いため配線間容量を低減することができ、半導体装置を高速化することができる。
【００３９】
これら低誘電率絶縁膜２３とシリコン酸化膜２４には、各々開口２３ａ、２４ａが形成される。これらの開口２３ａ、２４ａの内壁には、バリアメタル層２１（膜厚：約５０ｎｍ）が形成される。係るバリアメタル層２１は、例えばＴａ（タンタル）等の高融点金属からなる。
【００４０】
２２はこのバリアメタル層２１上に形成された銅膜であり、係る銅膜２２とバリアメタル層２１とにより第１配線３６が構成される。バリアメタル層２１により、銅膜２２内の銅が低誘電率絶縁膜２３やシリコン酸化膜２４に拡散するのが防がれる。
【００４１】
係る第１配線３６を形成するには、まず、開口２３ａ、２４ａの各内壁にバリアメタル層２１を形成し、その上に銅膜２２を形成する。そして、シリコン酸化膜２４よりも上に形成されたこれらのバリアメタル層２１と銅膜２２とをＣＭＰ法（化学機械研磨法）により研磨して除去することで、上述の構造が得られる。ＣＭＰを行うので、第１配線３６と第１絶縁膜９５の各表面は実質的に平坦となる。
【００４２】
そして、これら第１配線３６と第１絶縁膜９５の各表面が連続した実質的平坦な表面上に第２絶縁膜２９が形成される。第１配線３６は、この第２絶縁膜２９によって覆われる。第２絶縁膜２９は、下側絶縁膜３８と上側絶縁膜２８とを積層してなるが、これらの絶縁膜３８、２８も種々の絶縁膜を積層してなる。例えば、下側絶縁膜３８は、シリコン窒化膜３７（膜厚：約５０ｎｍ）とシリコン酸化膜２５（膜厚：約７００ｎｍ）とを積層してなる。そして、上側絶縁膜２８は、低誘電率絶縁膜２６（膜厚：約２５０ｎｍ）とシリコン酸化膜２７（膜厚：約２５０ｎｍ）とを積層してなる。このうち、低誘電率絶縁膜２６としては、先の低誘電率膜２３と同様の材料を使用することができ、例えばＳｉＬＫ等を使用し得る。
【００４３】
２８ａは、上側絶縁膜２８に形成された配線溝である。この配線溝２８ａは、低誘電率絶縁膜２６とシリコン酸化膜２７の各開口２６ｂ、２７ｂにより構成される。下側絶縁膜３８には、この配線溝２８ａから第１配線３６に至るビアホール（接続孔）３８ａと、配線溝２８ａから第１配線３６の非形成領域に至るダミービアホール（ダミー接続孔）３８ｂとが形成される。これらビアホール３８ａ及びダミービアホール３８ｂは、いずれもシリコン窒化膜３７とシリコン酸化膜２５の各開口３７ａ、２５ａにより構成される。
【００４４】
３０は、ビアホール３８ａ、及びダミービアホール３８ｂの各内壁に形成されるバリアメタル層（膜厚：約５０ｎｍ）であり、例えばＴａ（タンタル）等の高融点金属からなる。このバリアメタル層３０は、ビアホール３８ａの底に露出する第１配線３６上にも形成される。そして、上述のビアホール３８ａ、ダミービアホール３８ｂ、及び配線溝２８ａには、バリアメタル層３０を介して銅膜３１が埋め込まれる。
【００４５】
３９は、配線溝２８ａに埋め込まれた第２配線であり、バリアメタル層３０と銅膜３１との２層構造を有する。そして、この第２配線３９上には、シリコン窒化膜６３が形成される。
【００４６】
第２配線３９は、ビアホール３８ａ及びダミービアホール３８ｂにも埋め込まれる。第２配線３９において、ビアホール３８ａに埋め込まれた部位は、導電性プラグ３２（以下プラグと言う）として供される。一方、第２配線３９において、ダミービアホール３８ｂに埋め込まれた部位は、導電性ダミープラグ（以下ダミープラグと言う）として供される。
【００４７】
なお、以下では、プラグ（プラグ３２とダミープラグ３４とを含む）同士の位置関係を議論する場合があるが、係る位置関係は、ホール（ビアホール３８ａとダミービアホール３８ｂとを含む）同士の位置関係に置き換えられることに注意されたい。
【００４８】
この半導体装置は、後述の如く、デュアルダマシンプロセスにより製造される。従って、第２配線３９は、プラグ３２及びダミープラグ３４と一体化してなる。係る特徴は、配線とプラグとの間にバリアメタル層が介在するシングルダマシンプロセスには見られない。
【００４９】
また、プラグ３２は、第１配線３６にも電気的に接続されて、当該第１配線３６と第２配線３９とを電気的に接続するように機能する。
【００５０】
一方、ダミープラグ３４は本発明の一特徴をなす。図中、Ｌは、隣接するプラグ３２、３２の中心間距離である。ダミープラグ３４が無い場合は、このＬが第２配線３９の配線長となる。
【００５１】
ところが、本発明の如く、ダミービアホール３８ｂを設け、そこにダミープラグ３４を埋め込むと、隣接するプラグ（プラグ３２とダミープラグ３４とを含む）間の距離が、見かけ上Ｌ１やＬ２となり、先のＬよりも短くなる。よって、本発明では、配線長が長い場合に頻発するストレスマイグレーションを抑えることができ、ビアホール３８ａ内において銅膜３１が浮き上がるのが抑えられ、プラグ３２と第１配線３６との接続不良を防止できる。これにより、熱プロセスにおける半導体装置の不良率が低下するから、結果的に半導体装置の歩留まりが向上し、半導体装置の製造コストを削減することができる。
【００５２】
また、ダミープラグ３４を設けた部位においては、第２配線３９の断面積が増えるので、配線抵抗も減少させることができる。これにより、半導体装置を高速化させることも可能となる。
【００５３】
更に、このダミープラグ３４は、電子と共に第２配線３９中を移動する銅原子の供給源ともなり得るから、銅原子が不足して第２配線３９が断線する所謂エレクトロマイグレーションも防止できる。
【００５４】
ダミービアホール３８ｂの個数は限定されない。任意個数のダミービアホール３８ｂを設けることで、上述の利点を得ることができる。
【００５５】
図１において、４０は、第１配線３６とは異電位の異電位配線である。上述のダミービアホール３８ｂは、この異電位配線４０を外して形成するのが好ましい。これは、ダミープラグ３４が異電位配線４０に接続されると、第１配線３６と異電位配線４０とが電気的に接続されてしまい、回路が所望に機能しなくなるからである。
【００５６】
なお、各プラグの平面配置は図２のようになる。図２は、本実施形態に係る半導体装置の平面図である。同図では、各プラグの配置を見やすくするため、下地層２０（図１参照）や各絶縁膜を省いてある。また、先の図１は、図２のＩ−Ｉ線断面図に相当する。
【００５７】
次に、本実施形態に関し、本願発明者が行ったシミュレーション結果について、図１９（ａ）〜（ｂ）及び図２０（ａ）〜（ｂ）を参照して説明する。
【００５８】
図１９（ａ）は、本実施形態に係る半導体装置の第１のシミュレーション結果について示すグラフであり、図１９（ｂ）は、そのシミュレーションで使用したモデルの断面図である。そして、図２０（ａ）は、本実施形態に係る半導体装置の第２のシミュレーション結果について示すグラフであり、図２０（ｂ）は、そのシミュレーションで使用したモデルの断面図である。
【００５９】
図１９（ａ）〜（ｂ）及び図２０（ａ）〜（ｂ）のシミュレーションでは、隣接するプラグ３２、３２の中心間距離（すなわち配線長）を１０μｍに固定した。そして、プラグ３２及びダミープラグの３４のモデルとして、直径が０．１５μｍで高さが０．４２μｍの円柱を使用した。
【００６０】
第１のシミュレーション（図１９（ａ）〜（ｂ））では、隣接するダミープラグ３４間のピッチ（間隔）ｐ1を変化させ、プラグ３２の上面と下面における応力の垂直成分の差Δσを見た。差Δσが大きいと、プラグ３２にかかる垂直方向の力が大きくなるから、プラグ３２が第１配線３６（図１参照）から剥がれやすくなる。換言するなら、差Δσが大きいと、ストレスマイグレーションが生じやすい。
【００６１】
図１９（ａ）から分かるように、ピッチｐ1が１μｍより小さい範囲で差Δσが減少傾向にあり、ストレスマイグレーションが生じ難くなる。特に、ピッチｐ1が０．６μｍ以下になると、差Δσが急激に小さくなる。よって、ストレスマイグレーションを防ぐには、ピッチｐ1は１μｍ以下が好適である。そして、ストレスマイグレーションを一層効果的に防ぐには、ピッチｐ1は０．６μｍ以下が好適である。
【００６２】
また、第２のシミュレーション（図２０（ａ）〜（ｂ））では、第１ピッチｐ2（隣接するプラグ３２とダミープラグ３４の間隔）を変化させ、上述の差Δσの第１ピッチ依存性を見た。なお、隣接するダミープラグ３４同士の間隔は、０．３μｍに固定している。
【００６３】
図２０（ａ）から分かるように、差Δσは、第１ピッチｐ2が１μｍより小さい範囲で減少傾向にあり、ストレスマイグレーションが生じ難くなる。特に、第１ピッチｐ2が０．６μｍ以下になると、差Δσが急激に小さくなる。よって、ストレスマイグレーションを防ぐには、第１ピッチｐ2は１μｍ以下が好適である。そして、ストレスマイグレーションを一層効果的に防ぐには、第１ピッチｐ2は０．６μｍ以下が好適である。
【００６４】
（２）第２の実施形態
図３は、本実施形態に係る半導体装置の断面図である。図３において、図１で説明した部材には図１と同様の符号を付し、以下ではその説明を省略する。
【００６５】
本実施形態では、図３に示す如く、第１配線３６の非形成領域にダミー配線４１を設け、ダミービアホール３８ｂをこのダミー配線４１に至るように形成する。そして、ダミープラグ３４をこのダミー配線４１に接続するように形成する。なお、配線の非形成領域とは、配線が形成される層内において、当該配線が形成されない領域を言う。このダミー配線４１も、第１配線３９と同様に、バリアメタル層２１と銅膜２２との２層構造を有する。
【００６６】
これによれば、ダミー配線４１を土台にするダミープラグ３４によって第２配線３９が強固に支持され得るから、第２絶縁膜２９と第２配線３９との積層体の機械的強度を高めることができる。係る利点は、第２絶縁膜２９全体の誘電率を下げるべく、ＳｉＬＫ等からなる低誘電率絶縁膜をシリコン酸化膜２５に代えて使用した場合に特に有用である。この場合に本実施形態を適用すると、低誘電率絶縁膜の機械的強度の弱さに起因して、当該低誘電率絶縁膜と第２配線３９との積層体の強度が落ちるのを防ぐことができる。
【００６７】
なお、本実施形態での各プラグの平面配置は図４のようになる。図４は、本実施形態に係る半導体装置の平面図である。同図では、各プラグの配置を見やすくするため、下地層２０（図３参照）や各絶縁膜を省いてある。また、先の図３は、図４のII−II線断面図に相当する。
【００６８】
（３）第３の実施形態
図５（ａ）〜（ｃ）は、本実施形態に係る半導体装置の平面図である。これらの図では、各プラグの平面配置や第２配線３９の平面形状を見やすくするため、下地層２０（図１、３参照）や各絶縁膜を省いてある。
【００６９】
上記第１及び第２の実施の形態では、図２や図４で示したように、第２配線３９の平面形状はライン状であった。しかし、第２配線３９の平面形状はライン状に限定されない。その平面形状は、図５（ａ）〜（ｃ）に示すようなベタ状でも良い。
【００７０】
図５（ａ）は、ベタ状の第２配線３９の中央付近にプラグ３２を設け、当該プラグ３２の周囲にダミープラグ３４を複数設けた例である。
【００７１】
図５（ｂ）は、ベタ状の第２配線３９の一縁部にプラグ３２を設け、その一縁部の近傍にダミープラグ３４を複数設けた例である。
【００７２】
また、図５（ｃ）は、ベタ状の第２配線３９の一隅にプラグ３２を設け、その一隅の近傍にダミープラグ３４を複数設けた例である。
【００７３】
図５（ａ）〜（ｃ）のいずれの例でも、第１の実施の形態と同様の利点を得ることができる。
【００７４】
次に、本実施形態に関し、本願発明者が行ったシミュレーション結果について、図２１（ａ）〜（ｃ）及び図２２を参照して説明する。
【００７５】
図２１（ａ）〜（ｃ）は、シミュレーションで使用したモデルの平面図である。
【００７６】
図２１（ａ）は、ダミープラグ３４を設けず、ベタ状の第２配線３９にプラグ３２を単独で設けた場合である。
【００７７】
図２１（ｂ）は、プラグ３２の周囲に１重のダミープラグ３４を設けた場合である。
【００７８】
そして、図２１（ｃ）は、プラグ３２の周囲にダミープラグ３４を２重に設けた場合である。
【００７９】
図２１（ａ）〜（ｃ）のいずれの場合においても、プラグ３２及びダミープラグの３４のモデルとして、直径が０．１５μｍで高さが０．４２μｍの円柱を使用した。また、第２配線３９の幅は２μｍに固定した。そして、隣接するプラグ（プラグ３２及びプラグ３４を含む）の間隔は、０．３μｍに固定した。
【００８０】
シミュレーション結果は図２２の通りである。図２２において、縦軸のΔσの意味は、図１９で説明したのと同様であり、それはプラグ３２の上面と下面における応力の垂直成分の差を意味する。
【００８１】
図２２から分かるように、プラグ３２を単独で設けた場合（図２１（ａ）参照）は、差Δσが大きく、ストレスマイグレーションが生じやすい。一方、ダミープラグ３４を１重及び２重に設けた場合（図２１（ｂ）及び（ｃ）参照）は、単独で設けた場合よりも差Δσが小さくなり、ストレスマイグレーションが生じにくいことが分かる。
【００８２】
よって、ベタ状の第２配線３９にプラグ３２を１つだけ設けた場合のように、第２配線３９の配線長が定義されない場合であっても、プラグ３２の周囲にダミープラグ３４を複数設けることで、ストレスマイグレーションを低減することができる。このことは、換言するなら、ビアホール３８ａの周囲にダミービアホール３８ｂを複数設けることで、ストレスマイグレーションが低減されることを意味する。
【００８３】
（４）第４の実施の形態
図６は、本実施形態に係る半導体装置の平面図である。図６では、各プラグや第２配線３９の平面配置を見やすくするため、下地層２０（図１、３参照）や各絶縁膜を省いてある。また、図７は、図６のIII−III線断面図である。後述のように、本実施形態は、半導体装置の動作速度を速めるのに好適である。
【００８４】
図６に示すように、本実施形態では、１つの領域Ａに第２配線３９が間隔を置いて複数配置される。そして、隣接する２つの第２配線３９において、一方の第２配線３９のダミープラグ３４と、他方の第２配線３９のダミープラグ３４とが、第２配線３９の延在方向の直交方向に隣り合わない。ここで、延在方向とは、隣接する２つの第２配線のいずれか一方の延在方向を言う。
【００８５】
これによれば、隣接する第２配線３９のダミープラグ３４同士が隣り合わないので、当該ダミープラグ３４間の対向容量が低減され、その対向容量により第２配線３９間の配線間容量が増大してしまうのを防ぐことができる。
【００８６】
上記では、ダミープラグ３４同士の対向容量を考えた。しかしながら、上記はプラグ３２にも適用し得る。プラグ３２に適用することで、隣接する第２配線３９のプラグ３２同士の対向容量も低減できる。更に、異種のプラグ（プラグ３２とダミープラグ３４）に上記を適用すれば、プラグ３２とダミープラグ３４の対向容量も低減できる。
【００８７】
上記の利点を得るために対象となるプラグ３２及びダミープラグ３４の数は限定されない。各第２配線３９の一部のプラグ３２又はダミープラグ３４に上記を適用することで、第２配線３９の配線間容量を低減できる。
【００８８】
（５）第５の実施の形態
図８は、本実施形態に係る半導体装置の断面図である。同図において、上記で既に説明した部材には上記と同様の符号を付し、以下ではその説明を省略する。
【００８９】
第１〜第４の実施の形態では、配線は、第１配線３６と第２配線３９の２層であったが、配線の層数は２層に限定されない。本実施形態では、図８に示すように、第２配線３９よりも上に更に第３配線５１を設け、配線の層数を３層にする。
【００９０】
この第３配線５１は、銅膜７１とバリアメタル層７２との２層構造を有し、配線溝６９ａに埋め込まれる。係る配線溝６９ａは、上側絶縁膜６９に形成される。この上側絶縁膜６９は、低誘電率絶縁膜６５（膜厚：約２５０ｎｍ）とシリコン酸化膜６６（膜厚：約２５０ｎｍ）とにより構成される。このうち、低誘電率絶縁膜６５としては、既に説明した低誘電率膜２３、２６と同様の材料を使用することができ、例えばＳｉＬＫ等を使用し得る。そして、先の配線溝６９ａは、これら低誘電率絶縁膜６５とシリコン酸化膜６６の各開口６５ｂ、６６ｂにより構成される。
【００９１】
図中、６８は、シリコン窒化膜６３（膜厚：約５０ｎｍ）とシリコン酸化膜６４（膜厚：約７００ｎｍ）とにより構成される下側絶縁膜である。
【００９２】
６８ａは、ビアホール（接続孔）であって、第２配線３９に至るように下側絶縁膜６８に形成される。係るビアホール６８ａは、シリコン窒化膜６３とシリコン酸化膜６４の各開口６３ａ、６４ａにより構成される。
【００９３】
また、６８ｂはダミービアホール（ダミー接続孔）であって、第２配線３９の非形成領域に至るように、下側絶縁膜６８に形成される。係るダミービアホール６８ｂは、シリコン窒化膜６３とシリコン酸化膜６４の各開口６３ｂ、６４ｂにより構成される。
【００９４】
第３配線５１は、これらビアホール６８ａ及びダミービアホール６８ｂにも埋め込まれる。以下では、第３配線５１において、ビアホール６８ａに埋め込まれた部位をプラグ５３と称し、ダミービアホール６８ａに埋め込まれた部位をダミープラグ５２と称す。
【００９５】
そして、上述の下側絶縁膜６８と上側絶縁膜６９とにより、第３絶縁膜７０が構成される。なお、７３は、第３配線５１を覆うシリコン窒化膜である。
【００９６】
図９は、本実施形態に係る半導体装置の平面図である。
【００９７】
第３配線５１の平面形状は限定されない。第３配線５１は、ライン状であっても良いし、図９のようにベタ状であっても良い。
【００９８】
図９において、６０は、第２配線３９及び第３配線５１とは異電位の異電位配線であって、第２配線３９と同一層内に形成される。第３配線５１のダミープラグ５２は、この異電位配線６０を外して形成するのが好ましい。これは、ダミープラグ５２が異電位配線６０に接続されると、第２配線３９と異電位配線６０とが電気的に接続されてしまい、回路が所望に機能しなくなるからである。
【００９９】
そして、６１は、第２配線３９と同一層内に形成されたダミー配線である。ダミープラグ５２は、このダミー配線６１に接続されても良い。このように接続すると、第２の実施形態と同じ理由により、シリコン酸化膜６４（図８参照）と第３配線５１との積層体の機械的強度を高めることができる。
【０１００】
また、図１０は、本実施形態に係る別の半導体装置の平面図である。そして、図１１は、図１０のIV−IV線断面図である。
【０１０１】
第４の実施の形態では、同一層内の配線間容量（すなわち第２配線３９同士の容量）を低減することについて説明した。配線間容量は、同一層内だけでなく、異層間でも低減するのが好ましい。
【０１０２】
本実施形態では、この異層間の配線間容量を低減するため、各プラグを図１０のように配置する。係る配置によれば、第３配線５１の上から見た場合に、第２配線３９のダミープラグ３４と、第３配線５１のダミープラグ５２とは、第２配線３９の延在方向の直交方向に隣り合わない。なお、第２配線３９の延在方向に代えて、第３配線５１の延在方向を考えても、以下の議論は成立する。
【０１０３】
これによれば、第２配線３９のダミープラグ３４と、第３配線５１のダミープラグ５２とが隣り合わないので、当該ダミープラグ３４、５２間の対向容量が低減され、その対向容量により第２配線３９と第３配線５１との配線間容量が増大してしまうのを防ぐことができる。
【０１０４】
上記では、ダミープラグ３４、５２間の対向容量を考えた。しかしながら、上記と同様のことをプラグ３２、５３に適用すれば、これらのプラグ３２、５３間の対向容量も低減できる。更に、異種のプラグ（プラグ３２とダミープラグ５２、又はプラグ５３とダミープラグ３４）に上記を適用すれば、これらのプラグ間の対向容量も低減できる。
【０１０５】
上記の利点を得るために対象となるプラグ３２、５３及びダミープラグ３４、５２の数は限定されない。第２配線３９及び第３配線５１の一部のプラグ３２、５１及び一部のダミープラグ３４、５２に上記を適用することで、第２配線３９と第３配線５１との配線間容量を低減できる。
【０１０６】
（６）製造方法の説明
次に、上述の半導体装置の製造方法について、図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、及び図１６を参照して説明する。図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、及び図１６は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図である。この製造方法は、配線とプラグとが一体的に形成される所謂デュアルダマシンプロセスである。
【０１０７】
まず最初に、図１２（ａ）に示すように、下地層２０上に低誘電率絶縁膜２３（膜厚：約２５０ｎｍ）を形成する。この下地層２０は、例えばシリコンウエハ（半導体基板）の活性領域にＭＯＳＦＥＴを形成した後、その表面上に絶縁膜を形成し、この絶縁膜に導電性プラグを埋め込んだ構造を有する。
【０１０８】
また、低誘電率絶縁膜２３としては、ＳｉＬＫを使用し得る。ＳｉＬＫは、スピンコートにより塗布された後、４００℃、３０分程度の熱処理により硬化される。
【０１０９】
その後、この低誘電率絶縁膜２３上に、シリコン酸化膜２４（膜厚：約２５０ｎｍ）を形成する。シリコン酸化膜２４を形成するには、例えば、公知のプラズマＣＶＤ法（プラズマ化学的気相成長法）が使用される。
【０１１０】
そして、このシリコン酸化膜２４上にフォトレジスト層５４を形成する。フォトレジスト層５４には、フォトリソグラフィにより、配線パターン形状を有する開口５４ａが形成される。
【０１１１】
次いで、図１２（ｂ）に示すように、フォトレジスト層５４をエッチングマスクにし、シリコン酸化膜２４をエッチングする。このエッチングにより、開口５４ａがシリコン酸化膜２４に転写され、開口２４ａがシリコン酸化膜２４に形成される。また、このエッチングは、ＲＩＥ（Reactive Ion Etching）により行われ、それにはＣＦ系のエッチングガスが使用される。
【０１１２】
その後、シリコン酸化膜２４をエッチングマスクにし、低誘電率絶縁膜２３をエッチングする。このエッチングにより、開口２４ａが低誘電率絶縁膜２３に転写され、開口２３ａが低誘電率絶縁膜２３に形成される。また、このエッチングにおけるエッチングガスとしては、Ｈ2とＮＨ3との混合ガスをプラズマ化したものが使用される。係るエッチングガスに対し、フォトレジスト層５４は、低誘電率絶縁膜２３と略同程度のエッチングレートを有する。よって、低誘電率絶縁膜２３がエッチングされるのと同時に、フォトレジスト層５４が除去される。
【０１１３】
続いて、図１２（ｃ）に示すように、露出面全体にバリアメタル層２１（膜厚：約５０ｎｍ）を形成する。係るバリアメタル層２１は、例えばＴａ（タンタル）等の高融点金属からなり、スパッタリング等により形成される。
【０１１４】
その後、このバリアメタル層２１上に銅膜２２を形成する。銅膜２２は、スパッタリングにより形成され、開口２３ａ、２４ａを埋め尽くす程度の膜厚（約１５００ｎｍ）を有する。銅膜２２の形成方法は限定されない。上記に代えて、銅のシード層をバリアメタル層２１上に薄厚に形成し、このシード層を給電層にして、電解めっきにより銅膜２２を形成しても良い。
【０１１５】
次に、図１２（ｄ）に示すように、ＣＭＰ法（化学機械研磨法）により銅膜２２の表面を平坦化すると共に、シリコン酸化膜２４上の不要な銅膜２２とバリアメタル層２１とを除去する。これにより、開口２３ａ、２４ａ内にのみ銅膜２２とバリアメタル層２１とが残存する。残存する銅膜２２とバリアメタル層２１とは、第１配線３６及びダミー配線４１を構成する。このＣＭＰによって、第１配線３６と第１絶縁膜９５の各表面が連続した実質的に平坦な表面が得られる。
【０１１６】
ところで、上記のＣＭＰを好適に行うには、これら第１配線３６とダミー配線４１とを合わせた配線占有率が面内で略一定であるのが好ましい。なお、本明細書で配線占有率とは、配線層内に任意面積Ａの仮想領域（形状は限定されない）を設定し、当該領域内の配線の全面積Ｂを面積Ａで割った値（Ｂ／Ａ）を言う。
【０１１７】
もし、図１７のように配線の粗密が極端だと、この配線占有率は、配線が密な部位と疎な部位とで大きく異なるので、面内で一定であるとは言えない。この場合では、密な部位ではＣＭＰの研磨剤が第１配線３６やダミー配線４１に分散するため、研磨量が低くなり、研磨後の配線の高さが高くなる。一方、疎な部位では、研磨剤が第１配線３６に集中するため、研磨量が大きくなり、研磨後の配線の高さが低くなる。このように、配線占有率が面内で一定でないと、配線の高さにばらつきが生じ、配線の高さをコントロールするのが困難となる。
【０１１８】
これに対し、図１２（ｄ）のように配線占有率が略一定であると、研磨剤が第１配線３６やダミー配線４１に均等に分散するから、面内で研磨量がばらつくことがなく、配線の高さが所望にコントロールし易くなる。
【０１１９】
上述のようにＣＭＰを行った後は、図１３（ａ）に示す工程が行われる。この工程では、シリコン窒化膜３７（膜厚：約５０ｎｍ）を、第１配線３６とダミー配線４１とを覆うように形成する。このシリコン窒化膜３７は、例えば公知のプラズマＣＶＤ法により形成される。
【０１２０】
そして、このシリコン窒化膜３７上に、シリコン酸化膜２５（膜厚：約１２００ｎｍ）を形成する。このシリコン酸化膜２５も公知のプラズマＣＶＤ法により形成され、それを形成後、ＣＭＰ法によりその表面を平坦化する。このＣＭＰにより、シリコン酸化膜２５の残厚は約７００ｎｍ程度になる。これらシリコン窒化膜３７と残存するシリコン酸化膜２５とにより、下側絶縁膜３８が構成される。
【０１２１】
次いで、シリコン酸化膜２５上に、低誘電率絶縁膜２６（膜厚：約２５０ｎｍ）と、シリコン酸化膜２７（膜厚：約２５０ｎｍ）と、金属膜５５とを積層する。これらのうち、低誘電率絶縁膜２６とシリコン酸化膜２７とにより、上側絶縁膜２８が構成される。
【０１２２】
低誘電率絶縁膜２６としては、ＳｉＬＫ等を使用し得る。また、シリコン酸化膜２７は、公知のプラズマＣＶＤ法により形成される。そして、金属膜５５は、例えばＴｉＮ等から成り、スパッタリング等により形成される。なお、金属膜５５に代えて、シリコン窒化膜等のように、シリコン酸化膜とエッチング選択比がとれる膜を使用しても良い。
【０１２３】
そして、金属膜５５を形成後、その上にフォトレジスト層５６を形成する。係るフォトレジスト層５６には、フォトリソグラフィにより、配線パターン形状を有する開口５６ａが開口される。
【０１２４】
続いて、図１３（ｂ）に示すように、フォトレジスト層５６をエッチングマスクにして金属膜５５をエッチングする。これにより、開口５６ａが金属膜５５に転写され、開口５５ａが金属膜５５に形成される。このエッチングは、ＲＩＥにより行われ、Ｃｌ系のエッチングガスが使用される。このエッチングを終了後、フォトレジスト層５６は、Ｏ2プラズマを使用したアッシングにより除去される。
【０１２５】
次に、図１３（ｃ）に示すように、新たなフォトレジスト層５７を形成する。フォトレジスト層５７を形成する部位は、金属膜５５上と、開口５５ａから露出するシリコン酸化膜２７上である。このフォトレジスト層５７には、フォトリソグラフィにより、ビアパターン形状を有する開口５７ａが形成される。
【０１２６】
次いで、図１４（ａ）に示すように、フォトレジスト層５７をエッチングマスクにし、シリコン酸化膜２７をエッチングする。係るエッチングはＲＩＥにより行われ、ＣＦ系のエッチングガスが使用される。このエッチングガスに対し、低誘電率絶縁膜２６はエッチング耐性を有するから、エッチングは低誘電率絶縁膜２６の表面上で停止する。そして、このエッチングにより、フォトレジスト層５７の開口５７ａがシリコン酸化膜２７に転写され、開口２７ａがシリコン酸化膜２７に形成される。
【０１２７】
続いて、図１４（ｂ）に示すように、シリコン酸化膜２７をエッチングマスクにし、低誘電率絶縁膜２６をエッチングする。これにより、開口２７ａが低誘電率絶縁膜２６に転写され、開口２６ａが低誘電率絶縁膜２６に形成される。このエッチングは、Ｈ2とＮＨ3との混合ガスをエッチングガスとして使用するＲＩＥにより行われる。係るエッチングガスに対し、フォトレジスト層５７（図１４（ａ）参照）は、低誘電率絶縁膜２６と略同程度のエッチングレートを有する。よって、低誘電率絶縁膜２６がエッチングされるのと同時に、フォトレジスト層５７が除去される。
【０１２８】
次に、図１４（ｃ）に示すように、金属膜５５をエッチングマスクにし、シリコン酸化膜２７をエッチングする。これにより、開口５５ａがシリコン酸化膜２７に転写され、開口２７ｂがシリコン酸化膜２７に形成される。このエッチングは、ＣＦ系のエッチングガスを使用したＲＩＥにより行われる。
【０１２９】
このとき、低誘電率絶縁膜２６の開口２６ａから露出しているシリコン酸化膜２５も同時にエッチングされる。よって、開口２６ａがシリコン酸化膜２５に転写され、開口２５ａがシリコン酸化膜２５に形成される。
【０１３０】
次いで、図１５（ａ）に示すように、シリコン酸化膜２７をエッチングマスクにし、低誘電率絶縁膜２６をエッチングする。これにより、シリコン酸化膜２７の開口２７ｂが低誘電率絶縁膜２６に転写され、開口２６ｂが低誘電率絶縁膜２６に形成される。このエッチングは、Ｈ2とＮＨ3との混合ガスをエッチングガスとして使用するＲＩＥにより行われる。
【０１３１】
その後、シリコン酸化膜２５をエッチングマスクにし、シリコン窒化膜３７をエッチングする。このエッチングにより、シリコン酸化膜２５の開口２５ａがシリコン窒化膜３７に転写され、開口３７ａがシリコン窒化膜３７に形成される。
【０１３２】
なお、低誘電率絶縁膜２６とシリコン窒化膜３７のエッチングは、どちらを先に行っても良い。
【０１３３】
ここまでの工程により、ビアホール３８ａ、ダミービアホール３８ｂ、及び配線溝２８ａが完成する。このうち、配線溝２８ａは、開口２７ｂ及び２６ｂにより構成される。一方、ビアホール３８ａ、及びダミービアホール３８ｂは、いずれも開口２５ａ及び３７ａにより構成される。
【０１３４】
ビアホール３８ａは、配線溝２８ａから第１配線３６に至るように形成される。そして、ダミービアホール３８ｂは、第１配線３６の非形成領域に至るように形成しても良いし、ダミー配線４１に至るように形成しても良い。
【０１３５】
次に、図１５（ｂ）に示すように、バリアメタル層３０を形成する。このバリアメタル層３０の形成部位は、金属膜５５上、配線溝２８ａの内壁、ビアホール３８ａの内壁（底面も含む）、及びダミービアホール３８ｂの内壁（底面も含む）である。バリアメタル層３０は、例えばＴａ（タンタル）等の高融点金属からなり、スパッタリング等により形成される。
【０１３６】
その後、このバリアメタル３０層上に、スパッタリングにより銅膜３１（膜厚：約１５００ｎｍ）を形成する。銅膜３１の形成方法はこれに限定されない。例えば、バリアメタル層３０上に銅のシード層を薄厚に形成し、このシード層を給電層にして、電界めっきにより銅膜３１を形成しても良い。
【０１３７】
次いで、図１５（ｃ）に示すように、ＣＭＰ法により、シリコン酸化膜２７よりも上に形成された銅膜３１、バリアメタル層３０、及び金属膜５５を研磨して除去する。研磨されずに残存するバリアメタル層３０と銅膜３１とは、第２配線３９を構成する。そして、第２配線３９において、ビアホール３８ａに埋め込まれた部位はプラグとして供され、ダミービアホール３８ｂに埋め込まれた部位はダミープラグとして供される。また、このＣＭＰによって、第２配線３９と第２絶縁膜２９の各表面が連続した実質的に平坦な表面が得られる。
【０１３８】
続いて、図１６に示すように、第２配線３９上にシリコン窒化膜６３を形成する。このシリコン窒化膜６３は、公知のプラズマＣＶＤ法により形成される。
【０１３９】
以上により、本発明の実施の形態に係る半導体装置が完成する
なお、上記では、配線の層数が２層（第１配線３６、第２配線３９）の構造を得たが、上記と同様の方法を繰り返すことにより、配線は何層にも積層することができる。以下では、配線の層数が４層の場合について説明する。
【０１４０】
図１８は、このように配線を４層にした場合の断面図である。この例では、シリコン基板９６の所定領域に素子分離用溝が形成される。そして、この素子分離用溝に、酸化シリコン等の絶縁物が埋め込まれ、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁領域８０が形成されている。
【０１４１】
素子分離絶縁領域８０で画定されたウエル８１の活性領域上に、絶縁ゲート電極８４、サイドウォールスペーサ８３が形成され、その両側にソース／ドレイン領域Ｓ／Ｄがイオン注入により形成される。絶縁ゲート電極８４を覆うように、エッチングストッパ膜８２が形成され、その上に層間絶縁膜８７が形成される。層間絶縁膜８７、エッチングストッパ膜８２を貫通して、導電性プラグがバリアメタル層８５と金属膜８６とにより形成される。本実施形態や、本発明の各実施形態における下地層２０は、例えば上述の部材により構成される。
【０１４２】
そして、この層間絶縁膜８７上に、既述の方法で第１絶縁膜９５を形成し、それに第１配線３６を埋め込む。
【０１４３】
続いて、この第１配線３６上に、第２絶縁膜２９を既述の如く形成し、そこに第２配線３９を埋め込む。既述の如く、第２配線３９を埋め込んだ後は、第２配線３９と第２絶縁膜２９の各表面が連続した実質的に平坦な表面が得られる。
【０１４４】
この第２配線３９上に、シリコン窒化膜６３とシリコン酸化膜６４とを形成する。そして、ＣＭＰを行うことにより、このシリコン酸化膜６４の表面を研磨して平坦化する。
【０１４５】
次いで、このシリコン酸化膜６４上に、低誘電率絶縁膜６５とシリコン酸化膜６６とを形成する。このうち、低誘電率絶縁膜６５としてはＳｉＬＫ等を使用し得る。そして、シリコン酸化膜６６は、公知のプラズマＣＶＤ法により形成される。シリコン窒化膜６３、シリコン酸化膜６４、低誘電率絶縁膜６５、及びシリコン酸化膜６６により、第３絶縁膜７０が構成される。
【０１４６】
そして、第２配線３９を第２絶縁膜２９に埋め込む方法（既述）と同様な方法で、この第３絶縁膜７０に第３配線５１を埋め込む。第３配線３９を埋め込んだ後にはＣＭＰが行われるから、第３配線５１と第３絶縁膜７０の各表面が連続した実質的に平坦な表面が得られる。
【０１４７】
次いで、この第３配線７０上に、シリコン窒化膜７３とシリコン酸化膜８８とを積層する。これらは公知プラズマＣＶＤ法により形成される。そして、ＣＭＰを行うことにより、このシリコン酸化膜８８の表面を研磨して平坦化する。これらシリコン窒化膜７３とシリコン酸化膜８８とにより、下側絶縁膜９７が構成される。
【０１４８】
次に、この下側絶縁膜９７上に、低誘電率絶縁膜８９とシリコン酸化膜９０とを積層する。このうち、低誘電率絶縁膜８９としてはＳｉＬＫ等を使用し得る。そして、シリコン酸化膜９０は、公知のプラズマＣＶＤ法により形成される。これら低誘電率絶縁膜８９とシリコン酸化膜９０とにより上側絶縁膜９８が構成される。また、この上側絶縁膜９８と下側絶縁膜９７とにより、第４絶縁膜９９が構成される。
【０１４９】
そして、第２配線３９を第２絶縁膜２９に埋め込む方法（既述）と同様な方法で、この第４絶縁膜９９に第４配線９４を埋め込む。係る第４配線９４は、バリアメタル層９２と銅膜９３との２層構造を有し、このうちバリアメタル層９２は、例えばＴａ（タンタル）等の高融点金属からなる。第４配線９４を埋め込んだ後にはＣＭＰが行われるから、第４配線９４と第４絶縁膜９９の各表面が連続した実質的に平坦な表面が得られる。そして最後に、第４配線９４を保護すべく、この第４配線９４上にシリコン窒化膜９１を形成する。
【０１５０】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【０１５１】
例えば、上記各実施形態において、銅膜２２、３１、７１、９３に代えて、アルミニウム膜を使用しても良い。
【０１５２】
更に、上側絶縁膜２８は、低誘電率絶縁膜２６とシリコン酸化膜２７との積層構造に限定されない。上側絶縁膜２８は、下側絶縁膜３８のように、シリコン窒化膜とシリコン酸化膜との積層体であっても良い。
【０１５３】
以下、本発明の特徴を付記する。
【０１５４】
（付記１）（１） 第１配線の表面と第１絶縁膜の表面とが連続した実質的平坦な表面の上に形成され、前記第１配線を覆う第２絶縁膜と、
前記第２絶縁膜に形成される配線溝と、
前記第２絶縁膜に形成され、前記配線溝から前記第１配線に至る接続孔と、
前記第２絶縁膜に形成され、前記配線溝から前記第１配線の非形成領域に至るダミー接続孔と、
前記第１配線と電気的に接続するように前記接続孔および前記配線溝に埋め込まれ、かつ前記ダミー接続孔にも埋め込まれてなり、その表面が前記第２絶縁膜の表面と連続した実質的平坦をなすように形成される第２配線とを備えた半導体装置。
【０１５５】
（付記２） 前記第１配線の非形成領域にダミー配線を設け、前記ダミー接続孔を前記ダミー配線に至るように形成したことを特徴とする付記１に記載の半導体装置。（２）
（付記３） 前記第１配線と前記ダミー配線とを合わせた配線占有率が面内略一定であることを特徴とする付記２に記載の半導体装置。（３）
（付記４） 隣接する前記ダミー接続孔同士の間隔が１μｍ以下であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。（４）
（付記５） 隣接する前記ダミー接続孔同士の間隔が０．６μｍ以下であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。（５）
（付記６） 隣接する前記接続孔と前記ダミー接続孔との間隔が１μｍ以下であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。（６）
（付記７） 隣接する前記接続孔と前記ダミー接続孔との間隔が０．６μｍ以下であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。（７）
（付記８） 前記接続孔に埋め込まれた前記第２配線と、前記ダミー接続孔に埋め込まれた前記第２配線と、前記配線溝に埋め込まれた前記第２配線とが一体化してなることを特徴とする付記１乃至付記７に記載の半導体装置。
【０１５６】
（付記９） 一つの領域に前記第２配線が複数配置され、隣接する２つの前記第２配線において、一方の前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔と、他方の前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔とが、前記２つの第２配線のいずれか一方の延在方向の直交方向に隣り合わないことを特徴とする付記１乃至付記８のいずれかに記載の半導体装置（８）
（付記１０） 前記第２配線上に、更に、
前記第２配線を覆う第３絶縁膜と、
前記第３絶縁膜に形成される配線溝と、
前記第３絶縁膜に形成され、該第３絶縁膜の配線溝から前記第２配線に至る接続孔と、
前記第２絶縁膜に形成され、該第３絶縁膜の配線溝から前記第２配線の非形成領域に至るダミー接続孔と、
前記第２配線と電気的に接続するように前記第３絶縁膜の接続孔および配線溝に埋め込まれ、かつ前記第３絶縁膜のダミー接続孔にも埋め込まれてなり、その表面が前記第３絶縁膜の表面と連続した実質的平坦をなすように形成される第３配線とを備え、
前記第３配線の上から見た場合に、前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔と、前記第３配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔とが、前記第２配線と前記第３配線のいずれか一方の延在方向の直交方向に隣り合わないことを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。（９）
（付記１１） 前記第２配線がベタ状であることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置。
【０１５７】
（付記１２） 前記接続孔の周囲に前記ダミー接続孔を複数設けたことを特徴とする付記１１に記載の半導体装置。
【０１５８】
（付記１３） 前記第２絶縁膜が、ポリアリールエーテル系材料からなる膜を有することを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置。（１０）
（付記１４） 前記第２絶縁膜が、前記接続孔と前記ダミー接続孔とが形成される下側絶縁膜と、前記配線溝が形成される上側絶縁膜とを有し、
前記上側絶縁膜が、前記ポリアリールエーテル系材料からなる膜を有することを特徴とする付記１３に記載の半導体装置。
【０１５９】
（付記１５） 前記第１配線又は前記第２配線が、銅又はアルミニウムを有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置。
【０１６０】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、第２絶縁膜にダミー接続孔を設け、そこに第２配線を埋め込み導電性ダミープラグにしたことで、ストレスマイグレーション耐性を向上させることができる。
【０１６１】
また、第１配線の非形成領域にダミー配線を設け、ダミー接続孔をこのダミー配線に至るように形成し、導電性ダミープラグをこのダミー配線に接続すると、絶縁膜と第２配線との積層体の機械的強度を高めることができる。
【０１６２】
このダミー配線は、それと第１配線とを合わせた配線占有率が面内略一定となるように設けることで、ＣＭＰの際、ダミー配線や第１配線の研磨後の高さを所望にコントロールし易くなる。
【０１６３】
また、隣接するダミー接続孔同士の間隔ｐ1を１μｍ以下にすることで、ストレスマイグレーションを好適に低減することができる。
【０１６４】
特に、間隔ｐ1が０．６μｍ以下となると、ストレスマイグレーションを一層効果的に低減できる。
【０１６５】
同様に、隣接する接続孔とダミー接続孔同士の間隔ｐ2を１μｍ以下としても、ストレスマイグレーションを好適に低減することができる。
【０１６６】
そして、この間隔ｐ2を０．６μｍ以下とすると、ストレスマイグレーションを一層効果的に低減することができる。
【０１６７】
また、隣接する第２配線において、導電性プラグや導電性ダミープラグが隣り合わないように第２配線を複数設けることで、隣接する第２配線間の配線間容量を低減することができる。
【０１６８】
更に、第２配線よりも上に、導電性プラグ及び導電性ダミープラグに接続した第３配線を配置しても良い。この場合、第３配線の上から見た場合に、第２配線と第３配線の各導電性プラグや導電性ダミープラグが隣り合わないように上記第３配線を設けることで、第２配線と第３配線との配線間容量を低減することができる。
【０１６９】
そして、絶縁膜として低誘電率絶縁膜を有するものを用いると、配線間容量を低減でき、半導体装置を高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の平面図である。
【図５】本発明の第３の実施の形態に係る半導体装置の平面図である。
【図６】本発明の第４の実施の形態に係る半導体装置の平面図である。
【図７】図６のIII−III線断面図である。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図９】本発明の第５の実施の形態に係る半導体装置の平面図である。
【図１０】本発明の第５の実施の形態に係る別の半導体装置の平面図である。
【図１１】図１０のIV−IV線断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１４】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図１６】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１７】本発明の実施の形態に係る半導体装置の製造方法において、配線の粗密が極端な場合の不都合について示す断面図である。
【図１８】本発明の実施の形態に係る半導体装置の製造方法において、配線を４層形成した場合の断面図である。
【図１９】図１９（ａ）は、本発明の第１の実施の形態に係る半導体装置の第１のシミュレーション結果について示すグラブであり、図１９（ｂ）は、そのシミュレーションで使用したモデルの断面図である。
【図２０】図２０（ａ）は、本発明の第１の実施の形態に係る半導体装置の第２のシミュレーション結果について示すグラブであり、図２０（ｂ）は、そのシミュレーションで使用したモデルの断面図である。
【図２１】本発明の第３の実施の形態に係る半導体装置のシミュレーションで使用したモデルの平面図である。
【図２２】本発明の第３の実施の形態に係る半導体装置のシミュレーション結果について示すグラブである。
【図２３】シングルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。
【図２４】デュアルダマシンプロセスにより製造された従来例に係る半導体装置の断面図である。
【符号の説明】
１、７、１０、１４・・・金属膜、
２、６、９、１３、２１、３０、７２、８５、９２・・・バリアメタル層、
３、３６・・・第１配線、
４、３８、６８、９７・・・下側絶縁膜、
４ａ、３８ａ、６８ａ・・・ビアホール
５、２８、６９、９８・・・上側絶縁膜、
５ａ、２８ａ、６９ａ・・・配線溝、
８、３９・・・第２配線、
１１、３２、５３・・・プラグ、
１２・・・絶縁膜、
２０・・・下地層、
２２、３１、７１、９３・・・銅膜、
２３、２６、６５、８９・・・低誘電率絶縁膜、
２４、２５、２７、６４、６６、８８、９０・・・シリコン酸化膜、
２９・・・第２絶縁膜、
３４、５２・・・ダミープラグ、
３７、６３、７３、９１・・・シリコン窒化膜、
３８ｂ、６８ｂ・・・ダミービアホール、
４０、６０・・・異電位配線、
４１、６１・・・ダミー配線、
５４、５７・・・フォトレジスト層、
５５・・・金属膜、
８０・・・素子分離絶縁領域、
８１・・・ウエル、
８２・・・エッチングストッパ膜、
８３・・・サイドウォールスペーサ、
８４・・・絶縁ゲート電極、
８６・・・金属膜、
８７・・・層間絶縁膜、
９４・・・第４配線、
９５・・・第１絶縁膜、
９６・・・シリコン基板、
９９・・・第４絶縁膜９９、
Ｓ／Ｄ・・・ソース／ドレイン領域。
Claims (10)
- 第１配線の表面と第１絶縁膜の表面とが連続した実質的平坦な表面の上に形成され、前記第１配線を覆う第２絶縁膜と、
前記第２絶縁膜に形成される配線溝と、
前記第２絶縁膜に形成され、前記配線溝から前記第１配線に至る接続孔と、
前記第２絶縁膜に形成され、前記配線溝から前記第１配線の非形成領域に至るダミー接続孔と、
前記第１配線と電気的に接続するように前記接続孔および前記配線溝に埋め込まれ、かつ前記ダミー接続孔にも埋め込まれてなり、その表面が前記第２絶縁膜の表面と連続した実質的平坦をなすように形成される第２配線とを備え、
前記接続孔に埋め込まれた前記第２配線と、前記ダミー接続孔に埋め込まれた前記第２配線と、前記配線溝に埋め込まれた前記第２配線とが同一材料であり且つ一体化してなることを特徴とする半導体装置。 - 前記第１配線の非形成領域にダミー配線を設け、前記ダミー接続孔を前記ダミー配線に至るように形成したことを特徴とする請求項１に記載の半導体装置。
- 前記第１配線と前記ダミー配線とを合わせた配線占有率が面内略一定であることを特徴とする請求項２に記載の半導体装置。
- 隣接する前記ダミー接続孔同士の間隔が１μｍ以下であることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
- 隣接する前記ダミー接続孔同士の間隔が０．６μｍ以下であることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
- 隣接する前記接続孔と前記ダミー接続孔との間隔が１μｍ以下であることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
- 隣接する前記接続孔と前記ダミー接続孔との間隔が０．６μｍ以下であることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
- 一つの領域に前記第２配線が複数配置され、隣接する２つの前記第２配線において、一方の前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔と、他方の前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔とが、前記２つの第２配線のいずれか一方の延在方向の直交方向に隣り合わないことを特徴とする請求項１乃至請求項７のいずれか一項に記載の半導体装置。
- 前記第２配線上に、更に、
前記第２配線を覆う第３絶縁膜と、
前記第３絶縁膜に形成される配線溝と、
前記第３絶縁膜に形成され、該第３絶縁膜の配線溝から前記第２配線に至る接続孔と、
前記第２絶縁膜に形成され、該第３絶縁膜の配線溝から前記第２配線の非形成領域に至るダミー接続孔と、
前記第２配線と電気的に接続するように前記第３絶縁膜の接続孔および配線溝に埋め込まれ、かつ前記第３絶縁膜のダミー接続孔にも埋め込まれてなり、その表面が前記第３絶縁膜の表面と連続した実質的平坦をなすように形成される第３配線とを備え、
前記第３配線の上から見た場合に、前記第２配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔と、前記第３配線が埋め込まれる一部の前記接続孔又は前記ダミー接続孔とが、前記第２配線と前記第３配線のいずれか一方の延在方向の直交方向に隣り合わないことを特徴とする請求項１乃至請求項８のいずれか一項に記載の半導体装置。 - 前記第２絶縁膜が、ポリアリールエーテル系材料からなる膜を有することを特徴とする請求項１乃至請求項９のいずれか一項に記載の半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390710A JP3790469B2 (ja) | 2001-12-21 | 2001-12-21 | 半導体装置 |
| TW091134354A TW569389B (en) | 2001-12-21 | 2002-11-26 | Semiconductor device |
| US10/309,113 US7067919B2 (en) | 2001-12-21 | 2002-12-04 | Semiconductor device |
| EP02026987.4A EP1326276B1 (en) | 2001-12-21 | 2002-12-05 | Interconnection structure in semiconductor device |
| EP10177318.2A EP2264758B1 (en) | 2001-12-21 | 2002-12-05 | Interconnection structure in semiconductor device |
| KR1020020081656A KR100847649B1 (ko) | 2001-12-21 | 2002-12-20 | 반도체 장치 |
| CNB021575487A CN1231970C (zh) | 2001-12-21 | 2002-12-20 | 半导体器件 |
| US11/035,745 US7173337B2 (en) | 2001-12-21 | 2005-01-18 | Semiconductor device manufactured by the damascene process having improved stress migration resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390710A JP3790469B2 (ja) | 2001-12-21 | 2001-12-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197623A JP2003197623A (ja) | 2003-07-11 |
| JP3790469B2 true JP3790469B2 (ja) | 2006-06-28 |
Family
ID=19188438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001390710A Expired - Lifetime JP3790469B2 (ja) | 2001-12-21 | 2001-12-21 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7067919B2 (ja) |
| EP (2) | EP1326276B1 (ja) |
| JP (1) | JP3790469B2 (ja) |
| KR (1) | KR100847649B1 (ja) |
| CN (1) | CN1231970C (ja) |
| TW (1) | TW569389B (ja) |
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2001
- 2001-12-21 JP JP2001390710A patent/JP3790469B2/ja not_active Expired - Lifetime
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2002
- 2002-11-26 TW TW091134354A patent/TW569389B/zh not_active IP Right Cessation
- 2002-12-04 US US10/309,113 patent/US7067919B2/en not_active Expired - Lifetime
- 2002-12-05 EP EP02026987.4A patent/EP1326276B1/en not_active Expired - Lifetime
- 2002-12-05 EP EP10177318.2A patent/EP2264758B1/en not_active Expired - Lifetime
- 2002-12-20 KR KR1020020081656A patent/KR100847649B1/ko active IP Right Grant
- 2002-12-20 CN CNB021575487A patent/CN1231970C/zh not_active Expired - Fee Related
-
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- 2005-01-18 US US11/035,745 patent/US7173337B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8836126B2 (en) | 2008-08-15 | 2014-09-16 | Fujitsu Semiconductor Limited | Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese |
| US9704740B2 (en) | 2008-08-15 | 2017-07-11 | Fujitsu Semiconductor Limited | Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese |
Also Published As
| Publication number | Publication date |
|---|---|
| US7173337B2 (en) | 2007-02-06 |
| EP2264758A3 (en) | 2012-01-25 |
| CN1231970C (zh) | 2005-12-14 |
| EP2264758A2 (en) | 2010-12-22 |
| US20030116852A1 (en) | 2003-06-26 |
| KR20030053047A (ko) | 2003-06-27 |
| JP2003197623A (ja) | 2003-07-11 |
| EP1326276A2 (en) | 2003-07-09 |
| US7067919B2 (en) | 2006-06-27 |
| TW200301543A (en) | 2003-07-01 |
| CN1428855A (zh) | 2003-07-09 |
| US20050121788A1 (en) | 2005-06-09 |
| EP1326276A3 (en) | 2005-04-06 |
| EP2264758B1 (en) | 2017-03-01 |
| TW569389B (en) | 2004-01-01 |
| KR100847649B1 (ko) | 2008-07-21 |
| EP1326276B1 (en) | 2014-10-15 |
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| JP2002198424A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040823 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060328 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140407 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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