JP2002246467A - 半導体装置及びその形成方法 - Google Patents
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Abstract
で形成された半導体装置及びその形成方法を提供する。 【解決手段】 下層金属配線150とビアコンタクトが
接する界面が下層金属配線150側へ窪んだ溝110を
成して形成され、界面の中心部にはバリヤ層232が形
成され、ビアコンタクトの側壁と下層金属配線150と
に合うコーナー部即ち、界面周辺部ではビアコンタクト
の銅層と下層金属配線150の銅層とが直接接続され
る。上層金属配線251とビアコンタクトとをデュアル
ダマシン方法で形成する時、上層金属配線251の底面
及び側面とビアコンタクトの側面とがバリヤ層232と
同時に形成されたバリヤ層231より成る。
Description
半導体装置及びその形成方法に関するものであり、より
詳しくは上下層が銅配線であり、層間に銅ビアコンタク
トを有する半導体装置及びその形成方法に関するもので
ある。
形成後に素子と素子とを連結して半導体装置を構成する
回路配線が複雑化されている。これら複雑化された配線
は一つの層で処理しにくく、数個の層にかけて立体化さ
れた多層配線が使用されている。配線用材料はコンタク
トを形成する部分での縦横比増加によりギャップフィル
(gap fill)能力に優れたタングステンを使用
したりもするが、通常アルミニウムを使用する。
ニウムは配線用金属の多くの長所を有している。しか
し、スパッタリングで通常形成されるため縦横比が大き
いコンタクトホールを充填しにくい。同時にアルミニウ
ムは電子的移動(electro−migratio
n)により断線が発生する可能性があるという大きな弱
点を有している。又、素子の高集積化により金属配線の
線幅が縮まり、相対的に配線距離は維持されるため半導
体装置の配線抵抗が大きくなる。従って、高集積半導体
装置でアルミニウム配線を使用する場合、低集積半導体
装置では問題にならなかった配線抵抗及びコンタクト抵
抗が問題になる。
て研究される材料の一つが銅である。銅はアルミニウム
に比べて抵抗が低く配線抵抗の問題を軽減でき、電子的
移動による断線の問題もかなり減らして信頼性を高めら
れる。しかし、銅はアルミニウムに比べてエッチング性
が劣る。従って、半導体装置形成の主要工程であるパタ
ーニングでアルミニウムに比べて相対的に劣る特性を有
する。また銅を半導体装置の金属配線として使用する時
の他の問題点として、銅は半導体装置に一般に使用され
るシリコン及びシリコン酸化膜の内部へ容易に拡散し、
断線や電流漏洩を招来する特性を有する。
々な方法が開発された。先ず、パターニングの難しさを
克服する方法としてダマシン工程が提示される。ダマシ
ン工程を用いれば、先ず、下部層にグルーブが形成され
るように下部層をエッチングする。そして、銅を積層し
た後、CMP等で平坦化してグルーブにのみ銅を残す。
従って、銅を直接パターニングする必要がない。拡散の
問題に対しては拡散バリヤ層を先ず薄く積層し、銅を形
成する方法が利用できる。
形成方法の一例として、デュアルダマシン工程で金属配
線を形成する過程中の一つの段階を示す断面図である。
図1を参照して説明すると、先ず、図示していないが、
基板に必要な半導体素子を多数の工程を通じて形成す
る。そして、これら素子を覆う第1層間絶縁膜11を積
層する。素子を配線に連結するため層間絶縁膜11をパ
ターニングしてコンタクトホールを形成する。その結果
得られた物に、即ち、コンタクトホールが形成された基
板に、バリヤ層13を薄く形成する。バリヤ層13上に
銅で下層金属配線15及びコンタクト17が形成され
る。下層金属配線15が形成された基板にシリコン窒化
膜をバリヤ膜19として薄く形成し、シリコン酸化膜と
して第2層間絶縁膜21を形成する。
金属配線25のため第2層間絶縁膜21の上部にパター
ニング作業を通じてグルーブを形成する。そして、グル
ーブの一部箇所にフォトレジストを用いたパターニング
作業を通じてビアホールを形成する。この際、第2層間
絶縁膜21の下部のバリヤ膜19も共にエッチングして
当該位置の下層金属配線15の一部を露出させる。バリ
ヤ層23を積層してグルーブとビアホールの側壁及び底
面をカバーする。次いで、銅を積層してグルーブとビア
ホールとを充填する。CMPを通じて層間絶縁膜上面の
上側に積層されたバリヤ層と銅層とを除去する。これで
ビアコンタクトと上層金属配線25とを完成する。
線で下層金属配線15とビアコンタクトの銅層を含む上
層金属配線25との間にはバリヤ層23が介在する。バ
リヤ層23は電流の流れにおいて、銅層と銅層との間で
直列に接続された状態を形成する。バリヤ層は俗にタン
タル(Tantalum)(Ta)、又はタンタル窒化
膜(TaN)等より成るが、これら材質は銅に比べて伝
導性が劣るためビアコンタクト界面の抵抗を高める結果
をもたらす。
なり、抵抗が高くなって熱が発生すると、電子的移動が
問題になり得る。たとえば、素子高集積化によりコンタ
クトのサイズが縮まるのに伴い、ビアやコンタクトでの
電流密度が各層配線での電流密度より高くなる。従っ
て、ビアやコンタクトで電子的移動による断線の可能性
が高くなる。特に、各層の配線とビアコンタクトとが垂
直に合う部分では、コーナー部には電流密度が集中する
電流集中(current crowding)現象が
発生するため電子的移動が深化される。また、この部分
でバリヤ層が各層の銅配線とビアの銅配線とが接続され
ることを防いでいるためボイドを誘発させる可能性が大
きくなる。
題を無くすための方法が一部提示されている(韓国公開
特許第1999−029770号、日本特開平10−2
61715号)。これら発明によると、下層銅配線が形
成され、ビアホールが形成された後、バリヤ層を形成
し、エッチバックを通じてビアホール底面のバリヤ層を
除去する方法が提示される。しかし、エッチバックをす
る場合デュアルダマシン工程で上層銅配線の底面に水平
に形成されるバリヤ層が除去されるため、上層銅配線の
拡散を防ぐためには別途のバリヤ膜を事前に積層する等
の補完策が必要である。
した多層銅配線での問題点を除去するためのものであ
り、下層銅配線と銅ビアコンタクトの界面でのみバリヤ
層を効果的に除去できる半導体装置及びその形成方法を
提供することにある。又、本発明の目的は、多層銅配線
でビアコンタクト周辺の電子的移動による製品寿命の短
縮が防止できる構成の半導体装置及びその形成方法を提
供することにある。
クト界面の抵抗を低めることができる構成の半導体装置
及びその形成方法を提供することにある。本発明の目的
は、製品の信頼性期間を延ばし、回路抵抗減少により製
品特性が改善できる半導体装置及びその形成方法を提供
することにある。
ための本発明によると、各々銅層を有し連続した少なく
とも二つの層の金属配線が形成されている半導体装置に
おいて、下層金属配線とビアコンタクトとが接する界面
が下層金属配線側へ窪んだ溝を成すように形成され、界
面の中心部にはバリヤ層が形成され、ビアコンタクトの
側壁と下層金属配線とに合うコーナー部即ち、界面周辺
部ではビアコンタクトの銅層と下層金属配線の銅層とが
直接接続される。
デュアルダマシン方法で形成する半導体装置において
は、上層金属配線の底面及び側面とビアコンタクトの側
面とが上記のバリヤ層と同時に形成されたバリヤ層より
成る。前述した目的を達成するための本発明の半導体装
置の形成方法によると、先ず、下層銅配線を形成する。
そして、不導体バリヤ膜と層間絶縁膜とを順次に下層銅
配線上に形成する。次いで、層間絶縁膜と不導体バリヤ
膜をパターニングしてビアコンタクトホールを形成す
る。従って、ビアコンタクトの位置では下層銅配線が露
出する。
形成する。溝の深さはビアコンタクトの幅と幾何的形態
に関連し、正方形ビアの場合、ビアコンタクト幅の25
%以上であれば、実質的コンタクト面積は確保される。
溝が形成された基板にバリヤ層を積層し、溝の側壁には
バリヤ層が積層されないようにする。従って、バリヤ形
成方法としてはスパッタリングのようなPVD(Phy
sical Vapor Deposition)方式
を使用するのが望ましい。又、層間絶縁膜と不導体バリ
ヤ膜下へアンダーカットが形成できる湿式エッチング方
法を使用するのが望ましい。バリヤ層が形成された基板
に銅層を積層する。通常的にバリヤ層は導電層である。
この際バリヤ層を、スパッタリングを通じて積層する場
合、ビアコンタクトの縦横比がたとえば2以上と高けれ
ば、溝の側壁部分即ち、ビアコンタクトの底面コーナー
部分ではバリヤ層が殆ど形成されない。従って、下層銅
配線に溝を形成する時、湿式エッチングを利用する必要
性は減少する。
あるが、通常先ずバリヤ層上に銅シード層を形成する。
銅シード層形成では表面の全ての膜に銅層が均一に積層
されなければならないためCVDを使用するのが望まし
い。シード層に付加して、ビアホールを充填するための
多量の銅バルク層を積層する時には電気メッキ(ele
ctroplating)法が利用できる。コンタクト
幅が狭い時には継続してCVD方法で銅を積層すればビ
アホールが充填できる。
の実施形態を詳細に説明する。図3は本発明の一実施例
による半導体装置の多層銅配線の形成状態を示す断面図
である。図3を参照して本実施例の半導体装置の多層金
属配線部分を調べると、一番下側には基板10に形成さ
れた素子を覆う第1層間絶縁膜11が形成されている。
第1層間絶縁膜11には素子を配線に連結するためのコ
ンタクトホールが形成されている。コンタクトホール内
壁と層間絶縁膜の上面とにはバリヤ層13が薄く形成さ
れており、バリヤ層13上に下層銅配線150及びコン
タクト17が形成されている。下層金属配線150上に
はバリヤ膜19とシリコン酸化膜とより成る第2層間絶
縁膜21があり、第2層間絶縁膜の上部の一部には上層
銅配線251が形成されている。
下層銅配線150と連結されたビアコンタクトが第2層
間絶縁膜21とバリヤ膜19とを貫通しながら形成され
ている。上層銅配線251の内面とビアコンタクトの側
面とには、即ち、第2層間絶縁膜21と上層銅配線25
1及びビアコンタクトとが接する境界面にはバリヤ層2
31が形成されている。一方、ビアコンタクトと下層銅
配線とに合う溝110は下層銅配線150側へ窪んだ形
態を有している。溝110の底面には、バリヤ層232
が形成されており、溝110の側面、即ち、ビアコンタ
クトの側壁と下層銅配線層とに合うコーナー周辺部では
ビアコンタクトの銅層と下層銅配線の銅層とが直接連結
されている。従って、電気信号が上層銅配線251から
ビアコンタクトを通じて下層銅配線150へ印加される
場合、即ち、電流が流れる場合、溝110の側面を通じ
て主に流れる。
造を形成する半導体装置の形成工程の一部段階を示す断
面図である。図4に示すように、従来技術で言及した図
1の形態で上層銅配線のため第2層間絶縁膜21の上部
にパターニング作業を通じてグルーブ255を形成す
る。そして、グルーブ255の一部分にフォトレジスト
を用いたパターニング作業を通じて幅が0.35マイク
ロメートルであるビアホール235を形成する。その結
果、当該位置に下層銅配線150が露出する。露出した
下層銅配線150に対して湿式エッチングを実施する。
本実施例ではモル(mole)比でHNO3:H2O=
1:1の関係を満足する濃い硝酸を使用して30秒程度
工程を実施し、3000Å厚さの下層銅配線の1500
Å程度をエッチングする。硝酸の濃度とエッチング時間
と温度とは下層銅配線150の厚さ、ビアコンタクト銅
層と下層銅配線の銅層とが触れ合う実質コンタクト界面
の面積等とを考慮して決定できる。結果的に、シリコン
窒化膜より成る不導体バリヤ膜19の下へアンダーカッ
トを成す溝110が下層銅配線150に形成される。
て、湿式エッチング以外に異方性乾式エッチング方法
と、露出した銅を一定厚さに酸化させた後に銅酸化物を
フッ酸(HF)のような化学物質溶液でエッチングする
方法とがさらに考えられる。図4及び図5に示すよう
に、下層銅配線150に溝110が形成された基板10
にタンタル或いはタンタル窒化膜でバリヤ層230を形
成する。形成方法はスパッタリングのような物理的蒸着
(PVD)の方法を利用するのが望ましい。スパッタリ
ングを使用する場合、基板表面は開放された立体角に比
例する厚さでバリヤ層230が形成されるため、ビアホ
ール235やグルーブ255の下端コーナー部にはバリ
ヤ層230が相対的に薄く形成される。特に本実施例の
ようにビアホール235の下部の下層銅配線150に再
びアンダーカットを有した溝110が形成される場合、
ビアホール235の側壁と第2層間絶縁膜21の上面と
溝110の底面とには図示されたようにバリヤ層230
が形成されるが、溝110の周辺部或いは側部はスパッ
タリングの特性とアンダーカットによる障害とによりバ
リヤ層230が形成されない。又、バリヤ層が一部形成
される場合にも薄くて緻密ではない状態で形成される。
された基板10の全面にCVDの方法で銅シード層25
0′を薄く積層する。CVDを用いる場合、スパッタリ
ングに比べて充填性(gap fill)に優れるた
め、下層銅配線150に形成された溝110のアンダー
カット部分Iを含む露出した基板の全面にシード層25
0′を形成できる。又、領域別導電性により積層厚さが
変わる可能性のある電気メッキ法に比べて均一に積層を
成し得るため、シード層250′の積層方法にはCVD
が望ましい。
成された後には多量に早くグルーブ及びビアホールが充
填できる銅バルク(Bulk)層250の積層が成され
る。CVD銅層は成長速度が遅いため、シード層25
0′として使用する銅層一部のみをCVDで形成し、グ
ルーブ及びビアホールの大部分を充填するバルク層25
0には電気メッキ方法を用いることが適している。上層
銅配線のための積層はギャップフィルが完全に成される
時まで第2層間絶縁膜21上に一定厚さに積層される。
積層が済むと、グルーブ及びビアホールにのみ銅層を残
し、第2層間絶縁膜21上に積層された銅シード層25
0′、バルク層250、及びバリヤ層230を除去す
る。これらの除去のためには全面エッチバックとCMP
を使用できるが、銅はエッチング特性が良くないためC
MPが選り好まれる。これで、図3のような上層銅配線
251が形成され、デュアルダマシン工程が完了する。
成できる。上層銅配線251上に層間絶縁膜やシリコン
或いはシリコン酸化膜材質の保護膜が形成される場合、
その前に不導体バリヤ膜を薄く形成する。図8はデュア
ルダマシン工程ではないエッチング方式で上層銅配線を
形成した例を示す。
ためのグルーブを形成せず第2層間絶縁膜21の上面で
直接ビアホールを形成する。ビアホール形成で露出した
下層銅配線150に対するエッチングを実施して溝11
0を作る。バリヤ材質をスパッタリングで積層して第2
層間絶縁膜21の上面、ビアホール側壁、溝の底面或い
は溝の中央部にバリヤ層234、232を形成する。銅
シード層を基板露出面に均等に形成する。電気メッキ法
で銅層を積層して溝を含むビアホールを充填し、第2層
間絶縁膜21の上部にも一定厚さ以上の銅層を形成す
る。銅層上にエッチングマスクを形成し、パターニング
エッチングを通じて銅層及びバリヤ層234を第2層間
絶縁膜21の上面で選択的に除去する。従って、上層銅
配線253及びビアコンタクトが形成される。この際、
上層銅配線253の底面とビアコンタクトの側壁とには
バリヤ層234が形成されて銅の拡散が防止でき、下層
銅配線150とビアコンタクトの界面一部を成す溝11
0の側面では下層銅配線150の銅層とビアコンタクト
の銅層とがバリヤ層なしで直接接続される部分が形成さ
れる。
下層銅配線に形成される溝の深さはビアコンタクト直径
の50%以上になることが望ましい。ビアコンタクト部
分でたとえ下層銅配線が大部分エッチングで除去される
場合にもビアコンタクト形成のための銅積層段階で復旧
できるため工程不良の問題は少なくなる。
層を除去するためのバリヤ層エッチバックにより銅配線
底面のバリヤ層喪失を誘発する従来の技術と比較する
と、ビアコンタクト界面の一部を除外しては各層の銅配
線のためのバリヤ層が連続的に形成された状態を維持す
る。従って、銅配線の底面を保護する水平バリヤ膜を別
途に形成することがなくても銅配線の拡散による断線及
び短絡のおそれがない。
ける状態を示す断面図である。
ける状態を示す断面図である。
を示す断面図である。
の一部段階における状態を示す断面図である。
の一部段階における状態を示す断面図である。
の一部段階における状態を示す断面図である。
の一部段階における状態を示す断面図である。
いてデュアルダマシン工程ではないエッチング方式で上
層銅配線を形成した状態を示す断面図である。
Claims (18)
- 【請求項1】 層間絶縁膜により分離され隣接する少な
くとも二つの層の金属配線が各々銅層を有するように形
成されている半導体装置において、 下層金属配線及び上層金属配線を電気的に接続するビア
コンタクトと前記下層金属配線とが接する界面が前記下
層金属配線の側へ窪んだ溝を成すように形成され、 前記界面の中心部である溝底面にバリヤ層が形成され、 前記ビアコンタクトの銅層と前記下層金属配線の銅層と
は、前記界面の周辺部である溝側面で直接接続されてい
ることを特徴とする半導体装置。 - 【請求項2】 前記界面の周辺部は、前記ビアコンタク
トの側壁と前記下層金属配線とに合うコーナー部分であ
ることを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記溝の上部幅は、前記層間絶縁膜に形
成されるビアコンタクトホールの下部幅より広いことを
特徴とする請求項1に記載の半導体装置。 - 【請求項4】 前記上層金属配線は前記層間絶縁膜の上
部のグルーブに形成され、前記ビアコンタクトは前記グ
ルーブの一部領域に形成されるデュアルダマシン構造よ
り成ることを特徴とする請求項1に記載の半導体装置。 - 【請求項5】 前記バリヤ層は、前記上層金属配線の底
面及び側面と前記ビアコンタクトの側面とに形成された
バリヤ層と同一なバリヤ層で形成されていることを特徴
とする請求項4に記載の半導体装置。 - 【請求項6】 前記下層金属配線と前記層間絶縁膜との
間に不導体バリヤ膜が形成されていることを特徴とする
請求項1に記載の半導体装置。 - 【請求項7】 回路素子及び絶縁膜パターンが形成され
た基板に下層銅配線を形成する段階と、 前記下層銅配線の上に層間絶縁膜を積層する段階と、 前記層間絶縁膜をパターニングしてビアコンタクトホー
ルを形成することにより前記下層銅配線の一部分を露出
させる段階と、 前記下層銅配線の一部分をエッチングして前記下層銅配
線に溝を形成する段階と、 前記溝が形成された基板にバリヤ層を前記溝の側壁に積
層しないように積層する段階と、 前記バリヤ層が形成された基板に銅層を積層し、前記溝
を含む前記ビアコンタクトホールを充填するビアコンタ
クトを形成する段階と、 を含むことを特徴とする半導体装置の形成方法。 - 【請求項8】 前記下層銅配線の上に前記層間絶縁膜を
形成する前に不導体バリヤ膜を形成する段階をさらに含
み、 前記ビアコンタクトホールを形成する段階で前記不導体
バリヤ膜に対するエッチングを行うことを特徴とする請
求項7に記載の半導体装置の形成方法。 - 【請求項9】 前記溝を形成する段階で前記溝の深さは
前記ビアコンタクトホールの幅の25%以上に形成され
ることを特徴とする請求項7に記載の半導体装置の形成
方法。 - 【請求項10】 前記溝は、前記下層銅配線に対する湿
式エッチングを通じて前記層間絶縁膜に対してアンダー
カットを成すことで形成されることを特徴とする請求項
7に記載の半導体装置の形成方法。 - 【請求項11】 前記バリヤ層は、タンタル又はタンタ
ル窒化膜より成ることを特徴とする請求項7に記載の半
導体装置の形成方法。 - 【請求項12】 前記バリヤ層は、スパッタリング方法
により形成されることを特徴とする請求項7に記載の半
導体装置の形成方法。 - 【請求項13】 前記銅層を積層して前記ビアコンタク
トを形成する段階は、前記バリヤ層の上に銅シード層を
形成する段階と、前記銅シード層の上に銅バルク層を形
成して前記ビアコンタクトホールを充填する段階とを含
むことを特徴とする請求項7に記載の半導体装置の形成
方法。 - 【請求項14】 前記銅シード層はCVDで形成され、
前記銅バルク層は電気メッキ法を利用して形成されるこ
とを特徴とする請求項13に記載の半導体装置の形成方
法。 - 【請求項15】 前記ビアコンタクトホールを形成する
段階の前に前記層間絶縁膜の上部にパターニングを通じ
てグルーブを形成する段階をさらに含み、 前記ビアコンタクトホールは、前記グルーブと少なくと
も一部領域で重なって形成されることを特徴とする請求
項7に記載の半導体装置の形成方法。 - 【請求項16】 前記層間絶縁膜の上面に積層された前
記銅層及び前記バリヤ層を除去して前記層間絶縁膜を露
出させ、前記溝を含む前記ビアコンタクトホールと前記
グルーブとにのみ前記銅層を残す段階をさらに含むこと
を特徴とする請求項15に記載の半導体装置の形成方
法。 - 【請求項17】 前記銅層及び前記バリヤ層を除去する
ためCMP方法を利用することを特徴とする請求項16
に記載の半導体装置の形成方法。 - 【請求項18】 前記下部銅配線をエッチングする段階
でエッチング液の希釈水に対する硝酸のモル比は1以下
であることを特徴とする請求項7に記載の半導体装置の
形成方法。
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---|---|---|---|
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KR10-2001-0006812A KR100385227B1 (ko) | 2001-02-12 | 2001-02-12 | 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
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---|---|---|---|
JP2002033534A Pending JP2002246467A (ja) | 2001-02-12 | 2002-02-12 | 半導体装置及びその形成方法 |
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---|---|
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JP (1) | JP2002246467A (ja) |
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TW (1) | TW508726B (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005066817A (ja) * | 2003-08-01 | 2005-03-17 | Yamaha Corp | 微小構造体 |
JP2006024905A (ja) * | 2004-06-10 | 2006-01-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007109894A (ja) * | 2005-10-13 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2008205505A (ja) * | 2004-06-10 | 2008-09-04 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2012064953A (ja) * | 2003-03-20 | 2012-03-29 | Toshiba Mobile Display Co Ltd | 配線の形成方法及びその配線を有する表示装置の形成方法 |
US8432037B2 (en) | 2004-06-10 | 2013-04-30 | Renesas Electronics Corporation | Semiconductor device with a line and method of fabrication thereof |
JP2013182922A (ja) * | 2012-02-29 | 2013-09-12 | Fujitsu Ltd | 配線構造、半導体装置及び配線構造の製造方法 |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4270865B2 (ja) * | 2000-08-18 | 2009-06-03 | 三菱電機株式会社 | 実装基板及び実装基板を用いたバルブソケット |
KR100457044B1 (ko) | 2002-09-25 | 2004-11-10 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
KR100967199B1 (ko) * | 2002-12-28 | 2010-07-05 | 매그나칩 반도체 유한회사 | 반도체 소자 금속 배선 및 그의 제조 방법 |
US7215361B2 (en) * | 2003-09-17 | 2007-05-08 | Micron Technology, Inc. | Method for automated testing of the modulation transfer function in image sensors |
US6861686B2 (en) * | 2003-01-16 | 2005-03-01 | Samsung Electronics Co., Ltd. | Structure of a CMOS image sensor and method for fabricating the same |
US20040152295A1 (en) * | 2003-02-03 | 2004-08-05 | International Business Machines Corporation | Sacrificial metal liner for copper |
JP4499390B2 (ja) * | 2003-09-09 | 2010-07-07 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US7045455B2 (en) * | 2003-10-23 | 2006-05-16 | Chartered Semiconductor Manufacturing Ltd. | Via electromigration improvement by changing the via bottom geometric profile |
US20050112957A1 (en) * | 2003-11-26 | 2005-05-26 | International Business Machines Corporation | Partial inter-locking metal contact structure for semiconductor devices and method of manufacture |
KR100618343B1 (ko) * | 2004-10-28 | 2006-08-31 | 삼성전자주식회사 | 패키징 기판의 제조방법 및 이를 이용한 패키징 방법. |
US7332428B2 (en) * | 2005-02-28 | 2008-02-19 | Infineon Technologies Ag | Metal interconnect structure and method |
DE102005024914A1 (de) * | 2005-05-31 | 2006-12-07 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Ausbilden elektrisch leitfähiger Leitungen in einem integrierten Schaltkreis |
US7511349B2 (en) * | 2005-08-19 | 2009-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact or via hole structure with enlarged bottom critical dimension |
KR100714476B1 (ko) | 2005-11-25 | 2007-05-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
JP5014632B2 (ja) * | 2006-01-13 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
US7517736B2 (en) * | 2006-02-15 | 2009-04-14 | International Business Machines Corporation | Structure and method of chemically formed anchored metallic vias |
US20070202689A1 (en) * | 2006-02-27 | 2007-08-30 | Samsung Electronics Co., Ltd. | Methods of forming copper vias with argon sputtering etching in dual damascene processes |
DE102006035645B4 (de) * | 2006-07-31 | 2012-03-08 | Advanced Micro Devices, Inc. | Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis |
KR100850079B1 (ko) * | 2006-12-26 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 방법을 이용한 금속 배선 형성 방법 |
KR100790452B1 (ko) * | 2006-12-28 | 2008-01-03 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법 |
US7859113B2 (en) * | 2007-02-27 | 2010-12-28 | International Business Machines Corporation | Structure including via having refractory metal collar at copper wire and dielectric layer liner-less interface and related method |
US7776737B2 (en) * | 2008-08-14 | 2010-08-17 | International Business Machines Corporation | Reliability of wide interconnects |
US8436252B2 (en) * | 2009-06-30 | 2013-05-07 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing the same |
US8772949B2 (en) | 2012-11-07 | 2014-07-08 | International Business Machines Corporation | Enhanced capture pads for through semiconductor vias |
US9245795B2 (en) | 2013-05-28 | 2016-01-26 | Intel Corporation | Methods of forming substrate microvias with anchor structures |
TW201532247A (zh) | 2013-10-16 | 2015-08-16 | Conversant Intellectual Property Man Inc | 形成嵌入動態隨機存取記憶體電容器的成本效益佳的方法 |
US9324650B2 (en) | 2014-08-15 | 2016-04-26 | International Business Machines Corporation | Interconnect structures with fully aligned vias |
JP2017069381A (ja) * | 2015-09-30 | 2017-04-06 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
CN107564850B (zh) * | 2016-07-01 | 2020-07-07 | 中芯国际集成电路制造(北京)有限公司 | 互连结构及其制造方法 |
US10229826B2 (en) * | 2016-10-21 | 2019-03-12 | Lam Research Corporation | Systems and methods for forming low resistivity metal contacts and interconnects by reducing and removing metallic oxide |
KR102460076B1 (ko) * | 2017-08-01 | 2022-10-28 | 삼성전자주식회사 | 반도체 장치 |
US10475702B2 (en) * | 2018-03-14 | 2019-11-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductive feature formation and structure using bottom-up filling deposition |
US10818545B2 (en) * | 2018-06-29 | 2020-10-27 | Sandisk Technologies Llc | Contact via structure including a barrier metal disc for low resistance contact and methods of making the same |
US10964636B2 (en) * | 2018-09-19 | 2021-03-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure with low resistivity and method for forming the same |
US11121025B2 (en) | 2018-09-27 | 2021-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layer for side wall passivation |
US11177169B2 (en) * | 2019-06-21 | 2021-11-16 | International Business Machines Corporation | Interconnects with gouged vias |
US11183455B2 (en) * | 2020-04-15 | 2021-11-23 | International Business Machines Corporation | Interconnects with enlarged contact area |
US11551967B2 (en) * | 2020-05-19 | 2023-01-10 | Taiwan Semiconductor Manufacturing Company Limited | Via structure and methods for forming the same |
KR20220033289A (ko) | 2020-09-09 | 2022-03-16 | 삼성전자주식회사 | 반도체 패키지 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11163132A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
JP2000353675A (ja) * | 1999-05-03 | 2000-12-19 | Motorola Inc | 半導体ウェハ上に銅層を形成する方法 |
JP2001351977A (ja) * | 2000-04-19 | 2001-12-21 | Internatl Business Mach Corp <Ibm> | バイアスタッドの形成方法および半導体構造 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0262035A (ja) * | 1988-08-29 | 1990-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
JPH0799286A (ja) * | 1993-09-29 | 1995-04-11 | Toshiba Corp | 半導体装置 |
US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
KR0138308B1 (ko) * | 1994-12-14 | 1998-06-01 | 김광호 | 층간접촉구조 및 그 방법 |
JP3150095B2 (ja) | 1996-12-12 | 2001-03-26 | 日本電気株式会社 | 多層配線構造の製造方法 |
SG70654A1 (en) | 1997-09-30 | 2000-02-22 | Ibm | Copper stud structure with refractory metal liner |
TW359884B (en) * | 1998-01-07 | 1999-06-01 | Nanya Technology Co Ltd | Multi-level interconnects with I-plug and production process therefor |
US6333560B1 (en) * | 1999-01-14 | 2001-12-25 | International Business Machines Corporation | Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies |
US6211085B1 (en) * | 1999-02-18 | 2001-04-03 | Taiwan Semiconductor Company | Method of preparing CU interconnect lines |
US6040243A (en) * | 1999-09-20 | 2000-03-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion |
US6114243A (en) * | 1999-11-15 | 2000-09-05 | Chartered Semiconductor Manufacturing Ltd | Method to avoid copper contamination on the sidewall of a via or a dual damascene structure |
US6376353B1 (en) * | 2000-07-03 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects |
US6613664B2 (en) * | 2000-12-28 | 2003-09-02 | Infineon Technologies Ag | Barbed vias for electrical and mechanical connection between conductive layers in semiconductor devices |
-
2001
- 2001-02-12 KR KR10-2001-0006812A patent/KR100385227B1/ko active IP Right Grant
- 2001-07-03 TW TW090116243A patent/TW508726B/zh not_active IP Right Cessation
-
2002
- 2002-02-07 US US10/067,342 patent/US6548905B2/en not_active Expired - Lifetime
- 2002-02-12 JP JP2002033534A patent/JP2002246467A/ja active Pending
-
2003
- 2003-01-09 US US10/338,908 patent/US6884710B2/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11163132A (ja) * | 1997-11-26 | 1999-06-18 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
JP2000353675A (ja) * | 1999-05-03 | 2000-12-19 | Motorola Inc | 半導体ウェハ上に銅層を形成する方法 |
JP2001351977A (ja) * | 2000-04-19 | 2001-12-21 | Internatl Business Mach Corp <Ibm> | バイアスタッドの形成方法および半導体構造 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012064953A (ja) * | 2003-03-20 | 2012-03-29 | Toshiba Mobile Display Co Ltd | 配線の形成方法及びその配線を有する表示装置の形成方法 |
JP2005066817A (ja) * | 2003-08-01 | 2005-03-17 | Yamaha Corp | 微小構造体 |
JP4581485B2 (ja) * | 2003-08-01 | 2010-11-17 | ヤマハ株式会社 | 加速度センサおよびその製造方法 |
JP2006024905A (ja) * | 2004-06-10 | 2006-01-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008205505A (ja) * | 2004-06-10 | 2008-09-04 | Renesas Technology Corp | 半導体装置の製造方法 |
US7936069B2 (en) | 2004-06-10 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device with a line and method of fabrication thereof |
US8222146B2 (en) | 2004-06-10 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device with a line and method of fabrication thereof |
US8432037B2 (en) | 2004-06-10 | 2013-04-30 | Renesas Electronics Corporation | Semiconductor device with a line and method of fabrication thereof |
US8749064B2 (en) | 2004-06-10 | 2014-06-10 | Renesas Electronics Corporation | Semiconductor device with a line and method of fabrication thereof |
JP2007109894A (ja) * | 2005-10-13 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2013182922A (ja) * | 2012-02-29 | 2013-09-12 | Fujitsu Ltd | 配線構造、半導体装置及び配線構造の製造方法 |
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