CN107564850B - 互连结构及其制造方法 - Google Patents

互连结构及其制造方法 Download PDF

Info

Publication number
CN107564850B
CN107564850B CN201610512830.1A CN201610512830A CN107564850B CN 107564850 B CN107564850 B CN 107564850B CN 201610512830 A CN201610512830 A CN 201610512830A CN 107564850 B CN107564850 B CN 107564850B
Authority
CN
China
Prior art keywords
layer
metal layer
opening
substrate
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610512830.1A
Other languages
English (en)
Other versions
CN107564850A (zh
Inventor
刘继全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610512830.1A priority Critical patent/CN107564850B/zh
Priority to US15/627,961 priority patent/US10290539B2/en
Priority to EP17178158.6A priority patent/EP3264452A1/en
Publication of CN107564850A publication Critical patent/CN107564850A/zh
Priority to US16/373,343 priority patent/US11069565B2/en
Application granted granted Critical
Publication of CN107564850B publication Critical patent/CN107564850B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种互连结构及其制造方法，涉及半导体技术领域。其中，所述方法包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底之上的第一金属层；和在所述衬底上并覆盖所述第一金属层的电介质层，其中，所述电介质层具有延伸到所述第一金属层的开口，并且所述电介质层上具有硬掩模层；去除所述电介质层上的硬掩模层；在所述开口的底部选择性沉积第二金属层；沉积第三金属层以填充所述开口。本发明可以提高互连结构的可靠性。

Description

互连结构及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种互连结构及其制造方法。
背景技术
随着半导体器件关键尺寸的缩小，互连结构的可靠性变得越来越有挑战。
图1示出了现有的互连结构的示意图。发明人发现，现有的互连结构存在如下问题：如图1所示，在沟槽和通孔中填充金属101后，沟槽和通孔下面的第一层金属102与电介质层103之间会存在空洞 104，空洞104的存在可能会导致互连线的断路，从而降低互连结构的可靠性。
因此，有必要提出一种新的技术方案来提高互连结构的可靠性。
发明内容
本公开的一个实施例的目的在于提出一种新的互连结构的制造方法，能够提高互连结构的可靠性。
本公开的另一个实施例的目的在于提出一种新的互连结构。
根据本公开的一个实施例，提供了一种互连结构的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底之上的第一金属层；和在所述衬底上并覆盖所述第一金属层的电介质层，其中，所述电介质层具有延伸到所述第一金属层的开口，并且所述电介质层上具有硬掩模层；去除所述电介质层上的硬掩模层；在所述开口的底部选择性沉积第二金属层；沉积第三金属层以填充所述开口。
在一个实施例中，通过湿法刻蚀去除所述硬掩模层。
在一个实施例中，所述湿法刻蚀采用下列中的一种或多种作为刻蚀液：双氧水、稀氢氟酸、硫酸、盐酸、氢氧化铵。
在一个实施例中，在沉积第三金属层以填充所述开口之前，还包括：在所述开口的表面上沉积阻挡层。
在一个实施例中，在沉积第三金属层以填充所述开口之前，还包括：在所述阻挡层上形成籽晶层。
在一个实施例中，所述阻挡层的材料包括TaN、Ta或由TaN和Ta 组成的叠层。
在一个实施例中，所述阻挡层的厚度为2-20nm。
在一个实施例中，所述籽晶层的厚度为5-100nm。
在一个实施例中，所述方法还包括：对所述第三金属层进行平坦化，以使得剩余的第三金属层的上表面与所述电介质层的上表面基本齐平。
在一个实施例中，所述第二金属层的材料包括钴。
在一个实施例中，所述第一金属层和所述第三金属层的材料包括铜。
在一个实施例中，所述开口的宽度为30-100nm，所述开口的深度为100-300nm。
在一个实施例中，所述开口为大马士革单镶嵌结构的开口或大马士革双镶嵌结构的开口。
在一个实施例中，所述硬掩膜层包括：依次位于所述开口两侧的电介质层上的碳氮化硅层、低k电介质层、四乙氧基硅烷层、八甲基环四硅氧烷层和氮化钛层。
根据本公开的另一个实施例，提供了一种互连结构，包括：衬底；在所述衬底之上的第一金属层；在所述衬底上并覆盖所述第一金属层的电介质层，所述电介质层具有延伸到所述第一金属层的开口；在所述开口的底部位于所述第一金属层上的第二金属层；和在所述第二金属层之上填充所述开口的第三金属层。
在一个实施例中，所述互连结构还包括：在所述第二金属层与所述第三金属层之间、以及在所述电介质层与所述第三金属层之间的阻挡层。
在一个实施例中，所述互连结构还包括：在所述阻挡层与所述第三金属层之间的籽晶层。
在一个实施例中，所述阻挡层的材料包括TaN、Ta或由TaN和Ta 组成的叠层。
在一个实施例中，所述阻挡层的厚度为2-20nm。
在一个实施例中，所述籽晶层的厚度为5-100nm。
在一个实施例中，所述第二金属层的材料包括钴。
在一个实施例中，所述第一金属层和所述第三金属层的材料包括铜。
在一个实施例中，所述开口的宽度为30-100nm，所述开口的深度为100-300nm。
在一个实施例中，所述开口为大马士革单镶嵌结构的开口或大马士革双镶嵌结构的开口。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1示出了现有的互连结构的示意图；
图2是根据本公开一个实施例的互连结构的制造方法的简化流程图；
图3A示出了根据本公开一些实施例的互连结构的制造方法的一个阶段；
图3B示出了根据本公开一些实施例的互连结构的制造方法的一个阶段；
图3C示出了根据本公开一些实施例的互连结构的制造方法的一个阶段；
图3D示出了根据本公开一些实施例的互连结构的制造方法的一个阶段；
图3E示出了根据本公开一些实施例的互连结构的制造方法的一个阶段。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
本公开的发明人对现有的互连结构中存在的上述问题进行了研究，发现：在互连结构的制造过程中，在去除电介质层上的硬掩模(例如TiN)时通常会采用湿法刻蚀的方法，这有可能会导致通孔底部的第一金属层也被刻蚀一部分，从而在第一层金属与电介质层之间形成了底切(undercut)，在后续填充金属后，底切部分不会被金属填充，从而形成了空洞。基于此，发明人提出了如下解决方案。
图2是根据本公开一个实施例的互连结构的制造方法的简化流程图。如图2所示，该方法包括如下步骤：
步骤202，提供衬底结构，该衬底结构包括：衬底；在衬底上的第一金属层；以及在衬底上并覆盖第一金属层的电介质层，其中，电介质层具有延伸到第一金属层的开口，并且，电介质层上具有硬掩模层。
步骤204，去除电介质层上的硬掩模层，例如可以通过湿法刻蚀去除硬掩模层。
步骤206，在开口的底部选择性沉积第二金属层。
步骤208，沉积第三金属层以填充开口。
本实施例中，在去除硬掩模层后，在开口的底部选择性沉积第二金属层，第二金属层可以填充第一金属层和电介质层之间的底切，如此可以避免在后续沉积第三金属层后形成的空洞，提高了互连结构的可靠性。
图3A-图3E示出了根据本公开一些实施例的互连结构的制造方法的不同阶段。下面结合图3A-图3E对根据本公开一些实施例的互连结构的制造方法进行详细说明。需要指出的是，下面所描述的某些工艺步骤对于一个实施例来说可能是优选的步骤，而并非是必须的步骤。
首先，如图3A所示，提供衬底结构，该衬底结构包括衬底301，衬底301可以包括半导体衬底311和在半导体衬底311上的第一阻挡层 321。应理解，半导体衬底311中可以形成有半导体器件、浅沟槽隔离结构(图中未示出)等。
衬底结构还包括在衬底301之上的第一金属层302，例如铜。在一个实施例中，第一金属层302的侧壁和底部可以形成有第二阻挡层303，例如Ta、TaN或由Ta和TaN组成的叠层材料。
衬底结构还包括在衬底301上并覆盖第一金属层302的电介质层 304。这里，电介质层304具有延伸到第一金属层302的开口305。在一个实施例中，开口305可以是大马士革单镶嵌结构的开口或大马士革双镶嵌结构的开口。图3A示出的开口305为大马士革双镶嵌结构的开口的情况，即，开口305可以包括上部的沟槽和下部的通孔。在一个实施例中，开口305的宽度可以为30-100nm，开口305的深度可以为 100-300nm。在开口为大马士革双镶嵌结构的开口的情况下，沟槽和通孔的宽度可以为30-100nm，沟槽和通孔的深度可以为100-300nm。需要说明的是，上述开口305可以通过现有的大马士革工艺来形成，在此不再做详细介绍。
衬底结构还包括电介质层304上的硬掩模层306。这里，硬掩模层 306例如可以位于开口305两侧的电介质层304 上。在一个实施例中，硬掩模 层306可以包括依次位于开口305两侧的电介质层304 上的碳氮化硅层(例如100-400埃)、低k电介质层(例如1000-2000埃)、四乙氧基硅烷层(例如100-400埃)、八甲基环四硅氧烷层(例如100-400 埃)和氮化钛层(例如100-300埃)。上述低k电介质层的k值例如可以在2-3之间。
接下来，如图3B所示，去除电介质层304上的硬掩模层306。在一个实施例中，可以通过湿法刻蚀来去除硬掩模层306。进一步地，湿法刻蚀可以采用下列中的一种或多种作为刻蚀液：双氧水、稀氢氟酸、硫酸、盐酸、氢氧化铵。去除硬掩模层306后可以减小硬掩模层306的应力造成的开口305在水平方向上的变形，有利于后续填充开口305的难度。应明白，对于包括沟槽和通孔的开口来说，硬掩模层306的应力造成的开口在水平方向上的变形主要指沟槽在水平方向上(沟槽的延伸方向)的变形。如图3B所示，去除电介质层304上的硬掩模层306时可能会产生底切307。
然后，如图3C所示，在开口305的底部选择性沉积第二金属层308。在一个实施例中，可以通过化学气相沉积(CVD)的方式在开口305 的底部选择性沉积第二金属层308。由于第二金属层308的沉积具有选择性，因此，第二金属层308只沉积在第一金属层302上，而不会沉积在电介质层304上。如此，选择性沉积的第二金属层308会填充底切 307。优选地，第二金属层的材料可以包括钴。选择钴作为第二金属层有以下有益效果：一方面，钴具有很好的选择性沉积效果；另一方面，钴也可以作为阻挡层来阻挡后续在开口中填充的金属层的扩散；再一方面，钴的覆盖性能好，可以确保沉积的钴能够填充底切。
之后，如图3D所示，沉积第三金属层309以填充开口305。例如可以通过电镀(ECP)的方式以铜作为第三金属层309来填充开口305。
优选地，在沉积第三金属层309以填充开口305之前，还可以在开口305的表面沉积阻挡层310。在一个实施例中，阻挡层310的材料可以包括TaN、Ta或由TaN和Ta组成的叠层。另外，阻挡层310的厚度例如可以为2-20nm。更优选地，在沉积第三金属层309以填充开口之前，还可以在阻挡层310上先形成籽晶层(图中未示出)。籽晶层的材料例如可以是铜，籽晶层的厚度例如可以为5-100nm。优选地，上述阻挡层和籽晶层均可以通过物理气相沉积(PVD)的方式来形成。
之后，如图3E所示，还可以对第三金属层309进行平坦化，例如化学机械抛光(CMP)，以使得剩余的第三金属层309的上表面与电介质层304的上表面基本齐平。
如上描述了根据本公开一些实施例的互连结构的制造方法。本公开还提供了一种互连结构，下面结合图3E进行说明。
如图3E所示，互连结构可以包括：衬底301；在衬底301之上的第一金属层302；在衬底301上并覆盖第一金属层302的电介质层304，电介质层304具有延伸到第一金属层302的开口；在开口的底部位于第一金属层302上的第二金属层308；和在第二金属层308之上填充开口的第三金属层309。其中，第二金属层308可以通过选择性沉积的方式来形成。
本公开提供的互连结构中，由于在开口的底部具有位于第一金属层上的第二金属层，因此可以填充第一金属层和电介质层之间的底切，避免了第一金属层与电介质层之间的空洞，提高了互连结构的可靠性。
在一个实施例中，参见图3E，互连结构还可以包括：在第二金属层308与第三金属层309之间、以及在电介质层304与第三金属层309 之间的阻挡层310。阻挡层310的材料可以包括TaN、Ta或由TaN和 Ta组成的叠层。进一步地，互连结构还可以包括：在阻挡层310与第三金属层309之间的籽晶层。
互连结构中的各部分(例如，第一金属层、第二金属层、第三金属层、阻挡层、籽晶层等)的材料、厚度等可以参照上面的描述，在此不再一一作出限定。
至此，已经详细描述了根据本公开实施例的互连结构及其制造方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。

Claims (10)

1.一种互连结构的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：
衬底；
在所述衬底之上的第一金属层；和
在所述衬底上并覆盖所述第一金属层的电介质层，其中，所述电介质层具有延伸到所述第一金属层的开口，并且所述电介质层上具有硬掩模层；
通过湿法刻蚀去除所述电介质层上的硬掩模层，在湿法刻蚀过程中，所述电介质层与所述第一金属层之间形成与所述开口连通的底切；
在所述开口的底部选择性沉积第二金属层，所述第二金属层包括填充所述底切的部分；
沉积第三金属层以填充所述开口。
2.根据权利要求1所述的方法，其特征在于，所述湿法刻蚀采用下列中的一种或多种作为刻蚀液：双氧水、稀氢氟酸、硫酸、盐酸、氢氧化铵。
3.根据权利要求1所述的方法，其特征在于，在沉积第三金属层以填充所述开口之前，还包括：
在所述开口的表面上沉积阻挡层。
4.根据权利要求3所述的方法，其特征在于，在沉积第三金属层以填充所述开口之前，还包括：
在所述阻挡层上形成籽晶层。
5.根据权利要求3所述的方法，其特征在于，所述阻挡层的材料包括TaN、Ta或由TaN和Ta组成的叠层。
6.根据权利要求1所述的方法，其特征在于，还包括：
对所述第三金属层进行平坦化，以使得剩余的第三金属层的上表面与所述电介质层的上表面基本齐平。
7.根据权利要求1所述的方法，其特征在于，
所述第一金属层和所述第三金属层的材料包括铜；
所述第二金属层的材料包括钴。
8.根据权利要求1所述的方法，其特征在于，所述开口的宽度为30-100nm，所述开口的深度为100-300nm。
9.根据权利要求1所述的方法，其特征在于，所述开口为大马士革单镶嵌结构的开口或大马士革双镶嵌结构的开口。
10.根据权利要求1所述的方法，其特征在于，所述硬掩膜层包括：依次位于所述开口两侧的电介质层上的碳氮化硅层、低k电介质层、四乙氧基硅烷层、八甲基环四硅氧烷层和氮化钛层。
CN201610512830.1A 2016-07-01 2016-07-01 互连结构及其制造方法 Active CN107564850B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201610512830.1A CN107564850B (zh) 2016-07-01 2016-07-01 互连结构及其制造方法
US15/627,961 US10290539B2 (en) 2016-07-01 2017-06-20 Semiconductor interconnect structure and manufacturing method thereof
EP17178158.6A EP3264452A1 (en) 2016-07-01 2017-06-27 A semiconductor interconnect structure and manufacturing method thereof
US16/373,343 US11069565B2 (en) 2016-07-01 2019-04-02 Semiconductor interconnect structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610512830.1A CN107564850B (zh) 2016-07-01 2016-07-01 互连结构及其制造方法

Publications (2)

Publication Number Publication Date
CN107564850A CN107564850A (zh) 2018-01-09
CN107564850B true CN107564850B (zh) 2020-07-07

Family

ID=59239856

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610512830.1A Active CN107564850B (zh) 2016-07-01 2016-07-01 互连结构及其制造方法

Country Status (3)

Country Link
US (2) US10290539B2 (zh)
EP (1) EP3264452A1 (zh)
CN (1) CN107564850B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107564850B (zh) 2016-07-01 2020-07-07 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
US10818545B2 (en) * 2018-06-29 2020-10-27 Sandisk Technologies Llc Contact via structure including a barrier metal disc for low resistance contact and methods of making the same
CN110739269B (zh) * 2019-10-25 2020-11-20 武汉新芯集成电路制造有限公司 半导体器件及其形成方法
CN110797301B (zh) * 2019-11-06 2022-12-20 武汉新芯集成电路制造有限公司 一种键合孔的形成方法
CN112435977B (zh) * 2020-11-20 2023-09-01 武汉新芯集成电路制造有限公司 半导体器件及其制作方法
CN117410269B (zh) * 2023-12-15 2024-03-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257000A (zh) * 2007-02-27 2008-09-03 国际商业机器公司 包括通孔的结构及其制造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5639691A (en) * 1995-06-05 1997-06-17 Advanced Micro Devices, Inc. Copper pellet for reducing electromigration effects associated with a conductive via in a semiconductor device
TW359884B (en) * 1998-01-07 1999-06-01 Nanya Technology Co Ltd Multi-level interconnects with I-plug and production process therefor
US7419903B2 (en) * 2000-03-07 2008-09-02 Asm International N.V. Thin films
KR100385227B1 (ko) * 2001-02-12 2003-05-27 삼성전자주식회사 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
KR100413828B1 (ko) * 2001-12-13 2004-01-03 삼성전자주식회사 반도체 장치 및 그 형성방법
US20030194872A1 (en) * 2002-04-16 2003-10-16 Applied Materials, Inc. Copper interconnect with sidewall copper-copper contact between metal and via
US7008872B2 (en) 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US7304388B2 (en) * 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
US7071017B2 (en) * 2003-08-01 2006-07-04 Yamaha Corporation Micro structure with interlock configuration
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
US8432037B2 (en) * 2004-06-10 2013-04-30 Renesas Electronics Corporation Semiconductor device with a line and method of fabrication thereof
JP4832807B2 (ja) * 2004-06-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
KR100642750B1 (ko) * 2005-01-31 2006-11-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
US7956465B2 (en) * 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
KR100790452B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US8298931B2 (en) * 2007-09-28 2012-10-30 Sandisk 3D Llc Dual damascene with amorphous carbon for 3D deep via/trench application
US7446036B1 (en) * 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
US20090194875A1 (en) * 2008-01-31 2009-08-06 International Business Machines Corporation HIGH PURITY Cu STRUCTURE FOR INTERCONNECT APPLICATIONS
US7879720B2 (en) * 2008-09-30 2011-02-01 Samsung Electronics Co., Ltd. Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation
US20100314765A1 (en) * 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
US8546227B2 (en) * 2011-09-15 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-K metal gate device
US9368603B2 (en) * 2011-09-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
US8648465B2 (en) * 2011-09-28 2014-02-11 International Business Machines Corporation Semiconductor interconnect structure having enhanced performance and reliability
US8551859B2 (en) * 2011-11-10 2013-10-08 International Business Machines Corporation Biosensors integrated with a microfluidic structure
US9269612B2 (en) * 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
US8497202B1 (en) * 2012-02-21 2013-07-30 International Business Machines Corporation Interconnect structures and methods of manufacturing of interconnect structures
US8796853B2 (en) * 2012-02-24 2014-08-05 International Business Machines Corporation Metallic capped interconnect structure with high electromigration resistance and low resistivity
US8791014B2 (en) * 2012-03-16 2014-07-29 Globalfoundries Inc. Methods of forming copper-based conductive structures on semiconductor devices
US9136206B2 (en) * 2012-07-25 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Copper contact plugs with barrier layers
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9245795B2 (en) * 2013-05-28 2016-01-26 Intel Corporation Methods of forming substrate microvias with anchor structures
US9576892B2 (en) * 2013-09-09 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of forming same
US9437540B2 (en) * 2014-09-12 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Additional etching to increase via contact area
US9620453B2 (en) * 2014-10-13 2017-04-11 Globalfoundries Inc. Semiconductor structure including a layer of a first metal between a diffusion barrier layer and a second metal and method for the formation thereof
CN107564850B (zh) 2016-07-01 2020-07-07 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257000A (zh) * 2007-02-27 2008-09-03 国际商业机器公司 包括通孔的结构及其制造方法

Also Published As

Publication number Publication date
CN107564850A (zh) 2018-01-09
US20190229015A1 (en) 2019-07-25
US20180005878A1 (en) 2018-01-04
EP3264452A1 (en) 2018-01-03
US10290539B2 (en) 2019-05-14
US11069565B2 (en) 2021-07-20

Similar Documents

Publication Publication Date Title
CN107564850B (zh) 互连结构及其制造方法
JP6568994B2 (ja) 半導体装置及びその製造方法
CN108140559B (zh) 传导阻障直接混合型接合
US10546743B2 (en) Advanced interconnect with air gap
JP5110792B2 (ja) ウェハ相互接続用三次元ウェハのための深いビアエアギャップの形成
JP4832807B2 (ja) 半導体装置
CN107230660B (zh) 半导体装置的制造方法
US11011421B2 (en) Semiconductor device having voids and method of forming same
US8232200B1 (en) Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US8445380B2 (en) Semiconductor having a high aspect ratio via
US9666529B2 (en) Method and structure to reduce the electric field in semiconductor wiring interconnects
US10886169B2 (en) Airgap formation in BEOL interconnect structure using sidewall image transfer
JP2003142593A (ja) 金属−絶縁体−金属キャパシタ及びダマシン配線構造を有する半導体素子の製造方法
US9991202B2 (en) Method to reduce resistance for a copper (CU) interconnect landing on multilayered metal contacts, and semiconductor structures formed therefrom
CN110707066A (zh) 一种内连线结构及其制备方法
TWI697969B (zh) 具有混合金屬化之互連
US11164815B2 (en) Bottom barrier free interconnects without voids
CN113517257B (zh) 半导体结构及其制备方法
JP4786680B2 (ja) 半導体装置の製造方法
CN111261604B (zh) 半导体元件及其制造方法
US20230024306A1 (en) Top via cut fill process for line extension reduction
EP3832743A1 (en) Integrating an mram device with a copper-based interconnect structure
TWI605560B (zh) 金屬內連線結構及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant