CN113517257B - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开公开了一种半导体结构及其制备方法，所述半导体结构包括：半导体基底；位于所述半导体基底上的介质层；嵌入于所述介质层当中的至少一个凹槽；凹槽中的金属互连线；所述凹槽的内壁具有侧墙。本公开中，在金属互连线周围形成相同序列的氮化物膜层，解决了金属离子在不同膜层界面处容易产生迁移的问题。
Description
技术领域
本公开涉及半导体技术领域，具体涉及一种半导体结构及其制备方法。
背景技术
利用大马士革(Damascene)工艺制备铜互连线的工艺过程中，在铜金属层化学机械抛光(CMP,chemical mechanical polishing)后和在铜金属层上沉积阻挡层(一般为SiCN或SiN)后，铜互连线的下部一般为氧化膜层，铜互连线的上部为氮化物膜层，由于膜层之间的压力差异会造成膜层界面分离。金属铜离子的迁移率较高，因此铜离子很容易从界面分离处扩散，造成铜互连线之间的导通，使得器件失效。在进行铜互连工艺时，如何防止铜离子从界面分离处迁移是本领域技术人员亟待解决的问题。
发明内容
本公开至少在一定程度上解决相关技术中的上述技术问题。为此，本公开提出一种半导体结构及其制备方法，在铜互连线周围形成相同序列的氮化物膜层，解决了铜离子因不同膜层界面分离而产生的迁移问题。
为了实现上述目的，根据一个或多个实施例，一种半导体的结构包括：
半导体基底；
位于所述半导体基底上的介质层；
嵌入于所述介质层当中的至少一个凹槽；
凹槽中的金属互连线；
所述凹槽的内壁具有侧墙。
根据一个或多个实施例，一种半导体结构的制备方法包括以下步骤：
提供半导体基底，其中所述半导体基底上沉积有第一介质层；
在第一介质层上形成牺牲互连线，在牺牲互连线两侧形成侧墙；
刻蚀牺牲互连线从而在侧墙内形成凹槽；
在所述凹槽内填充金属形成金属互连线。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开的一个实施例的第一介质层以及其上的牺牲材料层预刻蚀结构示意图；
图2示出了对图1的牺牲材料层进行刻蚀后形成牺牲互连线的结构示意图；
图3示出了在图2的牺牲互连线侧面形成侧墙，并对第一阻挡层和第一介质层进行刻蚀后的结构示意图；
图4示出了在图3示出的结构上沉积第二介质层后的结构示意图；
图5示出了对图4中所述第二介质层进行减薄，露出牺牲互连线的结构示意图；
图6示出了在图5示出的结构上去除侧墙内侧的牺牲互连线及其下的第一阻挡层的结构示意图；
图7示出了在图6示出的凹槽内部填充金属的结构示意图；
图8示出了对图7的第二介质层进行回刻蚀后的结构示意图；
图9示出了在图8示出的结构上沉积第二阻挡层的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在过去的几十年里，半导体制造工艺主要采用铝作为金属互连材料，但是随着金属互连线的尺寸越来越小，由于铝的电阻率较高，铝作为金属材料的缺点逐渐显示出来。而铜与铝相比，电阻率低，熔点更高，拥有更好的抗电迁移能力，因此铜逐渐取代了铝作为金属互连材料而使用。
当金属导线由铝转换成电阻率更低的铜的时候，由于铜的刻蚀较为困难，其化学反应生成物在真空状态下不是气态，不能在刻蚀过程中被高分子真空泵抽走，反而会跌落在硅片的表面。因此在金属互连工序中，用铜质大马士革工艺(Damascene)取代了传统的铝质刻蚀工艺。大马士革工艺就是先在介质层上刻蚀好金属导线用的大马士革结构，然后再填入金属铜，最后用化学机械抛光(CMP，chemical mechanical polishing)的方法实现铜互连。大马士革工艺分为单大马士革工艺和双大马士革工艺，两者的区别在于互连线沟槽与互连通孔是否是同时沉积填充铜金属的。
与金属铝相比，金属铜还存在一个缺点，就是铜的扩散性很强，这将会影响器件的电性能。目前利用大马士革工艺制备铜互连线的工艺过程中，在铜金属层化学机械抛光(CMP,chemical mechanical polishing)后和铜金属层上沉积阻挡层(一般为SiCN或SiN)后，铜互连线的下部一般为氧化膜层，铜互连线的上部为氮化物膜层，由于膜层之间的压力差异会造成膜层界面分离。金属铜离子的迁移率较高，因此，铜离子很容易从界面分离处扩散，造成铜互连线之间的导通，使得器件失效。
图9示出了半导体结构的一个实施例。半导体基底(图中为示出)上具有包括第一介质层10和第二介质层60的介质层，其中，第一介质层10内具有一个通孔，通孔内填充有接触塞11，接触塞11可以为金属钨或金属钴。第一介质层10上具有第二介质层60，第二介质层60的材料可以为氧化物。嵌入于第二介质层60当中的多个凹槽70，例如可以为3个。凹槽70中具有金属互连线80。金属互连线80还与下方通孔或接触孔中的接触塞金属钨11连接。金属互连线80的底部和侧壁可以具有第三阻挡层(图中为示出)。金属互连线80的材料可以为铜。凹槽70的内壁具有侧墙50，在侧墙50和金属互连线80的顶部可以具有第二阻挡层90。第一介质层10上具有第一阻挡层20,第一阻挡层20位于侧墙50下方，并与侧墙50一起位于金属互连线80的侧壁。其中，第一阻挡层20、侧墙50和第二阻挡层90的材质相同，材质包括氮氧化硅(SiON)、氧化物、碳氮化硅(SiCN)或氮化硅(SiN)。
根据本公开公开的一个或多个实施例，以下详细描述一种半导体结构的制备方法，具体包括以下步骤：
a：提供半导体基底，其中所述半导体基底上沉积有第一介质层10。
请参照图1，提供一半导体基底(图中未示出)；基底上已经形成器件，其上的第一介质层10上具有一个通孔，通孔内填充有接触塞11，其中接触塞11的材料为金属钨或钴。第一介质层10可以是氧化物或氮化物等。
b：在第一介质层10上形成牺牲互连线，在牺牲互连线两侧形成侧墙50。
请继续参照图1，可以使用沉积(例如，化学气相沉积(chemical vapordeposition，CVD)工艺在第一介质层10上依次形成第一阻挡层20和牺牲材料层31，其中第一阻挡层20的材料可以为氮氧化硅(SiON)、氧化物、碳氮化硅(SiCN)或氮化硅(SiN)，牺牲材料层31之上可以进一步形成硬掩模层32。牺牲材料层31可以为SOH(Spin-On-Hardmask)或无定形碳层(Amorphous Carbon Lay,ACL)。硬掩模层32可以是SiON或其他可替换的材料。
请继续参照图1，使用沉积(例如，化学气相沉积(chemical vapor deposition，CVD)制作工艺或旋转涂布(spin-on coating)制作工艺)、光刻及刻蚀(例如，干刻蚀或湿刻蚀)等制作工艺在硬掩膜层32上形成光刻胶图案层40。
请参照图2，藉由光刻胶图案层40作为刻蚀掩模来刻蚀硬掩模层32和牺牲材料层31，形成牺牲互连线31，然后通过灰化工艺去除光刻胶图案层40。为了方便起见，这里将牺牲互连线和牺牲材料层采用同一标记。
请参照图3，利用沉积工艺在第一介质层10上表面沉积侧墙材料层，侧墙材料层的厚度小于等于牺牲互连线31的高度；利用各向异性刻蚀工艺对侧墙材料层进行选择性刻蚀，直至将第一阻挡层20刻蚀，形成牺牲互连线31两侧的侧墙50。侧墙材料包括氮氧化硅(SiON)、氧化物、碳氮化硅(SiCN)或氮化硅(SiN)。
c：刻蚀牺牲互连线31从而在侧墙50内形成凹槽70。
请参照图4，使用沉积(例如，化学气相沉积,CVD)制作工艺在第一介质层10上形成第二介质层60。其中，第二介质层60的厚度大于或等于牺牲互连线31的高度，第二介质层60的材质为氧化物。
请参照图5，利用回刻蚀工艺或化学机械抛光(CMP)工艺对第二介质层60进行减薄，直至露出牺牲互连层31。
请参照图6，刻蚀去除侧墙50内侧的牺牲互连线31及第一阻挡层20，直至露出第一介质10通孔里的接触塞11，形成所述凹槽70。具体地，可以采用湿法腐蚀等工艺进行牺牲互连线的去除。
d：在凹槽70内填充金属形成金属互连线80。
参照图7，在刻蚀牺牲互连线31从而在侧墙50内形成凹槽70之后，可利用沉积工艺在凹槽70内沉积第三阻挡层(图中为示出)。这是由于半导体芯片的多层介质之间发生离子扩散，引起电迁移失效，尤其是当层间介质材料是低k介质材料和超低k介质材料时，且金属互连采用铜材料制备的时候，扩散的问题更加严重。所以，一般会在金属铜的表面进行阻挡层的沉积，即本案上述的第三阻挡层，以阻挡铜离子的扩散。例如，可以采用钽(Ta)、氮化钽(TaN)作为第三阻挡层的材料。
请参照图7，在凹槽70内形成第三阻挡层后，使用例如蒸镀等工艺在凹槽70内填充金属材料层80，其中金属材料层80的厚度大于凹槽70的高度。然后通过化学机械抛光工艺将金属材料层80减薄，直至露出侧墙50，形成金属互连线80。金属互连线80与第一介质层10通孔中的接触塞11连接。为了方便起见，这里将金属互连线和金属材料层采用同一标记80。
在凹槽70内填充金属形成金属互连线80后，在侧墙50和金属互连线80的顶部可形成第二阻挡层90。
请参照图8，完成上述工艺后可以对第二介质层60进行回刻，回刻的厚度为10-50nm。
请参照图9，使用沉积(例如，化学气相沉积)等制作工艺在第二介质层60表面沉积第二阻挡层90。其中，第二阻挡层90的材料包括氮氧化硅(SiON)、氧化物、碳氮化硅(SiCN)或氮化硅(SiN)，且第一阻挡层20、侧墙50和第二阻挡层90可以采用相同的材质形成。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (12)
1.一种半导体结构，其特征在于，包括：
半导体基底；
位于所述半导体基底上的介质层；
嵌入于所述介质层当中的至少一个凹槽；
凹槽中的金属互连线；
所述凹槽的内壁具有侧墙；
所述半导体结构还包括第一阻挡层与第二阻挡层，所述第一阻挡层位于所述侧墙下方，并与所述侧墙一起位于所述金属互连线的侧壁；
所述第二阻挡层位于所述侧墙和所述金属互连线的顶部；
所述第一阻挡层、所述侧墙和所述第二阻挡层的材质相同。
2.如权利要求1所述的半导体结构，其特征在于，所述材质包括氮氧化硅、氧化物、碳氮化硅或氮化硅。
3.如权利要求1所述的半导体结构，其特征在于，进一步包括：围绕金属互连线底部和侧壁的第三阻挡层。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体基底中还包括通孔，所述金属互连线与通孔中的接触塞连接。
5.如权利要求4所述的半导体结构，其特征在于，所述金属互连线为铜，所述通孔中的接触塞为钨或钴。
6.一种半导体结构的制备方法，其特征在于，包括：
提供半导体基底，其中所述半导体基底上沉积有第一介质层；
在第一介质层上形成牺牲互连线，在牺牲互连线两侧形成侧墙；
刻蚀牺牲互连线从而在侧墙内形成凹槽；
在所述凹槽内填充金属形成金属互连线；
所述半导体结构还包括第一阻挡层与第二阻挡层，所述第一阻挡层位于所述侧墙下方，并与所述侧墙一起位于所述金属互连线的侧壁；
所述第二阻挡层位于所述侧墙和所述金属互连线的顶部；
所述第一阻挡层、所述侧墙和所述第二阻挡层的材质相同。
7.如权利要求6所述的半导体结构的制备方法，其特征在于，所述在第一介质层上形成牺牲互连线，在牺牲互连线两侧形成侧墙的步骤包括：
在第一介质层上形成第一阻挡层和牺牲材料层；
对所述牺牲材料层进行刻蚀至所述第一阻挡层，获得所述牺牲互连线；
在整个半导体结构表面形成侧墙材料层；
对所述侧墙材料层进行各向异性刻蚀从而形成侧墙。
8.如权利要求6所述的半导体结构的制备方法，其特征在于，牺牲互连线两侧形成侧墙后，在刻蚀牺牲互连线之前，进一步包括：
在整个半导体基底形成第二介质层；
并将所述第二介质层减薄至露出牺牲互连线。
9.如权利要求8所述的半导体结构的制备方法，其特征在于，在所述凹槽内填充金属形成金属互连线后，进一步包括：
在所述侧墙和所述金属互连线的顶部形成第二阻挡层。
10.如权利要求9所述的半导体结构的制备方法，其特征在于，在所述凹槽内填充金属形成金属互连线之后，在所述侧墙和所述金属互连线的顶部形成第二阻挡层之前，进一步包括：
回刻蚀所述第二介质层。
11.如权利要求9所述的半导体结构的制备方法，其特征在于，第二介质层回刻蚀的厚度为10～50nm。
12.如权利要求6～11中任一项所述的半导体结构的制备方法，其特征在于，所述在所述凹槽内填充金属形成金属互连线的步骤包括：
在所述凹槽内填充第三阻挡层；
填充金属材料层；
对所述金属材料层进行化学机械抛光形成金属互连线。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259160B1 (en) * | 1999-04-21 | 2001-07-10 | Advanced Micro Devices, Inc. | Apparatus and method of encapsulated copper (Cu) Interconnect formation |
| CN103187522A (zh) * | 2011-12-30 | 2013-07-03 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件制造方法 |
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|---|---|---|---|---|
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| JP5277552B2 (ja) * | 2007-03-19 | 2013-08-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2020
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259160B1 (en) * | 1999-04-21 | 2001-07-10 | Advanced Micro Devices, Inc. | Apparatus and method of encapsulated copper (Cu) Interconnect formation |
| CN103187522A (zh) * | 2011-12-30 | 2013-07-03 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件制造方法 |
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