TWI753993B - 內連線結構及其形成方法 - Google Patents

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傑佛瑞 史密斯
赫里特 Ｊ 盧森克
羅伯特Ｄ 克拉克
尤凱鴻
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日商東京威力科創股份有限公司
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Abstract

提供一種半導體裝置。半導體裝置可包含形成在介電材料內的複數內連線開口。文中所揭露的內連線開口可具有溝槽開口、通孔開口、或雙鑲嵌開口。第一金屬可順形地填充於內連線開口中且與介電材料直接接觸。半導體裝置亦可具有填充於內連線開口中的第二金屬。第二金屬可形成於第一金屬上方且被第一金屬所封裝而形成內連線開口內的內連線結構。半導體裝置更可包含形成於介電材料內的複數導電層，複數導電層可位於內連線結構的底部處且可與內連線結構直接接觸。

Description

內連線結構及其形成方法
[交互參考之相關申請案]本申請案主張2017年1月20日申請之美國專利臨時申請案US 62/448,788為優先權母案，將其所有內容包含於此作為參考。
本發明係關於半導體微製造，包含用以圖案化、沉積、移除特定基板或晶圓上之材料的系統及處理。
半導體裝置係廣泛用於各種電子設備如智慧型手機、筆電、數位相機、及其他設備中。一般而言，典型的半導體裝置包含具有主動裝置如電晶體、電容、電感及其他元件的基板。初始此些主動裝置可彼此隔離，接著在主動裝置上方形成內連線結構以產生功能電路。此些內連線結構可包含橫向內連線如金屬線(導線)及垂直內連線如導電通孔或接觸插塞。
對於更小、更快且同時能支持更複雜之功能的半導體裝置有日益增加的需求。微縮程序大致上能提供增加製造效率及降低相關費用的優點。然而，此類微縮亦增加了半導體裝置的處理與製造複雜度。當半導體裝置的維度在先進技術節點中變得小於次微米時，減少內連線結構之電阻並同時減少內連線結構的尺寸是極具挑戰的。業界需要經改善的結構及其製造方法。
在一態樣中，一種半導體裝置可包含形成在一介電材料內的一內連線開口。文中所揭露的該內連線開口可包含一溝槽開口、一通孔開口、或一雙鑲嵌開口。一第一金屬可順形覆蓋該內連線開口的一表面且可與該介電材料直接接觸或與一預先沉積的薄襯墊或阻障材料接觸。該半導體裝置可具有亦填充至該內連線開口內的一第二金屬。該第二金屬可形成於該第一金屬上方並被該第一金屬封裝以在該內連線開口內形成一內連線結構。在某些實施例中，該第一金屬可順形沉積至具有一高深寬比的該內連線開口內並具有該第二金屬之一阻障/襯墊層的功能。文中的深寬比係指一溝槽開口之一寬度對一高度的比值或在該內連線開口中之一通孔開口的一寬度對一高度的比值。在一實施例中，該第一金屬可為可在一溝槽開口中或具有一高深寬比之一通孔開口中形成一順形覆蓋層的一釕(Ru)。該第二金屬可具有比該第一金屬更低的一電阻率但由於多個可能的因素如金屬擴散至介電層中或電遷移(EM)疑慮，該第二金屬對於單獨沉積而言並非為一適合材料。在此些情況中，單獨使用該第二金屬需要相對厚如數奈米厚的襯墊及/或阻障膜。將厚襯墊及/或阻障層包含至金屬堆疊通常涉及下列事實：此類適口襯墊及/或阻障材料的電阻率比欲使用之大塊金屬的電阻率大上一個數量級。在某些情況中該第一金屬與該第二金屬填充物的金屬選擇可俾使該第一金屬與周遭的介電材料之間不需任何阻障層且該第一金屬具有接近無限長的壽命如Ru；且該第一金屬本身如Ru可具有該第二金屬之一阻障材料的功能，該第二金屬若單獨使用通常會大量擴散至周遭的介電材料中。在一實施例中，第二金屬例如可為銅(Cu)。因此，可使用具有較低電阻率的金屬如Ru 作為內連線結構之一積極部分的一阻障層來取代需要使用高電阻率之阻障或襯墊膜。在本文的揭露內容中，填充在溝槽開口中的金屬變成該內連線結構的金屬線以提供一橫向內連線且填充在通孔開口中的金屬變成一導電通孔以在該半導體裝置中提供垂直內連線。該半導體裝置更可包含形成在該介電材料內的複數導電層，該導電層可位於該內連線結構的一底部處且可與該內連線結構直接接觸。在一實施例中，該導電層可為在後段(BEOL)處理中的金屬化層如Ru。在另一實施例中，導電層可為形成在一閘電極上的一導電層、或可為形成在一經摻雜之基板區域(如汲極或源極區域)上的一導電層。在各種實施例中，該導電層亦可為該半導體裝置中的任何導電元件。該半導體裝置更可具有低於該介電材料之一上表面之該內連線結構的一上表面。
在另一態樣中，一種半導體裝置的製造方法包含形成一介電材料、及在該介電材料中形成複數內連線開口。該內連線開口可包含一溝槽開口、一通孔開口、或一雙鑲嵌開口。該介電材料可包含該介電材料內的複數導電層，其中該導電層係形成在該內連線開口的一底部處且係與該內連線開口直接接觸。該方法亦可包含沉積一第一金屬以填充該內連線開口、在該第一金屬上沉積一第二金屬以填充該內連線開口並使該第二金屬凹陷。在某些實施例中，該第一金屬如Ru可具有一特性以在具有一高深寬比的一開口中提供一順形覆蓋，該第二金屬如銅可比該第一金屬具有較低的一電阻率。該第一金屬可具有一低金屬擴散且可在毋需於該第一金屬與周遭介電材料之間導入一預先沉積之阻障/襯墊層的情況下沉積。該第一金屬對該第二金屬而言亦可具有一阻障/襯墊層的功能。該方法更可包含沉積一第三金屬於該第一金屬與該第二金屬上方以完全填充該內連線開口以在該內連線結構上方形成一金屬蓋層作為該第二金屬的一金屬化低電阻率阻障材料。此蓋層具有金屬阻障層以避免第二金屬擴散上至介電材料中的功能，介電材料係後續沉積在內連線結構上方提供相鄰上下金屬層之間的絕緣且可對第二金屬額外提供較佳EM控制。在一實施例中，該第三金屬可與該第一金屬相同如如Ru。在形成一第三金屬後，該第二金屬可被該第一金屬與該第三金屬封裝。該方法可包含平坦該半導體裝置，其中該介電材料的一上表面係與填充在該內連線開口中之金屬的一上表面齊平。該方法更可包含使填充在該內連線開口中的金屬凹陷，其中填充在該內連線開口中之金屬的一上表面係低於該介電材料的一上表面。
在另一態樣中，一種半導體裝置可具有形成在一介電材料內的複數內連線開口。該內連線開口可具有一溝槽開口、一通孔開口、或一雙鑲嵌開口。一第一金屬可順形地覆蓋該內連線開口的一表面且可與該介電材料直接接觸。比該第一金屬具有一較低電阻率的一第二金屬可形成在該第一金屬上方以在該內連線開口內形成一內連線結構。在本申請案中，該第二金屬的一上表面可與該第一金屬的一上表面齊平。該半導體裝置亦可包含形成在該內連線結構下方之該介電材料內的複數導電層且該複數導電層中的至少一導電層可與該內連線結構直接接觸。在本文的揭露內容中，該內連線結構的一上表面可低於該介電材料的一上表面。
下面的內容提供用以施行本文標的之不同特徵的許多不同的實施例或實例。下面說明元件與配上的特定實例以簡化本發明。當然，其僅為實例且意不在限制本發明。例如，在說明中在第二特徵部上方或上形成第一特徵部可能包含第一與第二特徵部以直接接觸方式形成的實施例及亦可包含在第一與第二特徵部之間形成有額外特徵部以致於第一與第二特徵部不直接接觸的實施例。此外，本發明在各種實例中可重覆參考標號及/或字母。此重覆係基於簡化與清晰的目的，其本身並不代表各種實施例及/或配置討論之間的關係。又，可在文中可為了說明便利性而使用空間相關的詞如「在…之下」、「在…下方」、較低、「在…上方」、較高等說明圖中所示之一元件或特徵部與另一元件或特徵部之間的關係。空間相關的詞彙意在包含除了圖中所示的位向外，裝置於使用中或操作時的不同位向。設備可以具有其他位向(旋轉90度或其他位向)，因此文中所用的空間相關詞彙可以類似方式解釋。
本發明係關於積體電路內之內連線結構的製造，更具體而言係關於使用沉積、凹陷、沉積處理以形成包含複數金屬的內連線結構。文中所揭露的內連線結構可具有低電阻及良好的可靠度。文中的技術包含結構及製造半導體裝置的方法。此類技術可應用例如至製造包含金屬線及/或導電通孔之內連線結構的後段製程(BEOL)的金屬化步驟。一實施例包含例如利用釕及第二金屬如銅之沉積製造金屬內連線結構的方法。金屬線例如可包含Ru及第二金屬如Cu。第二金屬如Cu可被完全封裝於Ru金屬線中且Ru具有第二金屬如Cu之阻障層的功能。文中技術的其他優點為，在第一金屬層/第一通孔層/第二金屬層(M1/V1/M2)的介面之間毋需阻障/襯墊層。在其他實施例中，取決於第二金屬的選擇，阻障/襯墊層可能是有用的。
大致上，文中所述的實施例提供一種半導體裝置，其具有形成在介電材料內的複數內連線開口。內連線開口可具有溝槽開口、通孔開口、或雙鑲嵌開口。第一金屬可順形覆蓋內連線開口的表面且可與介電材料直接接觸。具有比第一金屬更低之電阻率的第二金屬可形成於第一金屬上方並被第一金屬封裝以在內連線開口內形成內連線結構。在本申請案中，內連線結構的上表面可低於介電材料之上表面。半導體裝置亦可具有形成在介電材料內的複數導電層。導電層可位於內連線結構的底部處且導電層中的至少一者可與內連線結構直接接觸。當半導體裝置的尺寸微縮時，變得更難以符合減少導電率需求並同時符合半導體裝置之內連線結構中的可靠度需求。已觀察到，文中所揭露之此類內連線結構可針對先進技術節點如5nm節點或更小節點微縮並同時仍維持低電阻率與良好的可靠度。第一金屬可具有能順形覆蓋內連線開口以形成無孔隙橫向內連線如金屬線(導線)及無孔隙垂直內連線如導電通孔以改善可靠度的特性。具有比第一金屬較低的電阻率的第二金屬可降低內連線結構的電阻。在相關技術中，在內連線開口中沉積第一金屬或第二金屬之前可能需要阻障/襯墊層。在本文的技術中，可在毋需導入阻障/襯墊層的情況下形成第一金屬或第二金屬。由於第一金屬具有低金屬遷移，可在毋需導入預先沉積的阻障/襯墊層的情況下使第一金屬與介電材料直接接觸。第一金屬亦可具有第二金屬之阻障/襯墊層的功能。文中所揭露之毋需阻障/襯墊層的製造處理可增加製造產量、並減少製造成本與第一金屬與第二金屬之間及/或第一金屬與導電層之間的介面電阻。
圖1A與1B顯示半導體裝置100的概圖，其中圖1A代表移除了介電層16以觀察裝置內部結構之例示性半導體裝置100的透視圖，圖1B為顯示了介電層16之相同半導體裝置100的概略圖。半導體100包含介電材料，介電材料可包含介電層10、介電層14、介電層16、及介電層22。介電層10、14、及22可具有鈍化層或蝕刻/研磨停止層的功能。在某些實施例中，介電層10、14、及22可為SiN、SiCN、SiC、AlOx 、或SiON、或其組合等，其厚度例如介於20Å至300 Å的範圍中。在某些實施例中，介電層16可為層間介電材料(ILD)、金屬間介電材料(IMD)層、低介電常數(low-k)材料層等、或其組合。介電層16的厚度可依應用技術而改變且範圍例如是自1000 Å至約30000 Å。在圖1A與1B的實施例中，介電層10、14、及22為SiCN且介電層16為超低介電常數(low-k)材料如包含SiCOH的材料。
半導體裝置更可包含形成在介電材料內的複數導電層12。在一實施例中，導電層12可為後段製程(BEOL)中的金屬化層如釕(Ru)、或銅(Cu)。在另一實施例中，導電層12可為形成在閘極上的導電層或形成在經摻雜之基板區域(如汲極或源極區域)上的導電層。在各種實施例中，導電層12亦可為半導體裝置中的任何導電元件。在圖1A與1B的實施例中，導電材料12為Ru第一金屬層導線。
本發明中的介電材料可包含任何數目的膜層，且如上所述可圖案化介電材料以形成複數內連線開口。如圖1A與1B中所示，內連線開口可為雙鑲嵌開口且可包含 溝槽開口如20或28及/或通孔開口如18。應注意，溝槽開口可具有各種特徵部尺寸，例如溝槽20的特徵部尺寸係大於溝槽28的特徵部尺寸。
半導體裝置100 更可包含第一金屬24與第二金屬26。如圖1A與1B中所示，第一金屬24可順形成沉積在內連線開口之溝槽開口如20與28及/或通孔開口如18中。由於第一金屬可具有低金屬遷移，可在毋需導入預先沉積的阻障/襯墊層的情況下使第一金屬24與介電材料直接接觸。仍參考圖1A與1B，第一金屬24可完全填充通孔開口18與溝槽開口28。雖然在具有比溝槽開口28更大之特徵部尺寸的溝槽開口20中第一金屬24可覆蓋溝槽開口20的底部與側壁，第二金屬26可形成在第一金屬24上方並被第一金屬24所封裝。第一金屬24可具有第二金屬26之阻障/襯墊層的功能。填充在內連線開口中的第一金屬24與第二金屬26共同形成內連線結構，其中填充在溝槽開口中的金屬形成內連線結構的金屬線以提供橫向內連線而填充在通孔開口中的金屬形成內連線的導電通孔以提供垂直內連線。在圖1A與1B所示的實施例中，填充在通孔開口中的金屬18形成第一通孔層結構而填充在溝槽開口20與28中的金屬形成第二金屬層的導線。
如圖1A與1B所例示的，導電層12可位於內連線結構的底部處且可經由通孔開口18中的金屬與內連線結構直接接觸。第一金屬24可具有能順形覆蓋高深寬比特徵部如通孔18或溝槽28的特性。如上所述，深寬比係指溝槽開口之寬度對高度的比值或內連線開口中之通孔開口之寬度對高度的比值。在各種實施例中，第一金屬可為釕(Ru)、銅(Cu)、鎢(W)、鋁(Al)、或鈷(Co)。在圖1A與1B所示的實施例中，第一金屬24為Ru以在具有高深寬比的溝槽開口或通孔開口中提供順形覆蓋。第二金屬26可具有比第一金屬24較低的電阻率以降低內連線結構的電阻，且第一金屬24具有第二金屬26之阻障/襯墊層的功效。在圖1A與1B所示的實施例中，第二金屬26為Cu。在某些實施例中，第二金屬26 亦可包含Cu、銅鎂(CuMn)、Al、W、及Co。半導體裝置100更可具有比介電材料之上表面(如介電層22之上表面)更低之內連線結構的上表面(如金屬24的上表面)。
當在先進技術節點如5nm節點或更小節點中半導體裝置的尺寸微縮至更小的次微米尺寸時，變得更難以減少內連線結構的電阻並同時減少內連線結構的尺寸。內連線結構的更小特徵部尺寸亦在可靠度如電遷移(EM)與應力遷移(SM)中導入挑戰，因為更難以形成無孔隙的內連線結構。在所揭露的半導體裝置100中，可將第一金屬24順形地沉積至通孔18、溝槽20、及溝槽28中以形成無孔隙的金屬化層，且可在第一金屬24上方形成具有比第一金屬24較低之電阻率的第二金屬26並以第一金屬24封裝而降低內連線結構的電阻。又，在本申請案中由於第一金屬的低金屬遷移，可在毋需於第一金屬與周遭介電材料之間導入阻障/襯墊層的情況下形成第一金屬。可在毋需於第一金屬與第二金屬之間設置阻障/襯墊層的情況下導入第二金屬，因為第一金屬可具有第二金屬之阻障/襯墊層的功能。文中所揭露之毋需阻障/襯墊層的製造處理可增加製造產量、並減少製造成本與第一金屬與第二金屬之間及/或第一金屬與導電層之間的介面電阻。
在圖2至13中，參考在製造之中間步驟處之半導體裝置的例示性概圖說明半導體裝置100的例示性製造技術。始於圖2，可形成介電材料。介電材料可包含介電層10、介電層14、介電層16、及介電層22。介電層10、14、及22可具有鈍化層或蝕刻/研磨停止層的功能。在某些實施例中，介電層10、14、及22可為SiN、SiCN、SiC、AlOx 、或SiON、或其組合等，其厚度例如介於20Å至300 Å的範圍中。為了簡化與清晰的目的，在本實施例中介電層10、14、及22為SiCN。介電層10、14、及22可經由任何技術如化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、電子束蒸鍍等所沉積。在介電層10上方可沉積另一介電層16。在各種實施例中，介電層16可為第一層間介電材料(ILD)或金屬間介電材料(IMD)層。介電層16可例如由k值小於約4.0或甚至約2.8的低介電常數(low-k)介電材料所形成。介電層16可為磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、FSG(SiOF系的材料)、SiOxCy、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物等。介電層16可以任何適合的方法如原子層沉積(ALD)、物理汽相沉積(PVD)、液源霧化化學沉積(LSMCD)、旋塗、化學汽相沉積(CVD)、塗覆、或適合在基板上方形成薄膜層的任何其他處理沉積。介電層16的厚度可依應用技術而改變且範圍例如是自1000 Å至約30000 Å。為了簡化與清晰的目的，文中所揭露的介電層16為包含SiCOH的超低介電常數(low-k)介電材料。應瞭解，取決於技術需求，介電材料可包含任何數目之膜層如隔絕層、黏著層、緩衝層等。
仍參考圖2，介電材料更可包含形成在介電材料內的複數導電層12。在一實施例中，導電層12可為後段製程(BEOL)中的金屬化層如釕(Ru)、或銅(Cu)。在另一實施例中，導電層12可為形成在閘極上的導電層或形成在經摻雜之基板區域(如汲極或源極區域)上的導電層。在各種實施例中，導電層12亦可為半導體裝置中的任何導電元件。在圖2的實施例中，導電層12為應用於後段製程中的Ru第一金屬線。Ru可以任何適合的方法沉積如可利用二(環戊二烯基)釕(RuCp2 )與氧作為前驅物在介於275 °C 至400 °C之間之溫度下進行的原子層沉積(ALD)處理、或可應用包含Ru3 (CO)12 前驅物蒸氣與CO氣體的熱化學汽相沉積(TCVD)處理。在圖2的實施例中，Ru係經由ALD處理沉積。
如圖3中所示，硬遮罩堆疊可形成在介電材料上方。在所示的實施例中，硬遮罩堆疊包含SiOx層30、TiN層32、另一SiOx層34、及光阻層36，但可使用其他材料。SiOx層30可具有自約100 Å至約200 Å的厚度範圍。TiN層32可具有介於200 Å至400 Å之間的厚度。根據技術需求，SiOx層34可具有約300 Å至約500 Å的厚度。文中所揭露的SiOx與TiN層可以任何適合的沉積處理如化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、電子束蒸鍍、或其任何組合沉積。光阻層36可根據任何適合的技術如微影處理(如光微影或電子束微影)圖案化，微影處理更可包含光阻塗覆(如旋塗)、軟烤、遮罩對準、曝光、曝光後之烘烤、光阻顯影、沖洗、乾燥(如旋乾及/或硬烤)等。在某些實施例中，光阻36可為光敏感聚合物層，其係用以將來自遮罩的圖案(文中未顯示)轉移至下方的基板。在某些實施例中，光阻層36可包含複數膜層如下層、硬遮罩層、底抗反射塗層(BARC)、及根據所需技術的其他適合材料。
在圖4中，可利用光阻層36作為遮罩進行第一蝕刻處理以蝕刻硬遮罩堆疊而形成硬遮罩圖案。經由第一蝕刻處理可移除暴露至乾式蝕刻電漿或濕式蝕刻化學品的硬遮罩堆疊(包含膜層30、32、及34)部分並留下受到光阻36所保護的硬遮罩堆疊部分。應注意，第一蝕刻處理可選擇性地向下蝕刻貫穿介電層22並在介電層16處停止。在完成第一蝕刻時，可藉由例如電漿灰化及/或濕式清理處理移除剩餘的光阻36並將光阻層36中所產生的圖案轉移至硬遮罩堆疊(包含膜層30、32、及34)及介電層22中以形成具有各種尺寸之溝槽的硬遮罩圖案。可使用經形成的硬遮罩圖案形成接續製造步驟中之內連線開口的溝槽開口。如圖4中所示，具有各種特徵部尺寸的溝槽可以關鍵尺寸(CD)識別。例如，溝槽44可具有CD T1、溝槽46可具有CD T2，其中T1係大於T2。應注意，可使用任何適合的技術蝕刻介電材料與介電層22。例如，在某些實施例中蝕刻處理可包含乾式蝕刻(如RIE或ICP蝕刻)、濕式蝕刻、及/或其他蝕刻方法。
在圖5中，在已形成之硬遮罩圖案的上方可塗覆及圖案化另一遮罩層如旋塗碳(SOC)層38。SOC為有機聚合物溶液，其可旋塗並在高溫如350o C下烘烤以形成與化學汽相沉積(CVD)處理所製成之非晶性碳膜相匹配的碳遮罩。相較於傳統的CVD處理，旋塗處理提供較低成本的所有權、較少的缺陷、及較佳的對準精確度。此外，取決於SOC形態與黏度，SOC可針對嚴峻的平坦度提供良好的間隙填充與平坦效能。SOC層38可根據任何適合的技術如微影處理(如光微影或電子束微影)圖案化，微影處理更可包含光阻塗覆(如旋塗)、軟烤、遮罩對準、曝光、曝光後之烘烤、光阻顯影、沖洗、乾燥(如旋乾及/或硬烤)等。如圖5中所示，圖案化之SOC層包含可在後續之製造步驟中用以形成內連線結構之通孔開口的複數接觸孔40。
圖6例示利用圖案化之SOC層作為遮罩蝕刻下至(如朝向介電層10)介電層16的第二蝕刻處理。在完成第二蝕刻之後，可將在SOC遮罩層中所產生的圖案(如接觸孔 40)轉移至介電層16中以產生複數接觸孔42。在接續的製造步驟中接觸孔42更可延伸至導電層12上以變成內連線結構的完整通孔開口。可使用任何適合的技術蝕刻在圖6中所示的介電層16。例如，在某些實施例中蝕刻處理可包含乾式蝕刻(如RIE或ICP蝕刻)、濕式蝕刻、及/或其他蝕刻方法。
如圖7中所示，可進行接續的電漿灰化及/或濕式清理處理以移除第二蝕刻處理之後剩餘的SOC層。移除剩餘的SOC層不會改變在第二蝕刻處理期間所形成的圖案。如圖7中所示，複數具有各種特徵部尺寸的溝槽以及複數接觸孔42留在介電材料中。
在圖8中，可利用圖案化之硬遮罩堆疊作為遮罩進行第三蝕刻處理以完成具有溝槽開口、通孔開口、或雙鑲嵌開口之內連線開口的形成。在第三蝕刻處理期間，可根據蝕刻處理部分移除暴露介電層16，於是可留下被硬遮罩堆疊(包含膜層30、32、及34)所覆蓋的介電層16部分。一旦完成第三蝕刻處理後，在圖7中所示之經產生的圖案可被轉移至介電層16中。例如，在圖7中所形成的溝槽圖案44與46可被轉移至介電層16中因此變成溝槽開口20與28。應注意，在圖案轉移期間可改變關鍵尺寸(CD)。例如，溝槽圖案44具有CD T1且經轉移的溝槽開口20可具有CD T3。根據蝕刻處理，T1可大於或小於T3。圖7中所形成的接觸孔42可更向下(如朝向介電層10)延伸至導電層12上並成為內連線開口的通孔開口。在第三蝕刻處理之後所形成的通孔開口例如可以參考標號18識別。應注意，在第三蝕刻處理期間，亦可部分蝕刻硬遮罩堆疊並可完全消耗介電層32與34。在第三蝕刻處理之後，只剩下介電層22與30。可使用任何適合的技術蝕刻圖8中所示的介電層16。例如，在某些實施例中蝕刻處理可包含乾式蝕刻(如RIE或ICP蝕刻)、濕式蝕刻、及/或其他蝕刻方法。
在圖9中，可沉積第一金屬24以將第一金屬24填充在已形成的內連線開口中。第一金屬24可具有能覆蓋開口尤其是具有高深寬比之開口的特性。在各種實施例中，第一金屬可為釕(Ru)、銅(Cu)、鎢(W)、鋁(Al)、或鈷(Co)。在圖9的實施例中，第一金屬24為Ru以在溝槽開口或具有高深寬比的通孔開口中提供順形覆蓋。由於低金屬遷移，可在毋需於第一金屬24與周遭介電材料之間導入阻障/襯墊層的情況下沉積第一金屬24。如圖9中所示，在沉積第一金屬24之後，可完全填充圖8中所示的通孔開口18，於是填充在通孔開口中的金屬18可變成內連線結構的導電通孔以提供垂直內連線。關於溝槽開口，有兩種情況。具有小特徵部尺寸的溝槽開口如溝槽開口28可被第一金屬完全填充。填充在溝槽開口中的金屬28變成內連線結構的金屬線以提供橫向內連線。然而，具有較大特徵部尺寸的溝槽開口如溝槽開口20無法被第一金屬24完全填充。如圖9中所示，第一金屬24可順形地覆蓋溝槽開口20的底部與側壁並在溝槽開口20的中間部分中留下間隙20’。如圖9中所示，應注意，在沉積第一金屬24之後，介電層30的上表面亦可被第一金屬24均勻覆蓋。第一金屬24可以適合的沉積處理如化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、電子束蒸鍍、或其組合沉積。例如，在本發明中可使用應用包含氣相前驅物Ru3 (CO)12 與CO氣體的熱化學汽相沉積(TCVD處理)沉積Ru。在圖9的實施例中，第一金屬24係以ALD處理沉積。文中所揭露的ALD處理可減少金屬遷移，在不導入預先沉積的阻障/襯墊層的情況下將第一金屬沉積至內連線開口中。ALD處理亦可使第一金屬順形成覆蓋內連線開口。
在圖10中，第二金屬26可直接沉積在第一金屬24上方以填充內連線開口。如上所述，在本申請案中，第一金屬24可具有第二金屬26之阻障/襯墊層的功能。因此，在第一金屬24與第二金屬26之間不需要阻障/襯墊層。在某些實施例中，第二金屬26可具有比第一金屬24較低的電阻率以改善內連線結構的導電率。如圖10中所示，在第二金屬26之後，第二金屬26可覆蓋溝槽開口20之底部與側壁並覆蓋介電材料之上表面。在某些實施例中，第二金屬26可包含 Cu、銅鎂(CuMn)、Al、W、及Co。為了簡化與清晰的目的，在本發明中第二金屬26可為Cu以減少內連線結構的電阻並經由任何適合的沉積處理如電化學電鍍、化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、電子束蒸鍍、或其任何組合形成。
在圖11中，可進行第一凹陷處理，以選擇性的乾蝕刻處理或選擇性的濕蝕刻處理使第二金屬26凹陷。選擇性的清理處理意指主要蝕刻第二金屬26及極少攻擊第一金屬24的蝕刻處理。例如，可使用應用蝕刻氣體Cl2 與NF3 的乾蝕刻處理蝕刻由鎢(W)所製成的第二金屬。如圖11中所示，在凹陷處理後，可完全移除介電材料之上表面上方及沿著溝槽開口如溝槽開口20之側壁的第二金屬部分並可部分移除溝槽開口之底部上的第二金屬部分。在凹陷處理後，可在溝槽開口的中間部分處形成複數間隙如溝槽開口20中的間隙20’’。
在圖12中，可將第三金屬沉積在第一金屬與第二金屬上方以填充剩餘間隙如圖11中所示的間隙20’’。第一金屬與第二金屬上方的第三金屬完全填充內連線開口以在內連線結構上方形成金屬蓋層，金屬蓋層具有第二金屬之金屬化低電阻率材料的功能。此蓋層具有金屬阻障層以避免第二金屬擴散上至介電材料的功能，介電材料係後續沉積在內連線結構上方提供相鄰上下金屬層之間的絕緣且可對第二金屬額外提供較佳的EM控制。在某些實施例中，第三金屬可不同於第一金屬或不同於第二金屬。在其他實施例中，第三金屬可與第一金屬相同。在圖12的實施例中，第三金屬係與第一金屬24相同且可順形沉積以完全填充圖11中所示之剩餘的間隙20’’。在形成第三金屬之後，可完全填充圖11中的溝槽開口20且介電材料的上表面可被第三金屬均勻覆蓋。接著，可進行表面平坦化處理以移除介電材料之上表面上方的任何多餘金屬。如圖12中所示，表面平坦化處理在介電層22處終結，介電層22可具有鈍化層及蝕刻/研磨停止層的功能。在表面平坦化處理期間，可完全移除介電材料之上表面上方的介電層30及任何多餘金屬，因此介電材料之上表面可與溝槽開口中之金屬的上表面如圖12中所示之金屬24的上表面齊平。在某些實施例中，可應用化學機械研磨(CMP處理)以移除介電材料之上表面上方的任何多餘金屬。在其他實施例中，可應用回蝕處理移除介電材料上方的任何多餘金屬。
如圖13中所示，在根據所需的技術進行表面平坦化處理之後，可進行第二凹陷處理以使第三金屬的上部凹陷。凹陷處理可經由乾蝕刻處理或濕蝕刻處理加以進行。如圖13中所示，在金屬凹陷處理之後，可移除金屬24的上部因此金屬24的上表面可低於介電材料的上表面(如介電層22的上表面)。在某些實施例中，文中所揭露的金屬凹陷處理可減少填充在溝槽開口中之兩金屬線之間的寄生電容。在其他實施例中，金屬凹陷處理可提供根據技術所需之其他膜層的形成空間。在金屬凹陷處理之後，可形成完整的半導體裝置100。半導體100可包含形成在介電材料內的複數內連線開口。內連線開口可具有溝槽開口如溝槽20與28、通孔開口如通孔18、或雙鑲嵌開口。第一金屬24可順形地覆蓋內連線開口的表面且可與介電材料直接接觸。可將比第一金屬具有較低電阻率的第二金屬26形成在第一金屬上方且第二金屬26可被第一金屬封裝以在內連線開口內形成內連線結構。填充在溝槽開口中的金屬變成內連線結構的金屬線以提供橫向內連線，填充在通孔開口中的金屬變成導電通孔以在半導體裝置100中提供垂直內連線。可將複數導電層12形成在介電材料內。導電層12係位於內連線結構的底部處且可經由填充在通孔開口中的金屬18與內連線結構直接接觸。
在相關技術中，在沉積金屬以將金屬在填充內連線開口中之前可能需要阻障/襯墊層。在本申請案中，可在毋需阻障/襯墊的情況下沉積金屬如第一金屬或第二金屬，因為第一金屬具有低金屬遷移且第一金屬可具有第二金屬之阻障/襯墊層的功效。在無阻障/襯墊層之情況下的金屬沉積可改善製造產能且減少製造成本並減少內連線結構中的介面電阻。應提到，在根據所需的技術沉積第一金屬之前、沉積第二金屬或第三金屬或沉積至第二金屬之上部上之前，亦可選擇地沉積阻障/襯墊層。在某些實施例中，阻障/襯墊可包含TiN、Ti、Ta、TaN、MnN、MnSiO、或SiN、或其組合等。
現參考圖14，說明替代性的半導體裝置100’。相較於圖1B所示之半導體裝置100，差異為在半導體裝置100’中形成在第一金屬24上方的第二金屬26可具有與第一金屬24之上表面齊平的上表面，而非第二金屬26受到第一金屬24的封裝。為了形成半導體裝置100’，可調整圖13中所示之第二凹陷處理以暴露第二金屬26的上表面並使第二金屬26的上表面與金屬24的上表面齊平。
圖15顯示根據某些實施例用以形成半導體裝置100之例示性處理流程200。處理始於步驟202，可形成介電材料。介電材料可包含介電層10、介電層14、介電層16、及介電層22。介電層10、14、及22可具有鈍化層或蝕刻/研磨停止層的功能且可為SiN、SiCN、SiC、AlOx 、或SiON、或其組合等。介電層16可為第一層間介電材料(ILD)或金屬間介電材料(IMD)層。介電層16可例如由k值小於約4.0或甚至約2.8的低介電常數(low-k)介電材料所形成。為了簡化與清晰的目的，文中所揭露的介電層16可為包含SiCOH的低介電常數(low-k)介電材料。介電材料更可包含形成在介電材料內的複數導電層12且導電層12可為BEOL中由Ru所構成的金屬化層。步驟202可例示於圖2中。
接下來，在步驟204中，可在介電材料上方形成硬遮罩堆疊。如圖3中所示，硬遮罩堆疊可包含SiOx層30、TiN層32、另一SiOx層34、及光阻層36。光阻層36可根據微影處理而圖案化。
接著處理流程200進行至步驟206，可利用光阻層36作為遮罩進行第一蝕刻處理以蝕刻硬遮罩堆疊而形成硬遮罩圖案。如圖4中所示，經由第一蝕刻處理如乾蝕刻可移除暴露至乾式蝕刻電漿或濕式蝕刻化學品的硬遮罩堆疊(包含膜層30、32、及34)部分並留下受到光阻36所保護的硬遮罩堆疊部分。第一蝕刻更可選擇性地向下蝕刻貫穿介電層22並在介電層16處停止。在完成第一蝕刻後，可形成具有各種尺寸之溝槽的硬遮罩圖案。可使用經形成的硬遮罩圖案形成接續製造步驟中之內連線開口的溝槽開口。
接著處理流程200進行至步驟208，在硬遮罩圖案的上方可塗覆及圖案化旋塗碳(SOC)硬遮罩層。SOC層38 可根據任何適合的技術如微影處理圖案化。如圖5中所示，圖案化之SOC層包含可在後續之製造步驟中用以形成內連線結構之通孔開口的複數接觸孔40。
在步驟210中，可進行利用圖案化之SOC層作為遮罩蝕刻下至(如朝向介電層10)介電層16的第二蝕刻處理。在完成第二蝕刻之後，可將在SOC遮罩層中所產生的圖案(如接觸孔 40)轉移至介電層16中以產生複數接觸孔42。在未來的製造步驟中接觸孔42更可延伸至導電層12上以變成內連線結構的完整通孔開口。步驟210可例示於圖6中。
接著處理流程200進行至步驟212，可進行接續的電漿灰化及/或濕式清理處理以移除第二蝕刻處理之後剩餘的SOC層。移除剩餘的SOC層不會改變在第二蝕刻處理期間所形成的圖案。如圖7中所示，複數具有各種特徵部尺寸的溝槽以及複數接觸孔42留在介電材料中。
在步驟214中，可利用圖案化之硬遮罩堆疊作為遮罩進行第三蝕刻處理以完成具有溝槽開口、通孔開口、或雙鑲嵌開口之內連線開口的形成。步驟214可例示於圖8中。在第三蝕刻處理期間，可根據蝕刻處理部分移除暴露介電層16，於是可留下被硬遮罩堆疊(包含膜層30、32、及34)所覆蓋的介電層16部分。一旦完成第三蝕刻處理後，在步驟210中所示之經產生的圖案(顯示於圖7中)可被轉移至介電層16中。例如，步驟212中所形成的溝槽圖案44與46(顯示於圖7中)可被轉移至介電層16中因此變成溝槽開口20與28。步驟212中所形成的接觸孔42(顯示於圖7中)可更向下(如朝向介電層10)延伸至導電層12上並成為內連線開口的通孔開口。
接著處理流程200進行至步驟216，可沉積第一金屬24以填充所形成的內連線開口中。第一金屬24可具有能順形覆蓋開口尤其是具有高深寬比之開口的特性。接著，可在第一金屬24上方沉積第二金屬26。可在不導入阻障/襯墊層的情況下沉積第一金屬與第二金屬因為第一金屬具有低金屬遷移且第一金屬可具有第二金屬之阻障/襯墊層的功用。在某些實施例中，第二金屬26可具有比第一金屬24較低的電阻率以改善內連線結構的導電率。步驟216可例示於圖9與10中。
在步驟218中，可進行第一凹陷處理，以選擇性的乾蝕刻處理或選擇性的濕蝕刻處理使第二金屬26凹陷。如圖11中所示，在凹陷處理後，可完全移除介電材料之上表面上方及沿著溝槽開口如溝槽開口20之側壁的第二金屬部分並可部分移除溝槽開口之底部上的第二金屬部分。
接著處理流程200進行至步驟220，將第三金屬沉積至第一金屬與第二金屬上方以填充溝槽開口中的剩餘間隙。在本申請案中，第三金屬可與第一金屬相同且可順形沉積以完全填充溝槽開口。在形成第三金屬之後，可完全填充溝槽開口且介電材料的上表面可被第三金屬均勻覆蓋。接著，可進行表面平坦化處理以移除介電材料之上表面上方的任何多餘金屬。步驟220可例示於圖12中。
接著處理流程200進行至最後的步驟222，在根據所需技術進行表面平坦化處理後，可進行第二凹陷處理以使第三金屬上部凹陷。凹陷處理可經由乾蝕刻處理或濕蝕刻處理加以進行。如圖13中所示，在金屬凹陷處理後，移除填充在溝槽開口中之金屬的上部因此填充至溝槽開口中之金屬的上表面可低於介電材料的上表面。在第二金屬凹陷後，可形成完整的半導體裝置100。
應提到，相同的處理流程200可應用至替代性半導體裝置100’的製造。為了形成半導體裝置100’，可調整最後之步驟222中的第二處理以暴露第二金屬26的上表面並使第二金屬26的上表面與金屬24的上表面齊平。
應注意，在例示性之方法200之前、期間、及之後可提供額外步驟，且針對方法200之額外實施例可取代、消除、或移動所述之步驟的某些者。在接續的處理步驟中，可在介電層22上方形成各種額外的內連線結構(如具有導線及/或通孔的金屬化層)。此類內連線結構電連接半導體裝置100與其他接觸結構及/或主動裝置以形成功能電路。亦可形成額外的裝置特徵部如鈍化層、輸入/輸出結構等。
圖16例示根據本發明之實施例以原子層沉積(ALD)處理或順形化學汽相沉積(CVD)處理所執行之釕(Ru)沉積的橫剖面掃描電子顯微鏡(SEM)圖。在圖16中，上部顯示經由在15毫托之壓力下操作之順形CVD處理形成Ru 而下部顯示經由在10毫托之壓力下操作之順形CVD處理形成Ru。在兩種條件下，Ru皆可順形覆蓋具有大特徵部尺寸之溝槽開口的表面如位於左端之溝槽開口以及完全填充具有小特徵部尺寸之溝槽開口如位於右端之溝槽開口。類似的處理可應用在圖9所示的本發明中。
圖17例示以順形CVD處理所執行之之類似Ru沉積的橫剖面掃描穿透電子顯微鏡(STEM)圖。在圖17中，例示所謂的「由下往上」沉積處理。在圖的左側顯示先經由CVD處理將30 Å的Ru沉積至通孔開口中，且STEM影像顯示經沉積的Ru順形覆蓋通孔開口的側壁與底部。在圖的中間顯示沉積持續，現在100 Å的Ru被沉積至通孔開口中。STEM影像顯示現在通孔開口的大部分已被Ru所填充。在圖的右側顯示沉積終止於將150 Å的Ru塗覆至通孔開口中且通孔開口完全填充且無任何孔隙或缺陷。此外，所形成的Ru覆蓋介電材料之上表面，在介電材料中形成有通孔開口。之後經由能量色散X-射線光譜(EDX)的元素分析(未顯示)確認，Ru完全填充通孔開口且無任何孔隙或缺陷。值得提及的是，在圖17所示的實驗中應用了經由ALD處理所沉積的TaN阻障層。如上所述，可省略阻障/襯墊層或根據技術需要應用阻障/襯墊層。
圖16與17顯示經由順形CVD技術的順形Ru沉積處理，順形CVD技術可用於本發明中。文中所述的Ru沉積處理可包含在具高深寬比的開口特徵部中提供順形覆蓋。文中所述的Ru沉積亦可減少金屬遷移以在製造期間省略阻障/襯墊層。
針對文中所提供的說明，本發明提供結構及形成半導體裝置的方法，其在半導體裝置微縮至先進技術節點如5nm節點或更小節點時提供一些優點。本發明之半導體裝置可同時符合先進技術節點中的導電率與可靠度需求。本發明之實施例有利地提供一種半導體裝置，其具有形成在介電材料內的複數內連線開口。在文中所揭露的內連線結構中，由於第一金屬具有低金屬遷移，第一金屬可順形覆蓋內連線開口的表面且可與介電材料直接接觸。此外，第一金屬可具有第二金屬之阻障/襯墊層的功能。具有比第一金屬較低的電阻率的第二金屬層可直接形成在第一金屬上方並被第一金屬所封裝而形成內連線開口中的內連線結構。填充在溝槽開口中的金屬可為內連線結構的金屬線而填充在通孔開口中的金屬可為內連線結構之導電通孔。第一金屬可具有能順形覆蓋具高深寬比之內連線開口以形成無孔隙橫向內連線如金屬線(導線)及無孔隙垂直內連線如導電通孔以改善可靠度的特性。具有比第一金屬較低的電阻率的第二金屬可降低內連線結構的電阻。在相關技術中，在內連線開口中沉積第一金屬或第二金屬之前可能需要阻障/襯墊層。在本文的技術中，可在毋需導入阻障/襯墊層的情況下形成第一金屬或第二金屬。文中所揭露之毋需阻障/襯墊層的製造處理可增加製造產量、並減少製造成本與第一金屬與第二金屬之間及/或第一金屬與導電層之間的介面電阻。
前面列舉了數個實施例的特徵俾使此領域中具有通常技藝者可較佳地瞭解本發明的態樣。此領域中具有通常技藝者應瞭解，可輕易地使用本發明作為設計或修改其他處理及結構的基礎以達到文中所述之實施例的相同目的及/或相同優點。此領域中具有通常技藝者亦應明白，此類等效物並不會脫離本發明之精神與範疇，因此可在不脫離本發明之精神與範疇的情況進行各種變化、取代、及改變。
10‧‧‧介電層12‧‧‧導電層14‧‧‧介電層16‧‧‧介電層18‧‧‧通孔開口20‧‧‧溝槽開口20’‧‧‧間隙20”‧‧‧間隙22‧‧‧介電層24‧‧‧第一金屬26‧‧‧第二金屬28‧‧‧溝槽開口30‧‧‧SiOx層32‧‧‧TiN層34‧‧‧SiOx層36‧‧‧光阻層38‧‧‧SOC層40‧‧‧接觸孔42‧‧‧接觸孔44‧‧‧溝槽46‧‧‧溝槽100‧‧‧半導體裝置100’‧‧‧半導體裝置200‧‧‧處理流程202‧‧‧步驟204‧‧‧步驟206‧‧‧步驟208‧‧‧步驟210‧‧‧步驟212‧‧‧步驟214‧‧‧步驟216‧‧‧步驟218‧‧‧步驟220‧‧‧步驟222‧‧‧步驟
當參考附圖閱讀下列詳細說明時可最佳地瞭解本發明的態樣。應瞭解，根據業界中的標準實施方式，各種特徵部並非依比例繪製。事實上，各種特徵部的尺寸可依討論所需的清晰度而增加或減少。
圖1A例示根據某些實施例之例示性半導體裝置的概略透視圖。
圖1B例示根據某些實施例之例示性半導體裝置的概圖。
圖2至13例示根據某些實施例之製造半導體裝置之各種中間步驟的例示性概圖。
圖14例示根據某些實施例之另一半導體裝置的例示性概圖。
圖15例示根據某些實施例之製造半導體裝置之例示性處理流程。
圖16例示以原子層沉積(ALD)處理或順形CVD沉積處理所執行之釕(Ru)沉積之橫剖面掃描電子顯微鏡(SEM)圖。
圖17例示以順形CVD沉積處理所執行之類似Ru沉積之橫剖面掃描穿透電子顯微鏡(STEM)圖。
10‧‧‧介電層
12‧‧‧導電層
14‧‧‧介電層
18‧‧‧通孔開口
20‧‧‧溝槽開口
22‧‧‧介電層
24‧‧‧第一金屬
26‧‧‧第二金屬
28‧‧‧溝槽開口
100‧‧‧半導體裝置

Claims (20)

  1. 一種半導體裝置，包含：一基板，包含介電材料；一窄內連線開口，係形成於該介電材料內；一寬內連線開口，係形成於該介電材料內，該寬內連線開口具有比該窄內連線開口之特徵部尺寸更大的特徵部尺寸；一第一金屬，完全地填充該窄內連線開口以形成第一內連線結構，且係順形地覆蓋形成在該介電材料中之該寬內連線開口的一表面；及一第二金屬，形成在該第一金屬上方且被該第一金屬所封裝，以形成在該寬內連線開口內的第二內連線結構，其中：該第二金屬具有一底部、一頂部、及複數側部，該第二金屬之該底部、頂部、及複數側部係與該第一金屬直接接觸，該第二金屬之該頂部係被該第一金屬所覆蓋，且該第一內連線結構與該第二內連線結構被該介電材料間隔開，及一襯墊層係位於該第一金屬與該二金屬之間。
  2. 如申請專利範圍第1項之半導體裝置，其中該窄內連線開口及該寬內連線開口包含一溝槽開口、一通孔開口、或一雙鑲嵌開口，該窄內連線開口中之該溝槽開口的臨界尺寸為大約20nm或更小，而該寬內連線開口中之該溝槽開口的臨界尺寸大約為該窄內連線開口中之該溝槽開口的臨界尺寸的兩倍寬。
  3. 如申請專利範圍第1項之半導體裝置，其中該第一金屬包含Ru、Cu、W、Al、或Co且係與該介電材料直接接觸，並具有該第二金屬之一阻障/襯墊層的功用。
  4. 如申請專利範圍第1項之半導體裝置，其中該第二金屬包含Cu、Mn、Al、W、及Co之群組中的至少一者，且該第二金屬具有比該第一金屬低的一電阻率。
  5. 如申請專利範圍第1項之半導體裝置，更包含形成在該介電材料內的複數導電層，該複數導電層係位於該第一及第二內連線結構之底部處且該複數導電層中的至少一者係與該第一及第二內連線結構之其中一者直接接觸。
  6. 如申請專利範圍第5項之半導體裝置，其中該導電層包含Ru、Cu、W、Al、及Co之群組中的至少一者。
  7. 如申請專利範圍第1項之半導體裝置，其中該介電材料包含一層間介電材料(ILD)層、一金屬間介電材料(IMD)層、及一低介電常數(low-k)材料層之群組中的至少一者。
  8. 如申請專利範圍第1項之半導體裝置，其中該第一及第二內連線結構的上表面係低於該介電材料之一上表面。
  9. 如申請專利範圍第1項之半導體裝置，其中該第一金屬係與該介電材料直接接觸且該第二金屬的一上表面係與該第一金屬的一上表面齊平。
  10. 一種半導體裝置的製造方法，包含：在一基板上提供一介電材料； 在該介電材料內形成一窄內連線開口及一寬內連線開口，該窄內連線開口與該寬內連線開口被該介電材料間隔開；沉積一第一金屬以完全地填充在該窄內連線開口內，且沉積該第一金屬以順形地覆蓋該寬內連線開口的一表面；在該第一金屬上方沉積一第二金屬以填充該寬內連線開口；使該寬內連線開口內的該第二金屬凹陷；在該第一金屬與第二金屬上方沉積一第三金屬以完全填充該寬內連線開口，俾使該第二金屬被該第一金屬及該第三金屬所封裝；及平坦化該半導體裝置，其中該介電材料之一上表面係與該第三金屬之一上表面齊平。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，更包含使該第三金屬凹陷，其中該寬內連線開口中之該第三金屬的該上表面係低於該介電材料之該上表面。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中形成該介電材料包含在該介電材料內形成複數導電層。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中在該介電材料內形成該複數導電層包含在該內連線開口之一底部處形成該複數導電層，該複數導電層中的至少一者係與填充在該內連線開口內的金屬直接接觸。
  14. 如申請專利範圍第10項之半導體裝置的製造方法，其中形成該窄內連線開口及該寬內連線開口包含對於該窄內連線開口及該寬內連線開口各 者形成各別的一溝槽開口、各別的一通孔開口、或各別的一雙鑲嵌開口，該窄內連線開口中之該溝槽開口的臨界尺寸為大約20nm或更小，而該寬內連線開口中之該溝槽開口的臨界尺寸大約為該窄內連線開口中之該溝槽開口的臨界尺寸的兩倍寬。
  15. 如申請專利範圍第10項之半導體裝置的製造方法，其中在該介電材料內形成該窄內連線開口及該寬內連線開口包含：在該介電材料上方形成一硬遮罩堆疊；進行一第一蝕刻處理以蝕刻該硬遮罩堆疊而形成一硬遮罩圖案；在經圖案化之該硬遮罩堆疊上方塗覆一旋塗碳(SOC)硬遮罩層並圖案化該SOC層；使用經圖案化之該SOC層作為一遮罩進行一第二蝕刻處理，以向下蝕刻至該介電材料中；移除該SOC層；及使用經圖案化之該硬遮罩堆疊作為一遮罩進行一第三蝕刻處理，以向下蝕刻至該介電材料中，俾完成該窄內連線開口及該寬內連線開口的形成，該窄內連線開口及該寬內連線開口各者具有各別的一溝槽開口、各別的一通孔開口、或各別的一雙鑲嵌開口。
  16. 如申請專利範圍第10項之半導體裝置的製造方法，其中在該第一金屬上方沉積該第二金屬包含在該介電材料之該上表面上方、在該寬內連線 開口之一溝槽的一底部上方、及沿著該寬內連線開口之該溝槽的複數側壁沉積該第二金屬。
  17. 如申請專利範圍第10項之半導體裝置的製造方法，其中使該第二金屬凹陷包含完全移除在該介電材料之該上表面上方之部分、以及沿著該寬內連線開口之一溝槽之複數側壁之部分、並部分移除該寬內連線開口之該溝槽之底部上方之部分。
  18. 如申請專利範圍第10項之半導體裝置的製造方法，其中沉積該第三金屬包含沉積與該第一金屬相同的金屬。
  19. 如申請專利範圍第10項之半導體裝置的製造方法，更包含以該第一金屬與該第三金屬封裝該第二金屬，在該寬內連線開口中，該第二金屬係形成於該第一金屬上方且被該第三金屬所覆蓋。
  20. 如申請專利範圍第10項之半導體裝置的製造方法，其中沉積該第一金屬包含經由一原子層沉積(ALD)處理或一順形CVD處理來沉積該第一金屬，該第一金屬順形地覆蓋該寬內連線開口之該表面、與該介電材料直接接觸、且具有該第二金屬之一阻障/襯墊層的功用。
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