KR101802435B1 - 반도체 장치의 금속 배선 형성 방법 - Google Patents

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Abstract

반도체 장치의 금속 배선 형성 방법이 제공된다. 반도체 장치의 금속 배선 형성 방법은 개구부를 갖는 저유전막을 형성하는 것, 개구부의 바닥면 및 내측벽들을 컨포말하게 덮는 장벽 금속 패턴을 형성하는 것, 개구부 내에서, 장벽 금속 패턴의 내측벽 일부를 노출시키는 금속 패턴을 형성하는 것, 선택적 화학기상증착 공정을 수행하여 금속 패턴 및 저유전막의 상면에 금속 캡핑막을 형성하되, 금속 캡핑막은 저유전막 상에서 보다 금속 패턴 상에서 두꺼운 것, 및 저유전막의 상면이 노출되도록 금속 캡핑막을 평탄화하여, 금속 패턴의 상면을 덮는 금속 캡핑 패턴을 형성하는 것을 포함한다.

Description

반도체 장치의 금속 배선 형성 방법{Method for forming metal interconnections of a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 신뢰성이 보다 향상된 반도체 장치의 금속 배선 형성 방법에 관한 것이다.
최근의 집적회로(Integrated Circuit)의 발달은 반도체 장치의 보다 빠른 동작 속도와 고집적화를 요구한다. 이러한 고집적화 및 동작 속도의 고속화를 충족시키기 위한 여러 기술 중 하나로, 수십 나노의 선폭을 갖는 반도체 소자가 개발되어 상용화되고 있다. 그러나 최소 선폭(Critical Dimension: CD)의 감소에 따른 금속 배선의 저항 증가와 금속 배선간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다.
이러한 문제를 해결하기 위해 배선의 저항을 줄이고, 층간 절연막의 유전율을 감소시키는 것이 필요하다. 이에 따라 배선 물질로 알루미늄에 비해 낮은 비저항을 가지며, 전자 이동도(electromigration)가 작은 구리가 이용될 수 있다.
한편, 구리 배선은 패터닝이 어렵기 때문에, 금속 간 절연막(IMD, Inter-Metal Dielectric)을 먼저 형성한 후, 절연막에 개구를 형성하고, 개구 내에 구리 배선을 형성하는 다마신(damascene) 공정을 이용하여 구리 배선을 형성한다. 또한, 구리 배선은 절연막에 대한 확산속도가 빨라 구리 배선을 형성할 때 구리의 확산을 방지할 수 있는 장벽 금속층이 필요하다.
본원 발명이 해결하려는 과제는 신뢰성이 보다 향상된 반도체 장치의 금속 배선 형성 방법을 제공하는데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법은 개구부를 갖는 저유전막을 형성하는 것, 개구부의 바닥면 및 내측벽들을 컨포말하게 덮는 장벽 금속 패턴을 형성하는 것, 개구부 내에서, 장벽 금속 패턴의 내측벽 일부를 노출시키는 금속 패턴을 형성하는 것, 선택적 화학기상증착 공정을 수행하여 금속 패턴 및 저유전막의 상면에 금속 캡핑막을 형성하되, 금속 캡핑막은 저유전막 상에서 보다 금속 패턴 상에서 두꺼운 것, 및 저유전막의 상면이 노출되도록 금속 캡핑막을 평탄화하여, 금속 패턴의 상면을 덮는 금속 캡핑 패턴을 형성하는 것을 포함한다.
상기 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법은 개구부를 갖는 저유전막을 형성하는 것, 개구부가 형성된 저유전막 상에 장벽 금속층을 컨포말하게 형성하는 것, 장벽 금속층 상에 개구부를 채우는 금속막을 형성하는 것, 저유전막의 상면이 노출되도록 금속막 및 장벽 금속층을 평탄화하여, 개구부 내에 국소적으로 장벽 금속 패턴 및 금속 패턴을 형성하는 것, 금속 패턴의 상면을 리세스하여 장벽 금속 패턴의 내벽 일부를 노출시키는 것, 리세스된 금속 패턴의 상면 및 저유전막의 상면 상에 금속 캡핑막을 선택적으로 증착하되, 금속 캡핑막은 저유전막 상에서 보다 금속 패턴 상에서 두꺼운 것, 및 저유전막의 상면이 노출되도록 금속 캡핑막을 평탄화하여, 금속 패턴의 상면을 덮는 금속 캡핑 패턴을 형성하는 것을 포함한다.
본 발명의 실시예들에 따르면, 루테늄막으로 구리 배선의 상면을 캡핑할 때, 루테늄막이 저유전막의 표면에 잔류하는 것을 방지할 수 있다. 또한, 구리 배선의 상면이 루테늄막에 의해 완전히 캡핑되지 않아 구리 원자가 절연막으로 확산되는 것을 방지할 수 있다. 이에 따라, 구리 배선의 전기적 이동도가 향상될 수 있으며, 반도체 집적 회로 장치의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 이용하여 형성된 반도체 패키지를 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 대해 설명한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 하부막(10; lower layer) 상에 개구부들(21)을 갖는 저유전막(20; low-k dielectric layer)이 형성될 수 있다.
하부막(10)은 반도체 기판 및 적층된 복수의 절연막들을 포함할 수 있다. 또한, 하부막(10)은 저유전률(Low-k)을 갖는 다른 저유전막일 수 있으며, 금속간 절연막(Inter-Metal Dielectric; IMD)일 수 있다. 또한, 하부막(10)은 반도체 소자들(예를 들어, 트랜지스터들, 캐패시터 및 저항) 및 하부 배선들(lower interconnections)을 덮을 수 있다. 또한, 하부막(10)과 저유전막(20) 사이에는 식각 정지막(15)이 형성될 수 있다.
저유전막(20)은 적어도 하나 이상의 막들로 구성될 수 있으며, 저유전막(20)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있다. 일 실시예에서, 저유전막(20)은 약 2.0 내지 3.0의 유전 상수를 가질 수 있다. 이러한, 저유전막(20)은 저유전률(Low-k)을 갖는 유기폴리머 또는 불순물이 도우프된(doped) 산화막 계열 등으로 형성할 수 있다.
불순물이 도우프된 산화막 계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl ilsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성할 수 있다. 저유전률을 갖는 유기폴리머로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등이 있다. 또한, 식각 정지막(15)은 SiN, SiON, SiC, SiCN, BN(Boron nitride) 또는 이들의 조합으로 형성될 수 있다. 이러한 저유전막(20) 및 식각 정지막(15)은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀 코팅(spin coating) 방식 등을 이용하여 형성될 수 있다.
개구부(21)는 금속 배선이 형성될 영역으로서, 저유전막(20) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 저유전막(20)을 이방성 식각함으로써 형성될 수 있다. 개구부(21)는 적어도 하나 이상의 유전막을 관통하여 하부막(10)을 노출시킬 수 있으며, 개구부들(21) 사이의 간격은 반도체 장치의 선폭 및 금속 배선들 간의 캐패시턴스에 따라 달라질 수 있다. 또한, 개구부(21)는 하부막(10)에 의해 매립된 반도체 소자(미도시)의 일부분 또는 하부 배선(미도시)의 일부분을 노출시킬 수 있다.
도 2를 참조하면, 개구부가 형성된 저유전막(20)의 표면에 장벽 금속층(30; barrier metal layer)이 컨포말하게 형성될 수 있다. 즉, 장벽 금속층(30)이 개구부의 바닥면 및 내벽과 저유전막(20)의 상면을 균일한 두께로 덮을 수 있다. 장벽 금속층(30)은 개구부 내에 매립되는 금속막(40)이 주변의 저유전막(20)으로 확산되는 것을 방지할 수 있는 물질로 형성된다. 예를 들어, 장벽 금속층(30)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 또한, 장벽 금속층(30)은 약 5Å 내지 50 Å의 두께를 가질 수 있다. 이러한 장벽 금속층(30)은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 또는 스퍼터링과 같은 PVD(Physical Vapor Deposition) 방법을 이용하여 형성될 수 있다.
이어서, 장벽 금속층(30) 상에 개구부들을 채우는 금속막(40)이 형성될 수 있다. 일 실시예에서, 금속막(40)은 구리 또는 구리 합금으로 형성될 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼입된 것을 말한다.
이러한 금속막(40)은 전기 도금법(electroplating) 또는 무전해 도금법(electroless plating)을 이용하여 형성될 수 있다. 전기 도금법을 이용하여 금속막(40)을 형성하는 경우, 장벽 금속층(30)의 표면에 씨드막(미도시)이 형성될 수 있으며, 씨드막은 도금층의 균일성을 증가시키며 초기 핵생성 자리(nucleation site) 역할을 할 수 있다. 씨드막으로는 Cu, Au, Ag, Pt, Pd 등이 사용될 수 있으며, 도금법과 금속막(40)의 종류에 따라 물질을 선택하여 형성될 수 있다. 이와 같이, 도급 방법에 의해 형성된 금속막(40)은 개구부들을 채우면서 저유전막(20) 상에 형성될 수 있다.
도 3을 참조하면, 금속막(40)에 대한 평탄화 공정을 수행하여, 각각의 개구부들 내에 국소적으로 금속 패턴(42)을 형성한다.
일 실시예에 따르면, 장벽 금속층(30)의 상면이 노출되도록 금속막(40)에 대한 평탄화 공정이 수행될 수 있다. 나아가, 금속막(40)에 대한 평탄화 공정은 저유전막(20)의 상면이 노출될 때까지 수행될 수 있으며, 이러한 경우, 각각의 개구부들 내에 금속 패턴(42)과 함께 장벽 금속 패턴(32)이 형성될 수 있다. 한편, 다른 실시예에 따르면, 금속막(40)의 일부분에 대해 평탄화 공정이 수행될 수 있으며, 이러한 경우 저유전막(20)의 상면 상에 금속막(40)의 일부가 잔류될 수도 있다. 다시 말해, 개구부들 사이의 저유전막(20) 상에 금속막(40)이 잔류할 수 있다.
일 실시예에서, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다. 여기서, CMP 공정이란, 금속막(40)의 표면과 연마 패드의 표면이 접촉된 상태에서 연마액인 슬러리(slurry)를 금속막(40) 상으로 공급하여 금속막(40)의 표면과 화학적으로 반응시키면서, 연마 패드와 금속막(40)을 상대 회전시켜 물리적으로 금속막(40)을 평탄화 식각하는 기술이다.
CMP 공정에서, 금속막(40)의 제거율은 슬러리의 타입, 연마 패드의 구성, 연마 헤드의 구조 및 타입, 연마 패드와 금속막(40) 간의 상대적인 이동량, 연마 패드에 의해 금속막(40)에 가해지는 압력, 및 연마될 금속막(40)의 형태 등과 같은 다양한 요인들에 기초하여 결정될 수 있다. 또한, CMP 공정을 수행하는 동안 공급되는 슬러리는, 연마되는 물질에 대해 최적의 연마 특성을 나타내도록 선택될 수 있으며, 슬러리에 따라 제거율(removal rate)이 다를 수 있다.
일 실시예에서, CMP 공정시 장벽 금속막(30)과 금속막(40)의 제거율이 동일한 슬러리가 사용되거나, 금속막(40)의 제거율이 장벽 금속막(30)의 제거율보다 큰 슬러리가 사용될 수 있다. 예를 들어, 슬러리로는 실리카(silica) 슬러리, 세리아(ceria) 슬러리, 망가니아(mangania) 슬러리, 알루미나(alumina) 슬러리, 티타니아(titania) 슬러리, 지르코니아(zirconia) 또는 게르마니아(germania) 또는 이들의 조합이 이용될 수 있다.
이어서, 저유전막(20) 및 장벽 금속 패턴(32)에 대해 식각 선택성을 갖는 레서피(recipe)를 이용하여 금속 패턴들(42)의 상면을 리세스시킨다. 금속 패턴들(42)의 상면이 리세스됨에 따라, 도 4에 도시된 바와 같이, 개구부 내에 형성된 장벽 금속 패턴(32)의 내벽 일부가 노출될 수 있다.
일 실시예에 따르면, 등방성 식각 공정 이용하여 구리로 이루어진 금속 패턴들(42)의 상면을 리세스시킬 수 있다. 또한, 등방성 식각 공정을 수행함에 따라, 저유전막(20)의 표면에 잔류하는 금속 파티클들(즉, 구리 파티클들)이 제거될 수 있다. 예를 들어, 금속 패턴(42)에 대한 습식 식각 공정시 식각액은 순수(Deionized water)에 대하여 6.5~7.5의 중량비를 가지는 과산화수소(Hydrogen Peroxide)와, 5.0~6.0의 중량비를 가지는 황산(Sulfuric Acid)이 사용될 수 있다. 이와 달리, 금속 패턴(42)에 대한 습식 식각 공정시 식각액은 HF:HNO3(25:1)와, 부식 방지제(corrosion inhibitor, 예를들어 BTA, Benzotriazole)가 혼합된 용액이 이용될 수 있다. 또한, 등방성 식각 공정 전후에 순수(DI) 용액을 이용한 세정 공정이 수행될 수도 있다.
도 5를 참조하면, 리세스된 금속 패턴(44)이 형성된 저유전막(20) 상에 금속 캡핑막(50)을 선택적으로 형성한다. 일 실시예에 따르면, 금속 캡핑막(50)은 루테늄막일 수 있으며, 루테늄막(50)은 선택적 화학 기상 증착(selective CVD) 방법을 이용하여 형성될 수 있다.
보다 상세히 설명하면, 선택적 화학 기상 증착 방법은 하부막(10)의 물질에 따라 증착속도가 다른 특성을 이용한다. 즉, 리세스된 금속 패턴(44)이 형성된 저유전막(20) 상에 금속 캡핑막(50)이 불균일한 두께로 증착될 수 있다.
일 실시예에서, 선택적 화학기상증착 방법을 이용하여 루테늄막(50)을 형성할 때, 저유전막(20) 상에서의 루테늄막(50)의 증착 속도보다 리세스된 금속 패턴(44) 상에서 루테늄막(50)의 증착 속도가 빠를 수 있다. 즉, 저유전막(20) 상에서 보다 리세스된 금속 패턴(44) 상에서 루테늄막(50)이 두껍게 증착될 수 있다.
일 실시예에 따르면, 루테늄막(50)을 형성하기 위한 소오스 가스로서, Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(Od)3, RuCl3, Ru3(CO)12, Ru-acetylacetonate(Ru-AA), RuO3, RuO4 중 어느 하나가 이용될 수 있다. 또한, 루테늄막(50)을 형성하기 위한 선택적 화학기상증착 공정은 약 150℃ 내지 250℃의 온도에서 수행될 수 있으며, 약 0.1mT 이하의 저압에서 수행될 수 있다.
일 실시예에서, 루테늄막(50)은 리세스된 금속 패턴(44) 상에서 약 5Å 내지 50Å의 두께를 가질 수 있으며, 저유전막(20) 상에서 약 1Å 내지 10Å의 두께를 가질 수 있다. 나아가, 저유전막(20) 상에서 루테늄막(50)은 연속적으로 형성되지 않을 수 있으며, 파티클 형태로 저유전막(20)의 상면에 존재할 수도 있다.
한편, 선택적 화학 기상 증착 방법을 이용하여 루테늄막(50)을 형성하기 전에, 열처리 및 플라즈마 처리 공정이 수행될 수 있다. 예를 들어, 열처리는 Ar가스, O2가스, N2가스, H2 및 N2의 혼합가스 또는 H2 및 Ar의 혼합 가스 분위기에서 수행될 수 있다. 또한, 플라즈마 처리는 Ar가스, O2가스, O3가스, N2가스 또는 이들이 조합된 가스 분위기에서 수행될 수 있다. 이와 같은 열처리 공정 및 플라즈마 처리 공정을 수행함에 따라, 루테늄막(50)의 증착 선택성을 향상시킬 수 있다.
도 6을 참조하면, 금속 캡핑막(50)에 대해 평탄화 공정을 수행함으로써 리세스된 금속 패턴(44)의 상면을 덮는 금속 캡핑 패턴(52)이 형성될 수 있다. 여기서, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있으며, 평탄화 공정은 개구부 내에 형성된 장벽 금속 패턴(32)의 상면이 노출되도록 수행될 수 있다. 금속 캡핑막(50)에 대한 평탄화 공정시 저유전막(20)의 상면도 함께 평탄화될 수 있다. 이에 따라 저유전막(20)의 상면에 형성된 금속 캡핑막(50)이 제거될 수 있다.
금속 캡핑 패턴(52)은 개구부 내에 매립된 리세스된 금속 패턴(44)들 각각의 상면에 형성될 수 있으며, 개구부 내에 매립될 수 있다. 일 실시예에서, 금속 캡핑 패턴(52)의 상면은 저유전막(20)의 상면 및 장벽 금속 패턴(32)의 상면과 공면(coplanar)을 이룰 수 있다. 그리고, 금속 캡핑 패턴(52)의 측벽이 장벽 금속 패턴(32)에 의해 둘러싸일 수 있다. 다시 말해, 금속 캡핑 패턴(52)의 측벽이 장벽 금속 패턴(32)의 내측벽과 직접 접촉될 수 있다. 이에 따라, 장벽 금속 패턴(32)에 의해 금속 캡핑 패턴(52)과 리세스된 금속 패턴(44)의 계면에서 저유전막(20)으로 구리 원자가 확산되는 것이 방지될 수 있다.
한편, 금속 캡핑막(50)에 대한 평탄화 공정시, 금속 캡핑막(50)의 제거율이 저유전막(20) 및 장벽 금속 패턴(32)의 제거율보다 큰 슬러리가 이용될 수 있다. 이러한 경우, 도 8에 도시된 것처럼, 금속 캡핑 패턴(54)의 상면이 저유전막(20)의 상면보다 아래로 리세스될 수도 있다. 즉, 장벽 금속 패턴(32)의 상면보다 금속 캡핑 패턴(54)의 상면이 아래에 위치할 수 있으며, 장벽 금속 패턴(32)의 내측벽 일부가 노출될 수도 있다.
이어서, 도 7을 참조하면, 저유전막(20) 상에 캡핑 절연막(60) 및 절연막(70)이 순차적으로 형성될 수 있다.
캡핑 절연막(60)은 금속 캡핑 패턴(52), 장벽 금속 패턴(32) 및 저유전막(20)의 상면들 상에 균일한 두께로 형성될 수 있다. 한편, 도 8에 도시된 것처럼, 금속 캡핑 패턴(52)에 의해 장벽 금속 패턴(32)의 내측벽 일부가 노출된 경우, 캡핑 절연막(60)은 저유전막(20) 상에서 보다 금속 캡핑 패턴(52) 상에서 보다 두꺼울 수 있다.
이러한 캡핑 절연막(60) 및 절연막(70)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
예를 들어, 캡핑 절연막(60)은 SiO2, SiOF, SiON, SiC, SiN, SiCN 또는 이들의 조합으로 형성될 수 있다. 그리고, 절연막(70)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성되거나, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다.
이와 같이, 구리로 이루어진 리세스된 금속 패턴(44)이 장벽 금속 패턴(32) 및 금속 캡핑 패턴(52)에 의해 완전히 둘러싸이므로, 구리 원자가 저유전막(20)으로 확산되는 것을 방지할 수 있다. 또한, 구리와 접합력이 우수한 금속 캡핑 패턴(52)이 루테늄으로 이루어짐에 따라, 구리로 이루어진 리세스된 금속 패턴(44)이 산화 및 부식되는 것을 방지할 수 있으며, 구리 원자의 확산을 억제함으로써 리세스된 금속 패턴(44)의 전자 이동도(EM) 특성을 향상시킬 수 있다. 나아가, 루테늄으로 이루어진 금속 캡핑 패턴(52)의 상면이 저유전막(20)의 상면과 수직적으로 동일하거나 아래에 위치하므로, 저유전막(20)의 상면에 루테늄막의 일부가 잔류하여 반도체 장치의 동작시 신뢰성이 저하되는 것을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 이용하여 형성된 반도체 패키지를 나타낸다.
도 9를 참조하면, 반도체 패키지는 서로 대향되는 제 1 면(101)과 제 2 면(102)을 갖는 반도체 기판(100)과, 반도체 기판(100)을 관통하여 제 1 면(101)과 제 2 면(102)을 잇는 관통 비아(110)를 포함한다. 여기서, 관통 비아(110)는 도 1 내지 도 8을 참조하여 설명한 것처럼, 장벽 금속 패턴(111), 금속 패턴(113) 및 금속 캡핑 패턴(115)으로 구성될 수 있다. 또한, 반도체 기판(100)과 관통 비아(110) 사이에는 절연막 라이너(116)가 개재될 수 있으며, 절연막 라이너(116)는 반도체 기판(100)의 제 1 면(101) 상으로 연장될 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
반도체 기판(100)의 제 1 면(101) 상에는 반도체 소자들(120; 예를 들어, 트랜지스터들, 캐패시터 및 저항)이 배치될 수 있다. 반도체 기판(100)의 제 1 면(101) 상에는 반도체 소자들(120)을 덮는 복수의 층간 절연막들(130)이 적층되며, 층간 절연막들(130) 상에는 반도체 소자(120)와 연결되는 내부 배선들(140)이 형성될 수 있다. 내부 배선들(140)은 반도체 패키지 내에서, 수직적으로 전기적 신호를 전달하는 패턴들 (예를 들어, 콘택 플러그들 또는 비아 플러그들)과 전기적으로 연결될 수 있다. 즉, 내부 배선들(140)은 반도체 기판(100)을 관통하는 관통 비아(110)와 전기적으로 연결될 수 있다. 또한, 내부 배선들(140)은 전기적 신호를 수평적으로 전달하기 위한 패턴 예를 들어, 배선들(interconnections)과 전기적으로 연결될 수 있다. 이러한 내부 배선들(140)은 도 1 내지 도 8을 참조하여 설명한 것처럼, 저유전막의 개구부 내에 형성될 수 있으며, 장벽 금속 패턴(도 7의 32 참조), 금속 패턴(도 7의 44 참조) 및 금속 캡핑 패턴(도 7의 52 참조)으로 구성될 수 있다.
최상층의 층간절연막(130) 상에는 본딩 패드(145)가 배치될 수 있으며, 본딩 패드(145)의 일부분은 패시베이션막(150)에 의해 노출될 수 있다. 여기서, 본딩 패드(145)는 내부 배선들(140)처럼, 장벽 금속 패턴, 금속 패턴 및 금속 캡핑 패턴으로 구성될 수 있으며, 금속 캡핑 패턴의 상면 일부가 패시베이션막(150)에 의해 노출될 수 있다. 여기서, 금속 캡핑 패턴(도 7의 52 참조)은 금속 패턴(도 7의 44) 상면의 산화, 오염, 원자 또는 불순물의 확산 등을 방지할 수 있다. 또한, 금속 캡핑 패턴(도 7의 52 참조)은 금속 패턴(도 7의 44 참조)으로 유입될 수 있는 불순물 입자 또는 화학적 물리적 손상 등으로부터 금속 패턴(도 7의 44 참조)을 보호할 수 있다.
반도체 기판(100)의 제 2 면(102) 상에는 재배선 패턴들(170)이 배치될 수 있으며, 재배선 패턴들(170)은 관통 비아(110)와 전기적으로 연결될 수 있다. 여기서, 재배선 패턴들(170)은 도 1 내지 도 8을 참조하여 설명한 것처럼, 저유전막(160)의 개구부 내에 형성될 수 있으며, 장벽 금속 패턴(171), 금속 패턴(173) 및 금속 캡핑 패턴(175)으로 구성될 수 있다.
또한, 반도체 기판(100)의 제 2 면(102) 상에는 재배선 패턴들(170)을 덮는 패시베이션막(180)이 배치될 수 있으며, 패시베이션막(180)은 재배선 패턴들(170)의 일부분을 노출시킬 수 있다. 패시베이션막(180)은 폴리이미드와 같은 유기 절연막으로 형성될 수 있다. 그리고, 패시베이션막(180)에 의해 노출된 재배선 패턴(170)의 표면에는 솔더 볼 또는 솔더 범프(190)가 부착될 수 있다. 즉, 범프(190)가 재배선 패턴(170)의 금속 캡핑 패턴(175)의 표면에 직접 부착될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

  1. 개구부를 갖는 저유전막을 형성하는 것;
    상기 개구부의 바닥면 및 내측벽들을 컨포말하게 덮는 장벽 금속 패턴을 형성하는 것;
    상기 개구부 내에서, 상기 장벽 금속 패턴의 내측벽 일부를 노출시키는 금속 패턴을 형성하는 것;
    선택적 화학기상증착 공정을 수행하여 상기 금속 패턴의 상면 및 상기 저유전막의 상면에 금속 캡핑막을 형성하되, 상기 금속 캡핑막은 상기 저유전막 상에서 보다 상기 금속 패턴 상에서 두꺼운 것;
    상기 저유전막의 상면이 노출되도록 상기 금속 캡핑막을 평탄화하여, 상기 금속 패턴의 상면을 덮는 금속 캡핑 패턴을 형성하는 것; 및
    상기 금속 캡핑 패턴의 상면으로부터 상기 저유전막의 상부면으로 연장되는 캡핑 절연층을 형성하는 것을 포함하되,
    상기 캡핑 절연층은 상기 금속 캡핑 패턴 상에서 제 1 두께를 가지며, 상기 저유전막 상에서 제 2 두께를 갖되, 상기 제 1 두께는 상기 2 두께보다 큰 반도체 장치의 금속 배선 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 금속 캡핑 패턴의 상면은 상기 저유전막의 상면보다 아래에 위치하는 반도체 장치의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 금속 패턴은 구리(Cu)를 포함하고, 상기 금속 캡핑 패턴은 루테늄(Ru)을 포함하는 반도체 장치의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 선택적 화학기상증착 공정에서 상기 금속 캡핑막의 증착 속도는 상기 저유전막 상에서 보다 상기 금속 패턴 상에서 빠른 반도체 장치의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속 캡핑막을 형성하기 전에, 열처리 공정 및 플라즈마 처리 공정을 수행하는 것을 더 포함하는 반도체 장치의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 금속 패턴을 형성하는 것은,
    상기 저유전막 상에, 상기 장벽 금속 패턴이 형성된 상기 개구부를 채우는 금속막을 형성하는 것;
    상기 저유전막의 상면이 노출되도록 상기 금속막을 평탄화하는 것; 및
    상기 금속막에 대해 등방성 식각 공정을 수행하여, 평탄화된 상기 금속막의 상면을 리세스시키는 것을 포함하는 반도체 장치의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 저유전막은 2.0 내지 3.5의 유전 상수를 갖는 물질로 형성되는 반도체 장치의 금속 배선 형성 방법.
  9. 삭제
  10. 삭제
  11. 개구부를 갖는 저유전막을 형성하는 것;
    상기 개구부의 바닥면 및 내측벽들을 컨포말하게 덮는 장벽 금속 패턴을 형성하는 것;
    상기 개구부 내에서, 상기 장벽 금속 패턴의 내측벽 일부를 노출시키는 금속 패턴을 형성하는 것;
    선택적 화학기상증착 공정을 수행하여 상기 금속 패턴의 상면 및 상기 저유전막의 상면에 금속 캡핑막을 형성하되, 상기 금속 캡핑막은 상기 저유전막 상에서 보다 상기 금속 패턴 상에서 두꺼운 것; 및
    상기 금속 캡핑막을 평탄화하여, 상기 금속 패턴의 상면을 덮는 금속 캡핑 패턴을 형성하되, 상기 금속 캡핑 패턴의 상면은 상기 저유전막의 상면 아래에 위치하는 반도체 장치의 금속 배선 형성 방법.
  12. 개구부를 갖는 저유전막을 형성하는 것;
    상기 개구부의 바닥면 및 내측벽들을 컨포말하게 덮는 장벽 금속 패턴을 형성하는 것;
    상기 개구부 내에서, 상기 장벽 금속 패턴의 내측벽 일부를 노출시키는 금속 패턴을 형성하는 것;
    선택적 화학기상증착 공정을 수행하여 상기 금속 패턴의 상면 및 상기 저유전막의 상면에 금속 캡핑막을 형성하되, 상기 금속 캡핑막은 상기 저유전막 상에서 보다 상기 금속 패턴 상에서 두꺼운 것;
    상기 저유전막의 상면이 노출되도록 상기 금속 캡핑막을 평탄화하여, 상기 금속 패턴의 상면을 덮는 금속 캡핑 패턴을 형성하되, 상기 금속 캡핑 패턴의 상면은 상기 저유전막의 상면보다 아래에 위치하는 것; 및
    상기 금속 캡핑 패턴 및 상면이 노출된 상기 저유전막 상에 캡핑 절연층 및 절연층을 형성하는 것을 포함하는 반도체 장치의 금속 배선 형성 방법.
  13. 제 12 항에 있어서,
    상기 캡핑 절연층은 상기 금속 캡핑 패턴 상에서 제 1 두께를 가지며, 상기 저유전막 상에서 제 2 두께를 갖되, 상기 제 1 두께는 상기 2 두께보다 큰 반도체 장치의 금속 배선 형성 방법.
  14. 삭제
  15. 삭제
  16. 삭제
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