KR20180061473A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20180061473A
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임태진
백종민
정덕영
한규희
김병희
김지영
이내인
장상신
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Abstract

반도체 장치가 제공된다. 반도체 장치는 하부막 상에 배치된 제 1 금속 배선들, 상기 하부막 상에서 상기 제 1 금속 배선들의 측벽들 및 상면들을 덮는 유전체 배리어막, 상기 유전체 배리어막 상에 배치되며, 상기 제 1 금속 배선들 사이에 갭 영역들을 정의하는 식각 정지막으로서, 상기 식각 정지막은 상기 제 1 금속 배선들의 상면들 상의 제 1 부분들 및 상기 제 1 금속 배선들 사이의 제 2 부분들을 포함하는 것, 상기 식각 정지막 상의 상부 절연막, 및 상기 상부 절연막, 상기 식각 정지막, 및 상기 유전체 배리어막을 관통하여 상기 제 1 금속 배선들의 상기 상면들과 접촉하는 도전성 비아를 포함하되, 상기 식각 정지막의 상기 제 2 부분들은 상기 제 1 부분들보다 높은 레벨에 위치할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 집적회로(Integrated Circuit)의 발달은 반도체 장치의 보다 빠른 동작 속도와 고집적화를 요구한다. 이러한 고집적화 및 동작 속도의 고속화를 충족시키기 위한 여러 기술 중 하나로, 수십 나노의 선폭을 갖는 반도체 소자가 개발되어 상용화되고 있다. 그러나 최소 선폭(Critical Dimension: CD)의 감소에 따른 금속 배선의 저항 증가와 금속 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 하부막 상에 배치된 제 1 금속 배선들, 상기 하부막 상에서 상기 제 1 금속 배선들의 측벽들 및 상면들을 덮는 유전체 배리어막, 상기 유전체 배리어막 상에 배치되며, 상기 제 1 금속 배선들 사이에 갭 영역들을 정의하는 식각 정지막으로서, 상기 식각 정지막은 상기 제 1 금속 배선들의 상면들 상의 제 1 부분들 및 상기 제 1 금속 배선들 사이의 제 2 부분들을 포함하는 것, 상기 식각 정지막 상의 상부 절연막, 및 상기 상부 절연막, 상기 식각 정지막, 및 상기 유전체 배리어막을 관통하여 상기 제 1 금속 배선들의 상기 상면들과 접촉하는 도전성 비아를 포함하되, 상기 식각 정지막의 상기 제 2 부분들은 상기 제 1 부분들보다 높은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 하부막 상에 배치되는 제 1 금속 배선들, 상기 제 1 금속 배선들 사이를 채우며, 상기 제 1 금속 배선들의 상면들보다 높은 레벨에 위치하는 상면들을 갖는 저유전막 패턴들, 상기 제 1 금속 배선들 사이에서 상기 저유전막 패턴들의 바닥면들과 상기 하부막 사이에 배치되며, 상기 저유전막 패턴들과 다른 절연 물질로 이루어진 버퍼막 패턴들, 상기 제 1 금속 배선들의 상면들 및 상기 저유전막 패턴들을 덮는 식각 정지막, 상기 식각 정지막 상의 상부 절연막, 및 상기 상부 절연막 및 상기 식각 정지막을 관통하여 상기 제 1 금속 배선들의 상면들과 접촉하는 도전성 비아를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 하부막 상에 서로 이격된 제 1 금속 배선들을 형성하는 것, 상기 제 1 금속 배선들 상에 버퍼막을 증착하되, 상기 버퍼막은 상기 제 1 금속 배선들의 측벽들 상에서 증착 두께보다 상기 제 1 금속 배선들의 상면들 상에서 증착 두께가 큰 것, 상기 버퍼막 상에서 상기 제 1 금속 배선들 사이를 채우는 저유전막 패턴들을 형성하되, 상기 저유전막 패턴들의 상면들은 상기 제 1 금속 배선들의 상기 상면들보다 높은 레벨에 위치하는 것, 상기 제 1 금속 배선들의 상기 상면들 상에서 상기 버퍼막의 상부 부분들을 제거하여 상기 저유전막 패턴들의 측벽들을 노출시키는 것, 상기 제 1 금속 배선들의 상기 상면들 및 노출된 상기 저유전막 패턴들의 측벽들 및 상면들을 덮는 식각 정지막을 형성하는 것, 상기 식각 정지막 상에 상부 절연막을 형성하는 것, 및 상기 상부 절연막 및 상기 식각 정지막을 관통하여 상기 제 1 금속 배선들의 상기 상면들과 접촉하는 도전성 비아를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면 금속 배선들에 대한 리세스 공정 없이, 금속 배선들의 상면들과 저유전막 패턴들의 상면들 간의 높이 차이를 확보할 수 있다. 이에 따라, 저유전막 패턴들이 금속 물질에 오염되거나 리세스 공정에 의해 손상되는 것을 방지할 수 있다. 저유전 물질을 채우는 것은 금속 배선들을 형성한 이후에 이루어지므로, 저유전막 패턴들에 대한 손상 없이 금속 배선들 사이를 저유전 물질로 채울 수 있고, 금속 배선들 간의 커패시턴스가 감소되어, 반도체 장치의 동작 속도가 향상될 수 있다. 저유전막 패턴들의 돌출된 부분들은 식각 정지막에 의해 커버되므로, 금속 배선들의 상면을 노출시키는 비아 홀을 형성시, 금속 배선들의 측벽들이 노출되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2h는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 도 2h의 A 부분을 확대한 도면들이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5, 도 6, 도 7, 도 8, 및 도 9는 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2a 내지 도 2h는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 3a 및 도 3b는 도 2h의 A 부분을 확대한 도면들이다.
도 1 및 도 2a를 참조하면, 하부 절연막(20) 내에 제 1 금속 배선들(30)이 형성될 수 있다(S10).
하부 절연막(20)은 반도체 소자들(미도시)을 포함하는 하부막(10) 상에 형성될 수 있다. 하부막(10)은 도전 패턴들 및 절연막들을 포함할 수 있다. 예를 들어, 하부막(10)은 MOS 트랜지스터들, 캐패시터, 저항, 콘택 플러그들, 및 연결 배선들을 포함할 수 있다. 하부 절연막(20)은 실리콘 산화막일 수 있으며, 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
하부 절연막(20)을 패터닝하여 일 방향으로 연장되는 트렌치들이 형성될 수 있으며, 트렌치들 내에 제 1 금속 배선들(30)이 형성될 수 있다. 제 1 금속 배선들(30)은 하부막(10) 내의 도전 패턴들(미도시)과 전기적으로 연결될 수 있다. 제 1 금속 배선들(30)은 차례로 형성된 배리어 금속막(31) 및 금속막(33)을 포함할 수 있다.
상세하게, 제 1 금속 배선들(30)은 트렌치들이 형성된 하부 절연막(20) 상에 배리어 금속막(31) 및 금속막(33)을 차례로 형성하고, 하부 절연막(20)의 상면이 노출되도록 배리어 금속막(31) 및 금속막(33)을 평탄화하여 형성될 수 있다.
배리어 금속막(31)은 트렌치들의 내벽들을 균일한 두께로 덮을 수 있으며, 금속막은 배리어 금속막(31)이 형성된 트렌치들을 채우도록 형성될 수 있다. 배리어 금속막(31)은, 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄(Ti), TiN, TiSiN, W, 및 WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 금속막(33)은, 예를 들어, W, Al, Ti, Ta, Co, 및 Cu와 같은 금속 물질들을 포함할 수 있다. 일 예로, 금속막(33)은 구리 또는 구리 합금으로 형성될 수 있으며, 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함할 수 있다.
제 1 금속 배선들(30)을 형성한 후, 제 1 금속 배선들(30)의 상면들 상에 캡핑막(35)이 형성될 수 있다. 캡핑막(35)은 하부 절연막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 캡핑막(35)은, 예를 들어, 탄탈륨(Ta), 루테늄(Ru), 코발트(Co), 망간(Mn), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 및 알루미늄(Al)을 포함하는 그룹에서 선택되는 적어도 하나의 금속 또는 상기 적어도 하나의 금속의 질화막으로 형성될 수 있다. 또한, 캡핑막(35)은 코발트 텅스텐 인화물(CoWP), 코발트 주석 인화물(CoSnP), 코발트 인화물(CoP), 코발트 붕화물(CoB), 코발트 주석 붕화물(CoSnB), 팔라듐(Pd), 인듐(In), 니켈 붕화물(NiB), 탄탈륨 산화물(TaO) 및 티타늄산화물(TiO) 등과 같은 전도성 물질로 형성될 수 있다. 일 예에서, 캡핑막(35)은 Co 및/또는 AlN을 포함할 수 있다.
캡핑막(35)은 화학 기상 증착(chemical vapor deposition, CVD), 선택적 화학기상증착(Selective CVD), 원자층 증착(Atomic layer Deposition, ALD), 또는 무전해 도금(electroless deposition, ELD) 방법을 이용하여 형성될 수 있다.
도 1 및 도 2b를 참조하면, 하부 절연막(20)을 리세스하여 제 1 금속 배선들(30)의 측벽들을 노출시키는 리세스 영역들(25)이 형성될 수 있다(S20).
일 예로, 리세스 영역들(25)은 제 1 금속 배선들(30)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 이방성 또는 등방성 식각하여 형성될 수 있다. 리세스 영역들(25)을 형성하는 동안 제 1 금속 배선들(30)의 금속막들은 배리어 금속막(31) 및 캡핑막(35)에 의해 보호될 수 있다.
일 예로, 리세스 영역들(25)을 형성함에 따라, 제 1 금속 배선들(30) 사이에서 하부막(10)의 상면이 노출될 수 있다. 다른 예로, 제 1 금속 배선들(30) 사이에 하부 절연막(20)의 일 부분들이 잔류할 수도 있다.
이어서, 제 1 금속 배선들(30)의 표면들을 컨포말하게 덮는 유전체 배리어막(40)이 형성될 수 있다(S30).
유전체 배리어막(40)은, 예를 들어, SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다. 유전체 배리어막(40)은 단일막 또는 다층막으로 이루어질 수 있으며, 일 예에서, 유전체 배리어막(40)은 AlN막 SiOC막, SiCN, 및 그 밖의 Al 화합물 막을 포함할 수 있다.
유전체 배리어막(40)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 스텝 커버리지 특성(a property of step coverage) 또는 박막 도포성(conformality)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 이에 따라, 유전체 배리어막(40)은 제 1 금속 배선들(30)의 상면들과 제 1 금속 배선들(30)의 측벽들 상에서 실질적으로 균일한 두께를 가질 수 있다.
도 1 및 도 2c를 참조하면, 유전체 배리어막(40) 상에 불균일한(non-conformal) 두께를 갖는 버퍼막(50)이 형성될 수 있다(S40).
버퍼막(50)은 스텝 커버리지 특성 또는 갭-필(gap-fill) 특성이 불량한(poor) 박막 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 버퍼막(50)은 플라즈마 강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 고밀도 플라즈마(HDP), 스퍼터링(sputtering) 증착 방법을 이용하여 형성될 수 있다.
일 예로, 버퍼막(50)은 플라즈마 강화 화학 기상 증착(PECVD) 방법을 이용하여 제 1 금속 배선들(30) 상에 증착될 수 있다. 플라즈마 강화 화학 기상 증착(PECVD) 공정시 온도, 압력, 및/또는 RF 파워를 제어하여 버퍼막(50)의 스텝 커버리지를 조절할 수 있다. 실시예들에서, 버퍼막(50)의 두께는 제 1 금속 배선들(30)의 측벽들 상에서 보다 제 1 금속 배선들(30)의 상면들 상에서 두꺼울 수 있다. 버퍼막(50)을 증착하는 동안, 제 1 금속 배선들(30) 사이의 리세스 영역들(25)의 입구를 막지 않으면서 버퍼막(50)이 증착될 수 있다.
일 예로, 제 1 금속 배선들(30)의 측벽들과 상면들에서 버퍼막(50)의 두께 차이는 약 2.0배 이상일 수 있다. 버퍼막(50)은 도 3a에 도시된 바와 같이, 제 1 금속 배선들(30)의 측벽들 상에서 불균일한 두께를 가질 수 있다. 버퍼막(50)은 제 1 금속 배선들(30) 사이의 리세스 영역들(25)의 바닥면들 상에도 증착될 수 있으며, 제 1 금속 배선들(30) 사이에서 버퍼막(50)의 증착 두께는 제 1 금속 배선들(30)의 상면들 상에서 증착 두께보다 작을 수 있다. 또한, 버퍼막(50)의 두께는 제 1 금속 배선들(30) 사이에서 보다 제 1 금속 배선들(30)의 측벽들 상에서 얇을 수 있다. 다른 예에서, 버퍼막(50)은 도 3b에 도시된 바와 같이, 제 1 금속 배선들(30)의 측벽들 일부분에서 증착되지 않을 수도 있다.
버퍼막(50)은 유전체 배리어막(40)과 다른 절연 물질, 다시 말해, 유전체 배리어막(40)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 버퍼막(50)은 SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다. 다른 예로, 버퍼막(50)은 고밀도 플라즈마(HDP; High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막과 같은 실리콘 산화막을 포함할 수 있다.
도 2d를 참조하면, 버퍼막(50) 상에서 제 1 금속 배선들(30) 사이를 채우는 저유전막(60)이 형성될 수 있다.
저유전막(60)은 버퍼막(50)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있다. 저유전막(60)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 또한, 저유전막(60)은 다공성(porous) 또는 비다공성일 수 있다.
저유전막(60)은 불순물이 도우프된 실리콘 산화막 계열 물질로 형성될 수 있다. 예를 들어, 불순물이 도우프된 산화막 계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성할 수 있다.
다른 예로, 저유전막(60)은 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 예를 들어, 저유전율을 갖는 유기폴리머로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등이 있다.
저유전막(60)은 갭-필(gap-fill) 특성이 우수한 박막 형성 방법을 이용하여 형성될 수 있으며, 예를 들어, 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD) 방법 또는 스핀 온 코팅(SOG) 방법을 이용하여 형성될 수 있다. 이에 따라, 저유전막(60)은 버퍼막(50) 상에서 제 1 금속 배선들(30) 사이를 완전히 채울 수 있으며, 버퍼막(50) 상에 충분한 두께로 형성될 수 있다.
도 1 및 도 2e를 참조하면, 버퍼막(50)이 노출되도록 저유전막(60)에 대한 평탄화 공정을 수행하여 제 1 금속 배선들(30) 사이를 채우는 저유전막 패턴들(65)이 형성될 수 있다(S50).
제 1 금속 배선들(30)의 상면들에 두껍게 증착된 버퍼막(50)에 의해 저유전막 패턴들(65)의 상면들은 제 1 금속 배선들(30)의 상면들보다 위에 위치할 수 있다. 저유전막 패턴들(65)은 버퍼막(50)의 상부 부분들 사이를 채울 수 있다. 저유전막(60)에 대한 평탄화 공정시 버퍼막(50)의 상부 부분들도 함께 평탄화될 수도 있다.
저유전막 패턴들(65)을 형성한 후, 제 1 금속 배선들(30)의 상면들 상에 형성된 버퍼막(50)의 상부 부분들이 제거될 수 있다(S60).
버퍼막(50)의 상부 부분들은 저유전막 패턴들(65) 및 유전체 배리어막(40)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 선택적으로 식각될 수 있다. 이에 따라, 제 1 금속 배선들(30) 상면들 상의 유전체 배리어막(40) 및 저유전막 패턴들(65)의 측벽들 일부분들이 노출될 수 있으며, 저유전막 패턴들(65)의 상면들과 제 1 금속 배선들(30)의 상면들 사이에 높이 차이가 발생할 수 있다. 실시예들에서, 저유전막 패턴들(65)의 상면들과 제 1 금속 배선들(30)의 상면들 사이의 높이 차이는 제 1 금속 배선들(30)의 상면들에서 버퍼막(50)의 두께에 따라 달라질 수 있다. 예를 들어, 저유전막 패턴들(65)의 상면들과 제 1 금속 배선들(30)의 상면들 사이의 높이 차이는 약 1 내지 20nm일 수 있다.
나아가, 버퍼막(50)의 상부 부분들을 제거함에 따라, 저유전막 패턴들(65) 아래에 형성된 버퍼막(50)의 일부분들이 잔류하여 버퍼막 패턴들(51)이 형성될 수 있다. 버퍼막 패턴들(51)은 제 1 금속 배선들(30) 사이에 국소적으로 형성될 수 있으며, 저유전막 패턴들(65)과 직접 접촉할 수 있다. 여기서, 버퍼막 패턴들(51)은 저유전막 패턴들(65)의 바닥면들 상에서와 제 1 금속 배선들(30)의 측벽들 상에서 서로 다른 두께를 가질 수 있다.
도 1 및 도 2f를 참조하면, 저유전막 패턴들(65) 및 제 1 금속 배선들(30) 상의 유전체 배리어막(40)을 컨포말하게 덮는 식각 정지막(70)이 형성될 수 있다(S70).
식각 정지막(70)은 저유전막 패턴들(65)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 저유전막 패턴들(65) 및 유전체 배리어막(40) 상에서 실질적으로 균일한 두께를 가질 수 있다. 식각 정지막(70)은, 예를 들어, SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다. 식각 정지막(70)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 스텝 커버리지 특성 또는 박막 도포성이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
보다 상세하게, 식각 정지막(70)은 제 1 금속 배선들(30)의 상면들 상에 형성된 제 1 부분들(70a)과 제 1 금속 배선들(30) 사이에서 저유전막 패턴들(65) 상에 형성된 제 2 부분들(70b)을 포함할 수 있다. 실시예들에서, 제 1 금속 배선들(30)의 상면들과 저유전막 패턴들(65)의 상면들 간에 높이 차가 존재하므로, 식각 정지막(70)의 제 2 부분들(70b)은 제 1 부분들(70a)보다 위에 위치할 수 있다. 일 예로, 식각 정지막(70)의 제 1 부분들(70a)은 제 1 금속 배선들(30)의 상면들을 덮는 유전체 배리어막(40)과 직접 접촉할 수 있으며, 식각 정지막(70)의 제 2 부분들(70b)은 저유전막 패턴들(65)의 상면들과 직접 접촉할 수 있다.
이어서, 상부 절연막(80)이 식각 정지막(70) 상에 형성될 수 있다. 상부 절연막(80)은 식각 정지막(70) 상에 두껍게 형성될 수 있으며, 평탄화된 상면을 가질 수 있다.
일 예에 따르면, 상부 절연막(80)은 저유전막 패턴들(65)보다 유전 상수가 큰 물질로 형성될 수 있다. 예를 들어, 저유전막 패턴들(65)은 실리콘 산화물보다 낮은 유전 상수를 갖는 물질로 이루어질 수 있으며, 상부 절연막(80)은 실리콘 산화물 계열 물질로 형성될 수 있다. 다른 예로, 상부 절연막(80)은 실리콘 산화물보다 유전 상수가 작은 저유전 물질들로 형성될 수 있다.
도 2g를 참조하면, 상부 절연막(80)에 트렌치들(80a) 및 비아 홀들(80b)이 형성될 수 있다.
트렌치들(80a)의 바닥면들은 제 1 금속 배선들(30)의 상면들과 이격되며, 비아 홀들(80b)은 트렌치들(80a)의 바닥면들과 연결되며 상부 절연막(80)을 관통할 수 있다.
상세하게, 상부 절연막(80)의 상부 부분들을 식각하여 라인 형태의 트렌치들(80a)을 형성한 후, 트렌치들(80a)에 노출된 상부 절연막(80)의 일 부분을을 식각하여 비아 홀(80b)을 형성될 수 있다. 이와 반대로, 상부 절연막(80)을 관통하는 비아 홀들(80b)을 형성한 후에, 비아 홀들(80b)과 연결되는 트렌치들(80a)이 형성될 수도 잇다.
비아 홀들(80b)을 형성하는 식각 공정시 상부 절연막(80), 식각 정지막(70)의 제 1 부분(70a), 및 유전체 배리어막(40)의 일 부분들이 식각되어 제 1 금속 배선들(30) 상의 캡핑막(35)을 노출시킬 수 있다. 다른 예로, 비아 홀들(80b)은 상부 절연막(80), 식각 정지막(70), 유전체 배리어막(40), 및 캡핑막(35)을 관통하여 제 1 금속 배선들(30)의 금속막들(33)을 노출시킬 수도 있다.
실시예들에 따르면, 비아 홀들(80b)을 형성하는 이방성 식각 공정 동안, 저유전막 패턴들(65)은 식각 정지막(70)에 의해 보호될 수 있다. 즉, 저유전막 패턴들(65)을 형성한 후, 저유전막 패턴들(65)은 후속 공정들(예를 들어, 식각 공정)에 노출되지 않으므로, 저유전막 패턴들(65)이 손상되는 것은 방지될 수 있다. 다시 말해, 저유전막 패턴들(65)이 식각 공정에 의해 손상되어 유효 유전 상수(effective dielectric constant)가 증가하는 것이 방지되므로, 제 1 금속 배선들(30)간의 커패시턴스를 줄일 수 있다. 또한, 저유전막 패턴들(65)의 상면들이 제 1 금속 배선들(30)의 상면들보다 위에 위치하며 식각 정지막(70) 의해 보호되므로, 비아 홀들(80b)을 형성시 제 1 금속 배선들(30)의 측벽들이 노출되는 것은 방지될 수 있다.
도 1 및 도 2h를 참조하면, 상부 절연막(80)에 형성된 트렌치들(80a) 및 비아 홀들(80b) 내에 제 2 금속 배선들(90)이 형성될 수 있다(S80).
제 2 금속 배선들(90)은 트렌치들(80a) 및 비아 홀들(80b)의 표면을 컨포말하게 덮는 제 2 배리어 금속막(91)을 형성한 후, 제 2 배리어 금속막(91) 상에 트렌치들(80a) 및 비아 홀들(80b)을 채우는 제 2 금속막(93)을 형성하고, 상부 절연막(80)의 상면이 노출되도록 제 2 배리어 금속막(91) 및 제 2 금속막(93)을 평탄화하여 형성될 수 있다. 일 예에서, 제 2 금속 배선들(90) 간의 간격은 제 1 금속 배선들(30) 간의 간격과 실질적으로 동일할 수 있다.
제 2 금속막(93)은 트렌치들(80a) 내에 형성되어 일 방향으로 연장되는 금속 라인(93a) 및 비아 홀들(80b) 내에 형성되어 금속 라인(93a)의 일부분과 연결되는 도전성 비아(93b)를 포함할 수 있다.
제 2 금속 배선들(90)을 형성한 후, 제 2 금속 배선들(90)의 상면들 상에 상부 캡핑막(95)이 형성될 수 있다. 상부 캡핑막(95)은 상부 절연막(80)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 상부 캡핑막(95)은, 예를 들어, 탄탈륨(Ta), 루테늄(Ru), 코발트(Co), 망간(Mn), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 및 알루미늄(Al)을 포함하는 그룹에서 선택되는 적어도 하나의 금속 및/또는 상기 적어도 하나의 금속의 질화막으로 형성될 수 있다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 앞서 설명된 실시예들과 동일한 구성 요소는 동일한 도면 부호로 참조되며, 앞서 설명된 제조 방법과 중복되는 설명은 생략하거나 간단히 설명한다.
도 4a를 참조하면, 앞서 도 2c를 참조하여 설명한 것처럼, 제 1 금속 배선들(30)을 덮는 유전체 배리어막(40) 및 버퍼막(50)을 형성한 후, 제 1 금속 배선들(30) 사이를 채우는 희생막(62)이 형성될 수 있다.
희생막(62)은 버퍼막(50)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 희생막(62)은 탄소 및 수소로 이루어진 막, 또는 탄소, 수소 및 산소로 이루어진 막으로 구성될 수 있다. 희생막(62)은, 예를 들어, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. SOH막은 탄소 함유 SOH막(carbon-based SOH layer) 또는 실리콘 함유 SOH막(silicon-based SOH layer)을 포함할 수 있다. 다른 예로, 희생막(62)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다. 희생막(62)은 스핀 코팅 방법을 이용하여 형성함으로써 제 1 금속 배선들(30) 사이를 완전히 채울 수 있다.
도 4b를 참조하면, 희생막(62)에 대한 평탄화 공정을 수행하여 버퍼막(50)의 상부 부분들을 노출시킬 수 있다. 이에 따라, 제 1 금속 배선들(30) 사이에 희생 패턴들(64)이 각각 형성될 수 있다.
희생 패턴들(64)을 형성한 후, 앞서 도 2e를 참조하여 설명한 바와 같이, 버퍼막(50)의 상부 부분들을 선택적으로 식각하여 제 1 금속 배선들(30)의 상면들 상의 유전체 배리어막(40) 및 희생 패턴들(64)의 측벽들 일부분들을 노출시킬 수 있다.
이어서, 희생 패턴들(64) 및 제 1 금속 배선들(30)의 상면들 상에 균일한 두께의 식각 정지막(70)이 형성될 수 있다. 식각 정지막(70)은 제 1 금속 배선들(30)의 상면들을 덮는 제 1 부분들(70a)과 희생 패턴들(64)의 상면들을 덮는 제 2 부분들(70b)을 포함할 수 있으며, 제 2 부분들(70b)이 제 1 부분들(70a)보다 위에 위치할 수 있다. 나아가, 일 예에서, 식각 정지막(70)의 제 1 부분들(70a)은 제 1 금속 배선들(30) 상의 유전체 배리어막(40)과 직접 접촉할 수 있으며, 식각 정지막(70)의 제 2 부분들(70b)은 희생 패턴들(64)과 직접 접촉할 수 있다.
일 예에서, 식각 정지막(70)은 기공들(pores)을 포함하는 다공성 절연막일 수 있다. 다공성 절연막은 탄소를 함유한 실리콘 산화막(carbon-doped silicon oxide)을 형성하고 열처리하여 형성될 수 있다. 예를 들어, 다공성 절연막은 기공들을 갖는 SiCOH막일 수 있다.
도 4c를 참조하면, 식각 정지막(70)에 형성된 기공들을 통해 희생 패턴들(64)을 제거함으로써 제 1 금속 배선들(30) 사이에 갭 영역들(66)이 형성될 수 있다.
희생 패턴들(64)은 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정을 이용하여 제거될 수 있다. 이에 따라, 제 1 금속 배선들(30) 사이에서 버퍼 패턴 및 식각 정지막(70)에 의해 정의되는 갭 영역들(66)이 형성될 수 있다. 여기서, 갭 영역들(66)은 1.0의 유전 상수를 갖는 공기(air)로 채워질 수 있다.
실시예들에서, 갭 영역들(66)은 식각 정지막(70)의 제 2 부분(70b)과 버퍼막 패턴(51)에 의해 정의될 수 있다. 한편, 도 3b에 도시된 바와 같이, 버퍼막 패턴(51)이 제 1 금속 배선들(30)의 측벽들 일부에 증착되는 경우, 갭 영역들(66)에 유전체 배리어막(40)이 노출될 수도 있다.
이와 같이 형성된 갭 영역들(66)은 제 1 금속 배선들(30) 사이에 배치되며, 갭 영역들(66)의 상단(또는 최고점)이 제 1 금속 배선들(30)의 상면들보다 위에 위치하므로, 제 1 금속 배선들(30) 간의 커패시턴스(capacitance)가 감소될 수 있다.
도 4d를 참조하면, 갭 영역들(66)을 형성한 후, 식각 정지막(70) 상에 상부 절연막(80)이 형성될 수 있다.
앞서 설명한 것처럼, 상부 절연막(80)에 대한 패터닝 공정을 수행하여 일 방향으로 연장되는 트렌치들(81a) 및 상부 절연막(80)을 관통하며 트렌치들(81a)의 바닥면과 연결되는 비아 홀들(81b)이 형성될 수 있다.
실시예들에서, 비아 홀들(81b)을 형성시 제 1 및 제 2 부분들(70a, 70b)에서 높이 차이를 갖는 식각 정지막(70)에 의해 갭 영역들(66)이 노출되는 것은 방지될 수 있다.
이어서, 도 2h를 참조하여 설명한 바와 같이, 트렌치들(81a) 및 비아 홀들(81b) 내에 제 2 금속 배선들(90)이 형성될 수 있다.
도 5, 도 6, 도 7, 도 8, 및 도 9는 본 발명의 다양한 실시예들에 따른 반도체 장치를 나타내는 단면도들이다. 앞서 설명된 실시예들과 동일한 구성 요소는 동일한 도면 부호로 참조되며, 앞서 설명된 제조 방법과 중복되는 설명은 생략하거나 간단히 설명한다.
도 5에 도시된 실시예에 따르면, 하부막(10) 상에 제 1 금속 배선들(30)이 서로 이격되어 배치될 수 있으며, 제 1 금속 배선들(30)을 덮는 상부 절연막(80) 내에 제 2 금속 배선들(90)이 서로 이격되어 배치될 수 있다.
일 예에서, 제 2 금속 배선들(90) 간의 간격은 제 1 금속 배선들(30) 간의 간격과 실질적으로 동일할 수 있으며, 제 2 금속 배선들(90)은 제 1 금속 배선들(30)과 수직적으로 어긋나게 배열될 수 있다. 이러한 경우, 제 2 금속 배선들(90)의 도전성 비아(93b)가 식각 정지막(70)의 제 2 부분(70b) 자기 정렬(self-aligned)되어 형성될 수 있다. 즉, 제 2 금속 배선들(90)의 도전성 비아(93b)가 저유전막 패턴들(65)의 상부 부분들에 인접할 수 있다.
보다 상세하게, 도 2g를 참조하여 설명한 바와 같이, 상부 절연막(80) 내에 트렌치들(80a) 및 비아 홀들(80b)을 형성하는 동안 저유전막 패턴들(65)의 상부 부분들은 식각 정지막(70)에 의해 덮여 있으므로, 비아 홀들이 저유전막 패턴들(65)에 인접하게 형성되더라도 제 1 금속 배선들(30)의 측벽들이 비아 홀들에 노출되는 것은 방지될 수 있다.
도 6에 도시된 실시예에 따르면, 도 2h를 참조하여 설명한 바와 같이, 상부 절연막(80) 내에 제 2 금속 배선들(90)을 형성한 후에, 상부 절연막(80)을 리세스하여 제 2 금속 배선들(90) 아래에 상부 절연 패턴(81)이 형성될 수 있으며, 제 2 금속 배선들(90)의 측벽들이 노출될 수 있다. 이어서, 제 2 금속 배선들(90) 사이에 에어 갭들(101)을 정의하는 층간 절연막(100)이 형성될 수도 있다. 즉, 제 2 금속 배선들(90) 사이에 저유전막 패턴들(65)의 유전 상수보다 낮은 유전 상수를 갖는 유전 물질이 채워질 수 있다.
일 예에서, 층간 절연막(100)은 스텝 커버리지 특성이 불량한(poor) 절연 물질로 형성될 수 있으며, 스텝 커버리지 특성이 불량한 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 층간 절연막(100)은 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 형성될 수 있다. 스텝 커버리지 특성이 불량한 증착 공정을 이용함에 따라, 층간 절연막(100)은 제 2 금속 배선들(90)의 측벽들에서보다 제 2 금속 배선들(90)의 상면에서 두껍게 증착될 수 있다 또한, 층간 절연막(100)을 증착시 오버행(overhang) 현상에 의해 제 2 금속 배선들(90) 사이에 에어 갭들(101)이 정의될 수 있다.
도 7에 도시된 실시예에 따르면, 도 2h를 참조하여 설명한 바와 같이, 상부 절연막(80) 내에 제 2 금속 배선들(90)을 형성한 후에, 상부 절연막(80)을 리세스하여 제 2 금속 배선들(90) 아래에 상부 절연 패턴(81)이 형성될 수 있으며, 제 2 금속 배선들(90)의 측벽들이 노출될 수 있다.
일 예에 따르면, 제 2 금속 배선들(90)의 측벽들을 노출시킨 후, 도 2b를 참조하여 설명된 유전체 배리어막(40)과 실질적으로 동일하게, 제 2 금속 배선들(90)을 컨포말하게 덮는 상부 유전체 배리어막(141)이 형성될 수 있다.
이어서, 도 2c 내지 도 2f를 참조하여 설명한 것처럼, 제 2 금속 배선들(90) 사이에 상부 버퍼막 패턴들(151) 및 상부 저유전막 패턴들(165)이 형성될 수 있다. 여기서, 상부 버퍼막 패턴들(151) 및 상부 저유전막 패턴들(165)을 형성하는 것은 버퍼막 패턴들(51) 및 저유전막 패턴들(65)을 형성하는 것과 실질적으로 동일할 수 있다.
한편, 제 2 금속 배선들(90) 간의 간격에 따라, 상부 저유전막 패턴들(165)의 폭이 달라질 수 있다. 일 예에서, 제 2 금속 배선들(90) 간의 간격은 제 1 금속 배선들(30) 간의 간격보다 클 수 있으며, 상부 저유전막 패턴들(165)의 폭, 또한, 저유전막 패턴들(65)의 폭보다 클 수 있다.
이이서, 상부 저유전막 패턴들(165) 및 제 2 금속 배선들(90)의 상면들 상에 상부 식각 정지막(170) 및 층간 절연막(180)이 차례로 형성될 수 있다. 여기서, 상부 식각 정지막(170)은, 제 1 금속 배선들(30) 상의 식각 정지막(70)처럼, 높이 차이를 갖는 제 1 부분들(170a) 및 제 2 부분들(170b)을 포함할 수 있다.
도 8에 도시된 실시예에 따르면, 제 2 금속 배선들을 형성한 후, 상부 절연막 상에 절연막(110)이 더 적층될 수 있으며, 절연막(110)과 제 2 금속 배선들 사이에 금속 확산 방지막(105)이 형성될 수 있다.
일 예에 따르면, 절연막(110) 상에 제 3 금속 배선들(130)이 형성될 수 있다. 제 3 금속 배선들(130) 중 적어도 어느 하나는 제 2 금속 배선들(90)과 전기적으로 연결될 수 있다. 제 3 금속 배선들(130)은 제 3 금속 배리어막(131) 및 제 3 금속막(133)을 포함할 수 있으며, 제 3 금속막(133)은 일 방향으로 연장되는 금속 라인(133a) 및 금속 라인(133a)의 일부분과 연결되는 도전성 비아(133b)를 포함할 수 있다.
일 예에 따르면, 제 3 금속 배선들(130) 사이에 도 4a 내지 도 4d를 참조하여 설명한 것처럼, 상부 갭 영역들(166)이 형성될 수 있다. 이와 달리, 제 3 금속 배선들(130) 사이에 도 2b 내지 도 2f를 참조하여 설명한 것처럼, 저유전막 패턴들(65)이 형성될 수도 있다.
도 9에 도시된 실시예에 따르면, 하부막(10)은 제 1 금속 배선들(30)의 집적도가 높은 제 1 영역(A)과, 제 1 금속 배선들(30)의 집적도가 낮은 제 2 영역(B)을 포함한다. 다시 말해, 제 1 금속 배선들(30)이 제 1 영역(A)의 하부막(10) 상에서 제 1 간격으로 서로 이격되어 배치될 수 있으며, 제 2 영역(B)의 하부막(10) 상에서 제 1 간격보다 큰 제 2 간격으로 제 1 금속 배선들(30)이 배치될 수 있다. 일 예로, 제 1 금속 배선들(30)의 폭은 제 1 및 제 2 영역들(A, B)에서 실질적으로 동일할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 제 1 금속 배선들(30)의 폭은 제 1 및 제 2 영역들(A, B)에서 서로 다를 수도 있다.
제 1 저유전막 패턴들(65a)이 제 1 영역(A)의 제 1 금속 배선들(30) 사이에 채워질 수 있으며, 제 2 저유전막 패턴들(65b)이 제 2 영역(B)의 제 1 금속 배선들(30) 사이에 채워질 수 있다. 제 1 및 제 2 저유전막 패턴들(65a, 65b)은 바닥면에서 상면으로 갈수록 감소하는 폭을 가질 수 있으며, 제 1 저유전막 패턴들(65a)의 상부 폭은 제 2 저유전막 패턴들(65b)의 상부 폭보다 작을 수 있다.
제 1 및 제 2 저유전막 패턴들(65a, 65b)은, 도 2a 내지 도 2g를 참조하여 설명한 것처럼, 버퍼막 패턴들(51)을 형성한 후에 제 1 영역(A) 및 제 2 영역(B)에서 제 1 금속 배선들(30) 사이에 형성될 수 있다. 즉, 제 1 및 제 2 저유전막 패턴들(65a, 65b)의 상면들은 제 1 금속 배선들(30)의 상면들보다 위에 위치할 수 있다.
식각 정지막(70)은 제 1 및 제 2 영역들(A, B)에서 제 1 금속 배선들(30) 및 제 1 및 제 2 저유전막 패턴들(65a, 65b)의 상면들을 컨포말하게 덮을 수 있다. 식각 정지막(70) 상에 상부 절연막(80)이 형성될 수 있으며, 상부 절연막(80) 내에 제 2 금속 배선들(90)이 형성될 수 있다.
제 2 금속 배선들(90)의 도전성 비아(93b)는 상부 절연막(80), 식각 정지막(70)의 제 1 부분(70a), 및 유전체 배리어막(40)을 관통하여 제 1 금속 배선들(30) 중 어느 하나에 접속될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부막 상에 배치된 제 1 금속 배선들;
    상기 하부막 상에서 상기 제 1 금속 배선들의 측벽들 및 상면들을 덮는 유전체 배리어막;
    상기 유전체 배리어막 상에 배치되며, 상기 제 1 금속 배선들 사이에 갭 영역들을 정의하는 식각 정지막으로서, 상기 식각 정지막은 상기 제 1 금속 배선들의 상면들 상의 제 1 부분들 및 상기 제 1 금속 배선들 사이의 제 2 부분들을 포함하는 것;
    상기 식각 정지막 상의 상부 절연막; 및
    상기 상부 절연막, 상기 식각 정지막, 및 상기 유전체 배리어막을 관통하여 상기 제 1 금속 배선들의 상기 상면들과 접촉하는 도전성 비아를 포함하되,
    상기 식각 정지막의 상기 제 2 부분들은 상기 제 1 부분들보다 높은 레벨에 위치하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 식각 정지막의 상기 제 1 부분은 상기 유전체 배리어막과 직접 접촉하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 식각 정지막의 상기 제 1 부분들은 상기 식각 정지막의 제 2 부분들과 실질적으로 동일한 두께를 갖는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 갭 영역들은 상기 제 1 금속 배선들의 바닥면들에서 상면들로 갈수록 감소하는 폭을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 금속 배선들의 상부 폭은 상기 갭 영역들의 상부 폭보다 큰 반도체 장치.
  6. 제 1 항에 있어서,
    상기 유전체 배리어막은 상기 제 1 금속 배선들의 상기 측벽들 및 상기 상면들 상에서 실질적으로 균일한 두께를 갖는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 금속 배선들 사이에서 상기 식각 정지막의 상기 제 2 부분과 이격되어 상기 유전체 배리어막 상에 배치된 버퍼막 패턴을 더 포함하되,
    상기 버퍼막 패턴은 상기 유전체 배리어막과 다른 유전 물질로 이루어진 반도체 장치.
  8. 제 7 항에 있어서,
    상기 버퍼막 패턴은 상기 제 1 금속 배선들의 측벽들로 연장되되,
    상기 제 1 금속 배선들의 측벽들 상에서 상기 버퍼막 패턴들의 두께는 상기 하부막 상에서 상기 버퍼막 패턴들의 두께보다 작은 반도체 장치.
  9. 제 1 항에 있어서,
    상기 갭 영역들은 공기(air)로 채워지는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 갭 영역들은 상기 유전체 배리어막보다 작은 유전 상수를 갖는 물질로 이루어진 저유전막 패턴들로 채워지는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 저유전막 패턴들의 상면들은 상기 제 1 금속 배선들의 상면들보다 위에 위치하는 반도체 장치.
  12. 하부막 상에 배치되는 제 1 금속 배선들;
    상기 제 1 금속 배선들 사이를 채우며, 상기 제 1 금속 배선들의 상면들보다 높은 레벨에 위치하는 상면들을 갖는 저유전막 패턴들;
    상기 제 1 금속 배선들 사이에서 상기 저유전막 패턴들의 바닥면들과 상기 하부막 사이에 배치되며, 상기 저유전막 패턴들과 다른 절연 물질로 이루어진 버퍼막 패턴들;
    상기 제 1 금속 배선들의 상면들 및 상기 저유전막 패턴들을 덮는 식각 정지막;
    상기 식각 정지막 상의 상부 절연막; 및
    상기 상부 절연막 및 상기 식각 정지막을 관통하여 상기 제 1 금속 배선들의 상면들과 접촉하는 도전성 비아를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 버퍼막 패턴들은 상기 제 1 금속 배선들의 측벽들과 상기 저유전막 패턴들 사이로 연장되되,
    상기 버퍼막 패턴들은 상기 제 1 금속 배선들의 측벽들 상에서와 상기 하부막 상에서 서로 다른 두께를 갖는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 1 금속 배선들의 상부 폭은 상기 저유전막 패턴들의 상부 폭보다 큰 반도체 장치.
  15. 제 12 항에 있어서,
    상기 저유전막 패턴들은 하부 폭보다 작은 상부 폭을 갖는 반도체 장치.
  16. 제 12 항에 있어서,
    상기 식각 정지막은 상기 저유전막 패턴들의 상기 상면들과 직접 접촉하는 반도체 장치.
  17. 제 12 항에 있어서,
    상기 제 1 금속 배선들의 상기 상면들과 상기 식각 정지막 사이에서 상기 제 1 금속 배선들의 측벽들과 상기 저유전막 패턴들 사이로 연장되는 유전체 배리어막을 더 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 유전체 배리어막은 상기 제 1 금속 배선들의 상기 상면들 및 측벽들 상에서 실질적으로 균일한 두께를 갖는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 도전성 비아는 상기 유전체 배리어막을 관통하는 반도체 장치.
  20. 제 17 항에 있어서,
    상기 유전체 배리어막은 상기 저유전막 패턴들보다 큰 유전 상수를 갖는 물질로 이루어진 반도체 장치.

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