TWI610399B - 積體電路結構及其製造方法 - Google Patents

積體電路結構及其製造方法 Download PDF

Info

Publication number
TWI610399B
TWI610399B TW105123614A TW105123614A TWI610399B TW I610399 B TWI610399 B TW I610399B TW 105123614 A TW105123614 A TW 105123614A TW 105123614 A TW105123614 A TW 105123614A TW I610399 B TWI610399 B TW I610399B
Authority
TW
Taiwan
Prior art keywords
low
dielectric constant
dielectric
layer
dielectric layer
Prior art date
Application number
TW105123614A
Other languages
English (en)
Other versions
TW201737416A (zh
Inventor
王超群
柯忠祁
施伯錚
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201737416A publication Critical patent/TW201737416A/zh
Application granted granted Critical
Publication of TWI610399B publication Critical patent/TWI610399B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

積體電路結構包含第一低介電常數介電層、第二低介電常數介電層以及雙鑲嵌結構。第一低介電常數介電層具有第一介電常數。第二低介電常數介電層具有第二介電常數，此第二介電常數係小於第一介電常數，此第二低介電常數介電層覆蓋第一低介電常數介電層。一雙鑲嵌結構包含通孔以及金屬導線。通孔具有位於第一低介電常數介電層中的部位。金屬導線位於通孔上方且連接於通孔，其中金屬導線包含第二低介電常數介電層中的部位。

Description

積體電路結構及其製造方法
本發明實施例係關於一種積體電路結構，特別係關於一種積體電路結構的製造方法。
在半導體晶圓上形成諸如電晶體之積體電路裝置。藉由金屬導線及通孔來互連接裝置，其中在後端製程中形成金屬導線及通孔。為減小金屬導線及通孔之寄生電容，而在低介電常數介電層中形成金屬導線及通孔。
在低介電常數介電層中的金屬導線及通孔形成中，首先蝕刻低介電常數介電層以形成溝槽及通孔開口。低介電常數介電層之蝕刻可涉及在低介電常數介電材料上方形成圖案化硬遮罩，且將圖案化硬遮罩用作蝕刻遮罩來形成溝槽。形成通孔開口以與溝槽實質上對準。接著，用金屬材料填充溝槽及通孔開口，其中金屬材料可包含銅。接著，執行化學機械研磨(Chemical Mechanical Polish；CMP)以移除低介電常數介電層上方的金屬材料之過量部分。金屬材料之剩餘部分為金屬導線及通孔。
習知通孔可能會遭受變形，特別是在金屬導線及通孔之寬度非常小時。舉例而言，比通孔接合上覆金屬導線處略低的通孔之上部分可能會遭受頸結(kink)，而頸結之部位係比各別通孔之上覆及下層部分兩者皆窄的部位。
依據本揭露之一實施方式，一種積體電路結構包第一低介電常數介電層、第二低介電常數介電層以及雙鑲嵌結構。第一低介電常數介電層具有第一介電常數。第二低介電常數介電層具有第二介電常數，此第二介電常數係小於第一介電常數，此第二低介電常數介電層覆蓋第一低介電常數介電層。一雙鑲嵌結構包含通孔以及金屬導線。通孔具有位於第一低介電常數介電層中的部位。金屬導線位於通孔上方且連接於通孔，其中金屬導線包含第二低介電常數介電層中的部位。
依據本揭露之一實施方式，一種積體電路結構包含第一低介電常數介電層、過渡層、第二低介電常數介電層以及雙鑲嵌結構。第一低介電常數介電層具有第一介電常數。過渡層覆蓋且接觸第一低介電常數介電層，其中過渡層具有第二介電常數，此第二介電常數係小於第一介電常數。第二低介電常數介電層覆蓋且接觸過渡層，其中第二低介電常數介電層具有第三介電常數，此第三介電常數係小於第二介電常數。雙鑲嵌結構包含通孔以及金屬導線。通孔包含第一部位，此第一部位係位於第一低介電常數介電層中。金屬 導線位於通孔上方，且連接於通孔，其中金屬導線從第二低介電常數介電層之頂表面延伸至第二低介電常數介電層之底表面。
依據本揭露之一實施方式，一種製造積體電路結構之方法包含沉積第一低介電常數介電層，此第一低介電常數介電層具有第一介電常數。沉積過渡層，此過渡層覆蓋且接觸第一低介電常數介電層，其中過渡層具有第二介電常數，此第二介電常數係小於第一介電常數。沉積第二低介電常數介電層，此第二低介電常數介電層覆蓋且接觸過渡層，其中第二低介電常數介電層具有第三介電常數，此第三介電常數係小於第二介電常數。執行第一蝕刻步驟，以蝕刻第二低介電常數介電層，直至曝露過渡層以形成溝槽。執行第二蝕刻步驟，以蝕刻第一低介電常數介電層，藉此形成通孔開口，此通孔開口位於溝槽下方且連接於溝槽。填充溝槽與通孔，以形成金屬導線於溝槽中，且形成通孔於通孔開口中。
20‧‧‧半導體基板
22‧‧‧積體電路裝置
24‧‧‧層間介電質
26‧‧‧蝕刻終止層
28‧‧‧接觸插塞
30‧‧‧介電層
32‧‧‧金屬導線
34‧‧‧擴散屏障層
36‧‧‧含銅材料
38‧‧‧金屬帽蓋
40‧‧‧蝕刻終止層
42‧‧‧低介電常數介電層
44‧‧‧低介電常數介電層
46‧‧‧低介電常數介電層
48‧‧‧低介電常數介電層
50‧‧‧光阻劑
52‧‧‧A溝槽
52‧‧‧B溝槽
54‧‧‧虛線
56‧‧‧光阻劑
58‧‧‧通孔開口
60‧‧‧擴散阻障層
62‧‧‧含銅材料
64‧‧‧通孔
66A‧‧‧導線/金屬導線
66B‧‧‧導線/金屬導線
68‧‧‧蝕刻終止層
70‧‧‧低介電常數介電層
72‧‧‧低介電常數介電層
74‧‧‧低介電常數介電層
76‧‧‧低介電常數介電層
78‧‧‧通孔
80‧‧‧金屬導線
81‧‧‧半導體鰭片
82‧‧‧變形
83‧‧‧閘極介電質
84‧‧‧閘電極
86‧‧‧源極與汲極區域
88‧‧‧源極/汲極矽化物區域
92‧‧‧淺溝槽隔離區域
94‧‧‧鰭式場效電晶體
100‧‧‧晶圓
200‧‧‧製程流程
202~218‧‧‧步驟
第1圖至第11圖繪示依據一些實施方式的互連接結構之形成中的中間階段之剖視圖。
第12圖繪示依據一些實施方式的形成互連接結構之製程流程。
第13圖繪示依據一些實施方式的互連接結構下層之鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)。
以下的說明將提供許多不同的實施方式或實施方式來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。舉例而言，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的係為了簡化及明確敘述，而非定義所討論之不同實施方式及配置間的關係。
此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他相似的用語，在此係為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋元件在使用或操作時的其他方位。也就係說，當該元件的方位與圖式不同(旋轉90度或於其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。
依據各示例性實施方式提供積體電路之互連接結構及形成互連接結構之方法。繪示形成互連接結構之中間階段。論述實施方式之變化。貫穿各視圖及說明性實施方式，相同元件符號用於指示相同元件。
第1圖至第11圖繪示依據一些實施方式的積體電路之互連接結構之形成中的中間階段之剖視圖。第12圖中的製程流程200中亦繪示第1圖至第11圖中所示之步驟。
第1圖繪示晶圓100，晶圓100包含半導體基板20及半導體基板20上方形成之特徵。依據本發明之一些實施方式，半導體基板20包含晶體矽、晶體鍺、矽鍺、III-V族化合物半導體(諸如磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、磷砷化銦鎵(GaInAsP))及/或類似者。半導體基板20亦可為塊體基板或絕緣體上矽(silicon-on-insulator；SOI)基板。
依據本發明之一些實施方式，晶圓100用於形成裝置晶片。在此些實施方式中，在半導體基板20之頂表面上形成積體電路裝置22。示例性積體電路裝置22可包含互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor；CMOS)電晶體、電阻器、電容器、二極體或類似者。本文未繪示積體電路裝置22之細節。依據替代實施方式，晶圓100用於形成矽載板(interposer)。在此些實施方式中，無諸如電晶體及二極體之主動裝置形成於基板20上。可存在(或可不存在)被動裝置(諸如電容器、電阻器、電感器或類似者)形成於晶圓100中。在晶圓100為矽載板晶圓的實施方式中，基板20亦可為介電基板。此外，可形成直通孔(未繪示於圖式)穿過基板20，以便互連接基板20之相對側上的組件。
在半導體基板20上方形成層間介電質(Inter-Layer Dielectric；ILD)24及層間介電質填充積體電路裝置22中的電晶體之閘極堆疊(未繪示於圖式)之間的空間。依據一些示例性實施方式，層間介電質24包含磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(borosilicate glass；BSG)、摻硼的磷矽玻璃(boron-doped phosphosilicate glass；BPSG)、摻氟的矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、正矽酸乙酯(tetraethyl orthosilicate；TEOS)或類似者。可使用旋轉塗佈、可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)或類似者形成層間介電質24。依據本發明之替代實施方式，使用諸如電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；LPCVD)或類似者之沉積方法形成層間介電質24。
如第1圖所示，在層間介電質24及積體電路裝置22上方形成蝕刻終止層26(若存在)。蝕刻終止層26可包含碳化矽、氮化矽、氮氧化矽、氮碳化矽或類似者。蝕刻終止層26由相對於上覆介電層30具有高蝕刻選擇性的材料形成，且因此蝕刻終止層26可用於終止介電層30之蝕刻。
接觸插塞28形成於層間介電質24中，並用於電性連接至積體電路裝置22。舉例而言，接觸插塞28可包含閘極接觸插塞與源極/汲極接觸插塞，並將閘極接觸插塞連 接至積體電路裝置22中的電晶體之閘電極(未繪示於圖式)，且將源極/汲極接觸插塞電性連接至電晶體之源極/汲極區域。依據本發明之一些實施方式，接觸插塞28由選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、上述之合金及/或上述之多層的材料形成。接觸插塞28之形成可包含蝕刻層間介電質24以形成接觸開口，並將導電材料填充到接觸開口中直至導電材料填滿整個接觸開口，並執行平坦化(諸如化學機械研磨(CMP))以使接觸插塞28之頂表面與層間介電質24之頂表面齊平。
第1圖中進一步繪示介電層30，下文有時將介電層稱為金屬間介電(Inter-Metal Dielectric；IMD)層30。依據本發明之一些實施方式，介電層30由具有小於約3.0、約2.5或甚至更小之介電常數(介電常數)的低介電常數介電材料形成。介電層30可包含黑金剛石(應用材料公司之註冊商標)、含氧及/或含碳低介電常數介電材料、氫矽倍半氧烷(Hydrogen SilsesQuioxane；HSQ)、甲基矽倍半氧烷(MethylSilsesQuioxane；MSQ)或類似者。
在金屬間介電30中形成導線32。依據一些實施方式，導線32包含擴散阻障層34與擴散屏障層34上的含銅材料36。擴散阻障層34可包含鈦、氮化鈦、鉭、氮化鉭或類似者，且具有防止含銅材料36中的銅擴散至金屬間介電30中之功能。下文將導線32稱為金屬導線32。
依據本發明之一些實施方式，在金屬導線32上方形成金屬帽蓋38。貫穿描述，亦可將金屬帽蓋38視為金 屬導線32的部分。在一些實施方式中，金屬帽蓋38包含鈷(Co)、磷化鎢鈷(CoWP)、硼化鈷(CoB)、鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鈦(Ti)、鐵(Fe)或上述之合金。可使用電化學電鍍(ElectroChemical Plating；ECP)或無電電鍍選擇性形成金屬帽蓋38，在電鍍期間將晶圓100浸入電鍍液中。依據本發明之替代實施方式，在金屬導線32與介電層30上毯覆形成金屬帽蓋38，繼之以蝕刻製程來移除非所欲部分。第1圖繪示金屬導線32處於底部金屬層中，底部金屬層為接觸插塞28直接上方的金屬層。所繪示金屬導線32亦可表示處於底部金屬層上方的任何金屬層中的金屬導線。
第2圖至第9圖繪示依據本發明之一些實施方式的雙鑲嵌製程中的中間階段之剖視圖。參照第2圖，形成蝕刻終止層40與低介電常數介電層42、44及48。依據一些實施方式，蝕刻終止層40由碳化矽、氮化矽、氮氧化矽、氮碳化矽或類似者形成。蝕刻終止層40與金屬帽蓋38及介電層30接觸。
在蝕刻終止層40上方形成低介電常數介電層42。此步驟繪示為第12圖所示之製程流程中的步驟202。低介電常數介電層42可由選自與用於形成介電層30相同的候選材料之材料形成。舉例而言，低介電常數介電層42可由含氧及/或含碳介電材料、黑金剛石、氫矽倍半氧烷、甲基矽倍半氧烷或類似者形成。依據一些示例性實施方式，低介電常數介電層42由碳氧化矽(SiCO)形成。低介電常數介電層42之示例性組成物具有約40%與約50%之間的氧原子百 分比、約10%與約20%之間的碳原子百分比以及約30%與約40%之間的矽原子百分比。
低介電常數介電層42可具有低介電常數(低k值)，此介電常數可介於約2.8與約3.5之間。低介電常數介電層42之厚度T3可處於約300Å與約450Å之間的範圍內。應瞭解到，本案所敍述的值係為實施例，其值可更改為其他不同於本案實施例中的值。
在低介電常數介電層42之頂表面上方且接觸此頂表面形成過渡低介電常數介電層44。此步驟繪示為第12圖所示之製程流程中的步驟204。過渡低介電常數介電層44具有小於低介電常數介電層42之介電常數的介電常數。低介電常數介電層44之介電常數比低介電常數介電層42之介電常數小，且兩者之差值為Δk，Δk大於約0.1，或高於約0.2。介電常數差值Δk可處於約0.1與約0.8之間範圍內。依據本發明之一些實施方式，低介電常數介電層44之介電常數介於約2.6與約2.8之間。
低介電常數介電層44可由選自與用於形成低介電常數介電層42相同的候選材料之材料形成。舉例而言，低介電常數介電層42可由含氧及/或含碳介電材料、黑金剛石、氫矽倍半氧烷、甲基矽倍半氧烷或類似者形成。依據一些示例性實施方式，低介電常數介電層44由碳氧化矽(SiCO)形成。低介電常數介電層44之示例性組成物具有約40%與約50%之間的氧原子百分比、約10%與約16%之間的碳原子百分比以及約30%與約40%之間的矽原子百分比。依 據本發明之一些實施方式，低介電常數介電層44之厚度T2處於約30Å與約150Å之間範圍內。
在過渡低介電常數介電層44之頂表面上方且接觸此頂表面形成低介電常數介電層48。此步驟繪示為第12圖所示之製程流程中的步驟206。過渡低介電常數介電層48具有進一步小於低介電常數介電層44之介電常數的介電常數。低介電常數介電層48之介電常數比低介電常數介電層44之介電常數小，且兩者之差值為Δk’，Δk’大於約0.1。介電常數差值Δk’可處於約0.1與約0.3範圍內。依據本發明之一些實施方式，低介電常數介電層48之介電常數介於約2.4與約2.6之間。
低介電常數介電層48可由選自與用於形成低介電常數介電層44相同的候選材料之材料形成。舉例而言，低介電常數介電層48可由含氧及/或含碳介電材料、黑金剛石、氫矽倍半氧烷、甲基矽倍半氧烷或類似者形成。依據一些示例性實施方式，低介電常數介電層48亦由碳氧化矽(SiCO)形成。低介電常數介電層48之示例性組成物具有約40%與約50%之間的氧原子百分比、約10%與約15%之間的碳原子百分比以及約35%與約45%之間的矽原子百分比。依據本發明之一些實施方式，低介電常數介電層48之厚度T3處於約300Å與約450Å之間範圍內。
低介電常數介電層42、44及48具有逐漸減小的介電常數。亦將低介電常數介電層42及44組合稱為低介電常數介電層46，低介電常數介電層46之介電常數比低介電 常數介電層48高。此外，低介電常數介電層42、44及48具有漸變的多孔性，其中低介電常數介電層44的多孔性高於低介電常數介電層42的多孔性，而低介電常數介電層48的多孔性高於低介電常數介電層44的多孔性。由於低介電常數介電層44的介電常數及密度係介於低介電常數介電層42與48之介電常數及密度之間，而將低介電常數介電層44稱為過渡層。使得層44比層48更緻密具有降低通孔變形的效果，下文段落將對此論述。介電層44之介電常數差Δk’(低介電常數介電層48與低介電常數介電層44之介電常數之差值)及厚度T2兩者皆可影響降低通孔變形的效果。舉例而言，介電常數差Δk’及厚度T2兩者皆需要足夠大，使得可消除通孔開口58(第7圖)與各別通孔64(第11圖)中的變形82。若介電常數差Δk’及厚度T2中的任一者太小，降低通孔變形的效果便折損或消失。
依據一些示例性實施方式，低介電常數介電層44之整體具有均勻或實質均勻介電常數(例如，變化小於約0.05)。在低介電常數介電層44與低介電常數介電層42之間的介面處存在介電常數的急劇變化。在低介電常數介電層44與低介電常數介電層48之間的介面處存在介電常數的急劇變化。依據替代實施方式，低介電常數介電層44具有逐漸變化的值，其中低介電常數介電層44之上部分具有相對於各自下部分而逐漸變小的介電常數。亦可將低介電常數介電層44之介電常數分階以包含若干子層，其中子層之各者具有均勻介電常數。上子層具有小於各別下子層的介電常 數。依據此些實施方式，在低介電常數介電層44與低介電常數介電層42之間的介面處可存在或可不存在介電常數的急劇變化。在低介電常數介電層44與低介電常數介電層48之間的介面處可存在或可不存在介電常數的急劇變化。低介電常數介電層44的變化亦可為連續性，其中在低介電常數介電層44中的相鄰部分之間無介電常數及密度的急劇變化。
依據本發明之一些實施方式，低介電常數介電層42、44及48之各者之形成包含沉積含有成孔劑的介電基底材料(諸如碳氧化矽(SiOC))與成孔劑。可在相同製程腔室中執行低介電常數介電層42、44及48之形成，其中用於形成層42、44及48之基底材料(諸如碳氧化矽(SiOC))的前驅物可彼此相似。舉例而言，層42、44及48之形成可使用相同前驅物，並可藉由調整前驅物的量(諸如流動速率)而無需打破各別腔室之真空來將用於形成層42的製程過渡至層(44及48)之形成。層42、44及48可具有相同元素(諸如矽、氧及碳)且元素之百分比可實質上彼此相等(例如，差小於各別值的5%)。然而，形成低介電常數介電層44時所引入的成孔劑比形成低介電常數介電層42時所引入的成孔劑更多，而形成低介電常數介電層48時所引入的成孔劑比形成低介電常數介電層44所引入的成孔劑更多。為了實現過渡層44中連續變化的介電常數及孔隙率，可在層44之沉積進行時連續調整前驅物。
藉由驅逐出低介電常數介電層42、44及48中的成孔劑，剩餘的低介電常數介電層42、44及48變得多孔並具有低介電常數。可在相同熱固化製程中驅逐出低介電常數介電層42、44及48中的成孔劑。可選地，在層42、44及48之各者之形成後執行固化製程以便驅逐出成孔劑。在所得結構中，低介電常數介電層42、44及48之組成物可基本上彼此相同(或彼此稍有不同)，只不過孔隙率不同，其中低介電常數介電層48具有最高孔隙率而低介電常數介電層42具有最低孔隙率。
依據一些實施方式，不形成具有不同介電常數的低介電常數介電層42及過渡層44，而是形成單個低介電常數介電層46，其中在形成層42及46的相同位置處形成單個低介電常數介電層46。低介電常數介電層46為均勻材料，材料具有均勻介電常數且具有均勻組成物。或者說，可將此實施方式視為消除過渡層44，且低介電常數介電層42接觸並上覆低介電常數介電層48。整個低介電常數介電層46可具有與前一實施方式中的層42相同的特性。舉例而言，低介電常數介電層46之示例性組成物可包含約40%與約50%之間的氧原子百分比、約10%與約20%之間的碳原子百分比以及約30%與約40%之間的矽原子百分比。此些實施方式中的低介電常數介電層46亦可具有低介電常數，此值可介於約2.8與約3.5之間。
參照第3圖，在低介電常數介電層48上方塗覆光阻50並在微影製程中圖案化光阻。此步驟繪示為第12圖 所示之製程流程中的步驟208。接著，如第4圖所示，使用經圖案化之光阻50作為蝕刻遮罩蝕刻低介電常數介電層48，且因此形成溝槽52A及52B。此步驟繪示為第12圖所示之製程流程中的步驟210。依據一些實施方式，使用時間模式執行蝕刻，使得控制蝕刻終止於低介電常數介電層44之頂表面上。
依據本發明之一些實施方式，溝槽52A及52B終止於低介電常數介電層44之頂表面處。依據替代實施方式，溝槽52A及52B延伸至低介電常數介電層44中，並終止於低介電常數介電層44之頂表面與之低介電常數介電層44底表面之間的水平位準。依據本發明之替代實施方式，溝槽52A及52B穿過低介電常數介電層44，並終止於低介電常數介電層42之頂表面處或延伸至低介電常數介電層中。虛線54示意性繪示依據各實施方式的溝槽52A及52B之底表面之位置。在蝕刻後，移除光阻50。
參照第5圖，在低介電常數介電層48上方塗覆光阻56及光阻延伸至溝槽52A及52B中。在微影製程中圖案化光阻56。此步驟繪示為第12圖所示之製程流程中的步驟212。接著，如第6圖所示，使用經圖案化之光阻56作為蝕刻遮罩蝕刻低介電常數介電層44及42，且因此形成通孔開口58。此步驟繪示為第12圖所示之製程流程中的步驟214。接著，蝕刻蝕刻終止層40，曝露諸如金屬帽蓋38之下層導電材料。在後續步驟中，例如在灰化步驟中移除光阻56，從而產生第7圖所示之結構。
第8圖與第9圖繪示通孔64及導線66(包含導線66A及導線66B)之形成。此步驟繪示為第12圖所示之製程流程中的步驟216。參照第8圖，沉積擴散阻障層60，並在擴散阻障層60上方形成含銅材料62。擴散阻障層60可包含鈦、氮化鈦、鉭、氮化鉭或類似者。含銅材料62可包含銅或銅合金。
在後續步驟中，如第9圖所示，執行諸如化學機械研磨之平坦化以移除擴散阻障層60及含銅材料62之過量部分。擴散阻障層60及含銅材料62之剩餘部分形成通孔64及金屬導線66A及66B。金屬導線66A及66B之底表面可處於若干可能位準中的一者，例如與過渡低介電常數介電層44之頂表面處於實質上的相同位準。可選地，金屬導線66A及66B之底表面可處於過渡低介電常數介電層44之頂表面與底表面之間、處於低介電常數介電層42之頂表面處、或延伸至低介電常數介電層42中，如虛線54所繪示。
第10圖與第11圖繪示低介電常數介電層48上方的額外低介電常數介電層、金屬導線以及通孔之形成。此步驟繪示為第12圖所示之製程流程中的步驟218。舉例而言，如第10圖所示，沉積蝕刻終止層68，接著，執行低介電常數介電層70、72(或層74)及76之形成。層68、70、72及76之材料、特性及形成製程可基本上分別與層40、42、44及48相同，且因此本文不再重複細節。在後續步驟中，如第11圖所示，分別類似於通孔64及金屬導線66之形成，形成通孔78及金屬導線80。
依據一些實施方式，低介電常數介電層72為過渡層，形成於較緻密低介電常數介電層70與較多孔低介電常數介電層76之間。依據替代實施方式，不形成低介電常數介電層72，且多孔低介電常數介電層76直接接觸較緻密低介電常數介電層70。
依據本發明之一些實施方式的雙鑲嵌結構可形成於各種類型裝置上方與電性耦接至此些裝置，裝置包含但不限於平面場效電晶體(Field-Effect Transistors；FETs)、鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)、電阻器、電容器及類似者。舉例而言，第13圖繪示剖視圖，此剖視圖繪示在鰭式場效電晶體94上方形成通孔64所在的介電層46，鰭式場效電晶體為第11圖所示之積體電路裝置22的一部分。
依據本發明之一些實施方式，鰭式場效電晶體78包含半導體鰭片81、閘極介電質83及閘電極84。半導體鰭片81處於相鄰淺溝槽隔離(Shallow Trench Isolation；STI)區域92之頂表面上方。淺溝槽隔離區域92亦可包含形成具有繪示部分的環之一些部分(未繪示於圖式)。未繪示部分與繪示部分不處於相同平面中，且由於未繪示部分與半導體鰭片81之繪示部分不處於相同平面中而未繪示於圖式。
閘極介電質83與閘電極84處於閘極介電質83與閘電極84之中間部分之側壁與頂表面上。源極與汲極區域86處於閘極介電質83與閘電極84之相對側上。源極/汲極 矽化物區域88處於源極與汲極區域86之表面上。形成接觸插塞28以連接至源極/汲極矽化物區域88並電性耦接至閘電極84。
本發明之實施方式具有一些有利特徵。藉由形成比上覆較多孔的低介電常數介電層更緻密的緻密低介電常數層，可消除或降低通孔之變形。舉例而言，第7圖繪示示例性變形，其中線82表示在發生變形時通孔開口58之側壁。已觀察到，當發生變形時，通孔開口之上部分可比上覆部分及下層部分更窄。變形造成擴散阻障層(諸如第8圖中的擴散阻障層60)之形成中的困難，並難以形成具有均勻厚度的擴散阻障層。實驗指出，藉由在較多孔低介電常數介電層下形成較緻密低介電常數介電層，並藉由讓通孔之可能產生變形的部位位於較緻密低介電常數介電層之頂部部位，可消除或至少降低變形。
前述多個實施方式的特徵使本技術領域中具有通常知識者可更佳的理解本案之各個態樣。在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案之實施方式之相同優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構。在本技術領域中具有通常知識者亦應瞭解，該等均等之結構並未背離本案之精神及範圍，而在不背離本案之精神及範圍下，其可在此進行各種改變、取代及修正。
20‧‧‧半導體基板
24‧‧‧層間介電質
26‧‧‧蝕刻終止層
30‧‧‧介電層
32‧‧‧金屬導線
34‧‧‧擴散屏障層
36‧‧‧含銅材料
38‧‧‧金屬帽蓋
40‧‧‧蝕刻終止層
42‧‧‧低介電常數介電層
44‧‧‧低介電常數介電層
46‧‧‧低介電常數介電層
48‧‧‧低介電常數介電層
60‧‧‧擴散阻障層
62‧‧‧含銅材料
64‧‧‧通孔
66A‧‧‧導線/金屬導線
66B‧‧‧導線/金屬導線
81‧‧‧半導體鰭片
83‧‧‧閘極介電質
84‧‧‧閘電極
86‧‧‧源極與汲極區域
88‧‧‧源極/汲極矽化物區域
92‧‧‧淺溝槽隔離區域
94‧‧‧鰭式場效電晶體
100‧‧‧晶圓

Claims (9)

  1. 一種積體電路結構，包含：一第一低介電常數介電層，具有一第一介電常數；一第二低介電常數介電層，具有一第二介電常數，該第二介電常數係小於該第一介電常數，該第二低介電常數介電層覆蓋該第一低介電常數介電層；一過渡層，位於該第一低介電常數介電層與該第二低介電常數介電層之間，其中該過渡層具有一第三介電常數，該第三介電常數係小於該第一介電常數，並大於該第二介電常數，且該過渡層之該第三介電常數係實質上均勻分佈於其中；以及一雙鑲嵌結構，包含：一通孔，具有位於該第一低介電常數介電層中的一部位；以及一金屬導線，位於該通孔上方且連接於該通孔，其中該金屬導線包含該第二低介電常數介電層中的一部位。
  2. 如請求項1所述之積體電路結構，其中該金屬導線具有一底表面，該底表面實質上水平於該過渡層之一頂表面，且不高於該過渡層之該頂表面。
  3. 如請求項1所述之積體電路結構，其中該金屬導線具有一底表面，該底表面水平於過渡層之一頂表面與過渡層之一底表面之間的一水平位準。
  4. 如請求項1所述之積體電路結構，其中該過渡層係包含氧(oxygen)、碳(carbon)以及矽(silicon)。
  5. 如請求項1所述之積體電路結構，其中該金屬導線具有一底表面，該底表面實質上水平於該過渡層與該第一低介電常數介電層之間的一介面，且該介面具有急劇變化的一介電常數。
  6. 如請求項1所述之積體電路結構，其中該第一低介電常數介電層與該第二低介電常數介電層分別具有一均等的介電常數。
  7. 一種積體電路結構，包含：一第一低介電常數介電層，具有一第一介電常數；一過渡層，覆蓋且接觸該第一低介電常數介電層，其中該過渡層具有一第二介電常數，該第二介電常數係小於該第一介電常數，且該過渡層具有實質上均勻分佈於其中之一多孔性；一第二低介電常數介電層，覆蓋且接觸該過渡層，其中該第二低介電常數介電層具有一第三介電常數，該第三介電常數係小於該第二介電常數；以及一雙鑲嵌結構，包含：一通孔，包含一第一部位，該第一部位係位於該第一低介電常數介電層中；以及 一金屬導線，位於該通孔上方，且連接於該通孔，其中該金屬導線從該第二低介電常數介電層之一頂表面延伸至該第二低介電常數介電層之一底表面。
  8. 一種積體電路結構的製造方法，包含：沉積一第一低介電常數介電層，該第一低介電常數介電層具有一第一介電常數；沉積一過渡層，該過渡層覆蓋且接觸該第一低介電常數介電層，其中該過渡層具有一第二介電常數，該第二介電常數係小於該第一介電常數，且該過渡層之該第二介電常數係實質上均勻分佈於其中；沉積一第二低介電常數介電層，該第二低介電常數介電層覆蓋且接觸該過渡層，其中該第二低介電常數介電層具有一第三介電常數，該第三介電常數係小於該第二介電常數；執行一第一蝕刻步驟，以蝕刻該第二低介電常數介電層，直至曝露該過渡層以形成一溝槽；執行一第二蝕刻步驟，以蝕刻該第一低介電常數介電層，藉此形成一通孔開口，該通孔開口位於該溝槽下方且連接於該溝槽；以及填充該溝槽與該通孔，以形成一金屬導線於該溝槽中，且形成一通孔於該通孔開口中。
  9. 如請求項8所述之積體電路結構的製造方法，其中該第一蝕刻步驟係終止於該過渡層之一頂表面上。
TW105123614A 2016-01-04 2016-07-26 積體電路結構及其製造方法 TWI610399B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/986,855 2016-01-04
US14/986,855 US9842804B2 (en) 2016-01-04 2016-01-04 Methods for reducing dual damascene distortion

Publications (2)

Publication Number Publication Date
TW201737416A TW201737416A (zh) 2017-10-16
TWI610399B true TWI610399B (zh) 2018-01-01

Family

ID=59068989

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105123614A TWI610399B (zh) 2016-01-04 2016-07-26 積體電路結構及其製造方法

Country Status (5)

Country Link
US (5) US9842804B2 (zh)
KR (1) KR101812878B1 (zh)
CN (1) CN106941092B (zh)
DE (1) DE102016100323B4 (zh)
TW (1) TWI610399B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522394B2 (en) * 2017-09-25 2019-12-31 Marvell World Trade Ltd. Method of creating aligned vias in ultra-high density integrated circuits
US10366982B2 (en) * 2017-11-30 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with embedded memory device and contact isolation scheme
US10879107B2 (en) * 2018-11-05 2020-12-29 International Business Machines Corporation Method of forming barrier free contact for metal interconnects
DE102020127319B4 (de) * 2019-12-27 2024-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Bilden einer Halbleitervorrichtung
US11929329B2 (en) * 2020-05-28 2024-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene process using cap layer
US11799001B2 (en) 2021-03-09 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line devices
US20230155001A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual Damascene Structure in Forming Source/Drain Contacts

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080318430A1 (en) * 2007-06-21 2008-12-25 Chang Soo Park Method for manufacturing semiconductor device having porous low dielectric constant layer formed for insulation between metal lines
US20110147882A1 (en) * 2009-01-20 2011-06-23 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2012033588A (ja) * 2010-07-29 2012-02-16 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
WO2014208050A1 (ja) * 2013-06-27 2014-12-31 日本電気株式会社 スイッチング素子とその製造方法および半導体装置とその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US6958524B2 (en) 2003-11-06 2005-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having graded densification
KR20050086301A (ko) 2004-02-25 2005-08-30 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성 방법
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
KR100818108B1 (ko) 2007-02-06 2008-03-31 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
CN102024790B (zh) * 2009-09-22 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体器件、其制造方法以及包含其的集成电路和电子设备
CN102770580A (zh) * 2010-02-25 2012-11-07 应用材料公司 藉由等离子体增强化学气相沉积使用含有具有机官能基的硅的杂化前驱物所形成的超低介电材料
US20130260575A1 (en) 2012-03-28 2013-10-03 Air Products And Chemicals, Inc. Silicon precursors and compositions comprising same for depositing low dielectric constant films
US8652962B2 (en) 2012-06-19 2014-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and ESL free dual damascene metal interconnect
US8710660B2 (en) 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080318430A1 (en) * 2007-06-21 2008-12-25 Chang Soo Park Method for manufacturing semiconductor device having porous low dielectric constant layer formed for insulation between metal lines
US20110147882A1 (en) * 2009-01-20 2011-06-23 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2012033588A (ja) * 2010-07-29 2012-02-16 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
WO2014208050A1 (ja) * 2013-06-27 2014-12-31 日本電気株式会社 スイッチング素子とその製造方法および半導体装置とその製造方法

Also Published As

Publication number Publication date
US20190244898A1 (en) 2019-08-08
CN106941092B (zh) 2019-12-27
CN106941092A (zh) 2017-07-11
US20220367355A1 (en) 2022-11-17
US10332836B2 (en) 2019-06-25
KR101812878B1 (ko) 2017-12-27
US20210057340A1 (en) 2021-02-25
DE102016100323A1 (de) 2017-07-06
US10818598B2 (en) 2020-10-27
US11482493B2 (en) 2022-10-25
TW201737416A (zh) 2017-10-16
US20170194253A1 (en) 2017-07-06
US9842804B2 (en) 2017-12-12
KR20170081552A (ko) 2017-07-12
US20180102319A1 (en) 2018-04-12
DE102016100323B4 (de) 2020-08-27

Similar Documents

Publication Publication Date Title
US11942419B2 (en) Etch stop layer in integrated circuits
KR102087183B1 (ko) 상호접속 구조체 및 방법
US10483161B2 (en) Multi-barrier deposition for air gap formation
TWI610399B (zh) 積體電路結構及其製造方法
US9704806B2 (en) Additional etching to increase via contact area
KR101757520B1 (ko) 집적회로 구조물 및 그 제조방법
TWI639181B (zh) 積體電路結構之製造方法
US20160111324A1 (en) Semiconductor Device and Method of Forming Same