KR20050086301A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDF

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KR20050086301A
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Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 층간 절연막을 제1 절연막, 식각 정지막(또는 식각 방지막) 및 제2 절연막의 적층 구조로 형성하되, 식각 정지막을 절연막과 식각 선택비가 상이하고 유전상수가 낮은 절연물질로 형성함으로써, 식각 정지막에 의해 유전상수 값이 높아지는 것을 방지하고, 비아홀의 입구에 펜스가 형성되거나 트렌치의 저면에 마이크로 트렌치가 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 유전율을 낮추고 펜스나 마이크로 트렌치가 형성되는 것을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 고집적화와 고성능화를 실현하기 위한 가장 큰 관심사는 구리배선 공정이다. 그러나, 구리배선은 일반적인 식각물질로는 식각이 거의 되지 않는 문제점으로 인하여, 층간절연막을 먼저 식각한 후 구리를 매립하고 평탄화를 시키는 상감법이 이용되고 있다.
이러한 상감법에는 여러 가지 방법으로 실시될 수 있으나, 이러한 방법들은 노광장비의 적층능력(Overlay)에 매우 문제가 많다. 특히, 0.13um 이하의 고성능 반도체 소자의 금속배선 공정에서 적층능력의 한계, 트렌치 건식 식각 후 비아 마스크 패터닝 시 트렌치의 가장자리 부분에서 난반사가 발생하는 문제점으로 인하여 비아 마스크의 형성이 매우 어려워지는 등 무수히 많은 문제점이 발생된다.
이러한 문제점을 해결하기 위하여 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법을 사용하고 있지만, 비아홀을 먼저 형성하는 경우 비아홀을 형성하고 식각 공정으로 트렌치를 형성하면 트렌치를 형성하기 위한 식각 공정 시 비아홀에 채워져 있던 반사 방지막으로 인하여 스페이서가 형성되는 것처럼 펜스(fence)가 비아홀의 입구 가장자리에 잔류된다. 이러한 펜스는 쉽게 제거되지 않고, 금속 배선 형성 시 금속 시드층 형성 공정이나 전기 도금 공정에 불안전성 요인을 발생시켜 금속 배선의 전기적 특성을 저하시킨다.
이러한 펜스는 O2 가스를 이용하여 제거할 수 있지만, 트렌치 포토레지스트 패턴의 측벽까지 손상되기 때문에 트렌치의 상부 모서리도 손상될 수 있다. 이로 인해, 인접한 트렌치와 연결되어 금속 배선간의 브릿지가 발생되어 불량이 발생될 수도 있다.
한편, 소자의 동작 속도를 높이기 위하여 유전상수가 낮은 물질로 층간 절연막을 형성하는데, 듀얼 다마신 패턴을 형성하기 위하여 유전상수 값이 상대적으로 높은 식각 정지막(Etch stopping layer)이 사용되기 때문에 전체적인 유전상수 값을 낮추는데 여러 가지 문제점이 발생될 수 있다.
또한, 비아홀을 형성한 후 트렌치를 형성하는 과정에서 트렌치의 하부 모서리에서 마이크로 트렌치가 형성되어 공정의 신뢰성 및 소자의 전기적 특성을 저하시킨다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 층간 절연막을 제1 절연막, 식각 정지막(또는 식각 방지막) 및 제2 절연막의 적층 구조로 형성하되, 식각 정지막을 절연막과 식각 선택비가 상이하고 유전상수가 낮은 절연물질로 형성함으로써, 식각 정지막에 의해 유전상수 값이 높아지는 것을 방지하고, 비아홀의 입구에 펜스가 형성되거나 트렌치의 저면에 마이크로 트렌치가 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 저유전 유기물로 이루어진 제1 절연막을 형성하는 단계와, 제1 절연막 상에 저유전 무기물로 이루어지며 비아홀 영역이 정의된 식각 정지막을 형성하는 단계와, 식각 정지막을 포함한 전체 구조 상에 저유전 유기물로 이루어진 제2 절연막을 형성하는 단계, 및 트렌치 마스크를 이용한 식각 공정으로 제2 절연막과 제1 절연막을 식각하여 트렌치와 비아홀을 동시에 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 저유전 무기물로 이루어진 제1 절연막을 형성하는 단계와, 제1 절연막 상에 저유전 유기물로 이루어지며 비아홀 영역이 정의된 식각 정지막을 형성하는 단계와, 식각 정지막을 포함한 전체 구조 상에 저유전 무기물로 이루어진 제2 절연막을 형성하는 단계, 및 트렌치 마스크를 이용한 식각 공정으로 제2 절연막과 제1 절연막을 식각하여 트렌치와 비아홀을 동시에 형성하는 단계를 포함한다.
본 발명의 제3 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 저유전 유기물로 이루어진 제1 절연막을 형성하는 단계와, 제1 절연막에 비아홀을 형성하는 단계와, 비아홀을 포함한 전체 구조 상에 저유전 무기물로 이루어진 식각 방지막을 형성하는 단계와, 식각 방지막을 포함한 전체 구조 상에 저유전 유기물로 이루어진 제2 절연막을 형성하는 단계와, 제2 절연막에 트렌치를 형성하는 단계, 및 트렌치를 통해 노출된 식각 방지막을 제거하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 저유전 무기물로 이루어진 제1 절연막을 형성하는 단계와, 제1 절연막에 비아홀을 형성하는 단계와, 비아홀을 포함한 전체 구조 상에 저유전 유기물로 이루어진 식각 방지막을 형성하는 단계와, 식각 방지막을 포함한 전체 구조 상에 저유전 무기물로 이루어진 제2 절연막을 형성하는 단계와, 제2 절연막에 트렌치를 형성하는 단계, 및 트렌치를 통해 노출된 식각 방지막을 제거하는 단계를 포함한다.
상기에서, 상기에서, 제1 절연막이 무기물로 형성되고 제2 절연막이 유기물로 형성되거나, 제1 절연막이 유기물로 형성되고 제2 절연막이 무기물로 형성될 수 있다. 여기서, 유기물로 폴리머 계열의 물질이 사용될 수 있다. 그리고, 무기물로 실리콘 옥사이드 계열의 물질이 사용될 수 있으며, 실리콘 옥사이드 계열의 물질로 HSQ, FOx, 또는 SiOF가 사용될 수 있다.
식각 방지막이나 식각 정지막은 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 식각된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다.
이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 104), 제1 절연막(105) 및 식각 정지막(106)을 순차적으로 형성한다. 이때, 확산 방지막(104)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 제1 절연막(105)과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하다. 그리고, 제1 절연막(105)은 유전상수 값이 낮은 유기물로 형성할 수 있으며, 2000Å 내지 5000Å의 두께로 형성할 수 있다. 여기서, 유전상수 값이 낮은 유기물로는 폴리머 계열의 물질이 사용될 수 있다.
한편, 식각 정지막(106)은, 종래의 일반적인 물질과는 다르게, 제1 절연막(105)이나 후속 공정에서 형성될 제2 절연막과 식각 선택비가 다르며, 유전상수 값이 낮은 무기물로 형성할 수 있다. 여기서, 유전상수 값이 낮은 무기물로는 실리콘 옥사이드 계열의 물질로 HSQ(Hydrogen Silseaquioxane), FOx(Flowable oxide), 또는 SiOF가 사용될 수 있다. FOx는 무기 SOG로써, 순수한 SiO2가 아닌 H기가 포함되어 있으며 SOG(Spin on glass)방식으로 코팅되는 절연 물질이다.
이후, 식각 정지막(106) 중에서 비아홀이 형성될 영역의 식각 정지막(106)을 제거한다. 이로써, 비아홀이 형성될 영역의 제1 절연막(105)이 노출된다.
도 1b를 참조하면, 식각 정지막(106)을 포함한 전체 구조 상에 제2 절연막(107) 및 하드 마스크(108)를 순차적으로 형성한다. 이때, 제2 절연막(107)은 제1 절연막(105)과 동일한 물질로 형성할 수 있다. 그리고, 하드 마스크(108) 상부에 트렌치가 형성될 영역이 정의된 포토레지스트 패턴(109)을 형성한다. 이때, 포토레지스트 패턴(109)은 너무 두껍게 형성되면 하부 요소의 패터닝 특성이 저하되므로 하드 마스크(108)를 패터닝하는데 필요한 두께로 얇게 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 109)을 이용한 식각 공정으로 하드 마스크(108)를 패터닝 한다. 이로써, 트렌치가 형성될 영역의 제2 절연막(107)이 노출된다. 이때, 포토레지스트 패턴(도 1b의 109)이 얇게 형성된 상태에서 하드 마스크(108)가 패터닝되기 때문에, 하드 마스크(108)의 우수한 식각 프로파일을 얻을 수 있다. 이후, 포토레지스트 패턴(도 1b의 109)을 제거한다.
도 1d를 참조하면, 하드 마스크(108)를 이용한 식각 공정으로 제2 절연막(107)을 식각하여 제2 절연막(107)에 트렌치(110a)를 형성한다. 식각 공정을 계속 진행하면, 식각 정지막(106)이 식각 마스크로 사용되면서 제1 절연막(105)이 식각되어, 제1 절연막(105)에 비아홀(110b)이 형성된다.
상기에서, 식각 공정 시 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 것이 바람직하며, 이들 가스의 조성비나 혼합비를 조절하여 확산 방지막(104)에 대한 선택비 마진을 보다 더 확보할 수 있다.
이로써, 비아홀(110b)과 트렌치(110a)로 이루어진 듀얼 다마신 패턴(110)이 형성된다.
이후, 비아홀(110b)에 형성될 비아 플러그(도시되지 않음)와 하부 금속 배선(103)의 접촉 저항을 낮추기 위하여, 비아홀(110b)을 통해 노출된 하부 금속 배선(103) 상부의 확산 방지막(104)을 제거할 수 있다.
상기의 공정을 통해, 식각 정지막(106)을 형성하더라도 유전상수 값이 낮은 물질로 식각 정지막(106)을 형성하여, 절연막 전체의 유전율이 높아지는 것을 방지할 수 있다.
한편, 유전상수 값이 낮은 물질을 사용하여 또 다른 방법으로 식각 방지막을 형성하면서 듀얼 다마신 패턴을 형성할 수도 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(201)이 제공된다. 예를 들면, 반도체 기판(201)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다.
이어서, 반도체 기판(201) 상에 하부 층간 절연막(202)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(202)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(203)을 형성한다. 이때, 하부 금속 배선(203)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(203)의 금속 성분이 하부 층간 절연막(202)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(203)과 하부 층간 절연막(202)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 204) 및 제1 절연막(205)을 순차적으로 형성한다. 이때, 확산 방지막(204)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 제1 절연막(205)과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하다. 그리고, 제1 절연막(205)은 유전상수 값이 낮은 무기물로 형성할 수 있다. 여기서, 유전상수 값이 낮은 무기물로는 실리콘 옥사이드 계열의 물질로 HSQ(Hydrogen Silseaquioxane), FOx(Flowable oxide), 또는 SiOF가 사용될 수 있다. FOx는 무기 SOG로써, 순수한 SiO2가 아닌 H기가 포함되어 있으며 SOG(Spin on glass)방식으로 코팅되는 절연 물질이다.
도 2b를 참조하면, 제1 절연막(205) 중에서 비아홀이 형성될 영역을 식각하여 제1 절연막(205)에 비아홀(206a)을 형성한다. 비아홀(206a)을 통해 확산 방지막(204)의 일부가 노출된다.
도 2c를 참조하면, 비아홀(206a)이 완전히 매립되도록 비아홀(206a)을 포함한 전체 구조 상에 식각 방지막(207)을 형성한다. 이후, 식각 방지막(207) 상부에 제2 절연막(208)을 형성한다.
상기에서, 식각 방지막(207)은 제1 절연막(205)이나 제2 절연막(208)과 식각 선택비가 상이하도록 유전상수 값이 낮은 유기물로 형성하는 것이 바람직하며, 유전상수 값이 낮은 유기물로는 폴리머 계열의 물질이 사용될 수 있다. 한편, 제2 절연막(208)은 제1 절연막(205)과 동일한 물질로 형성할 수 있다.
도 2d를 참조하면, 제2 절연막(208) 중 트렌치가 형성될 영역의 제2 절연막(208)을 식각하여, 제2 절연막(208)에 트렌치(206b)를 형성한다. 트렌치(206b)를 형성하기 위한 식각 공정 시 하부의 제1 절연막(205)은 식각 선택비가 상이한 식각 방지막(207)에 의해 식각되지 않고 보호된다. 따라서, 비아홀(206a)의 형태가 그대로 유지된다. 이를 위해, 제2 절연막(208)에 트렌치(206b)를 형성하기 위한 식각 공정 시 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 것이 바람직하며, 이들 가스의 조성비나 혼합비를 조절하여 확산 방지막(104)에 대한 선택비 마진을 보다 더 확보할 수 있다.
도 2e를 참조하면, 트렌치(206b)를 통해 노출된 식각 방지막(207)을 제거한다. 제2 절연막(208)이나 제1 절연막(205)은 식각 방지막(207)과 선택비가 상이하기 때문에, 식각 방지막(207)을 식각하는 과정에서 제1 절연막(205)이나 제2 절연막(208)은 식각되지 않는다. 따라서, 식각 방지막(207)이 제거되면서 비아홀(206a)이 다시 노출되고, 이를 통해 트렌치(206b)와 비아홀(206a)로 이루어진 듀얼 다마신 패턴(206)이 형성된다.
도 2f를 참조하면, 비아홀(206a)에 형성될 비아 플러그(도시되지 않음)와 하부 금속 배선(203)의 접촉 저항을 낮추기 위하여, 비아홀(206a)을 통해 노출된 하부 금속 배선(203) 상부의 확산 방지막(204)을 제거할 수 있다.
상기의 공정을 통해, 식각 방지막(207)을 형성하더라도 유전상수 값이 낮은 물질로 식각 방지막(207)을 형성하여, 절연막 전체의 유전율이 높아지는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 층간 절연막을 제1 절연막, 식각 정지막(또는 식각 방지막) 및 제2 절연막의 적층 구조로 형성하되, 식각 정지막을 절연막과 식각 선택비가 상이하고 유전상수가 낮은 절연물질로 형성함으로써, 식각 정지막에 의해 유전상수 값이 높아지는 것을 방지하고, 비아홀의 입구에 펜스가 형성되거나 트렌치의 저면에 마이크로 트렌치가 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 하부 층간 절연막
103, 203 : 하부 금속 배선 104, 204 : 확산 방지막
105, 205 : 제1 절연막 106 : 포토레지스트 패턴
107, 208 : 제2 절연막 108 : 하드 마스크
109 : 포토레지스트 패턴 110 : 듀얼 다마신 패턴
110a, 206b : 트렌치 110b, 206a : 비아홀
207 : 식각 방지막

Claims (8)

  1. 반도체 기판 상에 저유전 유기물로 이루어진 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 저유전 무기물로 이루어지며 비아홀 영역이 정의된 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 포함한 전체 구조 상에 저유전 유기물로 이루어진 제2 절연막을 형성하는 단계; 및
    트렌치 마스크를 이용한 식각 공정으로 상기 제2 절연막과 상기 제1 절연막을 식각하여 트렌치와 비아홀을 동시에 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  2. 반도체 기판 상에 저유전 무기물로 이루어진 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 저유전 유기물로 이루어지며 비아홀 영역이 정의된 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 포함한 전체 구조 상에 저유전 무기물로 이루어진 제2 절연막을 형성하는 단계; 및
    트렌치 마스크를 이용한 식각 공정으로 상기 제2 절연막과 상기 제1 절연막을 식각하여 트렌치와 비아홀을 동시에 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  3. 반도체 기판 상에 저유전 유기물로 이루어진 제1 절연막을 형성하는 단계;
    상기 제1 절연막에 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 전체 구조 상에 저유전 무기물로 이루어진 식각 방지막을 형성하는 단계;
    상기 식각 방지막을 포함한 전체 구조 상에 저유전 유기물로 이루어진 제2 절연막을 형성하는 단계;
    상기 제2 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 통해 노출된 상기 식각 방지막을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  4. 반도체 기판 상에 저유전 무기물로 이루어진 제1 절연막을 형성하는 단계;
    상기 제1 절연막에 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 전체 구조 상에 저유전 유기물로 이루어진 식각 방지막을 형성하는 단계;
    상기 식각 방지막을 포함한 전체 구조 상에 저유전 무기물로 이루어진 제2 절연막을 형성하는 단계;
    상기 제2 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 통해 노출된 상기 식각 방지막을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기물로 폴리머 계열의 물질이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 무기물로 실리콘 옥사이드 계열의 물질이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 실리콘 옥사이드 계열의 물질로 HSQ, FOx, 또는 SiOF가 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 식각 방지막 또는 상기 식각 정지막이 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 식각되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
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