KR20050086302A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDF

Info

Publication number
KR20050086302A
KR20050086302A KR1020040012718A KR20040012718A KR20050086302A KR 20050086302 A KR20050086302 A KR 20050086302A KR 1020040012718 A KR1020040012718 A KR 1020040012718A KR 20040012718 A KR20040012718 A KR 20040012718A KR 20050086302 A KR20050086302 A KR 20050086302A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
dual damascene
trench
etching
Prior art date
Application number
KR1020040012718A
Other languages
English (en)
Inventor
홍은석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040012718A priority Critical patent/KR20050086302A/ko
Publication of KR20050086302A publication Critical patent/KR20050086302A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q50/00—Information and communication technology [ICT] specially adapted for implementation of business processes of specific business sectors, e.g. utilities or tourism
    • G06Q50/40—Business processes related to the transportation industry
    • G—PHYSICS
    • G08—SIGNALLING
    • G08G—TRAFFIC CONTROL SYSTEMS
    • G08G1/00—Traffic control systems for road vehicles
    • G08G1/20—Monitoring the location of vehicles belonging to a group, e.g. fleet of vehicles, countable or determined number of vehicles
    • G08G1/202—Dispatching vehicles on the basis of a location, e.g. taxi dispatching
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L13/00—Speech synthesis; Text to speech systems
    • G10L13/02—Methods for producing synthetic speech; Speech synthesisers
    • G—PHYSICS
    • G10—MUSICAL INSTRUMENTS; ACOUSTICS
    • G10L—SPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L25/00—Speech or voice analysis techniques not restricted to a single one of groups G10L15/00 - G10L21/00
    • G10L25/27—Speech or voice analysis techniques not restricted to a single one of groups G10L15/00 - G10L21/00 characterised by the analysis technique
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W4/00—Services specially adapted for wireless communication networks; Facilities therefor
    • H04W4/12—Messaging; Mailboxes; Announcements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Business, Economics & Management (AREA)
  • Audiology, Speech & Language Pathology (AREA)
  • Acoustics & Sound (AREA)
  • Multimedia (AREA)
  • Human Computer Interaction (AREA)
  • Signal Processing (AREA)
  • Computational Linguistics (AREA)
  • Economics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Health & Medical Sciences (AREA)
  • Human Resources & Organizations (AREA)
  • Marketing (AREA)
  • Primary Health Care (AREA)
  • Strategic Management (AREA)
  • Tourism & Hospitality (AREA)
  • General Business, Economics & Management (AREA)
  • Theoretical Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 층간 절연막을 비아홀이 형성되는 제1 절연막과 트렌치가 형성되는 제2 절연막의 적층 구조로 형성하되, 식각 선택비의 차이가 발생되도록 제1 절연막을 유전상수가 낮은 유기(Organic) 물질로 형성하고 제2 절연막을 유전상수가 낮은 무기(Inorganic) 물질로 형성하거나, 제1 절연막을 유전상수가 낮은 무기 물질로 형성하고 제2 절연막을 유전상수가 낮은 무기 물질로 형성함으로써, 상대적으로 유전상수 값이 높은 식각 정지막을 사용하지 않고도 식각 선택비의 차이를 이용해 층간 절연막에 듀얼 다마신 패턴을 형성하여 유전상수 값이 높아지는 것을 방지하고, 비아홀의 입구에 펜스가 형성되거나 트렌치의 저면에 마이크로 트렌치가 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 유전율을 낮추고 펜스나 마이크로 트렌치가 형성되는 것을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 고집적화와 고성능화를 실현하기 위한 가장 큰 관심사는 구리배선 공정이다. 그러나, 구리배선은 일반적인 식각물질로는 식각이 거의 되지 않는 문제점으로 인하여, 층간절연막을 먼저 식각한 후 구리를 매립하고 평탄화를 시키는 상감법이 이용되고 있다.
이러한 상감법에는 여러 가지 방법으로 실시될 수 있으나, 이러한 방법들은 노광장비의 적층능력(Overlay)에 매우 문제가 많다. 특히, 0.13um 이하의 고성능 반도체 소자의 금속배선 공정에서 적층능력의 한계, 트렌치 건식 식각 후 비아 마스크 패터닝 시 트렌치의 가장자리 부분에서 난반사가 발생하는 문제점으로 인하여 비아 마스크의 형성이 매우 어려워지는 등 무수히 많은 문제점이 발생된다.
이러한 문제점을 해결하기 위하여 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법을 사용하고 있지만, 비아홀을 먼저 형성하는 경우 비아홀을 형성하고 식각 공정으로 트렌치를 형성하면 트렌치를 형성하기 위한 식각 공정 시 비아홀에 채워져 있던 반사 방지막으로 인하여 스페이서가 형성되는 것처럼 펜스(fence)가 비아홀의 입구 가장자리에 잔류된다. 이러한 펜스는 쉽게 제거되지 않고, 금속 배선 형성 시 금속 시드층 형성 공정이나 전기 도금 공정에 불안전성 요인을 발생시켜 금속 배선의 전기적 특성을 저하시킨다.
이러한 펜스는 O2 가스를 이용하여 제거할 수 있지만, 트렌치 포토레지스트 패턴의 측벽까지 손상되기 때문에 트렌치의 상부 모서리도 손상될 수 있다. 이로 인해, 인접한 트렌치와 연결되어 금속 배선간의 브릿지가 발생되어 불량이 발생될 수도 있다.
한편, 소자의 동작 속도를 높이기 위하여 유전상수가 낮은 물질로 층간 절연막을 형성하는데, 듀얼 다마신 패턴을 형성하기 위하여 유전상수 값이 상대적으로 높은 식각 정지막(Etch stopping layer)이 사용되기 때문에 전체적인 유전상수 값을 낮추는데 여러 가지 문제점이 발생될 수 있다.
또한, 비아홀을 형성한 후 트렌치를 형성하는 과정에서 트렌치의 하부 모서리에서 마이크로 트렌치가 형성되어 공정의 신뢰성 및 소자의 전기적 특성을 저하시킨다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 층간 절연막을 비아홀이 형성되는 제1 절연막과 트렌치가 형성되는 제2 절연막의 적층 구조로 형성하되, 식각 선택비의 차이가 발생되도록 제1 절연막을 유전상수가 낮은 유기(Organic) 물질로 형성하고 제2 절연막을 유전상수가 낮은 무기(Inorganic) 물질로 형성하거나, 제1 절연막을 유전상수가 낮은 무기 물질로 형성하고 제2 절연막을 유전상수가 낮은 무기 물질로 형성함으로써, 상대적으로 유전상수 값이 높은 식각 정지막을 사용하지 않고도 식각 선택비의 차이를 이용해 층간 절연막에 듀얼 다마신 패턴을 형성하여 유전상수 값이 높아지는 것을 방지하고, 비아홀의 입구에 펜스가 형성되거나 트렌치의 저면에 마이크로 트렌치가 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막에 비아홀을 형성하는 단계와, 비아홀을 포함한 전체 구조 상에 제1 절연막과 식각 선택비가 다른 물질로 제2 절연막을 형성하는 단계, 및 트렌치 영역의 제2 절연막을 식각하여 제2 절연막에 트렌치를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 선택비가 서로 다른 물질로 이루어진 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계와, 비아홀 영역의 제2 절연막 및 제1 절연막을 순차적으로 식각하여 비아홀을 형성하는 단계, 및 트렌치 영역의 제2 절연막을 식각하여 제2 절연막에 트렌치를 형성하는 단계를 포함한다.
상기에서, 제1 절연막이 무기물로 형성되고 제2 절연막이 유기물로 형성되거나, 제1 절연막이 유기물로 형성되고 제2 절연막이 무기물로 형성될 수 있다. 여기서, 유기물로 폴리머 계열의 물질이 사용될 수 있다. 그리고, 무기물로 실리콘 옥사이드 계열의 물질이 사용될 수 있으며, 실리콘 옥사이드 계열의 물질로 HSQ, FOx, 또는 SiOF가 사용될 수 있다.
제1 절연막은 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 식각된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다.
이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 104) 및 제1 절연막(105)을 형성한다. 그리고, 제1 절연막(105) 상부에는 바아홀이 형성될 영역이 정의된 포토레지스트 패턴(106)을 형성한다. 이때, 확산 방지막(104)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 제1 절연막(105)과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하다. 한편, 제1 절연막(105)은 유전상수 값이 낮은 유기물이나 유전상수 값이 낮은 무기물로 형성할 수 있으며, 2000Å 내지 5000Å의 두께로 형성할 수 있다. 제1 절연막(105)이 유기물로 형성되면 후속 공정에서 제2 절연막이 무기물로 형성되며, 제1 절연막(105)이 무기물로 형성되면 후속 공정에서 제2 절연막이 유기물로 형성된다. 여기서, 유전상수 값이 낮은 유기물로는 폴리머 계열의 물질이 사용될 수 있으며, 유전상수 값이 낮은 무기물로는 실리콘 옥사이드 계열의 물질로 HSQ(Hydrogen Silseaquioxane), FOx(Flowable oxide), 또는 SiOF가 사용될 수 있다. FOx는 무기 SOG로써, 순수한 SiO2가 아닌 H기가 포함되어 있으며 SOG(Spin on glass)방식으로 코팅되는 절연 물질이다.
도 1b를 참조하면, 식각 공정으로 제1 절연막(105)을 식각하여 제1 절연막(105)에 비아홀(107a)을 형성한다. 이후, 포토레지스트 패턴(도 1a의 106)을 제거한다.
도 1c를 참조하면, 트렌치(107b)를 포함한 전체 구조 상에 제2 절연막(108) 및 캡핑층(109)을 순차적으로 형성하고, 그 상부에 트렌치가 형성될 영역이 정의된 포토레지스트 패턴(110)을 형성한다. 여기서, 제2 절연막(108)은 제1 절연막(105)을 유기물로 형성한 경우 무기물로 형성하고, 제1 절연막(105)을 무기물로 형성한 경우 유기물로 형성한다. 무기물이나 유기물로 사용되는 물질은 제1 절연막(105)의 경우와 같다. 한편 제2 절연막(108)은 스핀 온 방식으로 형성할 수 있으며, 2000Å 내지 10000Å의 두께로 형성할 수 있다.
도 1d를 참조하면, 식각 공정으로 트렌치가 형성될 영역의 캡핑층(109)을 제거하고, 순차적으로 제2 절연막(108)을 제거한다. 이때, 제1 절연막(105)은 제2 절연막(108)과 물질이 달라 선택비가 상이하기 때문에, 제2 절연막(108)을 식각하는 과정에서 제1 절연막(105)은 식각되지 않는다. 한편, 제1 절연막(105)은 무기물로 형성되는 것이 바람직한데, 이 경우 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 제1 절연막(105)을 식각할 수 있으며, 이들 가스의 조성비나 혼합비를 조절하여 선택비에 대한 마진을 보다 더 확보할 수 있다.
이로써, 제2 절연막(108)에는 트렌치(107b)가 형성되며, 제2 절연막(108)과 제1 절연막(105)에는 비아홀(107a)과 트렌치(107b)로 이루어진 듀얼 다마신 패턴(107)이 형성된다.
도 1e를 참조하면, 비아홀(107a)에 형성될 비아 플러그(도시되지 않음)와 하부 금속 배선(103)의 접촉 저항을 낮추기 위하여, 비아홀(107a)을 통해 노출된 하부 금속 배선(103) 상부의 확산 방지막(104)을 제거할 수 있다.
한편, 서로 다른 물질로 이루어진 제1 절연막과 제2 절연막을 이용하여 다른 방법으로 듀얼 다마신 패턴을 형성할 수도 있다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(201)이 제공된다. 예를 들면, 반도체 기판(201)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다.
이어서, 반도체 기판(201) 상에 하부 층간 절연막(202)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(202)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(203)을 형성한다. 이때, 하부 금속 배선(203)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(203)의 금속 성분이 하부 층간 절연막(202)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(203)과 하부 층간 절연막(202)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 204), 제1 절연막(205), 제2 절연막(206), 제1 하드 마스크(207) 및 제2 하드 마스크(208)를 형성한다. 그리고, 제2 하드 마스크(208) 상부에는 트렌치가 형성될 영역이 정의된 포토레지스트 패턴(209)을 형성한다.
상기에서, 확산 방지막(204)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 제1 절연막(205)과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하다.
제1 절연막(205)은 유전상수 값이 낮은 유기물이나 유전상수 값이 낮은 무기물로 형성할 수 있으며, 2000Å 내지 5000Å의 두께로 형성할 수 있다. 제1 절연막(205)을 유기물로 형성하면 제2 절연막(206)은 무기물로 형성하며, 제1 절연막(205)을 무기물로 형성하면 제2 절연막(206)을 유기물로 형성한다. 여기서, 유전상수 값이 낮은 유기물로는 폴리머 계열의 물질이 사용될 수 있으며, 유전상수 값이 낮은 무기물로는 실리콘 옥사이드 계열의 물질로 HSQ(Hydrogen Silseaquioxane), FOx(Flowable oxide), 또는 SiOF가 사용될 수 있다. FOx는 무기 SOG로써, 순수한 SiO2가 아닌 H기가 포함되어 있으며 SOG(Spin on glass)방식으로 코팅되는 절연 물질이다.
한편, 제1 하드 마스크(207)와 제2 하드 마스크(208)는 제1 절연막(205)이나 제2 절연막(206)과 선택비를 다른 물질로 물질로 형성하며, 제1 하드 마스크(207)와 제2 하드 마스크(208)도 각각 서로 다른 선택비를 갖는 물질로 형성한다. 예를 들면, 제1 하드 마스크(207)는 실리콘 산화막으로 형성하고, 제2 하드 마스크(208)는 실리콘 질화막으로 형성할 수 있다.
도 2b를 참조하면, 식각 공정으로 제2 하드 마스크(208)를 패터닝한다. 패터닝 공정에 의해, 제2 하드 마스크(208)에는 트렌치 영역이 정의된다. 이후, 포토레지스트 패턴(도 2a의 209)을 제거한다.
도 2c를 참조하면, 제1 하드 마스크(207)를 포함한 전체 구조 상에 비아홀 영역이 정의된 포토레지스트 패턴(210)을 형성한다.
도 2d를 참조하면, 포토레지스트 패턴(도 2c의 210)을 이용한 식각 공정으로 비아홀 영역의 제2 하드 마스크(208)를 패터닝한다. 이후, 포토레지스트 패턴(도 2c의 210)한다. 이어서, 제2 하드 마스크(208)를 이용한 식각 공정으로 제1 하드 마스크(207), 제2 절연막(206) 및 제1 절연막(205)을 순차적으로 식각하여 비아홀(211a)을 형성한다.
한편, 제1 절연막(205)은 무기물로 형성되는 것이 바람직한데, 이 경우 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 제1 절연막(205)을 식각할 수 있으며, 이들 가스의 조성비나 혼합비를 조절하여 확산 방지막(204)에 대한 선택비 마진을 보다 더 확보할 수 있다.
도 2e를 참조하면, 제2 하드 마스크(208)를 이용한 식각 공정으로 트렌치 영역의 제1 하드 마스크(207) 및 제2 절연막(206)을 식각하여 제2 절연막(206)에 트렌치(211b)를 형성한다. 이때, 하부의 제1 절연막(205)은 제2 절연막(206)과의 선택비 차이에 의하여 식각되지 않는다.
이로써, 제2 절연막(206)에 형성된 트렌치(211b)와 제1 절연막(205)에 형성된 비아홀(211a)로 이루어진 듀얼 다마신 패턴(211)이 형성된다.
상술한 바와 같이, 본 발명은 층간 절연막을 비아홀이 형성되는 제1 절연막과 트렌치가 형성되는 제2 절연막의 적층 구조로 형성하되, 식각 선택비의 차이가 발생되도록 제1 절연막을 유전상수가 낮은 유기(Organic) 물질로 형성하고 제2 절연막을 유전상수가 낮은 무기(Inorganic) 물질로 형성하거나, 제1 절연막을 유전상수가 낮은 무기 물질로 형성하고 제2 절연막을 유전상수가 낮은 무기 물질로 형성함으로써, 상대적으로 유전상수 값이 높은 식각 정지막을 사용하지 않고도 식각 선택비의 차이를 이용해 층간 절연막에 듀얼 다마신 패턴을 형성하여 유전상수 값이 높아지는 것을 방지하고, 비아홀의 입구에 펜스가 형성되거나 트렌치의 저면에 마이크로 트렌치가 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 하부 층간 절연막
103, 203 : 하부 금속 배선 104, 204 : 확산 방지막
105, 205 : 제1 절연막 106, 209 : 포토레지스트 패턴
107, 211 : 듀얼 다마신 패턴 107a, 211a : 비아홀
107b, 211b : 트렌치 108, 206 : 제2 절연막
109 : 캡핑층 110, 210 : 포토레지스트 패턴
207 : 제1 하드 마스크 208 : 제2 하드 마스크

Claims (7)

  1. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막에 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 전체 구조 상에 상기 제1 절연막과 식각 선택비가 다른 물질로 제2 절연막을 형성하는 단계; 및
    트렌치 영역의 상기 제2 절연막을 식각하여 상기 제2 절연막에 트렌치를 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  2. 반도체 기판 상에 선택비가 서로 다른 물질로 이루어진 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계;
    비아홀 영역의 상기 제2 절연막 및 상기 제1 절연막을 순차적으로 식각하여 비아홀을 형성하는 단계; 및
    트렌치 영역의 상기 제2 절연막을 식각하여 상기 제2 절연막에 트렌치를 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 절연막이 무기물로 형성되고 상기 제2 절연막이 유기물로 형성되거나, 상기 제1 절연막이 유기물로 형성되고 상기 제2 절연막이 무기물로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 유기물로 폴리머 계열의 물질이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  5. 제 3 항에 있어서,
    상기 무기물로 실리콘 옥사이드 계열의 물질이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 실리콘 옥사이드 계열의 물질로 HSQ, FOx, 또는 SiOF가 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 절연막이 CxFy(x,y는 0 또는 자연수) 가스, O2 가스, N2 가스 및 Ar 가스가 혼합된 혼합 가스를 식각 가스로 사용하는 식각 공정으로 식각되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
KR1020040012718A 2004-02-25 2004-02-25 반도체 소자의 듀얼 다마신 패턴 형성 방법 KR20050086302A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040012718A KR20050086302A (ko) 2004-02-25 2004-02-25 반도체 소자의 듀얼 다마신 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040012718A KR20050086302A (ko) 2004-02-25 2004-02-25 반도체 소자의 듀얼 다마신 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20050086302A true KR20050086302A (ko) 2005-08-30

Family

ID=37270222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040012718A KR20050086302A (ko) 2004-02-25 2004-02-25 반도체 소자의 듀얼 다마신 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20050086302A (ko)

Similar Documents

Publication Publication Date Title
US7247555B2 (en) Method to control dual damascene trench etch profile and trench depth uniformity
KR100382376B1 (ko) 반도체 장치 및 그의 제조방법
US9865473B1 (en) Methods of forming semiconductor devices using semi-bidirectional patterning and islands
KR100593446B1 (ko) 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들
CN112435983B (zh) 金属内连线结构及其制作方法
US7253112B2 (en) Dual damascene process
KR20050086301A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
US6413438B1 (en) Method of forming via hole by dry etching
KR101028811B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20050086302A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR101081851B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100475536B1 (ko) 반도체 소자의 제조 방법
US20060099787A1 (en) Method for damascene formation using plug materials having varied etching rates
KR101152261B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100996161B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100604414B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR101060561B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20050068585A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100246101B1 (ko) 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법
KR20050086287A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
CN104282656A (zh) 一种半导体器件及其制造方法
KR20010066380A (ko) 다층 배선을 갖는 반도체장치의 제조방법
KR100481889B1 (ko) 반도체 소자의 제조방법
KR101031480B1 (ko) 반도체소자의 콘택홀 형성방법
KR100587140B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid