KR100481889B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 매립특성이 우수한 무기 반사방지막을 사용하여 비아홀을 매립하여 비아홀 패턴 밀도차에 의해 발생하는 감광막 패턴의 불균형을 방지할 수 있고, 무기 반사 방지막을 화학적으로 제거함으로써, O2 플라즈마에 의한 절연막의 열화와 구리가 산화되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 구조의 금속배선 형성 방법에 관한 것이다.
CMOS 로직 디바이스(Logic Device)의 속도를 향상시키기 위해 주로 게이트의 길이(Gate Length)를 감소 시켜 게이트 딜레이 타임(Gate Delay Time)을 줄이는 것에 의존하여 왔다. 하지만 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metallization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아 홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.
이러한 듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬(Photo Mask Align) 측변에서 가장 유리한 비아 홀을 먼저 형성한 다음 트랜치를 형성하여 듀얼 다마신 패턴을 형성하는 비아 퍼스트 스킴(Via First Scheme)을 사용한다.
비아 퍼스트 스킴에서는 비아홀 형성후 유기 하부 반사방지막을 매립하여 상부 금속 배선용 트랜치 식각시 비아 하부가 식각되는 것을 방지한다. 하지만, 비아 홀 패턴 밀도차에 의해 비아 홀 내부에 매립되는 유기 하부 반사방지막의 높이가 각각의 비아 홀 마다 달라진다. 이로 인해 트랜치 식각을 실시하게 되면 트랜치 패턴이 왜곡되기 쉽고 식각조건을 설정하기가 어렵다.
또한 유기 하부 반사방지막의 경우 고온 규어링(Curing)에 의해 강한 크로스 링킹이 이루어져 화학적으로는 제거되지 않기 때문에 반드시 O2 플라즈마를 이용해야 제거가 가능하다. 하지만, 듀얼 다마신 패턴이 형성되는 저 유전율의 절연막은 O2 플라즈마에 노출될 경우 유전율의 저하와 같은 열화가 발생한다. 저 유전율의 절연막이 Silk인 경우에는 O2 플라즈마와 같이 산화되기 때문에 유기 하부 반사방지막을 사용하는 것은 불가능하다. 금속 배선 공정에서 사용되는 구리가 O2 플라즈마에 의해 노출될 경우 CuO의 산화가 이루어져 금속 배선의 신뢰성 저하를 가져온다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비아홀을 형성하고, 무기 반사 방지막을 도포한 다음 이를 화학적으로 제거함으로써, O2 플라즈마에 의한 절연막의 열화와 구리가 산화되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 하부 금속배선이 형성된 반도체 구조물 상에 캡핑막과 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 비아홀을 형성하는 단계와, 무기 반사 방지막을 도포하여 상기 비아홀을 매립하는 단계와, 상기 무기 반사 방지막과 상기 층간 절연막의 일부를 식각하여 상기 비아홀 보다 넓은 개구부를 갖는 상부 금속 배선용 트랜치를 형성하는 단계와, 상기 층간 절연막 상부와 상기 비아홀 내에 잔류하는 상기 무기 반사 방지막을 제거하는 단계와, 상기 비아홀을 통해 노출된 상기 캡핑막을 제거하는 단계와, 전기도금 방법으로 상기 비아홀과 상기 트랜치를 금속으로 매립하여 상부 금속배선을 형성하는 단계 및 열처리 공정과 상기 상부 금속배선의 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 싱글 다마신(Single damascene)공정을 이용하여 하부 메탈 라인(Under Metal line; 12)이 형성된 반도체 구조물(10) 상에 메탈의 확산을 방지하기 위한 하부 캡핑막(Bottom Capping Barrier Layer; 14)을 형성한다. 하부 메탈 라인(12)으로는 구리(Cu)를 사용하고, 캡핑막(14)은 질화막을 약 500Å의 두께로 증착하여 형성한다.
도 1b를 참조하면, 캡핑막(14) 상에 층간 절연막(16)을 증착한다. 층간 절연막(16) 상부에 감광막(Photoresist)을 도포한 후 비아 포토 마스크(Via Photomask)를 이용한 포토리소그라피(Photolithography) 공정을 실시하여 제 1 감광막 패턴(18)을 형성한다. 층간 절연막(16)은 저 유전율의 인터 메탈 다이일렉트릭 (Inter Metal Dielectric; IMD)물질을 4000 내지 5000Å의 두께로 증착하여 형성한다. 상기 감광막은 제 1 감광막패턴(18)의 가장자리의 거칠기(Edge Roughness)를 최소화하기 위해 분자량(Molecular Weight)이 작은 물질을 사용한다.
도 1c를 참조하면, 제 1 감광막 패턴(18)을 식각마스크로 하는 식각공정을 실시하여 하부 메탈 라인(12) 상부에 비아홀을 형성한다. 바이어스(Biased)된 O2 플라즈마를 이용한 비등방성 식각을 실시하여 제 1 감광막 패턴(18)을 제거한다. 전체 구조 상부에 무기 반사 방지막(Inorganic BARC; 20)을 스핀 온 글라스(Spin On Glass)방식으로 도포하여 비아홀(미도시)을 매립한다.
구체적으로, 상기 비아홀 형성을 위한 식각은 캡핑막(14) 보다 층간 절연막(16)이 식각에 대한 높은 선택비를 갖는 식각을 실시하여 노출된 층간 절연막(16)을 제거한다. 층간절연막(16)을 제거하기 위해 C/F율이 높은 C4F8 또는 C5
F8과 같은 가스를 사용하여 폴리머를 다량 발생하게 하거나, 하부 기판의 온도를 20 내지 40℃의 높은 온도에서 식각을 실시하여 하부에 적층되는 폴리머 구조를 카본성분이 많이 함유된 폴리머구조(CFx)로 변화시킨다. 층간절연막(16) 식각시 C4F8 또는 C5F8을 과다하게 적용할 경우 산소에 비해 물질 자체에 카본이 다량 함유되어 있어서 식각 정지가 발생하게 될 수 있다. 이를 방지하기 위하여 가스의 유량을 조절하고, 저유전율의 층간절연막(16)의 손상을 최소화하기 위해 N2 가스를 적용한다.
무기 반사 방지막(20) 물질로는 실리카 옥산(R2-Si-O2)을 이용하여 스핀온 방식으로 비아홀을 매립하고, 평탄화함으로써 비아홀 패턴 밀도차에 의해 발생하는 감광막 패턴의 불균형을 방지할 수 있다. 스핀온 방식의 코팅은 세단계로 진행된다. 디스펜스 스텝에서는 250rpm에서 2초간 전체 구조 상부에 무기 반사 방지막(20) 물질을 분사한다. 메인 스텝에서는 1000 내지 3500rpm으로 20 내지 30초 정도 기판상에 균일하게 도포 되도록 한다. 마지막 스텝에서 5초동안 1000rpm으로 급격한 rpm변화를 막아 무기 반사 방지막(20)을 도포한다.
도 1d를 참조하면, 무기 반사 방지막(20) 상에 감광막을 도포한 다음 마스크를 이용한 포토리소그라피 공정을 실시하여 제 2 감광막 패턴(미도시)을 형성한다. 상기 제 2 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 무기 반사 방지막(20) 및 층간 절연막(16)의 일부를 제거하여 상부 금속 배선용 트랜치(22)를 형성한다. 바이어스된 O2 플라즈마를 이용한 비등방성 식각을 통해 제 2 감광막 패턴을 제거하여, O2 플라즈마에 의한 저 유전율의 층간 절연막(16)이 열화되는 것을 방지한다.
구체적으로, 무기 반사 방지막(20)의 식각은 불소(F) 계열의 물질과 화학작용을 이용하는 식각을 실시하여 제거한다. 이로써 저 유전율의 층간 절연막(16)에 데미지가 없이 선택적으로 무기 반사 방지막(20)만을 제거할 수 있다. 불소 계열의 물질과 화학적 작용을 이용하는 식각은 NH4F와 HF의 혼합비율이 500:1인 BOE(Buffered Oxide Etch) 또는 H2O와 HF의 혼합비율이 500:1인 DHF(Dilute HF)를 이용한 습식식각을 지칭한다. BOE 또는 DHF를 이용한 습식식각을 통해 층간 절연막(16)과 무기 반사 방지막(20)과의 식각선택비의 차를 50 : 1 이상 얻을 수 있기 때문에 층간 절연막(16)의 데미지가 없이 선택적으로 무기 반사 방지막(20)을 제거할 수 있다.
층간 절연막(16)은 C4F8 가스, N2 가스 또는 Ar 가스를 활성화한 플라즈마를 이용한 식각을 실시하여 제거한다.
이에 한정되지 않고 무기 반사 방지막(20)과 층간 절연막(16)은 다양한 식각공정과 식각조건을 사용하여 제거한다. 예컨대, 무기 반사 방지막(20)과 층간 절연막(16)을 동시에 식각하여 트랜치(22)를 형성할 수 있다.
도 1e를 참조하면, 층간 절연막(16) 상부와 비아홀 내에 잔류하는 무기 반사 방지막(20)과 비아홀 하부의 노출된 캡핑막(14)을 제거하여 듀얼 다마신 패턴을 형성한다. 비아홀과 트랜치(22)로 구성된 듀얼 다마신 패턴의 단차를 따라 시드층(미도시)을 증착한 다음 전기도금 방법으로 상부 금속 배선(24)을 형성한다. 열공정과 CMP를 이용한 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선을 형성한다.
구체적으로, 무기 반사 방지막(20)은 불소 계열의 물질과 화학작용을 이용하는 식각을 실시하여 제거한다. 캡핑막(14)의 제거는 CF4 가스, CHF3 가스, O2
가스 또는 Ar 가스를 활성화한 플라즈마 건식 식각방법을 이용하여 식각한다. 상술한 식각공정들에서 발생할 수 있는 폴리머(Polymer)를 제거하기 위한 클리닝 공정을 실시한다.
상술한 바와 같이, 본 발명은 매립특성이 우수한 무기 반사방지막 을 사용하여 비아홀을 매립하여 비아홀 패턴 밀도차에 의해 발생하는 감광막 패턴의 불균형을 방지할 수 있다.
또한, 무기 반사 방지막을 화학적으로 제거함으로써, O2 플라즈마에 의한 절연막의 열화와 구리가 산화되는 것을 방지할 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 구조물 12 : 하부 금속 배선
14 : 캡핑막 16 : 층간 절연막
18 : 감광막 패턴 20 : 무기 반사 방지막
22 : 트랜치 24 : 상부 금속 배선
Claims (4)
- (a) 비아홀이 형성된 층간 절연막을 형성하는 단계;(b) 상기 비아홀이 매립되도록 무기 반사 방지막을 도포하는 단계;(c) 상기 무기 반사 방지막과 상기 층간 절연막의 일부를 식각하여 상기 비아홀 보다 넓은 개구부를 갖는 트랜치를 형성하는 단계;(d) 상기 층간 절연막 상부와 상기 비아홀 내에 잔류하는 상기 무기 반사 방지막을 제거하는 단계; 및(e) 상기 비아홀과 상기 트랜치가 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 무기 반사 방지막은 실리카 옥산(R2-Si-O2)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (b) 단계에서, 상기 무기 반사 방지막의 도포 단계는,250rpm에서 2초 간 전체 구조 상부에 상기 무기 반사 방지막 물질을 분사하는 단계;1000 내지 3500rpm으로 20 내지 30초 정도 기판상에 균일하게 도포 되도록 하는 단계; 및5초 동안 1000rpm으로 급격한 회전속도의 변화를 막는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 무기 반사 방지막의 식각은 NH4F와 HF의 혼합비율이 500:1인 BOE 또는 H2O와 HF의 혼합비율이 500:1인 DHF를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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