KR100875027B1 - 반도체 소자의 메탈 라인 형성 방법 - Google Patents

반도체 소자의 메탈 라인 형성 방법 Download PDF

Info

Publication number
KR100875027B1
KR100875027B1 KR1020020037344A KR20020037344A KR100875027B1 KR 100875027 B1 KR100875027 B1 KR 100875027B1 KR 1020020037344 A KR1020020037344 A KR 1020020037344A KR 20020037344 A KR20020037344 A KR 20020037344A KR 100875027 B1 KR100875027 B1 KR 100875027B1
Authority
KR
South Korea
Prior art keywords
forming
negative photoresist
interlayer insulating
barrier layer
via hole
Prior art date
Application number
KR1020020037344A
Other languages
English (en)
Other versions
KR20040002007A (ko
Inventor
윤준호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020020037344A priority Critical patent/KR100875027B1/ko
Publication of KR20040002007A publication Critical patent/KR20040002007A/ko
Application granted granted Critical
Publication of KR100875027B1 publication Critical patent/KR100875027B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating

Abstract

본 발명은 반도체 소자의 메탈 라인 형성 방법에 관한 것으로, 네거티브 포토레지스트와 선택적 LPD공정을 이용하여 층간 절연막, 비아홀 및 트랜치를 형성함으로써 플라즈마를 이용한 층간 절연막 증착, 식각 및 세정공정의 단계를 줄임으로 인해 공정의 단순화하고, 플라즈마 데이지 발생을 제거하며, 비아저항을 개선하며, 인터 커패시턴스를 제거할 수 있는 반도체 소자의 메탈라인 형성 방법을 제공한다.
선택적 LPD, 네거티브 포토레지스트 패턴, 듀얼 다마신 패턴

Description

반도체 소자의 메탈 라인 형성 방법{Method of forming a metal line in semiconductor device}
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 메탈라인 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 하지층 12, 18 : 베리어층
14, 22, 28 : 층간 절연막 16, 32 : 메탈라인
24 : 비아 홀 30 : 트랜치
20, 26 : 네거티브 포토레지스트 패턴
본 발명은 반도체 소자의 메탈 라인 형성 방법에 관한 것으로, 특히 플라즈마 식각 및 증착공정을 이용하지 않고 듀얼 다마신 패턴을 형성 할 수 있는 반도체 소자의 메탈 라인 형성 방법에 관한 것이다.
CMOS 로직 디바이스(Logic Device)의 속도를 향상시키기 위해 주로 게이트의 길이(Gate Length)를 감소 시켜 게이트 딜레이 타임(Gate Delay Time)을 줄이는 것에 의존하여 왔다. 하지만 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metallization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아 홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.
이러한 듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬(Photo Mask Align) 측변에서가장 유리한 비아 홀을 먼저 형성한 다음 트랜치를 형성하여 듀얼 다마신 패턴을 형성하는 비아 퍼스트 스킴(Via First Scheme)을 사용한다.
상술한 비아 퍼스트 스킴에서 비아 홀과 트랜치를 형성하기 위해서는 플라즈마를 이용한 층간 절연막 식각공정을 수행하게 된다. 하지만 플라즈마를 이용한 식각공정에서는 플라즈마 형성이 불안정할 경우, 소자(층간 절연막)에 플라즈마 데미지(Plasma Damage)를 유발하게 되어 소자특성을 악화시키는 결과를 초래하게 된다. 또한 에칭공정 진행을 위하여 각 에칭 공정마다 필름(Film)증착, 포토마스크(Phot mask), 포토레지스트 스트립(Photo resist strip) 및 크리닝(Cleaning)공정이 필요 함으로 공정 스텝(Step)이 증가하게 된다.
또한 트랜치 식각공정에 의해 비아 홀 하부의 베리어층이 식각되는 것을 방지하기 위해, 식각방지층으로 유기 BARC 및 레지스트를 이용하여 비아 홀을 매립하게 된다. 하지만, 비아 홀 패턴 밀도차에 의해 비아 홀 내부에 매립되는 식각 방지층의 높이가 각각의 비아 홀 마다 달라진다. 이로 인해 트랜치 식각을 실시하게 되면 트랜치 패턴이 왜곡되기 쉽고 식각조건을 설정하기가 어렵다.
일반적으로 메탈라인(Metal line)을 형성하기 위하여 트랜치 식각시 식각 정지층과 층간 절연막(SiO2)의 선택비를 높이기 위해 식각 정지층으로는 Si3N4를 사용한다. 하지만 층간 절연막의 유전상수는 약 4 인데 비해 Si3N4는 유전상수가 약 7로써 식각 정지층이 층간 절연막보다 높은 유전율을 가지게 된다. 이로 인해 인터 커패시턴스(Inter Capacitance)가 증가되어 디바이스 특성을 악화시킨다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 절연막 형성 시 플라즈마를 이용하지 않고 네거티브 포토레지스트를 사용하여 비아 및 트랜지 마스크 공정을 진행하여 절연막이 형성되는 부분을 개방하고, 상기 개방된 영역에만 선택적 LPD 방법으로 절연막을 증착하여 듀얼 다마신 패턴을 형성함으로써 플라즈마에 의한 데미지를 방지할 수 있고, 트랜치 형성을 위한 식각 방지층을 형성하지 않음으로써 공정의 단순화, 기생정전용량을 감소 및 소자의 스피드(Device Speed)를 향상 시킬 수 있는 반도체 소자의 메탈 라인 형성 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명은 제 1 메탈라인이 형성된 하지층 상에 베리어층을 형성하는 단계와, 상기 베리어층 상부에 네거티브 포토레지스트를 증착한 다음 목표로 하는 비아 홀과 동일한 형상과 크기를 갖는 제 1 네거티브 포토레지스트 패턴을 형성하여 상기 베리어층의 일부를 노출하는 단계와, 상기 노출된 베리어층 상부에 선택적 LPD 방법을 이용하여 제 1 층간 절연막을 증착하는 단계와, 상기 제 1 네거티브 포토레지스트 패턴을 제거하여 비아 홀을 형성하는 단계와, 전체구조 상부에 네거티브 포토레지스트를 증착한 다음 목표로하는 트랜치와 동일한 형상과 크기를 갖는 제 2 네거티브 포토레지스트 패턴을 형성하여 상기 제 1 층간 절연막을 노출하는 단계와, 상기 노출된 제 1 층간 절연막 상부에 상기 선택적 LPD 방법을 이용하여 제 2 층간 절연막을 증착하는 단계와, 상기 제 2 네거티브 포토레지스트 패턴을 제거하여 비아 홀 상부에 트랜치를 형성하는 단계 및 상기 비아 홀 하부의 상기 베리어층을 제거한 다음 제 2 메탈라인을 형성하여 듀얼 다마신 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 메탈라인 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 하지층(10) 상부에 제 1 베리어층(12)과 제 1 층간 절연막(14)을 순차적으로 증착한 다음 싱글 다마신(Single Damascene)공정을 이용하여 제 1 층간 절연막(14) 사이에 제 1 메탈라인(Metal Line; 16)을 형성한다. 구체적으로, 상술한 '하지층'이라함은 절연층, 도전층 및 반도체층 중 어느하나를 포함하여 형성된 임의의 구조물층을 의미한다. 제 1 베리어층(12)은 질화막으로 형성하고, 제 1 층간 절연막(14)은 산화막으로 형성하며, 제 1 메탈라인(16)은 구리(Cu)로 형성한다.
제 1 메탈라인(16)이 형성된 전체구조 상부에 제 1 메탈라인(16)의 확산을 막기 위한 하부캐핑(Bottom capping)용 제 2 베리어층(18)을 증착한다. 구체적으로 제 2 베리어층(18)은 질화막을 약 500Å의 두께로 증착된다.
도 1b를 참조하면, 제 2 베리어층(18) 상부에 비아 레벨(Via Level)의 절연막을 형성하기 위하여 네거티브 포토레지스트를 도포한 다음 패터닝 공정을 실시하여 비아 홀이 형성되는 지역의 네거티브 포토레지스트만을 잔류시키는 제 1 네거티브 포토레지스트 패턴(20)을 형성한다. 구체적으로, 회전 도포방식을 이용하여 5000 내지 6000Å의 두께의 네거티브 포토레지스트를 도포한다. 다음으로 비아 마 스크를 이용한 노광과 현상 공정을 실시하여 비아 홀(24)이 형성될 영역에만 포토레지스트를 잔류시키고 나머지 영역의 제 2 베리어층(18)을 개방하는 제 1 네거티브 포토레지스트 패턴(20)을 형성한다. 일반적으로 포토레지스트 물질은 후속 식각공정을 수행하지 않고, 분자 무게(Molecular Weight)가 작아 마스크의 모서리 부분이 거칠어지는 현상을 최소화할 수 있다.
도 1c를 참조하면, 제 1 네거티브 포토레지스트 패턴(20)에 의해 노출된 제 2 베리어층(18) 상부에 선택적 LPD(Liquid Phase Deposition)방법을 이용하여 제 2 층간 절연막(22)을 형성한다. 구체적으로, 붕산(Boric Acid; H3BO3)이 첨가된 25 내지 35℃ 온도의 과포화된 플루오르화 규산(Hydrofluosilicic Acid; H2SiF6) 수용액에 상기 제 1 네거티브 포토레지스트 패턴(20)이 형성된 기판을 침적하여 제 1 네거티브 포토레지스트 패턴(20)이 형성되지 않고 노출된 제 2 베리어층(18) 상부에 선택적으로 4000 내지 5000Å두께의 제 2 층간 절연막(22)을 증착한다. 실리콘 이산화물(Silicon Dioxide)의 LPD 메커니즘은 다음과 같다.
H2SiF6 + 2H2O <-> SiO2 + HF
H3BO3 + 4Hf <-> BF4- + H3O+ + 2H2O
즉, H2SiF6에 2H2O를 첨가하게 되면 SiO2와 HF가 생성된다. 이로써 SiO2는 노출된 제 2 베리어층 상부에 층착된다. 한편, SiO2와 너거티브 포토레지스트 패턴을 식각할 수 있는 HF를 분해하기 위해 H3BO3을 상기 H2SiF6에 20 내지 30%정도 첨가하면 포토레지스트의 선택비 및 증착 속도가 높아진다. 이로써, 플라즈마에 의한 방법이 아닌 상온에서 침적 방법에 의해 제 2 층간 절연막(22)을 증착함으로써 플라즈마에 의한 데미지 발생을 방지할 수 있다.
도 1d를 참조하면, 바이어스드 O2 플라즈마(Biased O2 Plasma)를 이용하여 제 1 네거티브 포토레지스트 패턴(20)을 제거하여 비아 홀(24)을 형성하고, 동시에 바이어스 파워(Bias Power)에 의한 스퍼터링(Sputtering) 효과를 크게 하여 비아 홀(24) 상단부에 간면(Faceting)을 유발(즉, 비아 홀(24) 상부의 제 2 층간 절연막(22)의 일부를 식각)한다(도 1d의 A참조). 구체적으로, 100 내지 200mT의 압력, 1800 내지 2000와트의 소스 파워와 300 내지 500와트의 바이어스 파워를 가한 상태에서 200 내지 300sccm의 O2를 이용하여 제 1 네거티브 포토레지스트 패턴(20)을 제거한다. 이로써, 비아 홀(24) 상단부에 간면(즉, 굴곡을 유발시킴)을 유발함으로써 후속 공정의 스텝 커버리지를 향상할 수 있어 비하 저항을 개선할 수 있다. 또한 비아 홀(24) 형성을 위한 고선택비의 식각공정 및 폴리머를 제거하기 위한 세정공정을 수행하지 않게 됨으로써 공정의 단순화를 가져올 수 있다. 상술한 식각공정과 세정공정을 실시하지 않음으로써, 유전율이 높은 식각 정지층(Si3N4<k=~7.0>, SiC<k=4.5>)을 형성하지 않음으로써, 인터 커패시턴스 증가에 따른 소자 특성 악화를 막을 수 있다. 상술한 네거티브 포토레지스트 패턴과 선택적 LPD 증착 방법은 종래의 층간 절연막을 형성한 다음 층간 절연막의 일부를 제거하여 비아 홀을 형성 하던 기술과 달리 비아 홀이 형성될 영역에 네거티브 포토레지스트 패턴(비아 홀이 될 영역)을 형성한 다음 네거티브 포토레지스트 패턴 사이에 선택적 LPD 방법을 이용하여 층간 절연막을 형성하는 기술이다.
도 1e를 참조하면, 비아 홀(24)이 형성된 전체 구조상부에 네거티브 포토레지스트를 도포하여 비아 홀(24)을 매립하고, 패터닝 공정을 실시하여 제 2 층간 절연막(22)의 일부를 노출시키는 제 2 네거티브 포토레지스트 패턴(26)을 형성한다. 구체적으로, 네거티브 포토레지스트를 회전 도포방식을 이용하여 7000 내지 8000Å 두께로 코팅한다. 그리고 제 2 메탈라인을 형성하기 위한 트랜치용 마스크를 이용한 노광 및 현상공정을 실시하여 제 2 층간 절연막(22)의 일부를 노출시키는 제 2 네거티브 포토레지스트 패턴(26)을 형성한다. 제 2 네거티브 포토레지스트 패턴(26)의 형상이 수직적인 형상이 되도록 알카리처리를 실시한다.
도 1f를 참조하면, 제 2 네거티브 포토레지스트 패턴(26)에 의해 노출된 제 2 층간 절연막(22) 상부에 선택적 LPD(Liquid Phase Deposition)방법을 이용하여 제 3 층간 절연막(28)을 형성한다. 구체적으로, 제 3 층간 절연막(28)은 3000 내지 5000Å 두께의 SiO2를 이용하여 형성한다. 이로써 트랜치 형성을 위한 식각 및 세정공정을 실시하지 않음으로써, 공정을 단순화할 수 있고, 플라즈마 데미지 발생을 방지할 수 있다.
도 1g를 참조하면, 마이크로웨이브 다운스트림(Microwave Downstream)을 이용한 O2 플라즈마로 제 2 네거티브 포토레지스트 패턴(26)을 제거하여 비아 홀(24) 상부에 트랜치(30)를 형성한다. 구체적으로, 1500 내지 1800와트의 소스 파워와 플라즈마에 의해 분해된 산소기(Oxygen Radical)의 반응성을 높이기 위해 100 내지 200℃의 온도하에서 200 내지 300sccm의 O2를 이용하여 제 2 네거티브 포토레지스트 패턴(26)을 제거한다.
다음으로, 하부의 제 1 메탈라인(16)과의 연결을 위해 비아 홀(24) 하부의 제 2 베리어층(18)을 플라즈 건식 식각방법을 이용한 전면식각을 실시하여 제거한다.
구체적으로, 제 2 베리어층(18)을 제거하기 위한 전면식각 공정은 제 2 베리어층(18)과 제 2 및 제 3 층간 절연막(22 및 28)과의 식각 선택비가 1.5 : 1 내지 2 : 1 인 식각조건과 제 1 메탈라인(16)이 노출되었을 때 백 스퍼터링(Back Sputtering)에 의한 메탈베일(Veil)을 최소화하는 식각조건으로 실시한다.
식각 장비로는 미디엄 이온 덴시티(Medium ion density)가 1E10 내지 1E11/㎤을 갖는 장비를 사용하여, 50 내지 70mT의 압력, 800 내지 1200와트의 소스파워와 200 내지 300와트의 바이어스 파워를 가한 상태에서 수행된다. 공급가스로는 50 내지 80sccm의 CF4, 10 내지 20sccm의 CHF3, 10 내지 20sccm의 O2 및 400 내지 600sccm의 Ar을 사용하여 식각을 실시한다.
도 1h를 참조하면, 상술한 식각공정시 발생하는 폴리머를 제거하기 위한 세정공정을 실시한 다음 금속의 확산을 방지하는 얇은 장벽층(미도시)을 형성한다. 전체 구조 상부에 메탈층을 증착한 다음 제 3 층간 절연막(18)을 정치층으로 하는 CMP 공정을 실시하여 제 2 메탈라인(32)을 형성함으로써 듀얼 다마신 패턴을 형성한다.
상술한 바와 같이, 본 발명은 선택적 LPD공정을 이용하여 층간 절연막을 형성하고, 네거티브 포토레지스트를 이용하여 비아 홀과 트랜치를 형성함으로써 플라즈마를 이용한 층간 절연막 증착, 식각 및 세정공정의 단계를 줄임으로 인해 공정의 단순화와 플라즈마 데이지 발생을 제거할 수 있다.
또한, 식각 정지층 형성 공정이 수행되지 않음으로 인해 공정 단순화를 할 수 있다.
또한, 듀얼 다마신 패턴간의 밀집도차에 의한 듀얼 다마신 패턴의 형상이 왜곡되는 현상을 방지할 수 있다.
또한, 비아 식각시 종횡비를 낮게 함으로써 식각조건 설정을 유리하게 할 수 있다.
또한, 비아 홀 형성 후 비아 홀의 상단부를 간면으로 형성시킴으로써 비하저항을 개선할 수 있다.
또한 층간 절연막보다 높은 유전율의 식각 정지층을 형성하지 않음으로써 기생정전용량을 감소시킬 수 있다.

Claims (9)

  1. 제 1 메탈라인이 형성된 하지층 상에 베리어층을 형성하는 단계;
    비아 홀이 형성되는 상기 베리어층 상부에 제 1 네거티브 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 베리어층 상부에 선택적 LPD 방법을 이용하여 제 1 층간 절연막을 증착하는 단계;
    상기 제 1 네거티브 포토레지스트 패턴을 제거하여 비아 홀을 형성하는 단계;
    트랜치가 형성되는 전체구조 상부에 제 2 네거티브 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 제 1 층간 절연막 상부에 상기 선택적 LPD 방법을 이용하여 제 2 층간 절연막을 증착하는 단계;
    상기 제 2 네거티브 포토레지스트 패턴을 제거하여 비아 홀 상부에 트랜치를 형성하는 단계; 및
    상기 비아 홀 하부의 상기 베리어층을 제거한 다음 제 2 메탈라인을 형성하여 듀얼 다마신 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 네거티브 포토레지스트 패턴의 두께는 5000 내지 6000Å으로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 네거티브 포토레지스트 패턴의 두께는 7000 내지 8000Å으로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 선택적 LPD 방법은 붕산(H3BO3)이 첨가된 25 내지 35℃ 온도의 과포화된 플루오르화 규산(H2SiF6) 수용액에 상기 제 1 및 제 2 네거티브 포토레지스트 패턴이 형성된 기판을 침적하여 상기 제 1 및 제 2 네거티브 포토레지스트 패턴이 형성되지 않고 노출된 영역 상부에 선택적 층간 절연막을 증착하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 비아 홀 상부에 O2 플라즈마를 이용하여 간면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
  8. 제 1 항에 있어서,
    상기 비아 홀 하부의 상기 베리어층 제거는 상기 베리어층과 상기 제 1 및 제 2 층간 절연막과의 식각 선택비가 1.5 : 1 내지 2 : 1 인 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
  9. 제 1 항에 있어서,
    상기 비아홀 하부의 상기 베리어층 제거는 미디엄 이온 덴시티가 1E10 내지 1E11/㎤인 장비를 사용하여, 50 내지 70mT의 압력, 800 내지 1200와트의 소스파워와 200 내지 300와트의 바이어스 파워를 가한 상태에서50 내지 80sccm의 CF4가스, 10 내지 20sccm의 CHF3가스, 10 내지 20sccm의 O2가스 및 400 내지 600sccm의 Ar가스를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 메탈 라인 형성 방법.
KR1020020037344A 2002-06-29 2002-06-29 반도체 소자의 메탈 라인 형성 방법 KR100875027B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020037344A KR100875027B1 (ko) 2002-06-29 2002-06-29 반도체 소자의 메탈 라인 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020037344A KR100875027B1 (ko) 2002-06-29 2002-06-29 반도체 소자의 메탈 라인 형성 방법

Publications (2)

Publication Number Publication Date
KR20040002007A KR20040002007A (ko) 2004-01-07
KR100875027B1 true KR100875027B1 (ko) 2008-12-19

Family

ID=37313736

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020037344A KR100875027B1 (ko) 2002-06-29 2002-06-29 반도체 소자의 메탈 라인 형성 방법

Country Status (1)

Country Link
KR (1) KR100875027B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
KR19990052529A (ko) * 1997-12-22 1999-07-15 윤종용 반도체소자의 도전 라인 형성방법
JP2000208521A (ja) * 1999-01-08 2000-07-28 Seiko Epson Corp 半導体装置の配線形成方法
KR20010017560A (ko) * 1999-08-12 2001-03-05 윤종용 이중 다마신 구조 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
KR19990052529A (ko) * 1997-12-22 1999-07-15 윤종용 반도체소자의 도전 라인 형성방법
JP2000208521A (ja) * 1999-01-08 2000-07-28 Seiko Epson Corp 半導体装置の配線形成方法
KR20010017560A (ko) * 1999-08-12 2001-03-05 윤종용 이중 다마신 구조 형성 방법

Also Published As

Publication number Publication date
KR20040002007A (ko) 2004-01-07

Similar Documents

Publication Publication Date Title
US7611986B2 (en) Dual damascene patterning method
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
US20050079706A1 (en) Dual damascene structure and method
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
US6355572B1 (en) Method of dry etching organic SOG film
US20100173491A1 (en) Method of manufacturing a semiconductor device
US20080122107A1 (en) Poly silicon hard mask
KR100875027B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR20000044892A (ko) 반도체 소자의 금속 배선 형성 방법
KR100909175B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100875026B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR100900680B1 (ko) 반도체 소자의 제조 방법
EP1646083B1 (en) Alternative dual damascene patterning approach
KR20010059540A (ko) 반도체 소자의 금속배선 형성방법
KR100447322B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR100483202B1 (ko) 반도체 소자의 제조 방법
KR100436770B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR100914391B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100460745B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100875028B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR20100076457A (ko) 반도체 장치 제조방법
KR100539153B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100481382B1 (ko) 반도체 소자의 제조 방법
KR100413496B1 (ko) 반도체 소자의 금속배선 형성방법
KR100481889B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181120

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191119

Year of fee payment: 12