KR100413496B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 배선간의 캐패시턴스를 줄여서 소자의 특성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 확산 방지막을 형성하는 단계와, 상기 제 1 확산 방지막상에 폴리머 계열의 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 산화막을 형성하는 단계와, 상기 산화막 및 제 1 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 베리어 금속막 및 구리 박막을 형성하는 단계와, 상기 산화막의 표면이 노출되도록 전면에 평탄화 공정을 실시하여 상기 트랜치 내부에 구리 배선을 형성하는 단계와, 상기 산화막 및 제 1 절연막을 제거하는 단계와, 상기 구리 배선을 포함한 전면에 폴리머 계열의 제 2 절연막을 형성하는 단계와, 상기 구리 배선의 표면이 노출되도록 전면에 평탄화 공정을 실시하는 단계와, 상기 구리 배선을 포함한 반도체 기판의 전면에 제 2 확산 방지막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 이웃한 금속배선간의 캐패시턴스(capacitance)를 줄이는데 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 CMOS 로직 디바이스의 스피드 증가는 주로 게이트 길이 감소에의한 게이트 지연 시간을 줄이는 것에 의존하여 왔으나 집적화 될수록 BEOL(Back End Of Line)의 금속화에 의해 RC 지연이 디바이스 스피드를 좌우하게 된다.
이러한 RC 지연을 줄이기 위해 저항이 낮은 구리(Cu)를 메탈(metal)로 적용하고, 절연 물질로는 Low-k 물질(k가 2.7이하)을 사용하여 비아 홀(via hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(dual damascene) 방법을 사용하고 있다.
한편, 상기 듀얼 다마신을 형성하는 방법은 여러 가지가 있다.
이 중에서 Low-k 물질을 선택적으로 플라즈마 식각하여 비아 홀과 트랜치(trench)를 형성하고, 크리닝(cleaning)을 실시한 후 구리를 매립한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 플라즈마 식각시 사용되는 산소(Oxygen)로 인하여 Low-k 물질의 탄소 고갈(Carbon depletion)이 발생하고, 크리닝시 케미칼(chemical)의 어택(attack)으로 인하여 배선과 배선 사이의 캐패시턴스가 증가시켜서 소자의 성능을 저하시킨다.
둘째, 구리 매립시 즉, 일렉트로 프레이팅(electro plating)을 이용하여 증착한 후 어닐링(annealing)을 실시하여 구리의 재결정화 공정을 실시한다. 이때 구리 또는 구리 베리어층과 Low-k 물질간의 계면 반응으로 인하여 Low-k 물질에 보이드(void)가 발생하여 소자의 특성을 악화시킨다.
셋째, Low-k 물질의 열화에 대한 우려로 인하여 Low-k 물질의 식각 및 레지스트 제거 조건 설정이 어렵다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 배선간의 캐패시턴스를 줄여서 소자의 특성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 질화막
23 : 제 1 절연막 24 : 산화막
25 : 포토레지스트 26 : 베리어 금속막
27 : 구리 박막 28 : 제 2 절연막
29 : 제 2 질화막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 확산 방지막을 형성하는 단계와, 상기 제 1 확산 방지막상에 폴리머 계열의 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 산화막을 형성하는 단계와, 상기 산화막 및 제 1 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 베리어 금속막 및 구리 박막을 형성하는 단계와, 상기 산화막의 표면이 노출되도록 전면에 평탄화 공정을 실시하여 상기 트랜치 내부에 구리 배선을 형성하는 단계와, 상기 산화막 및 제 1 절연막을 제거하는 단계와, 상기 구리 배선을 포함한 전면에 폴리머 계열의 제 2 절연막을 형성하는 단계와, 상기 구리 배선의 표면이 노출되도록 전면에 평탄화 공정을 실시하는 단계와, 상기 구리 배선을 포함한 반도체 기판의 전면에 제 2 확산 방지막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(21)상에 확산 방지막으로 제 1 질화막(22)을 형성하고, 상기 제 1 질화막(22)상에 제 1 절연막(23)을 형성한다.
여기서 상기 제 1 질화막(22)은 구리 확산 방지막으로서 300 ~ 500Å 두께로 형성하고, 상기 제 1 절연막(23)은 저유전율화를 위해 Low-k 물질로 산소(O2), 질소(N2) 가스(gas)로 식각이 가능한 유기계 절연막인 폴리머 계열의 물질(예를 들면, SiLK)을 회전 도포 방법을 이용하여 3000 ~ 5000Å 두께로 형성한다.
이어, 상기 제 1 절연막(23)상에 PE-CVD법으로 산화막(24)을 형성하고, 상기 산화막(24)상에 포토레지스트(25)를 도포한다.
여기서 상기 산화막(24)은 300 ~ 500Å 두께로 형성한다.
도 1b에 도시한 바와 같이, 노광 및 현상 공정으로 포토레지스트(25)를 패터닝하고, 상기 패터닝된 포토레지스트(25)를 마스크로 이용한 플라즈마 식각으로 상기 산화막(24) 및 제 1 절연막(23)을 제거하여 산화막 패턴(24a) 및 제 1 절연막 패턴(23a)을 형성하여 트랜치를 형성한다.
여기서 상기 플라즈마 식각은 CF4/O2/Ar 혼합 가스를 이용하여 상기 산화막(24)을 식각한 후 계속해서 폴리머 계열의 제 1 절연막(23)을 식각한다.
한편, 상기 제 1 절연막(23)은 다량의 탄소(Carbon) 성분을 포함하고 있으므로 이때 산소 플라즈마 만으로 식각하게 되면 측벽에 유기막이 산소계 활성종에 의해 산화되어 열화층이 크게 후퇴되어 배선의 형성을 어렵게 한다.
그러므로 상기 제 1 절연막(23) 식각시 식각 가스로 질소(N2)를 첨가하면 식각 후의 측벽이 산화를 최소화하고 플라즈마 중의 활성종과 유기막의 반응성이 낮아져 이방성 가공에 높은 이온 에너지도 필요하지 않고 하드 마스크의 부식(erosion)도 일어나지 않지만 식각 비가 늦다.
따라서 식각 비 증가를 위해 H2또는 NH3을 첨가하여 O2/N2/NH3또는 N2/H2가스를 이용하여 식각을 진행하여 폴리머 계열의 제 1 절연막(23)의 열화를 최소화한다.
한편, 상기 식각 공정에 의해 포토레지스트(25)가 모두 제거되어 별도의 제거 공정은 생략된다.
도 1c에 도시한 바와 같이, 상기 산화막 패턴(24a)을 포함한 반도체 기판(21)의 전면에 베리어 금속막(26)을 형성하고, 상기 베리어 금속막(26)상에 일렉트로 플레이팅으로 구리 박막(27)을 증착한다.
여기서 상기 베리어 금속막(26)은 TiN 또는 TaN 등을 사용한다.
도 1d에 도시한 바와 같이, 상기 산화막 패턴(24a)의 표면이 노출되도록 상기 구리 박막(27)의 전면에 평탄화 공정을 실시하여 상기 트랜치의 내부에 구리 배선(27a)을 형성한다.
도 1e에 도시한 바와 같이, 상기 산화막 패턴(24a) 및 제 1 절연막 패턴(23a)을 제거한다.
여기서 상기 산화막 패턴(24a)은 CHF3/CF4/O2의 혼합 가스를 이용한 플라즈마 식각으로 제거함으로서 구리 박막(27)과 산화막(24)간의 높은 선택비로 인하여 식각에 따른 구리 박막(27)의 손실을 최소화한다.
이때 상기 식각 장비로는 Medium Ion Density(1 ×10<1>ion/㎤)를 갖는 장비를 사용하고, 압력은 50 ~ 70mT에서 진행하며 소오스 파워는 800 ~ 1200Watt를, 바이어스 파워(Bias power)는 200 ~ 300Watt를 가스 플로우는 CHF3이 10 ~ 20sccm, CF4가 50 ~ 80sccm, O2가 10 ~ 20sccm이다.
그리고 상기 제 1 절연막(23)은 산소 플라즈마 방법을 이용하여 제거한다.
한편, 상기 제 1 절연막(23) 식각시 산소 레디칼에 의한 구리 배선(27a)의 산화를 최소화하기 위하여 N2가스를 첨가하여 구리 배선(27a) 표면의 산화막 형성을 최소화하고 다음으로 암모늄 플루오르(Ammonium fluoride) 계열의 케미컬을 이용하여 구리 배선(27a)상에 형성된 자연 산화막 및 폴리머 잔류물을 제거한다.
도 1f에 도시한 바와 같이, 상기 구리 배선(27a)을 포함한 반도체 기판(21)의 전면에 유기계 절연막인 폴리머 계열의 제 2 절연막(28)을 3000 ~ 5000Å 두께로 형성한다.
여기서 상기 제 2 절연막(28)은 회전 도포법으로 형성한다.
도 1g에 도시한 바와 같이, 상기 구리 배선(27a)의 표면이 노출되도록 상기 제 2 절연막(28)의 전면에 CMP 공정을 실시하여 평탄화용 제 2 절연막(28a)을 형성한다.
이어, 상기 평탄화용 제 2 절연막(28a)을 포함한 반도체 기판(21)의 전면에 구리 확산 방지용 제 2 질화막(29)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
첫째, 기존의 플라즈마 식각시 사용되는 산소로 인하여 절연막의 탄소 결핍이 발생하고 크리닝시 케미컬의 어택이 발생된 절연막을 제거하고 다시 회전 도포방법을 이용하여 새로운 절연막을 증착함으로서 배선간의 캐패시턴스를 증가에 따른 소자 특성 저하를 방지할 수 있다.
둘째, 절연막의 열화에 대한 우려로 인한 절연막 식각 및 포토레지스트의 제거 조건 설정이 용이하다.
셋째, 절연막으로서 저유전율 갖는 폴리머 계열의 절연막을 사용함으로서 이웃하는 배선간의 캐패시턴스를 줄여 디바이스의 성능을 향상시킬 수 있다.
Claims (9)
- 반도체 기판상에 제 1 확산 방지막을 형성하는 단계;상기 제 1 확산 방지막상에 폴리머 계열의 제 1 절연막을 형성하는 단계;상기 제 1 절연막상에 산화막을 형성하는 단계;상기 산화막 및 제 1 절연막을 선택적으로 제거하여 트랜치를 형성하는 단계;상기 트랜치를 포함한 반도체 기판의 전면에 베리어 금속막 및 구리 박막을 형성하는 단계;상기 산화막의 표면이 노출되도록 전면에 평탄화 공정을 실시하여 상기 트랜치 내부에 구리 배선을 형성하는 단계;상기 산화막 및 제 1 절연막을 제거하는 단계;상기 구리 배선을 포함한 전면에 폴리머 계열의 제 2 절연막을 형성하는 단계;상기 구리 배선의 표면이 노출되도록 전면에 평탄화 공정을 실시하는 단계;상기 구리 배선을 포함한 반도체 기판의 전면에 제 2 확산 방지막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막 및 제 1 절연막은 CF4/O2/Ar 혼합 가스를 이용한 플라즈마 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서, 상기 제 1 절연막을 식각할 때 식각 가스로 질소(N2)를 첨가하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 3 항에 있어서, 상기 제 1 절연막을 식각할 때 H2또는 NH3을 첨가한 O2/N2/NH3또는 N2/H2가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 산화막은 CHF3/CF4/O2의 혼합 가스를 이용한 플라즈마 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 5 항에 있어서, 상기 산화막을 제거하기 위한 식각 장비의 압력은 50 ~ 70mT에서 진행하며 소오스 파워는 800 ~ 1200Watt를, 바이어스 파워(Bias power)는 200 ~ 300Watt를 가스 플로우는 CHF3이 10 ~ 20sccm, CF4가 50 ~ 80sccm, O2가 10 ~ 20sccm의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 산소 플라즈마 방법을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 7 항에 있어서, 상기 제 1 절연막 제거시 N2가스를 첨가하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 회전 도포법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| KR19990088513A (ko) * | 1998-05-28 | 1999-12-27 | 가네꼬 히사시 | 저유전율막의열화를감소시킬수있는반도체장치및그제조방법 |
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2001
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