KR20040058944A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20040058944A
KR20040058944A KR1020020085463A KR20020085463A KR20040058944A KR 20040058944 A KR20040058944 A KR 20040058944A KR 1020020085463 A KR1020020085463 A KR 1020020085463A KR 20020085463 A KR20020085463 A KR 20020085463A KR 20040058944 A KR20040058944 A KR 20040058944A
Authority
KR
South Korea
Prior art keywords
film
copper
active metal
interlayer insulating
layer
Prior art date
Application number
KR1020020085463A
Other languages
English (en)
Other versions
KR100476707B1 (ko
Inventor
김형준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0085463A priority Critical patent/KR100476707B1/ko
Publication of KR20040058944A publication Critical patent/KR20040058944A/ko
Application granted granted Critical
Publication of KR100476707B1 publication Critical patent/KR100476707B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 금속막을 통해 CMP 공정시 구리의 환원 속도를 증가시킴으로서 오버 폴리싱 마진이 넓어지고, 웨이퍼 내 구리 배선의 균일도를 향상시킬 수 있으며, 다싱이나 산화막 침식등 구리 상부에서의 금속 잔류물이 남게 되는 근본적인 원인을 줄일 수 있어서, 공정의 정밀도를 크게 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 구리 배선의 평탄화 공정시 구리의 연마속도를 줄여 구리의 디싱과 산화막 침식을 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 메탈 라인(Metal Line)은 알루미늄(Al)배선에서 구리(Cu)배선으로 변경되고 있다. 이는 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metallization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.
상술한 듀얼 다마신 공정은 구리 도금후 화학 기계적 연마공정(Chemical Mechanical Polishing; CMP)을 실시하여 배선간 금속을 모두 제거함으로서 최종적으로 금속배선을 형성하게 된다. CMP 공정중 배선간의 구리를 제거하는 동안 단차 또는 불균일한 연마에 의해 배리어 금속이 먼저 노출된 지역은 다른 지역의 구리를 제거하는 동안 오버 폴리싱(Over Polishing)에 의해 구리 디싱과 산화막 침식이 커지게 되기 때문에 웨이퍼 내 구리 배선간의 두께 차이를 유발하게 된다. 이로써 구리를 이용한 금속배선의 전기적 신뢰성을 떨어뜨리게 되는 등의 많은 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 배리어 금속이 노출되는 시점에서 구리의 연마 속도를 저하시킴으로써 웨이퍼 상에 형성되는 구리 배선을 동일하게 평탄화할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하부 금속배선
14, 18 : 식각 정지막 28 : 배리어막
16, 20 : 층간 절연막 22 : 활성 금속막
24 : 비아홀 26 : 트렌치
30 : 감광막 패턴 32 : 구리막
본 발명에 따른 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 구리막 보다 전기 화학적으로 액티브한 활성 금속막을 형성하는 단계와, 상기 활성 금속막 및 상기 층간 절연막을 패터닝 하여 트렌치를 형성하는 단계와, 전체 구조상에 단차를 따라 배리어막을 형성하는 단계와, 상기 활성 금속막 상의 상기 배리어막을 식각하는 단계와, 전체 구조 상부에 상기 트렌치를 매립하도록 구리막을 형성하는 단계 및 화학 기계적 연마를 이용한 평탄화 공정을 실시하여 상기 층간 절연막 상의 상기 활성 금속막, 상기 베리어막 및 상기 구리막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(접합부, 하부금속배선; 12)가 형성된 반도체 기판(10) 상에 제 1 식각정지막(14), 제 1 층간 절연막(16), 제 2 식각정지막(18), 제 2 층간 절연막(20) 및 활성 금속막(22)을 순차적으로 형성한다.
구체적으로, 제 1 식각정지막(14)은 식각 선택비를 확보할 목적 뿐만 아니라 반도체 기판(10)과 기판상에 형성된 여러 요소를 보호하고, 확산을 방지하기 위해 질화막 계열의 물질막으로 형성한다. 제 1 및 제 2 층간 절연막(16 및 20)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD)을 이용하여 형성하거나, 회전도포 방식을 이용하여 형성한다. 제 1 층간 절연막(16)의 일부를 제거하여 비아홀을 형성하고, 제 1 층간 절연막(16)을 식각한 상부의 제 2 층간 절연막(18)의 일부를 제거하여 금속 배선용 트렌치를 형성한다. 이에 한정되지 않고, 듀얼 다마신 패턴의 금속 배선을 형성하기 위한 다양한 목적을 갖는 다양한 형태의 절연막을 이용하고, 저유전율을 갖는 인터 메탈 유전체(Inter Metal Dielectric; IMD)막을 사용하여 제 1 및 제 2 층간 절연막(16 및 20)을 형성할 수 있다.
제 2 식각정지막(18)은 제 2 층간 절연막(20)을 식각하여 트렌치를 형성할경우 트렌치의 깊이를 제어할 수 있고, 하부에 형성된 구조물(제 1 층간 절연막; 14)이 식각되는 것을 방지한다. 활성 금속막(22)은 구리 배선 평탄화 공정시 동일한 환경에서 구리와 함께 노출되었을 경우 구리의 환원 속도를 증가시켜 구리의 연마 속도를 저하시킬 수 있는 물질막으로서 알루미늄(Al)막, Ti막 및 TiN막으로 형성한다. 즉, 구리막과 함께 동일한 부식 환경에 놓여있을 때 전기화학적으로 액트브한 금속(활성 금속막)은 산화되려는 경향이 있고, 상대적으로 덜 액티브한 금속(즉, 구리막)은 환원되려는 경향이 있게 된다. 이때 활성 금속막이 구리막 보다 액티브하다고 지칭한다. 이러한, 활성 금속막(액티브한 금속)은 전기음성도가 구리막에 비해 상대적으로 크다.
활성 금속막(22)을 제 2 층간 절연막(20) 상에 형성하기 위하여 활성 금속막(22)과 제 2 층간 절연막(20) 사이에 접착성이 좋은 접착막(미도시)을 증착할 수도 있다.
도 1b를 참조하면, 감광막을 도포한 다음 비아홀 마스크를 이용한 사진 식각 공정을 실시하여 활성 금속막(22) 상부에 제 1 감광막 패턴(미도시)을 형성한다. 상기 제 1 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 활성 금속막(22), 제 2 층간 절연막(20), 제 2 식각정지막(18) 및 제 1 층간 절연막(16)을 순차적으로 제거하여 비아홀(24)을 형성한다. 상기 제 1 감광막 패턴을 제거한 다음 전체 구조 상부에 감광막을 도포한다. 트렌치 마스크를 이용한 사진 식각 공정을 실시하여 제 2 감광막 패턴(미도시)을 형성한다. 상기 제 2 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 활성 금속막(22)과 제 2 층간 절연막(20)을제거하여 비아홀(24) 상부에 상부 금속배선용 트렌치(26)를 형성하고, 상기 제 2 감광막 패턴을 제거한다. 식각공정시 제 2 식각정지막(18)에 대한 제 2 층간 절연막(20)의 식각 선택비를 높게 하여 활성 금속막(22)과 제 2 층간 절연막(20) 만이 식각되도록 한다. 이는 제 2 식각정지막(18)을 통해 상부 금속 배선용 트렌치(26)의 깊이를 조절할 수 있다.
이에 한정되지 않고, 다양한 형태의 공정을 통해 비아홀(24)과 트렌치(26)로 구성된 듀얼 다마신 패턴을 형성한다. 패터닝 공정을 통해 트렌치를 먼저 형성한 다음 비아홀을 형성할 수도 있고, 비하 홀 형성시 패터닝 공정의 단차를 없애기 위해 반사 방지막으로 그 내부를 도포할 수도 있다. 또한, 제 1 및 제 2 층간 절연막과 식각 정지막을 형성하지 않고 단일의 절연막을 증착하여 듀얼 다마신 패턴을 형성할 수도 있다.
도 1c를 참조하면, 비아홀(24) 하부에 노출된 제 1 식각정지막(14)을 제거한 다음 전체 구조 상부에 그 단차를 따라 구리의 확산을 방지하기 위한 도전성 배리어막(28)을 형성한다. 활성 금속막(22) 상부에 형성된 배리어막(28)을 식각한다.
구체적으로, 배리어막(28)은 Ta막, TaN막, TiN막, WN막, W-Si-N막 및 Ti-Si-N막 중 적어도 어느 하나의 막으로 형성한다. 전체 구조 상부에 감광막을 도포한 다음, 트렌치(26) 형성과 반대 되는 식각 마스크를 사용한 사진 식각공정을 실시하여 트렌치(26) 상부에만 감광막이 잔류되도록 하는 제 3 감광막 패턴(30)을 형성한다. 제 3 감광막 패턴(30)을 식각 마스크로 하는 식각공정을 실시하여 활성 금속막(22) 상부의 배리어막(28)을 식각한다. 이에 한정되지 않고, 다양한 형태의감광막 패턴을 형성하여 활성 금속막(22) 상부에 형성된 배리어막(28)을 제거할 수 있다. 감광막을 이용하여 듀얼 다마신 패턴을 매립한 다음 식각공정을 실시하여 배리어막을 제거할 수도 있고, 미세 패턴 이외의 지역만을 노출하는 감광막 패턴을 형성하여 미세 패턴 이외의 지역의 배리어막을 제거할 수도 있다.
도 1d를 참조하면, 제 3 감광막 패턴(30)을 제거한 다음 구리막(32)을 이용하여 듀얼 다마신 패턴을 매립한다. 구체적으로, 전체 구조상에 단차를 따라 구리 씨드층(미도시)을 증착한다. 금속 도금 방법을 이용하여 구리 도금층을 형성한다. 금속 도금 방법으로는 전해 도금법 및 무전해 도금법을 이용하여 상기 씨드층 상에 구리막을 형성한다.
도 1e 및 도 1f를 참조하면, 구리막을 치밀화 하기 위한 어닐 공정을 실시한 다음 CMP를 이용한 평탄화 공정을 실시하여 활성 금속막(22) 상에 형성된 구리막(32)을 제거하고, 제 2 층간 절연막(20) 상에 형성된 활성 금속막(22)을 제거한다. CMP를 이용한 연마 공정중 배리어막(28)이 노출되는 시점에서 활성 금속막(22)도 함께 노출되어 구리막(32)과 활성 금속막(22)간의 갈바닉 효과에 의해 구리의 환원이 가속화 된다. 활성 금속막(22) 상의 구리막(32)을 완전히 제거한 다음 제 2 층간 절연막(20) 상의 활성 금속막(22)을 제거하여 구리 배선을 평탄화 한다.
슬러리는 구리막 연마용과 활성 금속막 및 배리어 금속막 연마용 두가지노 나누어 사용된다. 구리막 연마용으로 먼저 활성 금속막 또는 배리어 금속막 상의 구리가 잔류하지 않도록 연마공정을 진행한 다음, 슬러리를 활성 금속막 및 배리어금속막용으로 변경하여 활성 금속막 및 베리어 금속막을 제거한다. 또는, 본 발명의 활성 금속막으로 사용되는 알루미늄, Ti 및 TiN은 구리막 연마용 슬러리를 이용하여 구리막 제거시 함께 제거할 수 있다.
구체적으로, 구리보다 전기 화학적으로 액티브한 금속을 사용하였을 경우 두 금속이 동일한 환경에 노출되었을 때 구리의 환원속도가 증가하게 된다. Al -> Al3+ +3e- 가 되어 산화반응이 가속화 되고, Cu2+ +2e- -> Cu 가 되어 환원반응이 가속화됨으로서 전체적인 연마속도가 저하된다. 즉, CMP 공정을 실시할 경우 활성 금속막(22)은 빠른 속도로 산화하는 대신 구리의 환원반응이 가속화 되어 배리어막(28)이 노출되는 시점에서 구리의 연마속도가 저하되는 자기 정지(Self Stopping) 효과가 나타난다. 따라서, 본 발명의 활성 금속막(22)을 형성함으로 인해 구리를 이용한 배선에 있어서, 오버 폴리싱 마진이 넓어짐으로 인해 구리의 디싱과 산화막 침식을 줄일 수 있다. 구리막 제거시 사용하였던 슬러리를 교체하여 활성 금속막(22)과 배리어막(28)을 제거한다. 이에 한정되지 않고 구리막을 제거시 활성 금속막도 한꺼번에 제거할 수 있다. 또한 본 발명의 갈바닉 효과를 이용하여 활성 금속막을 증착한 다음 CMP를 이용한 구리 배선을 평탄화 하기 위한 방법은 다양한 형태의 구리 배선을 형성하기 위한 반도체 제조 공정에 사용될 수 있다.
상술한 바와 같이, 본 발명은 활성 금속막을 통해 CMP 공정시 구리의 환원속도를 증가시킴으로서 오버 폴리싱 마진이 넓어지고, 웨이퍼 내 구리 배선의 균일도를 향상시킬 수 있다.
또한, 다싱이나 산화막 침식등 상위 층에서의 금속 잔류물이 남게 되는 근본적인 원인을 줄일 수 있어서, 공정의 정밀도를 크게 향상시킬 수 있다.

Claims (4)

  1. (a) 반도체 기판 상에 층간 절연막을 형성하는 단계;
    (b) 상기 층간 절연막 상에 구리막 보다 전기 화학적으로 액티브한 활성 금속막을 형성하는 단계;
    (c) 상기 활성 금속막 및 상기 층간 절연막을 패터닝 하여 트렌치를 형성하는 단계;
    (d) 전체 구조상에 단차를 따라 배리어막을 형성하는 단계;
    (e) 상기 활성 금속막 상의 상기 배리어막을 식각하는 단계;
    (f) 전체 구조 상부에 상기 트렌치를 매립하도록 구리막을 형성하는 단계; 및
    (g) 화학 기계적 연마를 이용한 평탄화 공정을 실시하여 상기 층간 절연막 상의 상기 활성 금속막, 상기 베리어막 및 상기 구리막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 화학 기계적 연마를 실시할때 슬러리에 의하여 상기 활성 금속막의 산화 반응이 일어나고, 상기 산화 반응에 의해 상기 구리막의 환원반응이 가속화되어 상기 구리막의 연마속도가 저하되도록 함으로써 상기 구리막이 디싱되는 현상이 억제되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 활성 금속막은 Al막, Ti막 또는 TiN막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 (a) 단계와 상기 (b) 단계 사이에,
    상기 층간 절연막과 상기 활성 금속막 간의 접착을 향상시키기 위한 접착막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2002-0085463A 2002-12-27 2002-12-27 반도체 소자의 제조 방법 KR100476707B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0085463A KR100476707B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0085463A KR100476707B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040058944A true KR20040058944A (ko) 2004-07-05
KR100476707B1 KR100476707B1 (ko) 2005-03-17

Family

ID=37350995

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0085463A KR100476707B1 (ko) 2002-12-27 2002-12-27 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100476707B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703559B1 (ko) * 2005-12-28 2007-04-03 동부일렉트로닉스 주식회사 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101994359B1 (ko) 2018-12-31 2019-06-28 박광용 다기능 전동 소파

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703559B1 (ko) * 2005-12-28 2007-04-03 동부일렉트로닉스 주식회사 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
KR100476707B1 (ko) 2005-03-17

Similar Documents

Publication Publication Date Title
US6071809A (en) Methods for forming high-performing dual-damascene interconnect structures
US6245663B1 (en) IC interconnect structures and methods for making same
US7208404B2 (en) Method to reduce Rs pattern dependence effect
US6841466B1 (en) Method of selectively making copper using plating technology
US7589021B2 (en) Copper metal interconnection with a local barrier metal layer
US6350688B1 (en) Via RC improvement for copper damascene and beyond technology
KR20030027817A (ko) 마스크 층 및 집적 회로 장치의 듀얼 대머신 상호 연결구조물 형성 방법과 집적 회로 장치 상에서 상호 연결구조물을 형성하는 방법
KR20020076810A (ko) 반도체소자의 구리 배선 제조방법
US7485574B2 (en) Methods of forming a metal line in a semiconductor device
KR100476707B1 (ko) 반도체 소자의 제조 방법
JP2006135363A (ja) 半導体装置および半導体装置の製造方法
KR20070005870A (ko) 반도체 소자의 구리 금속배선 형성방법
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20090024854A (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100552811B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100571696B1 (ko) 반도체 소자의 제조 방법
KR101100703B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100475529B1 (ko) 확산방지막 형성방법 및 이를 이용한 반도체 소자의금속배선 형성방법
US20070273027A1 (en) Method of forming dual damascene pattern
KR100784105B1 (ko) 반도체 소자의 제조 방법
KR100284139B1 (ko) 반도체 소자의 텅스텐 플러그 형성 방법
KR100752167B1 (ko) 반도체 소자의 배선 형성방법
KR100274346B1 (ko) 반도체소자의금속배선형성방법
KR100815944B1 (ko) 반도체 소자에 사용되는 구리 배선층을 형성하는 방법
KR100772252B1 (ko) 구리 배선의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080218

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee