KR100475529B1 - 확산방지막 형성방법 및 이를 이용한 반도체 소자의금속배선 형성방법 - Google Patents

확산방지막 형성방법 및 이를 이용한 반도체 소자의금속배선 형성방법 Download PDF

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Abstract

본 발명은 확산방지막 형성방법 및 이를 이용한 반도체 소자의 금속배선 형성방법에 관한 것으로, CVD(Chemical Vapor Deposition) 방식을 이용하여 TiN막을 증착하고, 그 상부에 이온화된 PVD(ionized Physical Vapor Deposition) 방식을 이용하여 Ta막을 증착하여 이중막의 확산방지막을 형성함으로써 100㎚급 이하의 반도체 소자의 초 미세 배선 구조에서 금속배선의 공공(void)이나 결함(defect)없이 금속배선 매립이 가능하며, 이에 따라, 반도체 소자의 신뢰성 및 특성을 안정화시킬 수 있는 확산방지막 형성방법 및 이를 이용한 반도체 소자의 금속배선 형성방법을 개시한다.

Description

확산방지막 형성방법 및 이를 이용한 반도체 소자의 금속배선 형성방법{ Method for forming a diffusion barrier layer and method for forming a metal line using the same in semiconductor device}
본 발명은 확산방지막 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것으로, 특히 100㎚급 이하의 반도체 소자의 초 미세 배선 구조에서 금속배선의 공공(void)이나 결함(defect)없이 금속배선 매립이 가능하도록 하여 반도체 소자의 신뢰성 및 특성을 안정화시킬 수 있는 확산방지막 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것이다.
반도체 소자가 점점 더 고집적화되어감에 따라 금속배선(metal line)을 형성하기 위한 비아(via) 폭(width) 또한 점점 더 좁아지고 있다. 이와 같은 이유로 기존의 물리기상증착(Physical Vapor Deposition; 이하 'PVD'라 함)방식을 이용하여 확산방지막(diffusion barrier layer)형성 공정을 수행할 경우 많은 제약을 받게 된다.
일반적으로, 구리금속 확산방지막은 PVD 방식으로 형성되는 Ta/TaN의 이중막(bilayer)이 널리 이용되고 있다. 최근, 반도체 소자의 고성능화 추세에 따라 0.1㎛ 이하의 고성능 소자에서는 확산방지막의 두께를 최소화해야 할 필요성이 대두되고 있다. 이 때문에 기존의 PVD방식을 이용한 확산방지막 형성공정으로는 많은 제약이 따를 것으로 예상되고 있다. 한편, 저유전율(low k)을 갖는 절연막을 이용한 반도체 소자의 집적화시에는 Ta막을 확산방지막으로 적용할 경우 Ta막과 저유전 절연막이 서로 반응을 일으켜 확산방지막 및 저유전 절연막에 부식 및 침식(degradation) 등이 발생한다. 또한, 질화막 금속계열의 물질과 구리박막과는 접착력(adhesion)이 상대적으로 금속 확산방지막보다는 좋지 않다고 알려져 있다. 이 때문에 저유전 절연막을 이용한 구리/저유전 절연막 집적화시에 적용되는 확산방지막으로는 Ta/TaN의 이중막이 이용되고 있다. 그러나, 스퍼터(sputter)방식을 이용한 100㎚ 이하의 확산방지막의 증착은 스퍼터의 한계상 효과적인 이중막 증착을 구현하기 어렵다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 100㎚급 이하의 반도체 소자의 초 미세 배선 구조에서 금속배선의 공공(void)이나 결함(defect)없이 금속배선 매립이 가능하도록 하는데 그 목적이 있다.
또한, 본 발명은 궁극적으로 반도체 소자의 신뢰성을 향상시키고, 반도체 소자의 특성을 안정화시키는데 다른 목적이 있다.
본 발명의 일측면에 따르면, 비아가 형성된 반도체 기판을 제공하는 단계와, CVD 방식을 이용한 증착공정을 실시하여 상기 비아의 내부면을 따라 TiN막을 증착하는 단계와, 이온화된 PVD 방식을 이용한 증착공정을 실시하여 상기 TiN막 상에 Ta막을 증착하는 단계를 포함하는 것을 특징으로 하는 확산방지막 형성방법을 제공한다.
또한, 본 발명의 다른 측면에 따르면, 싱글 다마신 공정 또는 듀얼 다마신 공정을 실시하여 다마신 패턴이 형성된 반도체 기판을 제공하는 단계와, CVD 방식을 이용한 증착공정을 실시하여 상기 다마신 패턴의 내부면을 따라 TiN막을 증착하는 단계와, 이온화된 PVD 방식을 이용한 증착공정을 실시하여 상기 TiN막 상에 Ta막을 증착하고, 이로 인해 상기 TiN막과 상기 Ta막으로 이루어진 이중막의 확산방지막을 형성하는 단계와, 상기 다마신 패턴을 갭 필링하도록 전체 구조 상부에 금속막을 증착하는 단계와, 상기 금속막을 평탄화하여 상기 다마신 패턴을 매립하도록 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 확산방지막의 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소정의 구조물층(미도시)이 형성된 반도체 기판(102) 상에 층간 절연막(inter layer dielectric; 104)을 증착한다. 이때, 층간 절연막(104)은 SiC, 다공질 실리콘 산화물(SiO2), 불소 함유 실리콘 산화물(SiOF) 또는 불소 함유 산화물 등을 이용한다. 또한, 층간 절연막(104)으로는 SOG(Sping On Glass), USG(Un-doped Silicate Glass) 및 TEOS(TetraEthylOrtho Silicate Glass) 중 어느 하나의 물질을 이용할 수 있다.
그런 다음, 전체 구조 상부에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 식각공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 층간 절연막(104)을 식각하여 비아(106)를 형성한다. 이후, 상기 포토레지스트 패턴은 소정의 스트립공정을 실시하여 제거한다.
도 2를 참조하면, 전체 구조 상부에 대하여 화학적기상증착(Chemical Vapor Deposition; 이하, 'CVD'라 함)방식을 이용한 증착공정을 실시하여 비아(106)의 내부면을 포함한 전체 구조 상부에 질화티타늄(nitride Titanium; 이하, 'TiN'이라 함)(108a)막을 증착한다. 이때, TiN막(108a)은 5 내지 200Å의 두께로 형성한다. 또한, TiN막(108a)에서 질소(nitrogen)의 조성비는 '0.1 ≤x ≤0.8'으로 하는 것이 바람직하다. 한편, TiN막(108a) 대신에 CVD TaN막 또는 CVD WN막을 형성할 수도 있다.
TiN막(108a)을 증착하기 위한 CVD방식은 다음과 같은 순서로 진행된다. 우선, 반도체 기판(102)을 CVD 장비의 챔버 내로 로딩(loading)시킨 후, 반도체 기판(102)을 200 내지 700℃의 온도로 유지시키고, 챔버 내의 압력을 0.5 내지 2Torr로 유지시킨다. 그런 다음, 상기 챔버 내로 TiCl4, TDMAT(Ta(NMe2)4), TDEAT(Ta(NEt2)4) 및 TEMAT(Ta(N(Et)(Me))4)의 전구체(precursor)들 중 어느 하나의 전구체를 0.1초 내지 1분 동안 10 내지 1000sccm의 유량으로 공급한다. 그런 다음, 아르곤(Ar)을 이용한 퍼지(purge) 동작을 0.1초 내지 2분 동안 실시하여 반도체 기판(102)의 상부 표면에 흡착되지 않고 잔류하는 전구체를 챔버의 외부로 배출시킨다. 그런 다음, 챔버 내로 질소를 주입시켜 반도체 기판(102)의 상부 표면에 흡착된 전구체와 반응시켜 TiN막(108a)을 증착한다. 그런 다음, 아르곤(Ar)을 이용한 퍼지(purge) 동작을 0.1초 내지 2분 동안 실시하여 전구체와 반응하지 않고 챔버 내에 잔재하는 질소를 챔버의 외부로 배출시킨다.
도 3을 참조하면, 도 2에서 실시된 CVD 공정 후 진공 파괴(vacuum break)없이 이온화된 PVD(ionized PVD) 방식을 실시하여 TiN막(108a) 상에 탄탈륨막(Tantalum; 이하, 'Ta'이라 함)(108b)을 증착한다. 이때, Ta막(108b)은 1 내지 50Å의 두께로 형성한다. 이때, PVD 방식은 40 내지 60℃의 온도, 바람직하게는 50℃의 온도에서 5 내지 7mTorr의 압력과 10 내지 20kW의 전력, 바람직하게는 15kW으로 하여 실시하되, Ar 가스의 유입량을 100 내지 120sccm, 바람직하게는 108sccm으로 하여 실시한다. 또한, Ta막(108b)은 질소(nitrogen)의 조성이 0.1 내지 50% 정도의 미량을 포함할 수도 있다. 한편, Ta막(108b) 대신에 W막 또는 Ti막 으로 형성할 수 있다. 이로써, TiN막(108a)과 Ta막(108b)의 이중막으로 이루어진 확산방지막(108)이 형성된다.
이하에서는 도 1 내지 도 3에 도시된 확산방지막 형성방법을 이용하여 도 4 내지 도 6를 통해 본 발명의 바람직한 실시예에 따른 금속배선의 제조방법을 설명하기로 한다.
도 4를 참조하면, 소정의 하부층이 형성된 반도체 기판(202) 상에 후속 비아(220)을 형성하기 위한 식각공정시 식각정지층으로 기능하는 비아 식각정지층(via etch stop layer)(이하, '제1 식각정지층'이라 함)(210)을 증착한다. 예컨대, 상기 하부층은 절연막(204)과, 절연막(204)의 일부에 도전막으로 이루어진 배선층(208)과 절연막(204) 상부에 형성된 식각정지층(206)을 포함할 수 있다.
이어서, 전체 구조 상부에 저유전 물질로, 예컨대 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(212)을 증착한다. 이때, 제1 층간절연막(212)은 SiC, 다공질 실리콘 산화물(SiO2), 불소 함유 실리콘 산화물(SiOF) 또는 불소 함유 산화물 등을 이용한다. 또한, 층간 절연막(212)으로는 SOG, USG 및 TEOS 중 어느 하나의 물질을 이용할 수도 있다.
이어서, 전체 구조 상부에 트렌치(222)를 형성하기 위한 식각공정시 식각정지층으로 기능하는 트렌치 식각정지층(trench etch stop layer)(이하, '제2 식각정지층'이라 함)(214)을 증착한다. 예컨대, 제2 식각정지층(214)은 제1 식각정지층(210)과 동일하게 SiN막 또는 SiC막 등으로 형성할 수 있다.
이어서, 전체 구조 상부에 저유전 물질로, 예컨대 SiC, 다공질 실리콘 산화물(SiO2), 불소 함유 실리콘 산화물(SiOF), 불소 함유 산화물, SOG, USG 및 TEOS 중 어느 하나의 물질을 이용하여 절연막(이하, '제2 층간절연막'이라 함)(216)을 증착한다.
이어서, 전체 구조 상부에 SiN막 등으로 형성된 절연성 반사방지막(218)을 증착한 후, 듀얼 다마신 스킴(dual damascene scheme)을 선(先)비아 방식 또는 후(後)비아방식으로 실시한다. 일례로 선비아 방식의 경우에는 반사방지막(218) 상에 포토레지스트를 도포한 후, 포토 마스크를 이용한 노광공정 및 현상공정을 실시하여 비아 형성용 포토레지스트 패턴(미도시)을 형성하고, 이 비아 형성용 포토레지스트 패턴을 이용한 식각공정을 실시하여 제1 식각정지층(210)에 이르는 비아(220)를 형성한다.
이어서, 스트립 공정을 실시하여 상기 비아 형성용 포토레지스트 패턴을 제거한 후, 포토 마스크를 이용한 노광공정 및 현상공정을 실시하여 트렌치 형성용 포토레지스트 패턴(미도시)을 형성하고, 상기 트렌치 형성용 포토레지스트 패턴을 이용한 식각공정을 실시하여 반사방지막(218)과 제2 층간절연막(216)을 순차적으로 식각하여 트렌치(222)를 형성한다. 이후, 상기 트렌치 형성용 포토레지스트 패턴은 스트립 공정을 실시하여 제거한다.
상기에서, 비아(220) 및 트렌치(222)를 형성하기 위한 듀얼 다마신(dual damascene) 공정은 선비아 방식 대신에 후비아 방식으로 실시할 수도 있다. 후비아 방식은 트렌치(222)를 먼저 형성한 후 비아(220)를 나중에 형성하는 방식을 가리킨다.
이어서, 도 2에 도시된 방법으로 비아홀(112)과 트렌치(114)의 내부면(즉, 내측면과 하부면을 포함)을 포함한 전체 구조 상부에 CVD 방식을 이용하여 TiN막(224a)을 증착한다.
도 5를 참조하면, 도 3에 도시된 방법으로 TiN막(224a) 상부에 이온화된 PVD 방식을 이용하여 Ta막(224b)을 형성한다. 이로써, TiN막(224a) 및 Ta막(224b)으로 이루어진 확산방지막(224)이 형성된다.
도 6을 참조하면, 비아홀(220)과 트렌치(222)가 매립되도록 전체 구조 상부에 대해 금속막(226)을 증착한다. 이때, 금속막(226)은 전기도금(Electro Plating) 방식, 물리적기상증착(Pysical Vapor Deposition) 방식, 화학적기상증착(Chemical Vapor Deposition) 방식 또는 원자층증착(Atomic Layer Deposition) 방식을 이용하여 구리금속을 증착한다. 그런 다음, 상기 구리금속에 대해 CMP(Chemical Mechanical Polishing) 방식을 이용한 평탄화공정을 실시하여 상기 트렌치가 매립되도록 구리배선(미도시)을 형성한다
이어서, 전체 구조 상부에는 다층 구조를 가지는 소정의 상부층(미도시)가 형성될 수도 있으나, 그 설명의 편의를 위해 구체적인 설명은 생략하기로 한다. 예컨대, 상기 상부층은 도전막으로 이루어진 다층 구조의 배선층이거나, 절연층일 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 CVD 방식을 이용하여 TiN막을 증착하고, 그 상부에 이온화된 PVD 방식을 이용하여 Ta막을 증착하여 이중막의 확산방지막을 형성함으로써, 100㎚급 이하의 반도체 소자의 초 미세 배선 구조에서 금속배선의 공공이나 결함없이 금속배선 매립이 가능하다. 이에 따라, 본 발명에서는 반도체 소자의 신뢰성 및 특성을 안정화시킬 수 있다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 확산방지막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102, 202 : 반도체 기판 104 : 층간 절연막
106 : 비아 108a, 224a : TiN막
108b, 224b : Ta막 108, 224 : 확산방지막
204 : 절연막 206 : 식각정지층
208 : 배선층 210 : 제1 식각정지층
212 : 제1 층간 절연막 214 : 제2 식각정지층
216 : 제2 층간 절연막 218 : 반사방지막
220 : 비아 222 : 트렌치
226 : 금속막

Claims (8)

  1. (a) 비아가 형성된 반도체 기판을 제공하는 단계;
    (b) CVD 방식을 이용한 증착 공정을 실시하여 상기 비아의 내부면을 따라 TiN막을 증착하는 단계; 및
    (c) 이온화된 PVD 방식을 이용한 증착 공정을 실시하여 상기 TiN막 상에 Ta막을 증착하는 단계를 포함하는 것을 특징으로 하는 확산 방지막 형성방법.
  2. 제 1 항에 있어서,
    상기 CVD 방식은 TiCl4, TDMAT, TDEAT 및 TEMAT의 전구체들 중 어느 하나의 전구체를 0.1초 내지 1분 동안 10 내지 1000sccm의 유량으로 공급하고, 200 내지 700℃의 온도에서 0.5 내지 2Torr의 압력으로 실시하는 것을 특징으로 하는 확산 방지막 형성방법.
  3. 제 1 항에 있어서,
    상기 TiN막은 5 내지 200Å의 두께로 형성하는 것을 특징으로 하는 확산 방지막 형성방법.
  4. 제 1 항에 있어서,
    상기 이온화된 PVD 방식은 상기 CVD 공정후 진공 파괴없이 실시하는 것을 특징으로 하는 확산 방지막의 형성방법.
  5. 제 1 항에 있어서,
    상기 이온화된 PVD 방식은 40 내지 60℃의 온도에서 5 내지 7mTorr의 압력과 10 내지 20kW의 전력으로 실시하되, Ar 가스의 유입량을 100 내지 120sccm으로 하여 실시하는 것을 특징으로 하는 확산 방지막 형성방법.
  6. 제 1 항에 있어서,
    상기 Ta막은 1 내지 50Å의 두께로 형성하는 것을 특징으로 하는 확산 방지막 형성방법.
  7. 제 1 항에 있어서,
    상기 Ta막은 0.1 내지 5%의 정도의 질소를 더 포함하는 것을 특징으로 하는 확산 방지막 형성방법.
  8. (a) 싱글 다마신 공정 또는 듀얼 다마신 공정을 실시하여 다마신 패턴이 형성된 반도체 기판을 제공하는 단계;
    (b) CVD 방식을 이용한 증착공정을 실시하여 상기 다마신 패턴의 내부면을 따라 TiN막을 증착하는 단계; 및
    (c) 이온화된 PVD 방식을 이용한 증착공정을 실시하여 상기 TiN막 상에 Ta막을 증착하고, 이로 인해 상기 TiN막과 상기 Ta막으로 이루어진 이중막의 확산방지막을 형성하는 단계;
    (d) 상기 다마신 패턴을 갭 필링하도록 전체 구조 상부에 금속막을 증착하는 단계; 및
    (e) 상기 금속막을 평탄화하여 상기 다마신 패턴을 매립하도록 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 금속배선 형성방법.
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