KR100854898B1

KR100854898B1 - 반도체 소자의 다층 배선 형성 방법

Info

Publication number: KR100854898B1
Application number: KR1020020037328A
Authority: KR
Inventors: 김동준
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2008-08-28
Also published as: KR20040001991A

Abstract

본 발명은 반도체 소자의 다층 배선 제조방법에 관한 것으로, 상부배선을 형성하기전에 하부배선 상에 선택적으로 희생 배리어층을 형성하여 이로 하여금 콘택영역 세정시 패턴측벽에 자기정렬(Self-aligned) 배리어층을 형성시킴으로써, 반도체 소자의 신뢰성을 향상시키고, 희생 배리어층의 삽입으로 불필요한 절연막층을 제거하여 전체 유전율을 줄여 RC 지연의 감소를 도모하는 반도체 소자의 다층 배선 제조방법을 개시한다.

다층 배선, 구리 배선, 희생 배리어층, RC 지연

Description

반도체 소자의 다층 배선 형성방법{Method for manufacturing a multi metal line in semiconductor device}

도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 다층 배선 재조방법을 설명하기 위하여 도시한 단면도들이다.

〈도면의 주요 부분에 대한 부호의 설명〉

102 : 반도체 기판 104 : 제1 층간절연막

106 : 제1 하드마스크 108 : 제1 배리어층

110 : 제1 전기도금막 112 : 하부배선

114 : 배리어막 116 : 희생 배리어층

118 : 제2 층간절연막 120 : 제2 하드마스크

122 : 비아홀 124 : 트렌치

126 : 제2 배리어층 128 : 제2 시드층

130 : 제2 전기도금막 132 : 상부배선

본 발명은 반도체 소자의 다층 배선 재조방법에 관한 것으로, 특히 반도체 소자의 전체 유전율을 줄여 RC 지연을 감소시키고, 상기 하부배선의 산화 및 확산을 방지할 수 있는 반도체 소자의 다층 배선 제조방법에 관한 것이다.

일반적으로, 반도체 소자 또는 전자 소자 등에 있어서는, 배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 이 도전체막을 통상의 포토리소그래피(Photolithography) 공정 및 건식 식각(Dry etching) 공정을 통해 패터닝하여 배선을 형성하는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 높은 속도가 요구되는 로직(Logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄(Al) 또는 텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 정전용량은 절연막의 유전율을 나타낸다.

그러나, 구리(Cu)를 이용한 배선 형성공정에서는, 알루미늄(Al) 또는 텅스텐(W)에 비해 구리(Cu) 패터닝 공정이 어려워, 트렌치(Trench)를 형성한 후, 이 트렌치를 매립하여 배선을 형성하는 소위 '다마신(Damascene)' 공정을 사용하고 있다. 다마신 공정으로는, 비아홀(Via hole)을 형성하고, 비아 도전체로 다시 매립한 후, 배선용 트렌치를 형성하여 배선을 매립하는 싱글 다마신 공정(Single damascene)과, 비아홀과 트렌치를 형성한 후, 동시에 비아홀과 배선용 트렌치에 배 선재료를 다시 매립하여 배선을 형성하는 듀얼 다마신 공정(Dual Damascene)이 있다.

또한, 최근에는, 반도체 소자의 고집적도와 고밀도에 수반하여 패턴의 미세화 및 박막화가 요구됨에 따라 층간 절연막으로서 RC 지연이 작은 저유전율을 가지는 절연막(이하, '저유전율 절연막'이라 함)이 사용되고 있다. 이와 같이, 종래에는 다층의 구리 배선을 가지는 반도체 소자를 형성하기 위해서, 구리 배선 상에 층간절연막으로 저유전율 절연막을 형성하고 있으나, 구리 배선으로부터의 구리 원자가 쉽게 저유전율 절연막으로 확산되어 상하 구리 배선 간의 누설전류(Leakage current)를 증가시키는 원인이 되고 있다. 따라서, 저유전율 절연막에 대한 구리 원자의 확산을 방지하기 위해서 구리 배선과 저유전율 절연막 사이에는 일반적으로 실리콘(Silicon) 및 질소(N)(즉, SiN 계열) 또는 실리콘 및 탄소(C)(즉, SiC 계열)를 포함하는 배리어층(Barrier layer)을 형성한다.

그러나, 듀얼 다마신 공정을 이용하여 다층의 구리 배선을 형성하는 경우에는 상기에서 설명한 배리어층과 층간절연막외에도, 하드 마스크(Hard mask)와 식각정지층(Etch stop layer)을 추가로 형성함에 따라 전체 유전율은 크게 증가하게 된다. 이러한 전체 유전율의 증가는 RC 지연을 증가시키는 주요 원인으로 작용하고 있다. 또한, 듀얼 다마신 공정에서는 아르곤(Ar) 스퍼터링(Sputtering)을 이용한 접속부(즉, 하부 배선과 상부 배선의 접속부)의 전처리세정(Precleaning) 공정시, 접속부 내의 구리(Cu) 원자가 비아홀의 내측벽에 재증착(Redeposition)되는 현상이 발생된다. 이에 따라, 후속 열공정시 구리(Cu) 원자가 비아홀의 내측벽을 이루는 층간절연막으로 침투(Penetration) 되거나, 비아홀 내에서 보이드(void)가 생성되는 것과 같은 결점(Defect)들이 발생하여 반도체 소자의 신뢰성을 저하시키는 원인이 된다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 다층 배선 형성공정시 전체 유전율의 증가로 인한 RC 지연의 증가를 방지하는데 그 목적이 있다.

또한, 본 발명은 다층 배선 형성공정시 비아홀 내에서 발생하는 보이드를 방지하여 비아홀의 수율저하를 억제하는데 다른 목적이 있다.

또한, 본 발명은 비아홀의 수율저하를 억제하는 동시에 구리 원자의 확산을 방지하여 구리 배선의 수율을 향상시키는데 또 다른 목적이 있다.

또한, 본 발명은 종래의 아르곤(Ar) 스퍼터링 공정시 구리 원자가 비아홀의 내측벽에 재증착되는 것을 방지하여 후속 열공정에 의한 구리 침투를 방지하는데 또 다른 목적이 있다.

본 발명에서는 하부층이 형성된 반도체 기판 상에 하부배선을 형성하는 단계와, 후속 공정에 의한 상기 하부배선의 손상을 방지하기 위하여, 선택적으로 상기 하부배선 상에 희생 배리어층을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성하는 단계와, 듀얼 다마신 공정을 통해, 상기 희생 배리어층이 노출되도록 상기 층간 절연막을 식각하여 듀얼 다마신 패턴을 형성하는 단계와, 상기 듀얼 다마신 패턴을 매립하도록 전기도금막을 증착한 후, 평탄화 공정을 실시하여 상부배선을 형성하는 단계를 포함하는 다층 배선 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.

도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 다층 배선 형성방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 소정의 하부층(미도시)이 형성된 반도체 기판(102) 상에 저유전율 절연막으로, 예컨대 실리콘 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(104)을 증착한다. 예컨대, 상기 하부층은 배선층, 절연층 및 베리어층 중 어느 하나의 층이거나, 이 층들이 적어도 2개 이상 적층된 구조로 이루어질 수도 있다.

이어서, 상기 제1 층간절연막(104) 상에 제1 층간절연막(104)이 노출되지 않도록 조밀한(Dense) 박막을 이용하여 하드마스크(Hard mask)(이하, '제1 하드마스크'라 함)(106)을 형성한다. 제1 하드마스크(106)는 후속 제2 층간절연막(118)(도 7참조)과의 접착력을 고려하고, 후속 H₂ 반응성 세정공정(H₂ Reactive clean)(도 3참조)에 기인된 저유전 층간절연막(104)의 열화를 대비하여 H₂에 대해 패시베이션(Passivation) 능력이 있는 박막을 선택한다. 예컨대, 제1 하드마스크(106)는 제2 층간절연막(118)을 SiOC 계열로 형성할 경우, 접착력과 패시베이션 능력을 고려하여 SiC 계열로 사용하고, 후속 비아홀(122)(도 8참조)을 형성하기 위한 듀얼 다마신 패터닝 공정시, 비아홀(122)이 목표치 패턴으로 정의(Define)되지 않는 문제, 즉 비아 포이즈닝 효과(Via poisoning effect)를 감소시키기 위하여 질소가 없는(Nitrogen free) 박막을 사용하는 것이 바람직하다.

이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 도포하고, 포토 마스크(Photo mask)를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음에, 이 포토레지스트 패턴을 마스크로 이용한 식각공정을 실시하여, 제1 층간절연막(102)을 식각하여 상기 하부층이 노출되도록 콘택홀(미도시) 또는, 듀얼 다마신 공정 및 싱글 다마신 공정중 어느 하나를 이용하여 형성된 다마신 패턴을 형성한다. 그런 다음에, 스트립 공정(Strip)을 실시하여 포토레지스트 패턴을 제거한다.

이어서, 상기 콘택홀의 내부면(즉, 내측면과 하부면을 포함)을 포함한 전체 구조 상부에 구리(Cu)의 확산을 방지하는 기능을 가지는 배리어층(Barrier layer; 108)(이하, '제1 배리어층'이라 함)을 증착한다. 예컨대, 제1 배리어층(108)은 Ta, TaN, TaAlN, TaSiN, TaSi₂, Ti, TiN, TiSiN, WN, Co 및 CoSi₂중 어느 하나의 물질로 형성한다.

이어서, 상기 제1 배리어층(108) 상에 시드층(Seed layer; 미도시)(이하, '제1 시드층'이라 함)을 증착한다. 예컨대, 제1 시드층으로는 Cu, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt)중 어느 하나의 물질을 사용한다.

이어서, 상기 콘택홀이 매립되도록 전체 구조 상부에 전기도금(ElectroPlating; EP) 공정 또는 화학기상증착(Chemical Vapor Deposition; CVD)공정을 실시하여 구리 전기도금막(이하, '제1 전기도금막'이라 함)(110)을 증착한 후, 어닐링 공정(Annealing) 등과 같은 열처리공정을 실시하여 상기 제1 전기도금막(110)을 결정화한다.

도 2를 참조하면, 상기 제1 전기도금막(110)에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여, 제1 하드마스크(106) 상에 형성된 제1 배리어층(108) 및 제1 전기도금막(110)을 제거하여 하부배선(112)을 형성한다. 이로써, 하부배선(112)과 후속 희생 배리어층(114)(도 4참조) 간의 인터페이스(Interface) 특성을 개선시킬 수 있다.

도 3을 참조하면, 상기 하부배선(112)을 포함한 전체 구조 상에 잔재하는 오염물질, 구리 산화막(CuO), 폴리머(Polymer) 및 파티클(Particle)과 같은 불필요 물질 등을 제거하기 위하여 H₂를 이용한 반응성 세정공정(이하, 'H₂ 반응성 세정공정'이라 함)을 실시한다. H₂ 반응성 세정공정의 공정조건은, 반응챔버 내로 테이블 파워(Table power) 없이, 저주파수 파워(Low frequence power)를 500 내지 800W 정도의 범위에서 공급하고, 반응챔버 내로 H₂대 아르곤(Ar) 가스의 흐름비(Flow ratio)를 0.2 내지 1정도로 공급하며, 반응챔버의 내부온도를 150 내지 250℃ 정도의 범위에서 유지하면서, 1 내지 60초 동안 실시한다.

도 4를 참조하면, 상기 H₂ 반응성 세정공정이 이루어진 반응챔버 내에서 인-시튜(In-situ)로 후속 희생 배리어층(Sacrificial barrier layer)(116)(도 6참조)용 배리어막(114)을 전체 구조 상부에 증착한다. 배리어막(114)은 후속 제2 층간절연막(118) 형성공정시, 산화에 의한 저항증가를 최소화하기 위하여 Co, Ta 및 Ti 등과 같은 단일막으로 형성하거나, TaN, TiN 및 WN막 등과 같은 이원계 내화질화(Refractory nitride)막으로 형성하거나, TaAlN, TaSiN 및 TiSiN 등과 같은 삼원계 내화질화막으로 형성하는 것이 바람직하며, 이 외에도 CoSi₂또는 TaSi₂막 등으로 형성할 수도 있다.

또한, 배리어막(114)은 후속 공정인 아르곤(Ar)을 이용한 스퍼터 에치(Sputter etch)공정(이하, '아르곤 스퍼터공정'이라 함)(도 9참조)을 고려하여 그 두께가 결정되는데, 콘택영역의 저항증가를 고려하여 최대한 얇게 형성하는 것이 바람직하며, 아르곤 스퍼터공정을 실시할 경우에는 20 내지 150Å의 두께로 형성하는 것이 바람직하다.

도 5를 참조하면, 하부배선(112) 상에는 선택적으로 희생 배리어층(116)을 형성하기 위하여, 전체 구조 상부에 포토레지스트(미도시)를 도포한 후 포토 마스 크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 배리어막(114) 상의 일부에 포토레지스트 패턴(PR)을 형성한다.

도 6을 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 실시하여, 배리어막(114)을 식각하여 하부배선(112) 상에 희생 배리어층(116)을 형성한다. 이때, 희생 배리어층(116)은 도시된 바와 같이(A 부위) 제1 배리어층(108)과 중첩되도록 그 상에도 형성되나, 하부배선(112) 상에만 형성되도록 식각공정을 진행하는 것이 바람직하다. 그런 다음에, 상기 포토레지스트 패턴(PR)은 스트립 공정에 의해 제거된다.

도 7을 참조하면, 전체 구조 상부에 저유전율 절연막으로, 예컨대 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제2 층간절연막'이라 함)(118)을 증착한다. 일반적으로, 탄소나 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 불순물(탄소, 불소) 함유량을 조절하여 그 제어가 가능하다. 이때, 도 6의 'A'부위는 희생 배리어층(116)으로 고립되어 있기 때문에 후속 절연막증착시 'A'부위에서의 구리확산을 막기 위한 유전 배리어층(Dielectric barrier)가 필요없으므로, 종래의 공정에서 삽입되던 절연막층을 제거할 수 있으므로 전체 유전율을 감소시킬 수 있는 이점이 있다.

한편, 제2 층간절연막(118)은 도시된 바와 같이 전체 유전율을 고려하여 볼때 단일 저유전율 절연막으로 형성하는 것이 가장 바람직하나, 후속 듀얼 다마신 공정을 고려하여 후속 비아홀(122)을 정의하는 하부 저유전율 절연막과, 후속 트렌 치(124)(도 8참조)를 정의하는 상부 저유전율 절연막과, 상기 하부 저유전율 절연막과 상기 상부 저유전율 절연막 사이에 트렌치 형성용 식각정지층(Etch stop layer)을 포함하여 형성한다.

이어서, 상기 제2 층간절연막(118) 상에 제2 층간절연막(108)이 노출되지 않도록 조밀한 박막을 이용하여 하드마스크(이하, '제2 하드마스크'라 함)(120)를 형성한다. 이때, 제2 하드마스크(120)는 제1 하드마스크(106)와 동일한 물질로 형성한다.

도 8을 참조하면, 듀얼 다마신 공정을 실시하여 제2 하드마스크(120)와 제2 층간절연막(108)을 식각하여 듀얼 다마신 패턴으로 비아홀(122)과 트렌치(124)를 형성한다. 이때, 듀얼 다마신 공정에는, 비아홀(122)을 먼저 형성한 후에 트렌치(124)를 형성하는 선(先)비아방식과, 트렌치(124)를 형성한 후에 비아홀(122)을 형성하는 후(後)비아방식 모두 적용 가능하며, 일반적으로, 하부배선(112)과의 인터페이스를 확실하게 행하기 위해서는 후비아방식보다 선비아방식으로 듀얼 다마신 공정을 진행하는 것이 바람직하다.

도 9를 참조하면, 콘택저항을 감소시키기 위하여, 식각공정(Etching)이나 애슁공정(Ashing)중에 산화되거나, 대기중에서 산화된 희생 배리어층(116)을 제거한다. 이때, 도시된 바와 같이 아르곤 스퍼터공정을 이용한다. 이러한, 아르곤 스퍼터공정에 의해, 희생 배리어층(116)의 일부가 식각되어, 비아홀(122)의 내측벽(Inner side wall)(B 부위)에 재증착(Redeposition)되어 자기정렬 배리어층을 형성한다. 이와 같이, 재증착된 자기정렬 배리어층은 비아홀(122)의 보호막으로 기능하게 된다. 따라서, 희생 배리어층(116)의 두께를 목표치 두께로 조절하는 것이 가능하며, 설사 과식각(Overetch)이 된다하더라도, 자기정렬 배리어층에 구리가 재증착(Redeposition)됨으로써 소자의 열화를 방지할 수 있다.

도 10을 참조하면, 상기 비아홀(122)과 트렌치(124)의 내부면(즉, 내측면과 하부면을 포함)을 포함한 전체 구조 상부에 구리(Cu)의 확산을 방지하는 기능을 가지는 배리어층(126)(이하, '제2 배리어층'이라 함)을 증착한다. 예컨대, 제2 배리어층(126)은 Ta, TaN, TaAlN, TaSiN, TaSi₂, Ti, TiN, TiSiN, WN, Co 및 CoSi₂중 어느 하나의 물질로 형성한다.

이어서, 상기 제2 배리어층(126) 상에 시드층(128)(이하, '제2 시드층'이라 함)을 증착한다. 예컨대, 제1 시드층(130)으로는 Cu, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt)중 어느 하나의 물질을 사용한다.

도 11을 참조하면, 상기 비아홀(122)과 트렌치(124)가 매립되도록 전체 구조 상부에 전기도금공정을 실시하여 구리 전기도금막(이하, '제2 전기도금막'이라 함)(130)을 증착한 후, 어닐링 공정과 같은 열처리공정을 실시하여 상기 제2 전기도금막(130)을 결정화한다.

도 12를 참조하면, 상기 제2 전기도금막(130)에 대해 화학적 기계적 연마공정을 실시하여, 제2 배리어층(126) 상에 증착된 제2 시드층(128) 및 제2 전기도금막(130)을 제거하여 상부배선(132)를 형성한다. 이때, 후속 공정에 따라 제2 배리 어층(126)을 제거할 수도 있다.

이후, 상기에서 설명한 공정을 반복적으로 실시하여 다층 배선을 형성하는 것이 가능하다. 또한, 상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상 설명한 바와 같이, 본 발명에서는 상부배선을 형성하기전에 하부배선 상에 희생 배리어층을 형성함으로써, 콘택영역 세정시 패턴측벽에 자기정렬 배리어층을 형성시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.

또한, 본 발명에서는 상기의 희생 배리어층을 형성하여 종래의 기술에서 비아홀의 오정렬(Mis-aligned)에 의해 하부배선의 식각을 미연해 방지함으로써, 하부배선의 식각으로 인해 하부배선의 물질이 층간절연막에 재증착됨에 따라 발생하는 층간절연막의 절연특성의 열화를 방지할 수 있다.

또한, 본 발명에서는 희생 배리어층의 삽입으로 불필요한 절연막층을 제거하여 전체 유전율을 줄여 RC지연의 감소를 도모할 수 있다.

또한, 본 발명에서는 상기의 희생 배리어층을 형성하기전에 하부배선에 대하 여 H₂ 반응성 세정공정을 실시함으로써, 하부배선과 희생 배리어층 간의 계면특성을 향상시킬 수 있다.

또한, 본 발명에서는 듀얼 다마신 공정후 아르곤 스퍼터공정을 통해 상기의 희생 배리어층을 식각하여 상기 희생 배리어층의 두께를 얇게 함으로써, 콘택영역에서의 저항값을 감소시킬 수 있다.

또한, 본 발명에서는 상기의 아르곤 스퍼터공정을 통해 상기의 희생 배리어층을 식각하는 동시에, 식각된 희생 배리어층을 이루는 물질을 비아홀의 내측벽에 재증착함으로써, 비아홀 내에서의 배리어층의 스텝 커버리지(Step coverage)를 개선시킬 수 있다.

또한, 본 발명에서는 상기 비아홀 내의 스텝 커버리지의 개선으로 인해, 전기도금을 이용한 증착공정시 전기도금막의 갭 필 능력(Gap fill capability)를 개선시킬 수 있다.

Claims

반도체 기판상에 다마신 패턴이 형성된 제1 층간 절연막을 형성하는 단계;

상기 다마신 패턴을 포함하는 상기 제1 층간 절연막 상에 제1 전기도금막을 형성하는 단계;

상기 제1 전기도금막에 대해 제1 평탄화 공정을 실시하여 하부배선을 형성하는 단계;

상기 제1 평탄화 공정 후 잔재하는 불순물을 제거하기 위하여 H₂ 반응성 세정공정을 실시하는 단계;

후속 공정에 의한 상기 하부배선의 손상을 방지하기 위하여, 선택적으로 상기 하부배선 상에 희생 배리어층을 형성하는 단계;

상기 하부 배선을 포함하는 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;

듀얼 다마신 공정을 통해, 상기 희생 배리어층이 노출되도록 상기 제2 층간 절연막을 식각하여 듀얼 다마신 패턴을 형성하는 단계; 및

상기 듀얼 다마신 패턴을 매립하도록 제2 전기도금막을 증착한 후, 제2 평탄화 공정을 실시하여 상부배선을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 제조방법.
삭제
제 1 항에 있어서,

상기 H₂ 반응성 세정공정은, 저주파수 파워를 500 내지 800W의 범위로 공급하고, 반응챔버 내로 H₂와 아르곤가스를 0.2 내지 1의 흐름비로 공급하며, 반응챔버의 내부온도를 150 내지 250℃의 범위로 유지하면서, 1 내지 60초 동안 실시하는 것을 특징으로 하는 다층 배선 제조방법.
제 1 항에 있어서,

상기 희생 배리어층은, Co, Ta, Ti, TaN, TiN, WN, TaAlN, TaSiN, TiSiN, CoSi₂및 TaSi₂ 중 어느 하나의 박막으로 형성하는 것을 특징으로 하는 다층 배선 제조방법.
제 1 항에 있어서,

상기 희생 배리어층은, 20 내지 150Å의 두께로 형성하는 것을 특징으로 하는 다층 배선 제조방법.
제 1 항에 있어서,

상기 듀얼 다마신 패턴을 형성한 후, 상기 희생 배리어층의 일부를 식각하여, 식각된 희생 배리어층의 물질이 상기 듀얼 다마신 패턴의 하측의 내측벽에 재증착되도록, 노출되는 상기 희생 배리어층에 대해 아르곤 스퍼터공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 다층 배선 제조방법.
제 1 항에 있어서,

상기 하부배선 및 상부배선은, 구리 배선인 것을 특징으로 하는 다층 배선 제조방법.