KR20000017656A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

다층 구리 배선을 구비하는 반도체 장치에 있어서, 임의의 다층 구리 배선층의 하나 이상의 하부층에 해당하는 또 다른 구리 배선의 표면을, 20 ㎚/min 이하의 산화율로 행하는 산화에 의해 두께가 30 ㎚ 이상인 산화구리로 변화시킴으로써, 다마신 공정을 통해 구리 배선을 형성하기 위한 트렌치를 포토리소그래피에 의해 형성시에, 하부층 구리 배선으로부터 노출광의 반사를 방지하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 LSI 디바이스 등의 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 구리 트렌치 배선을 이용하는 다층 금속 배선을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, LSI 디바이스에서 고속 동작의 증가와 집적도의 증가가 진행되어, 트랜지스터뿐만 아니라 배선에서도, 축소 및 더욱 조밀한 간격의 배치를 달성해야 한다는 요구가 일어났다.
지금까지, 금속 배선 재료로서는, 주로 Al 이 사용되고 있으나, 이는 일렉트로마이그레이션 (electromigration) (EM) 의 문제를 야기하는 것으로 알려져 있다 ; 즉, 배선 전류 밀도의 증대 및 전체 디바이스에 의해 발생된 열로 인한 온도 상승에 의해, 배선층내의 일부 금속 원자들이 이동하게 되어, 그 원자들이 도출된 부분에 보이드 (void) 가 발생되며, 이에 따라서, 단선이 초래될 수도 있다. 또, 금속 원자가 축적되는 일부 부분에는, 힐록 (hillock) 이라 지칭하는 입자 덩어리 (grain) 가 형성되어, 배선 상에 놓인 절연층에 스트레스를 주고, 이는 크랙 (crack) 을 발생시킬 수도 있다.
이와 같은 문제를 해결하기 위해, 미량의 Si 또는 Cu 를 Al 과 혼합한 합금의 사용이 제안되어 있으나, 이것도, 미소화 및 더욱 조밀한 간격의 배치를 이루려는 시도가 진행될 경우, 불충분하게 될 것이므로, 신뢰성이 더욱 높은 구리 배선의 사용이 검토되고 있다.
금속 재료중에서, 구리는 우수한 EM 신뢰성을 가질 뿐만 아니라 은 다음으로 낮은 저항 (AlCu 가 3.1 μΩ- ㎝ 인데 대하여, 1.7 μΩ- ㎝ 내지 1.8 μΩ- ㎝) 을 갖는다. 그 결과, 한층 더 조밀한 간격의 배치를 얻으려는 발전 과정 중에, 이러한 구리의 특성을 이용하려는 새로운 기술의 확립을 더욱 요망하게 되었다.
예를 들어, 구리가 배선 재료로 사용되는 기술이 IEDM (International Electron Devices Meeting) '97 pp. 769 - 772 에 "A High Performance 1.8 V, 0.20 ㎛ CMOS Technology with Copper Metallization" 이라는 제하의 논문과 IEDM '97 pp. 773 - 776 에 "Full Copper Wiring in a Sub-0.25 ㎛ CMOS ULSI Technology" 라는 제하의 논문에 개시되어 있다.
구리는 패턴을 에칭에 의해 형성하기가 비교적 곤란한 재료이다. 특히, 서브 0.25 ㎛ 오더 (sub-0.25 ㎛ order) 의 반도체 장치에 적용시, 배선 트렌치-매립 기술 (다마신 금속화 (damascene metallization) 기술) 로 구리를 형성해야 한다.
이는 예를 들면, 도 5 의 (a) 내지 도 5 의 (e) 에 나타낸 바와 같이 행한다. 먼저, 제 1 층간 절연막 (1) 상에 제 1 배선 트렌치 (2) 를 형성하고 (도 5 의 (a)), 그 후, 그 상부에 배리어 금속층 (3) 및 구리 (4) 를, 전해 도금법, CVD (Chemical Vapour Deposition) 법 등에 의해 순차적으로 성장시킨다 (도 5 의 (b)). 다음으로, 제 1 층간 절연막 (1) 이 노출될 때까지 화학기계적 연마 (CMP) 법에 의해 연마하여, 구리 표면을 평탄화하고, 제 1 레벨 배선 (5) 을 다마신 형태로 완성한다 (도 5 의 (c)). 그 상부에 구리 배선을 형성하기 위해서, 제 2 층간 절연막 (7) 을 성장시킨 후, 제 1 레벨 배선 (5) 과의 콘택을 위한 비어홀 (8) 뿐만 아니라 제 2 배선 트렌치 (9) 를 포토리소그래피에 의해 형성하고 (도 5 의 (d)), 그 후, 동일한 방식으로 구리를 매립하여, 제 2 레벨 배선 (10) 을 형성한다 (도 5 의 (e)).
제 2 층간 절연막 (7) 에 비어홀 (8) 뿐만 아니라 제 2 배선 트렌치 (9) 를 형성할 경우, 레지스트가 노광되는 동안 하부 제 1 레벨 배선 (5) 으로부터의 반사에 의해 과잉 노광 (overexposure) 이 발생되어, 레지스트 패턴이 붕괴될 수도 있다는 것은 심각한 문제이다. 특히, 디바이스의 축소로 인해서, 넓은 간격의 패턴과 좁은 간격의 패턴이 혼재하는 경우, 넓은 간격의 부분에 적합한 조건하에서 노광을 행하면, 좁은 간격의 부분이 과잉 노광되어, 이 과잉 노광에 의해 상기 패턴이 현저하게 붕괴된다. 반대로, 좁은 간격의 부분에 적합한 노광을 행하면, 넓은 간격의 부분이 덜 노광되어 패턴이 충분하게 한정되지 않는다. 물론, 모든 부분을 균일하게 노광할 수 있는 것이 바람직하므로, 반사 방지 코팅 (ARC) 의 형성이 필수적으로 된다.
지금까지, ARC 로서는, 폴리이미드 등의 유기계 ARC 와 Si, SiN, TiN, TiW 등의 무기계 ARC 가 알려져 있다. 또한, SiON 의 ARC 를 사용하는 것도 제안되어 왔다. 그러나, 유기계 ARC 의 경우, 수백 ㎚ 정도의 두께로 형성되는 경우에만 그 효과가 나타나고, 또한, 스핀 코팅법 등의 코팅법을 이용할 경우, 평탄한 막을 형성하기가 곤란하다. 따라서, 구리 배선이 사용되는 미세한 디바이스로의 그 적용은 가능성이 없게 된다. 산소를 함유한 분위기의 조건하에서 성장된 SiON 등의 ARC 를 사용하여, 구리를 산화시킬 수도 있다. 형성된 산화구리막은 쉽게 박리될 수 있어서, 어떠한 경우에는, 원하는 ARC 를 형성할 수 없다. 또, 질화물 ARC 에 대한 문제를, 도 6 을 참조하여 설명하기로 한다. 좀더 정확히 말하면, 하부층 구리 배선 (61) 과 접촉하는 일부 질화막을, 제조 공정의 이후 단계에서 제거해야 하고, 이 경우, 산화막 (63) 과 질화막 (62) 을 전부 에칭하는 동안, 개별적으로 설정한 에칭 조건을 에칭 단계 중에 변경하여야 한다. 또한, 특히, 형성한 질화막 (62) 의 막두께가 균일하지 않기 때문에, 통상 오버 에칭이 필요하다. 이로 인해, 도 6 의 (a) 에 나타낸 바와 같이, 질화막 (62) 의 측부가 후퇴하게 된다.
한편, 구리가 산화막과 직접 접촉하게 되면, 이후 단계에서 가열될 때, 구리의 표면이 산화된다. 또, 구리가 산화막을 통해 기판으로 확산하면, 디바이스의 특성이 열화되는 또 다른 문제가 있다. 따라서, 통상은, 절연막과 구리 사이에 배리어막 (TiN, WN 등) 을 형성한다. 그러나, 질화막의 측부가 상술한 바와 같이 후퇴한 상태에서 배리어막을 형성하면, 스퍼터링법 등으로 형성한 배리어막이 상기 측부에 도달할 수 없고, 배리어막 (64) 은 예를 들면, 도 6 의 (b) 에 나타낸 바와 같은 형상으로만 형성될 수 있다. 그 결과, 그 상부에서 일반적인 CVD 법에 의한, 구리를 이용하는 금속화를 행할 경우, 구리가 돌아 들어가서 절연막과 직접 접촉하게 되어, 상술한 문제들을 야기할 수도 있다.
이에 대하여, 일본 특개평 112201/1994 호 공보에는, 텅스텐 배선의 상부가 산화되어, 텅스텐 산화막이 형성되고 상기 텅스텐 산화막이 반사 방지층으로서 기능하는 새로운 기술이 개시되어 있다. 이 경우에는, 이후 에칭 공정 단계에서의, 에칭을, 불소 가스만을 사용하여 행할 수 있다는 장점이 있다.
그러나, 구리의 산화막은 일반적으로 매우 치밀하지는 않으며 쉽게 박리된다는 문제가 있어서, 산화되지 않도록 구리를 형성해야 한다는 것이 지금까지의 일반적인 견해였다.
이 발명자들은 구리 배선의 표면으로부터의 반사를 방지하는 연구를 하여, 지금까지 회피되어 왔던 어떤 특정한 조건하에서의 구리 배선 표면을 산화시킴으로써, 배선의 유효 단면적을 손상시키지 않고, 반사 방지 효과를 갖는 산화구리막을 형성할 수 있음을 발견하는데 성공하여, 여기 개시되어 있는 본 발명에 도달하게 되었다.
따라서, 본 발명은 다층 구리 배선을 구비하는 반도체 장치로서, 임의의 구리 배선층의 하나 이상의 하부층에 해당하는 또 다른 구리 배선의 표면을 20 ㎚/min 이하의 산화율로 행하는 산화에 의해 두께가 30 ㎚ 이상인 산화구리로 변화시키는 반도체 장치에 관한 것이다.
또한, 본 발명은 다층 구리 배선을 구비하는 반도체 장치의 제조 방법으로서; 구리 배선 상부에 절연층을 형성한 후 상기 절연층에 다마신 금속화 기술을 통해 구리 배선을 형성하기 위한 트렌치 및 하부층 구리 배선과 접촉시키기 위한 비어홀을 형성시에, 하부층 구리 배선의 표면을, 20 ㎚/min 이하의 산화율로 행하는 산화에 의해 두께가 30 ㎚ 이상인 산화구리로 변화시킨 후, 트렌치 및 비어홀 뿐만 아니라 절연층도 형성하는 반도체 장치의 제조 방법에 관한 것이다.
도 1 은 본 발명에 따른 반도체 장치 제조 방법의 일실시예를 나타낸 단계들의 일련의 개략 단면도.
도 2 는 산화율이 기판 온도에 의존하는 일례를 나타낸 그래프.
도 3 은 반사율이 산화구리막의 막두께에 의존하는 일례를 나타낸 그래프.
도 4 는 산화율이 플라즈마 파워에 의존하는 일례를 나타낸 그래프.
도 5 는 종래 기술에 따라 다층 구리 배선을 제조하는 단계를 설명하는 일련의 개략 단면도.
도 6 은 종래 ARC 에 따라서 형성한 질화막의 제거시 발생하는 문제점을 설명하는 한 쌍의 개략 단면도로서, 도 6 의 (a) 는 질화막이 오버 에칭되는 상태를 나타낸 개략 단면도이고, 도 6 의 (b) 는 배리어막이 형성된 후에 동일 부분의 상태를 나타낸 개략 단면도.
※도면의 주요 부분에 대한 부호의 설명※
1 : 제 1 층간 절연막 2 : 제 1 배선 트렌치
3 : 배리어 금속층 4 : 구리
5 : 제 1 레벨 배선 6 : ARC
7 : 제 2 층간 절연막 (7) 8 : 비어홀
9 : 제 2 배선 트렌치 10 : 제 2 레벨 배선
이하, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 다층 구리 배선의 형성 방법을 설명하는 단계들의 일련의 개략 단면도이다. 다마신 금속화 기술을 통해 실리콘 산화막 등의 제 1 층간 절연막 (1) 상에 구리 배선을 형성하기 위한 제 1 배선 트렌치 (2) 를, i-라인 (i-line) (360 ㎚) 또는 Kr-F 엑시머 레이저 (248 ㎚) 중의 어느 하나를 이용하는 포토리소그래피에 의해 형성한다 (도 1 의 (a)). 다음으로, 전체 표면 상에 TiN, Ta, TaN, WN 등의 배리어 금속층 (3) 을, 스퍼터링법, PVD (Physical Vapour Deposition) 법, CVD 법 등으로 형성하고, 그 후, 그 상부에, 구리막 (4) 을 PVD 법, CVD 법, 전해도금법 등으로 성장시킨다 (도 1 의 (b)). 다음으로, 제 1 층간 절연막 (1) 의 표면이 노출될 때까지, CMP 법에 의한 연마를 행하여, 제 1 레벨 배선 (5) 을 형성한다 (도 1 의 (c)). 다음으로, 산소 플라즈마 중에서, 구리 배선의 노출면을, 바람직하게는 20 ㎚/min 이하의 산화율로, 더 바람직하게는 10 ㎚/min 이하의 산화율로 산화시켜, 30 ㎚ 이상의 두께를 갖는 ARC (6) 를 형성한다 (도 1 의 (d)). 제 2 레벨 층간 절연막 (7) 을 성장시킨 후, 제 1 레벨 배선 (5) 과 접촉하게 되는 비어홀 (8) 뿐만 아니라 제 2 배선 트렌치 (9) 를, 포토리소그래피에 의해 동일한 방식으로 형성한다 (도 1 의 (e)). 여기서, 산화구리로 이루어지고 비어홀 (8) 의 저부에 노출된 ARC 가 그대로 잔존되면, 형성될 상부 배선과의 콘택 저항이 증대되므로, 이를 제거할 필요가 있다. 한편, 여기서 형성된 산화구리 (산화제1구리) 막의 경우, 일반적인 에칭 조건 (불소를 함유한 가스를 이용함) 하에서의 에칭으로는 충분히 제거할 수 없음이 확인되었다. 따라서, 본 발명에서는, 콘택 저항의 증대를 방지하는 다음 방법을 이용한다; 즉, 산화구리의 노출면을, 수소 등 기체 흐름하의 환원 분위기에서 열처리하여, 예를 들면, 압력이 100 mTorr 이하인 조건으로, 5 % 의 H2와 혼합된 Ar 의 흐름하에서, 400 ℃ 로 30 분간 열처리함으로써, 그 산화 단면을 구리로 환원시킨다. 산화면은 제거되는 것이 아니라 환원되는 것이므로, 이 방법은, 이렇게 형성된 막두께의 최종 감소가 매우 적다는 부가적인 효과를 갖는다. 이 후, 상술한 바와 동일한 방식으로, 배리어 금속막 및 구리막을 형성하고, CMP 에 의해 평탄화함으로써, 제 2 레벨 배선 (10) 을 완성한다. 그 상부에 또 다른 배선이 필요할 경우, 구리 배선의 노출면을 마찬가지로 산화시키고, 그 후, 또 다른 ARC (6) 로서 산화구리막을 형성한다 (도 1 의 (f)).
형성될 산화구리막에 있어서, 도 3 에서 명확히 볼 수 있듯이, 30 ㎚ 이상의 막두께가 반사 방지 효과를 제공하기에 충분함을 알게 되었다. 또한, 상한은 특별하게 정해져 있지는 않으며, 형성될 구리 배선층의 소정의 막두께에 대하여 상기 막에 의해 발생되는 배선 저항이 허용가능한 범위내에 있기만 하면, 이의 막두께는 어떠한 값을 취하여도 된다.
산소 플라즈마 처리의 조건으로서, 압력은 0.5 Torr 내지 5.0 Torr, 산소 유량은 100 sccm 내지 500 sccm (standard cubic centimeters per minute), 플라즈마 파워는 200 W 내지 1000 W, 처리 시간은 30 초 내지 600 초인 것이 바람직하다. 처리되는 기판 온도는 150 ℃ 이하이며, 25 ℃ 내지 150 ℃ 이면 더욱 바람직하다.
이하, 바람직한 실시예를 참조하여, 본 발명을 좀더 상세하게 설명하기로 한다.
먼저, 플라즈마 산화법을 이용하여, 기판 온도를 변화시키면서, 구리의 산화율의 변화를 조사하였다. 압력은 3 Torr, 플라즈마 파워는 345 W 인 고정된 측정 조건하에서 측정하였다.
도 2 에 나타낸 바와 같이, 산화율은 150 ℃ 를 넘어서면 급격히 증가한다. 또한, 특히, 산화율이 20 ㎚/min 를 초과하는 경우, 막의 박리가 현저해진다.
다음으로, 산화율의 플라즈마 파워에 대한 의존성을 연구하였다. 측정 조건으로서, 압력 및 기판 온도를 각각 3 Torr 및 100 ℃ 로 고정하였고, 플라즈마 파워가 345 W, 550 W 및 800 W 일 때, 산화율을 측정하였다. 도 4 에 그 결과를 나타낸다. 도 4 에 도시한 바와 같이, 산화율은 파워에 비례하여 증가한다. 또, 상술한 도 2 의 그래프로부터, 기판 온도를 저온으로 설정한 경우에는 산화율의 증가율이 낮고, 기판 온도를 고온으로 설정한 경우에는 산화율의 증가율이 높다는 것이 분명하다. 따라서, 본 발명에서는, 산화율이 20 ㎚/min 이하인 방식으로 기판 온도 및 파워를 조정하는 것이 좋다.
다음으로, 산화구리막의 막두께와 반사율 사이의 관계를 연구하였다. 260 ㎚ 의 파장을 갖는 레이저 빔을 각종 막두께의 산화구리막 표면에 조사함으로써, 반사율을 측정하고 분광 광도계 (spectrophotometer) 를 통해 각각의 반사율을 검출하였다.
그 결과를 도 3 에 나타낸다. 산화물이 상부에 형성되지 않은 구리 표면의 반사율은 32 % 였다. 이 반사율은 산화막의 막두께가 증가함에 따라서, 점차 감소되고, 막두께가 30 ㎚ 였을 때, 2 % 까지 감소되었다. 막두께가 더 두꺼워질 경우에는 변화가 거의 관찰되지 않았다. 상기 결과는, 막두께가 30 ㎚ 이상이면, 산화구리막이 효과적으로 됨을 보여준다.
이상 설명한 바와 같이, 본 발명에 따르면, 구리의 산화율을 조절함으로써, 막의 박리가 발생하지 않는 막을 형성할 수 있으며, 이렇게 형성한 30 ㎚ 이상의 산화구리막은 반사 방지 효과를 갖는다.

Claims (12)

  1. 다층 구리 배선을 구비하는 반도체 장치에 있어서;
    임의의 구리 배선층의 하나 이상의 하부층에 해당하는 또 다른 구리 배선의 표면을, 20 ㎚/min 이하의 산화율로 행하는 산화에 의해, 두께가 30 ㎚ 이상인 산화구리로 변화시키는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화구리는 산화제1구리인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 산화구리는 상기 구리 배선의 노출면에 산소 플라즈마 처리를 행하여 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 구리 배선의 표면 상에 형성된 산화구리는, 상부층으로서 형성되어지는 또 다른 구리 배선과의 접촉부에서, 상부층 구리 배선의 형성 이전에 환원 분위기에서 구리로 환원되는 것을 특징으로 하는 반도체 장치.
  5. 다층 구리 배선을 구비하는 반도체 장치의 제조 방법에 있어서,
    구리 배선 상부에 절연층을 형성한 후 상기 절연층에 다마신 금속화 기술을 통해 구리 배선을 형성하기 위한 트렌치 및/또는 하부층 구리 배선과 접촉시키기 위한 비어홀을 형성시에, 하부층 구리 배선의 표면을 20 ㎚/min 이하의 산화율로 산화시켜 두께가 30 ㎚ 이상인 산화구리로 변화시킨 후, 트렌치 및/또는 비어홀의 형성뿐만 아니라 절연층의 형성도 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 산화구리는 산화제1구리인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 산화구리는 구리 배선의 노출면에 산소 플라즈마 처리를 행하여, 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    기판 온도 범위는, 상기 산소 플라즈마 처리시에 25 ℃ 내지 150 ℃ 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    플라즈마 파워 범위는, 상기 산소 플라즈마 처리시에 200 W 내지 1000 W 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 노출된 산화구리는 상기 트렌치 및/또는 비어홀을 형성한 후, 환원 분위기에서 구리로 환원되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 노출된 산화구리는 상기 트렌치 및/또는 비어홀을 형성한 후, 환원 분위기에서 구리로 환원되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 노출된 산화구리는 상기 트렌치 및/또는 비어홀을 형성한 후, 환원 분위기에서 구리로 환원되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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